TWI328356B - Successive approximation adc with binary error tolerance mechanism - Google Patents

Description

1328356 九、發明說明： 【發明所屬之技術領域】 本發明係有關類比至數位轉換器（ADC)，特別是一種 逐漸逼近式（successive approximation register, SAR) 類比至數位轉換器，其具有二進制錯誤容忍機制。 【先前技術】 類比至數位轉換器（ADC)有多種架構，例如快閃式 (flash)、管路式（pipelined)、逐漸逼近式等，為經常 使用的架構。這些架構各有各的優點，通常會依據不同的 應用需求來選定。其中，逐漸逼近式ADC較其他架構消耗 較低功率、較小面積及較低成本。然而，此架構需要較多 的時脈週期才能產出輸出，因此較不利於高速操作。 逐漸逼近式ADC主要分成兩種方式：二進制逼近及非 二進制逼近。二進制逼近ADC技術，如Hao-CHiao Hong' Guo-Ming Lee αΑ 65-fJ/Conversion-step 0.9-V 200-KS/s Rail-to-Rail 8-bit Successive

Approximation ADC”，IEEE J. Solid-State Circuits， vol. 42，October 2007，pp. 2161-2168 所揭露者，其 1328356 使用數位至類比轉換器（DAC)以逐漸逼近取樣訊號，並 根據比較器的比較結果來決定下一狀態究竟是往上或往下 加一電壓，而每次改變的電壓量係以二的冪次方逐漸下 降。以此種二進制搜尋方式持續重複幾次操作以獲得相對 應的數位碼輸出。二進制逼近ADC技術也揭露於 Craninckx' G. van der Plas UA 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-sharing SAR 春 ADC in 90nm Digital CMOS”，ISSCC Dig. Tech. Papers，February 2007，pp. 246-247，其應用相同原

理，但係根據比較器兩端的電荷量差量來決定電荷量的增 加或減少’而每次改變的電荷量也是以二的冪次方逐漸下 降。以此種二進制搜尋方式持續重複幾次操作直到獲得相 對應的數位碼輸出。上述二進制逼近之兩種方法的操作速 度會受到限制，主要原因在於必須等到比較器兩端電壓或 鲁電荷穩定到小於1 /2 LSB (亦即，i/2N+1其中N為ADC 的解析度）’比較器才能進行比較動作，否則將造成取樣誤 差。 非二進制逼近ADC技術，如F. Kuttner “A 12-v l〇-b 20-Msample/s nonbinary successive approximation ADC in 0.13_m CMOS”，IEEE Int. 1328356 .

Solid-State Circuits Conf. Dig. Tech. Papers » 2002 > PP. 176-m所揭露者。和二進制逼近法不同的是，非二 進制逼近法並非以二的冪次來作逼近，而是以185的冪次 方作逐漸遞減。此方法具有約12.7%的誤差容忍特性，因 此可取樣尚未穩定訊號，可縮短每一時脈週期時間；但是， 需增加額外且複雜的數位校正機制。不論是以邏輯電路或 馨唯讀記憶體來實施，都需耗費功率及電路面積。 鑑於傳統逼近ADC架構之缺點，因此亟需提出一種新 賴的ADC架構，用以維持傳統就架構之優點而避免其 缺點。 【發明内容】 # 、鐘於上述，本發明的目的之—在於提出一麵賴的逐漸逼近 式ADC’其使用錯誤容忍機制及高速且具二進制錯誤校正機制之非 二進制逼近方法。 根據本發明實施例所揭露之逐漸逼近式類比至數位轉換器 (ADC) ’ -内部數位至類比轉換器（Mc)包含電容陣列，其電容 值具二進制權重（weight)，且至少—補償電容配置於二進制權: 之電吞田中。比較器接收並比較取樣輸入訊號及DAC之輪出。非 1328356 • 一進制逐漸逼近式控制電路控制輸入訊號之取樣，並根據 比較器之比較結果以控制一連串之比較。於DAC之訊號或 電荷尚未元全知疋（例如穩定到至少二位元）時，逐漸逼 • 近式控制電路即控制比較之進行。二進制錯誤容忍校正器 補償比較器所造成的取樣誤差。 【實施方式】 第一圖顯示八位元逐漸逼近式類比至數為轉換器 (SARADC)之示意圖。首先，比較器1〇的一輸入端（例 如非反向輸入端）接收取樣輸入訊號Vin;而連接至另一輸 入端（例如反向輸入端）的内部數位至類比轉換器（DAC) 被重置（reset)為共模電壓Vcm。如圖所示，DAC係由電 容陣列（C7至C0)所構成，這些電容具有二進制比重 • ( weight)。接著’比較器1〇比較輸入訊號Vin和共模電 壓Vcm以決定要在DAC加上或減去v/4電壓（其中v為 輸入sK號的振幅）。當DAC達到穩定之後，則進行下一個 比較及決定。持續此操作直到輸入訊號可近似為：

Vcm±V/4±V/8±V/ 16±V/32±V/64±V/ 1281V/256 (其中V為輸入訊號的振幅） 1328356 I * 第二圖顯示本發明實施例之具有二進制錯誤容忍機制 的單端逐漸逼近式ADC。本實施例雖以八位元ADC為例， 然而本發明可普遍地適用於η位元ADC。在本實施例中， 逐漸逼近式ADC包含一内部DAC，其係由電容陣列（C7 至Clc)所構成’這些電容具有非二進制比重： C7=2C6=4C5=4C5c=8C4=16C3=16C3c=32C2=64Cl =64Clc • 第二圖之逐漸逼近式ADC還包含一比較器20，其接 收並比較經取樣之輸入訊號Vin及DAC輸出。逐漸逼近控 制邏輯電路（SAR) 22控制輸入訊號Vin的取樣，並根據 比較器20的比較結果來控制一連串的比較，最後輸出相 對應的數位輸出，用以逼近輸入訊號Vin。 Φ 於操作時，首先，比較器20的一輸入端（例如非反 向輸入端）接收取樣輸入訊號Vin;而連接至另一輸入端（例 如反向輸入端）的内部數位至類比轉換器（DAC)被重置 (reset)為共模電壓Vcm。如圖所示，DAC係藉由連接 DAC内的開關而使其重置至共模電壓Vcm。接著，比較器 20比較輸入訊號Vin和共模電壓Vcm以決定要在DAC加 上或減去V/4電壓（其中V為輸入訊號的振幅）。在一實 施例中，當DAC電路穩定到一位元精確度（但尚未完全穩 1328356 定）時，逐漸逼近控制邏輯電路（SAR) 22即進入下一位 元的比較及決定。由於DAC訊號並未完全穩定，因而會造 成V/4 (V/4*l/2+V/8)的誤差量。由於剩餘的電壓改 變量約為 V/8 (V/16土V/32土V/64土V/128土V/256)，因 此必須補上±V / 8以補償該誤差量。重複此操作直到最低有 效位元（LSB)。輸入訊號可近似為：

Vcm土V/4土V/8土V/8土V/ 16土V/ 16土V/32土V/32土V/64土 • V/64土V/128土V/128±V/256土V/256 在另一實施例中（第二圖），當DAC電路穩定到二位 元精確度（而非前述的一位元）時，逐漸逼近控制邏輯電 路（SAR) 22即進入下一位元的比較及決定。由於DAC 訊號並未完全穩定，因而會造成3V/16(V/4*l/22+V/8) 的誤差量。由於剩餘的電壓改變量約為V/8(V/16土V/32 • 土V/64土V/l28土V/256)，因此必須補上土V/16以補償該 誤差量。重複此操作直到最低有效位元（LSB)。輸入訊號 可近似為： VCm±V/4±V/8±V/16±V/16±V/32±V/64±V/64±V/128 ±Y/256±V/256 底下將分析究竟DAC電壓穩定到幾位元的精確度之 後比較器再取樣會讓逐漸逼近式DAC可以最佳化。對一個 f S] 11 1328356 N位元ADC而言，假設DAC穩定至χ位元的精確度再取 樣，且比較器從開始比較至DAC開始動作這段期間間隔為 yZU (其中)，則解一筆資料所需時間Ttotal 可近似為： N-2

Ttotalix^N) - Tsample + (x+y)At.(N + -—) X Sample + NiX + + (Ν~2)·Αί + (~^) β 對X作偏微分：

Ux，y，N) At- · (yAt) = 0 dx x N· At-7 ·yAt = 0

N-2 2~ / X => N = y( => X «

N-2 N 以八位元ADC為例，假設y与5，則可得到最佳化值 χ与2。比較各種χ值可得知，當x=2時所需時間最短。 x = l-^ Ttotal = Tsample +(1 + 5)Δ/ * (8 + 6) = Tsample + 84Δ/ Χ = 2 —> T^total = ^sample +(2 + 5)Δ/ * (8 + 3) = Tsample + 77At ^ = 3 ^ rto(a/ = Tsamph + (3 + 5)Δ/ * (8 + 2) = rji3mpfe + 80Δί χ = 847^=7；—+ (8 + 5)Δί*8 = ；ΓΜ_+104Δ，（對應至第一圖的 ADC) 根據上述，當X=2時，ADC為最佳化，因此使用三個 補償電容（亦即，C5c、C3c、Clc)來校正逐漸逼近式 [S] 12 1328356 « ADC ’如第二圖所示。一般來說，對於^位元adc，所需 補4貝電合的數量可以表示為[(η_2)/χ】，其中[】為高斯運算 符號，其取-數值的整數部分。在本實施财，這些補償 電各係以下列方式來配置於非補償電容（c7、C6、c5、 C4、C3、C2、Cl及Cl)之間：第一個補償電容（c5c) 配置於第二個電容（C5)之後；第二個補償電容（c3c) 配置於接下來的第二個電容（C3)之後；第三個補償電容 (Clc)配置於再接下來第二個電容（C1)之後。上述的 最佳化方法可適用於不同解析度的ADC。再者，對於較大 解析度之ADC，上述最佳化的效能會更好。 第二圖例示對應至第一圖的取樣波形31及對應至第 二圖（x=2)的取樣波形32。圖式中以括弧標示的十一個 取樣一進制數值（亦即10000111110)代表比較器 的輸出。接著，此11位元輸出藉由逐漸逼近控制邏輯電 路（SAR) 22内部的二進制錯誤容忍校正器處理之後，產 生ADC的8位元數位輸出，以完成取樣誤差的補償。雖 然本實施例中的二進制錯誤容忍校正器係位於逐漸逼近控 制邏輯電路（SAR) 22的内部，然而，在其他實施例中， 也可以位於逐漸逼近控制邏輯電路（SAR) 22的外部。 1328356 針對第一圖所示之ADC，其輸出可表示為：

Out=128 · B1+64 · B2+32 · B3+16 · B4+8 · B5+4 · B6+2 · B7+1 · B8 或

Out=(0+255)/2±64±32±16±8±4±2±l±0.5 其中，符號”+”或係決定於Bn之值為”1”或”〇”，n=l， 2,…，8 ° 針對第二圖所示之ADC，其輸出可表示為：

Out=(0+255)/2±64±32±16±16±8±4±4±2±l±l±0.5 或

Out=-21 + 128 · B1+64 · B2+32 · B3+32 · B4+16 · B5+8 · B6+8 · B7+4 · B8+2 · B9+2 · B10+1 · B11 其可以表示為第四圖所示的算式。針對第三圖之例子，其 • 輸出（10000111110)的處理可以如第五圖所示。 第六圖顯示本發明實施例之二進制錯誤容忍校正器， 用以將比較器20的11位元輸出（B1 B2 B3…B11)轉 換為ADC的8位元輸出。在本實施例中，使用一些半加 法器（HA)將二輸入（例如”1”與；bu)相加，並使用一 些全加法器（FA)將三輸入（例如1、B9與B10)相加。 每一半加法器或全加法器產生一進位位元c饋至相鄰的前 1328356 級半/全加法器，並產生一和位元s饋至並行的半/全加法 器。 根據上述之本發明實施例，非二進制逐漸逼近式ADC 的操作速度將大於傳統的逐漸逼近式ADC，其原因在於信 號未達到完全穩定之前即進行取樣，且使用簡易的二進制 錯誤容忍校正機制以得到ADC之輸出。 以上所述僅為本發明之較佳實施例而已，並非用以限 定本發明之申請專利範圍；凡其它未脫離發明所揭示之精 神下所完成之等效改變或修飾，均應包含在下述之申請專 利範圍内。 【圖式簡單說明】 第一圖顯示八位元逐漸逼近式類比至數為轉換器（SAR ADC)之示意圖。 第二圖顯示本發明實施例之具有二進制錯誤容忍機制的單 端逐漸逼近式ADC。 第三圖例示對應至第一圖的取樣波形及對應至第二圖的取 樣波形。 第四圖顯示二進制錯誤容忍校正的運算。 15 1328356 第五圖例示第三圖之輸出的二進制錯誤容忍校正運算。 第六圖顯示本發明實施例之二進制錯誤容忍校正器。 【主要元件符號說明】 10 比較器 20 比較器 22 逐漸逼近控制邏輯電路 31 第一圖的取樣波形例 32 第二圖的取樣波形例 16

Claims (1)

1328356 十、申請專利範圍： 1. 一種逐漸逼近式類比至數位轉換器（ADC)，包含： 一數位至類比轉換器（DAC); • 一比較器，其一輸入端接收一取樣輸入訊號，其另一輸 入端接收該DAC之輸出； 一非二進制逐漸逼近式控制電路，其控制該輸入訊號之 φ 取樣，並根據該比較器之比較結果以控制一連串之比較， 其中該逐漸逼近式控制電路於該DAC之訊號或電荷尚未 完全穩定之前即控制比較之進行；及 一校正器，用以補償該比較器所造成的誤差。 2. 如申請專利範圍第1項所述之逐漸逼近式類比至數位轉 換器，當該DAC之訊號或電荷穩定到至少一位元之精確度 φ 時，上述之逐漸逼近式控制電路則控制比較之進行。 3. 如申請專利範圍第2項所述之逐漸逼近式類比至數位轉 換器，當該DAC之訊號或電荷穩定到X位元之精確度時， 上述之逐漸逼近式控制電路則控制比較之進行。 4. 如申請專利範圍第3項所述之逐漸逼近式類比至數位轉 換器，其中上述之DAC包含電容陣列，其電容值具二進制 17 1328356 權重（weight)，且至少一補償電容配置於該二進制權重之 電容當中。 5. 如申請專利範圍第4項所述之逐漸逼近式類比至數位轉 換器，對於一 η位元ADC，上述之DAC所使用的補償電 容數量為[(η-2)/χ]，其中[]為高斯運算符號，其取一數值 的整數部分。 6. 如申請專利範圍第5項所述之逐漸逼近式類比至數位轉 換器，其中上述之校正器包含複數個加法器，分別用以將 比較器之輸出位元進行相加運算。 7. 如申請專利範圍第1項所述之逐漸逼近式類比至數位轉 換器，其中上述之ADC具η位元解析度。 8. 如申請專利範圍第7項所述之逐漸逼近式類比至數位轉 換器，當該DAC之訊號或電荷穩定到X位元之精確度時， 上述之逐漸逼近式控制電路則控制比較之進行，且對於一 η位元ADC，上述之DAC所使用的補償電容數量為 [(η-2)/χ]，其中[]為高斯運算符號，其取一數值的整數部 分0 18 1328356 9.如申請專利範圍第8項所述之逐漸逼近式類比至數位轉 換器，其中上述之ADC具有8位元解析度，且該DAC包 含電容陣列，其電容值具有下列之非二進制權重： C7=2C6=4C5=4C5c=8C4=16C3=16C3c=32C2=64Cl =64Clc 〇 10. 如申請專利範圍第9項所述之逐漸逼近式類比至數位 • 轉換器，其中上述逐漸逼近式控制電路之輸出係根據下列 校正運算進行校正： Out=-21 + 128 · B1+64 · B2+32 · B3+32 · B4+16 · B5+8 · B6+8 · B7+4 · B8+2 · B9+2 · B10+1 · B11。 11. 如申請專利範圍第10項所述之逐漸逼近式類比至數位 轉換器，其中上述之校正器包含複數個加法器，分別用以 ® 將該校正運算中具相同權重之數值予以相加。 12. 如申請專利範圍第11項所述之逐漸逼近式類比至數位 轉換器，其中上述之校正運算係根據以下算式將（B1 B2 B3 ... B11)轉換為（A1 A2 A3 …A8): 1110 10 11 19 1328356

Bi B2 B3 B5 B6 B8 B9 Bii + B4 B7 BIO A1 A2 A3 A4 A5 A6 A7 A8。 20