TWI325622B - Semiconductor package substrate - Google Patents

Description

1325622 九、發明說明： 【發明所屬之技術領域】 本發明係有關於-種電子載板，尤指—種半導體封裳 基板。 、 【先前技術】 v球栅陣列（Ball Grid Array，BGA)封裝技術具備充 分數量之輸人/輸出連接端（I/Q c。耐eti_)以滿足高 密，電子元件及電子電路連接所需，％已成為高性能電子 產扣之封裝主流。隨著製程技術不斷演進，bga半導體封 裳件上輸人/輸出連接端的數量及密度均大幅提高，因而須 在基板上密集地佈設多個得與該等輸人/輸出連接端電性' 通連之銲線塾（Fingers)料半導體晶片之外接電性連接 點，以供該半導體晶片藉由打線（Wire B〇ndh㈧方式電 1"生連接至該等銲·線塾上再連結到外部電路。 -般基板銲線塾佈局方式’如美國專利6 465 891及 6, 531’ 762所揭露係以等間隔排開之多數銲線墊設於該半 導體晶片外圍，以利用複數條銲線，分別地銲連晶片上各 銲墊與該等料墊而作為半導體晶片之外接導電路徑。 而為提升半導體封裝件之電性功能，即需增加該晶片 及基板之電性輸入/輸出端’亦即增加該晶片上之銲墊數量 以及該基板上之鮮線墊佈置’其中為使基板上可供設置多 數銲線塾數量，勢必壓縮各銲線塾間距，且為縮短鲜線長 度提升電性及降低成本’亦需使銲線塾儘量接近晶片。 請參閱第1圖，為此，美國專利第5,898,213號提出 110197 5 1325622 一種可縮短銲線長度之銲線墊佈局方式，其係以相鄰銲線 墊111，112間呈一上下交錯方式（staggered)環列於晶片 12外圍，其中，距離晶片12中心較近之銲線墊定義為第 一銲線墊111’距離晶片12中心較遠者定義作第二銲線墊 112’以供銲線13電性連接該晶片12表面之銲墊122及基 板銲線墊111,112 ;其中因該第一銲線墊lu與第二銲線土 墊112並非全部排開在同一弧面上而係互相交錯列置，因 此實際上兩相鄰銲線墊ln，112的最小間距Q已因交又效 應而減小’進而縮短銲線打設距離、長度。 前述技術雖能縮短相鄰銲線墊距離，然而實際製程中 當録線先銲結晶片及該第一銲線整，接著再於銲結晶片及 該第二銲線墊時，打線機（Bonder)容易因第一銲線墊後 &之導線與第二銲線墊距離、尺寸相近’無法辨識録線塾 位置，誤判第-銲線塾後段之導線為第二銲線墊，而誤打 於，第一鋅線塾後段之導線上（如第1圖之虛線所示），造 成銲線未旎正確銲連到銲線墊反而打線到連接銲線墊的導 線上，導致銲接錯誤。 另外，復請參閱第2圖，美國專利第5,444 3〇3揭示 另一種可縮短打線距離之銲線墊佈局方式，係於基板上佈 設有複數排鄰接之銲線墊2卜且各該銲線墊21係設計成 梯形而具有相互平行之長邊及短邊，同時相鄰銲線墊U 長邊係父互接近及运離晶片2 2，以利用銲線2 3電性連 接該晶片22表面之銲墊222及基板銲線墊21。 同樣地，此技術雖可縮短相鄰銲線墊距離，惟一般銲 110197 6 1325622 線塾於實際打線製程中應用之最小長度約為15^， 於前述習知技術巾該些銲㈣之㈣係為—端較狹窄而另 因此其實際可供銲線接著之面積僅剩 車又驗之後&而已’明顯造成銲線接著面積之不足，择加 打線作業之困難度，而欠缺實際應用價值。 曰 此=何提供—種得以縮小銲線墊間距之半導體封 裝基板’同時又可避免銲線誤打情泥發生及鮮線接著面積 不足問題，實為此產業亟需待解之問題。 【發明内容】 鑒於以上所述習知技術之問題’本發明之主要目的係 在提供-種半導體封裝基板，得以有效縮小料墊之間距。 本發明之另一目的係在提供一種半導體封裝基板，以 避免發生輝線誤打至相鄰銲線墊之問題。 本發明之又一目的在於提供一種半導體封裝基板，俾 可升録線接著面積。 為達成上揭及其他目的，本發明揭露一種半導體封裝 基板，係包括·一本體；以及複數形成於該本體上之銲線 墊，該銲線墊具有兩相對之外擴端及一設於該兩外擴端間 之連接部，且相鄰兩兩銲線墊之一外擴端係對應鄰接於另 一銲線墊之連接部，而交錯排列於該本體上。該銲線墊可 為葫盧狀或工字形。 因此，由於本發明之半導體封裝基板表面所設之銲線 墊係具兩外擴端及一用以連接該兩外擴端之内凹連接部， 且相鄰兩兩銲線墊之一外擴端係對應鄰接於另一銲線墊之 110197 7 1325622 連接部’而交錯排列於該本體上，如此即可使該銲線塾同 時於本體表面之水平及垂直兩方向同時形成交錯排列，而 有效縮短銲墊線之水平及垂直兩方向間距，再者，因該此 ，線塾具有外擴之兩端，如此具有充足之空間可供鮮^ 者’避免習知技術中在利用鲜線電性連接該輝線塾及半導 體晶片時，因銲線接著面積之不足所導致增加打線作業困 難度問題’同時，由於該銲線塾具有外擴之兩端，將明顯 _與連接該銲之⑽雜有極A差異，避倾銲線機誤 2連接該銲線塾之導線為另—銲線墊，而發生誤打鲜線問 【實施方式】 以下係藉由特定的具體實施例說明本發明之實施方 式，熟習此技藝之人士可由本說明書所揭示 瞭解本發明之其他優點與功效。 J 一實施你丨 明參閱第3圖，係為本發明之半導體封裝基板平面示 意圖，該半導體封裝基板，係、包括：—本體3G;以及複數 形成於T本體30上之銲線墊31，該銲線墊31具有兩相對 之外擴端311及一設於該兩外擴端311間之連接部312， 且相鄰兩兩銲線墊31之一外擴端311係對應鄰接於另一銲 線墊31之連接部312，而交錯排列於該本體3〇上。 一該半導體封裝基板之本體30可為絕緣層或為其中間 隔堆遠有線路層之絕緣層，於其表面佈設有複數導線以 及銲線塾3!，該銲線塾31力其外擴端311《接有導線％ 〇 110197 、 1325622 該絕緣層係例如為玻璃纖維、環氧樹脂（Ep〇xy)、聚亞醯胺 (polyimide)膠片、FR4樹脂及 BTXBismaleimideTriazine) 樹脂等材料製成。 於本發明之第一實施例中該些銲線墊31係呈葫廣 狀，其兩端為外擴之圓弧端311，中間則設有一相對其兩 端内凹之連接部312’且相鄰兩兩銲線墊31之一外擴圓弧 端311係對應鄰接於另一銲線墊31之連接部312，亦即使 一銲線墊31之一外擴端311係相對位於相鄰另一銲線墊 31之兩外擴端311之間，而依序上下交錯排列於該本體3〇 上，如此將可使該銲線墊31同時於本體3〇表面之水平及 垂直兩方向同時形成交錯排列，而有效縮短銲墊線之水平 及垂直兩方向間距。 復請參閲第4圖，係為利用如第3圖之半導體封裝基 板，以於其上接置至少一半導體晶片32，其中該半導體晶 片32係設有複數銲墊322，且於該半導體封裝基板本體训 表面之複數銲線墊31係對應設於該半導體晶片32周圍， 以透過銲線33電性連接該半導體晶片32之銲墊322及銲 線墊31 ’其中’由於該些銲線墊31係具有外擴之兩端， 如此具有充足之空間可供銲線33接著，且該銲線33係可 ==著於該銲線墊31之其中—外擴端311，以提升打線 山業利性。再者’由於該銲線墊31具有相對外擴之兩 將明顯與連接該銲線㈣之導線34形狀有極大差異， 2習知鐸線機誤判連接該銲線塾31之導線34為另一鮮 線墊，而發生誤打銲線問題。 . 110197 9

1JZD0ZZ 之半導體封裝基板第二實 請參閱第5圖，係為本發明 施例之平面示意圖。 本發”二實施例之半導體封裝基板與前述實施例 ，相同’主要差異係在形成於封裝基板本體Μ表面複數 、干、·塾41係為工字形’其具有㈣對之外擴端⑴及一設 於，兩外擴端411間之連接部412，同樣地，該兩兩相鄰 工子形銲線墊41之-外擴端411係對應鄰接於另—鲜線塾 41之連接部412’以於本體40表面之水平及垂直兩方向同 時形成交錯排列，有效縮短銲墊線41之水平及垂直兩方向 間距。 再者，於後續透過銲線電性連接接置於該半導體封裝 基板上之半導體晶片（未圖示）及銲線墊41時由於該半導 體封裝基板表面所設之銲㈣41係具有外擴之兩端，如此 具有充足之空間可供銲線（未圖示）接著，且銲線係可選擇 #接著於該銲線墊41之其中一外擴端411;同時，因該銲線 墊41具有相對外擴之兩端，將明顯與連接該銲線墊4丨之 V線44形狀有極大差異，避免習知鐸線機誤判連接該銲線 墊之導線為另一銲線墊，而發生誤打銲線問題。 因此由於本發明之半導體封裝基板表面所設之銲線 墊係具兩外擴端及一用以連接該兩外擴端之内凹連接部， 且相鄰兩兩銲線墊之一外擴端係對應鄰接於另一銲線墊之 連接部，而交錯排列於該本體上，如此即可使該銲線墊同 時於本體表面之水平及垂直兩方向同時形成交錯排列，而 110197 10 1325622 有效縮短銲墊線之水平及垂直兩方向間距，再者，因該些 銲線墊具有外擴之兩端，如此具有充足之空間可供銲線接 著，避免習知技術中在利用銲線電性連接該銲線墊及半導 體曰曰片化因麵線接者面積之不足所導致增加打線作業困 難度問通’同時’由於該銲線墊具有外擴之兩端，將明顯 與連接該銲線墊之導線形狀有極大差異，避免該銲線機誤 判連接該銲線墊之導線為另一銲線墊，而發生誤打銲線問 題。 上述之實施例僅為例示性說明本發明之原理及其功 效’而非用於限制本發明。任何熟習此技藝之人士均可在 不違背本發明之精神及範疇下，對上述實施例進行修飾與 變化。因此，本發明之權利保護範圍，應如後述之申請專 利範圍所列。 【圖式簡單說明】 第1圖係為美國專利第5, 898, 213號所揭示之銲線墊 鲁佈局方式示意圖； 第2圖係為美國專利第5 444,3〇3號所揭示之銲線墊 佈局方式示意圖； 第3圖係為本發明之半導體封裝基板第一實施例之平 面示意圖； 第4圖係於本發明之半導體封裝基板上接置並電性連 接半導體晶片之平面示意圖；以及 第5圖係為本發明之半導體封裝基板第二實施例之平 面示意圖。 11 110197 1325622 【主要元件符號說明】

111 第一銲線墊 112 第二銲線墊 12 晶片 122 銲墊 13 鲜線 Q 間距 21 銲線墊 22 晶片 222 銲墊 23 銲線 30 本體 31 銲線墊 311 外擴端 312 連接部 32 晶片 322 銲墊 33 銲線 34 導線 40 本體 41 銲線墊 411 外擴端 412 連接部

Claims (1)

1. ^25622 第 96104214

   十、申請專利範圍： L 一種半導體封裝基板，係包括： 一本體；以及 複數形成於該本體上之銲線墊，該鮮線墊具有兩 相對之外擴端及一設於該兩外擴端間之連接部，且相 鄰兩兩銲線墊之一外擴端係對應鄰接於另一銲線墊之 連接部且相對位於相鄰另一銲線墊之兩外擴端之間， 而依序上下交錯排列於該本體上。 2·如申請專利範圍第1項之半導體封裝基板，其中，該 半導體封裝基板之本體為絕緣層及中間隔堆疊有線路 層之絕緣層之其中一者，且於該本體表面佈設有複數 導線及銲線墊，該導線係連接至該銲線墊。 3. 如申請專利範圍第i項之半導體封裝基板，其中，該 些銲線墊係呈葫蘆狀，其兩端為外擴之圓弧端，中間 則設有一相對其兩端内凹之連接部。 4. 如申睛專利範圍帛i項之半導體封裝基板，其中，該 些銲線墊係呈工字形。 5‘如^請專利第丨項之半導體封裝基板，其中，該 f導體封裝基板上接置至少一半導體晶片，該半導體 晶片係設有複數銲墊，且於該半導體封裝基板表面之 複數銲線墊係對應設於該+導體晶片貞，以透過銲 線電f生連接該半導體晶片之銲墊及鋅線塾。 6.如申印專利範圍第5項之半導體封裝基板，其中，該 辉線係接著於該鲜線墊之其中-外擴端。 13 110197(修正版)