TWI325135B - A nand non-volatile two-bit memory - Google Patents

Description

1325135 【先前技術】 儘管在-段長時間沒有電源供應的情況下，非揮發性半導 體記憶裝置仍然可以保留所儲存之資料而不會漏失。根據此種 特性，非揮發性記憶裝置一般來說可以分為尺〇]^(唯讀記憶 體）、PROM(可程式化唯讀記憶體）、EPR〇M(可抹除可程式化 唯讀記憶體）、EEPROM(電可抹除可程式化唯讀記憶體)以及快 閃記憶體等等。因為具有可快速抹除/程式化的能力， EEPROM快閃s己憶體被廣泛地用於儲存大量資料的裝置内，如 記憶卡、PDA(個人數位助理)以及Mp3撥放器等等。 EEPROM快閃s己憶體大致可分為NAND(反及）型以及 NOR(反或)型二種。NAND快閃記憶體擁有許多與相鄰晶胞共 用源極以及汲極且串聯成串之記憶體晶胞’而N〇R快閃記憶體 則擁有許多並聯之記憶體晶胞，且各自獨立擁有其源極以及汲 極。由於此種差異’ NAND快閃記憶體將比NOR快閃記憶體具 有較高的晶胞密度。 美國專利公告第6885586號描述了一種自我對準之分離閘 極NAND快閃記憶體，其各記憶體晶胞包含有互相堆疊以及互 相自我對準之控制閘極和浮置閘極，以及為抹除而介於堆疊閘 極間之分離閘極。浮置閘極係由一種具有圓形側邊之多晶矽或 非晶矽這種導電材料所製造而成，用以改進抹除以及程式化的 效果。在抹除的運作中，由浮置閘極的圓形彎曲所造成之電場

-而:=庫邊藉郎，福勒-諾細穿隨效 由閑極。在程式化的運作中 熱電子注入或仰(福勒—諾德漢)穿隨效應而由通道區被 應 藉 電子將 注，浮置_内。—記憶體晶胞可儲存;二Γ： 在^存大量資料以及降低成本的需求下，—種能夠儲存 一 70貝机而增加資料儲存密度的記憶體晶胞即被發展出來。 【發明内容】 由是⑧本發明之主要目的’即在於提供—種反及非揮發性 j凡魏體及其製造方法，藉以達到儲存大量資料以及降低 成本之功效者。 為達上述目的’本發明之技術實現如下： 一，反及非揮發性二位元記憶體晶胞，係包含配置於基材 一主動區域上之—晶胞堆疊以及二選擇堆疊，各麵堆疊係分 別配置於晶胞堆疊之—側且於晶齡疊以及各選擇堆疊之間配 置有一側壁。晶胞堆疊包含四部分：一配置於基材上方之第一 介電層；-配置於第—介電層上方之電荷驗層，係可將電荷 保持於一部份來儲存資訊；一配置於電荷累積層上方之第二介 電層；以及一配置於第二介電層上方之控制閘極。選擇堆疊包 含二部分：一配置於基材上方之第三介電層；以及一配置於苐 三介電層上方之選擇閘極，係可將一下方通道區轉化為記憶體 晶胞之源極/沒極功能。 為讓本發明之上述和其他目的、特徵和優點能更明顯易 ^25135 懂’下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。 【實施方式】 -種反及鱗舰二位元記憶體晶胞，係包含有 着來贿_之電荷紐層，電荷累麟之任一側 一:立元的資訊’因此’-個記憶體晶胞即可儲存二位 芯體晶胞包含—具有控制閘極以及電荷累積 】之曰日胞堆糾及二具有選擇閘極之選擇堆疊。任—選擇堆燕 I配置^日日胞堆疊之—側且於晶胞堆疊以及辦堆疊^ ’選擇堆疊可於選擇閘極供給電壓高於其臨界電壓 山將下方通道區轉化為記憶體晶胞之源極力及極功能 給龍’選擇閘極即可在程式化運作中控制源極側^ 如第1圖所示’-種反及非揮發性 係選包= 基材⑽一主動區域12。1 之二145 ’各獅堆疊⑽、145係分別配置於晶胞 配胞堆疊130以及各選擇堆疊140、⑷之間 層134’係可將電荷保持於一 積層m上方之第二介電⑧置於電荷累 士方，控制細38。電荷累積細之任—側可分別保留電 層配置於第—介電層132上方之電荷累積 二介電層136 荷’因此，一 以及位元1)。 個記憶體晶胞娜即可儲存二位元的資訊(位元0 1325135 各選擇堆璺140、145包含一配置於基材no上方之第三介電 層160、165 ;以及一配置於第三介電層160、165上方之選擇閘 極142、147，係可將一下方通道區轉化為記憶體晶胞之源極/ 汲極功能。當選擇閘極142、147供給電壓高於其臨界電壓時， 可依據電荷累積層134正在進行程式化之部分，將選擇閘極 142、147下方之通道區轉化為記憶體晶胞之源極/汲極功能。

當程式化電荷累積層134之右側部分(位元〇)時，右側選擇 堆疊145右側下方之轉化通道區會具有記憶體晶胞的源極功 能。當程式化電荷累積層134之左側部分(位元丨)時，左側選擇 堆疊140下方之轉化通道區會具有記憶體晶胞的源極功能。藉由 控制供給電壓，選擇閘極142、147即可在程式化運作中控制源 極側之電子自源極區往電荷累積層134之注入。

在一實施例中，基材110係由如矽之半導體材料所形成，在 基材110内，主動區域120係由p井層所形成；在主動區域12〇上 方’-厚度為3G-5G埃之第-介電層132係為—二氧切層，可 提，絕緣的功能；在第—介電層132上方，—厚度為“Ο埃之 電荷累積層134係為-氮财層’可於記憶晶胞進行程式化的過 程時，提供保留電荷的功能；在電荷累積層134上方，一厚度為 2〇·4〇埃之第二介電層136係為—二氧切層；在第二介電層⑼ 上方’一厚度為1000埃之控制閘極138係由多晶石夕所形成；曰選擇 閉極142、147係由多晶稍形成’並與控制閘極138處鄰接。在 晶胞堆疊130與選擇堆疊14〇、145間之側壁⑼、155係包含 與ί胞堆疊130鄰接且由氮化石夕戶斤製成之内“ 與選擇娜4〇、⑷鄰接以二氧切所製奴物層；而側 8 1325135 壁150、155之厚度約為180埃。在選擇閘極142、147與基材110 間之第三介電層160、165是一厚度約為140埃之二氧化石夕層。 第2圖揭示一種反及非揮發性二位元記憶體晶胞陣列，複數 個記憶體晶胞排列成列以及行，而在同一行之記憶體晶胞係串 聯成為一晶胞串。選擇電晶體係連接於晶胞串之各端，位於偶 數行之複數6己憶體Ba胞形成~~"偶數晶胞串，而位於奇數行之複 數記憶體晶胞形成一奇數晶胞串；分別連接於偶數晶胞串一端 之二選擇電晶體係為偶數串選擇電晶體，而分別連接於奇數晶 胞串一端之二選擇電晶體係為奇數串選擇電晶體。第3A圖係為 由一偶數晶胞串、二偶數串選擇電晶體、一奇數晶胞串、二奇 數串選擇電晶體、所形成之二串電路圖，如圖所示：第一偶數 串選擇電晶體以及第一奇數串選擇電晶體係配置於二串電路之 一端(上端）’以與偶數位元線連接；第二偶數串選擇電晶體以 及第二奇數串選擇電晶體係配置於二串電路之一端(下端），以 與奇數位元線連接。 在第2圖中，陣列具有M個記憶體晶胞串並分成(]^+1)/2個 晶胞串對，各晶胞串對均含有一個偶數晶胞串以及一個奇數晶 胞串。各曰曰胞串對亦含有利用Ν個晶胞堆疊以及個選擇堆 疊連接，_之_記麵晶胞，其帽獅疊制隔的配置於 晶胞堆疊之二側，且於晶胞堆疊以及選擇堆疊之間配置有一侧 壁。因為此種的排列’配置於二晶胞堆疊間之選擇堆疊會由其 鄰，之二記’隨晶胞所共帛。糊來說，如幻Α晒示，選擇 堆豐1則為記題祕⑽及記紐㈣丨所共用；频來說，記 憶體晶胞0包含選擇堆疊〇、晶胞堆疊〇以及選擇堆疊卜而記憶

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體晶胞1則包含選擇堆疊1、晶胞堆疊1以及選擇堆疊2。 包含偶數位元線以及奇數位元線之位元線對係連接為一二 串電路。偶數位元線係經由第一偶數串選擇電晶體以及第一奇 數串選擇電晶體與二串電路之一端連接，而奇數位元線係經由 第二偶數串選擇電晶體以及第二奇數串選擇電晶體與二串電路 之另一端連接。舉例來說，位元線O(BLO)係分別經由第一偶數 串選擇電晶體以及第一奇數串選擇電晶體與晶胞串0之上端以 及晶胞串1之上端連接；位元線1(BL 1)係分別經由第二偶數串 選擇電晶體以及第二奇數串選擇電晶體與晶胞串〇之下端以及 晶胞串1之下端連接。在程式化的過程中，位元線〇與位元線1 會提供電壓給晶胞串0以及晶胞串1 ’然而，晶胞串〇以及晶胞串 1中僅會有一串藉由偶數串選擇電晶體或奇數串選擇電晶體而 被選擇進行程式化。因此，陣列即可被分成二頁，由偶數晶胞 串（串0, 2...，M-1)所形成之頁0以及由奇數晶胞_(串丨，3，M)所 形成之頁1。

予元線係分別連接至各晶胞串之控制閘極以及選擇閘極， 選擇線0(SEL 0)會連接至偶數晶胞串之偶數串麵電晶體。當 $線0(SEL G)致動時’偶數串選擇電晶體會被導通，且二 數晶胞串所形成之頁0會被選擇到 選擇線1(SEL 1)會連接至奇 1)致動時，奇 數晶胞串之奇數串選擇電晶體，當選擇 =選擇電縫會被導通，且由奇數晶胞‘形成Γ；：:被: 第3B圖係為另一具有四空乏模式電 發性二位元記憶體之二串電路實施例圖， 晶體以形成反及非揮 如圖所示：第一空毛 10 杈式電晶體係垂直配置於第一偶數串選擇電晶體以及選擇閘極 0之且水平配置於與第一奇數串選擇電晶體相同之列線上； 第一空乏模式電晶體係垂直配置於第二偶數串選擇電晶體以及 位元線1之間，且水平配置於與第二奇數φ選擇電晶體相同之列 線上，第一二乏模式電晶體係垂直配置於第一奇數串選擇電晶 體以及位元線0之間，且水平配置於與第一偶數串選擇電晶體相 同之列線上；第四空乏模式電晶體健直配置於選擇閘極N+1 以及第二奇數串選擇電晶體之間’且水平配置於與第二偶數串 選擇電晶體_之观上。技赋電晶體对助記憶體晶胞 的製化過程’但目其係為永久導通，故其基本上不影響記憶體 之遂柞。 第4®係為-揭示在抹除、程式化以及讀取記憶體晶胞過程 元線、子元線、控制閘極、選擇閘極以及其他之供給電 壓示意表。在抹除過程中，根據F_N穿隨效應，在控制_以 ^基材P井層間之電壓差會將電子從電荷累積層排出至p井 曰並建立電場。連接於控制閘極之字元線會被設定為如0V 電壓’而基材之P井層會被設定為如12V之高電壓；偶數串 Ba體以及奇數㈣擇電晶體之間極會被設定為如〇V之 =電壓，藉贿位元線與記憶體晶胞互不導通。為避免電壓突 =造成之閘極氧化層損壞，選擇_會被蚊為約w來降低 極以及基材P井層間之電壓差。在另一實施例中，連接 定虹？70齡被奴為約_5Vi緒之p井層會被設 成^之電壓差，而選擇閑極係可設定為讀 以避免閘極氧化層損壞。 側 在 其下細極會將 :::_其下;通=為 絲留於電制積狀· 電子在_產生時’此細_為源極側注入。 牛列來說，為程式化晶胞串0中記憶體晶胞〗的位元〇，偶數 擇電晶體的閘極會被設定為如7¥之高麵，而奇數串選曰 體的閘極會被設定為如0V之低輕，藉以選擇晶胞阶連^ 於控綱極1之字元線1會設定為約9V，以產生垂直電場；選擇 閘極1會設定為約1.5V，可夠高使選擇閘極下方之通道區導通， 並夠低以避免大電流流動；而其他所有的控制閘極以及選擇閘 極均會設定為約7V。為於記憶體晶胞丨之位元〇程式化資 料”0” ’連接於源極之位元線〇會設定為約〇v，且連接於汲極之 位元線1會設定為約4.5V，以產生側向電場，則來自於源極之熱 電子會被注入於記憶體晶胞1之電荷累積層的上部。 為程式化晶胞串0中記憶體晶胞1的位元1，連接於控制問極 1之字元線1會設定為約9V，以產生垂直電場；選擇閘極2會設 定為約1.5V來控制電流流動。為於記憶體晶胞丨之位元丨程式化 資料”0”，連接於汲極之位元線〇會設定為約4.5V，且連接於源 極之位元線1會設定為約0V，以產生側向電場，則來自於源極 之熱電子會被注入於記憶體晶胞1之電荷累積層的下部。 在讀取的過程中’為讀取儲存於晶胞串0中記憶體晶胞1的 位元0時，偶數串選擇電晶體之閘極會設定為約4.5V，奇數串選 1325135 ： 擇電㈣之_會設定為約GV，以選擇晶胞串ο。連接於控制 閘極1之字元線1會設定為約1.5V，基材之Ρ井層會設定^約 OV。位元線〇設定為OV，連接至記憶體晶胞】之源極，位元線工 設定為1.W，連接至記憶晶胞之。若電荷儲存於記憶體晶 胞1之上側(位元0)時，控制閘極1之臨界電壓會因此改變，且從 相對應通道區流至感測放大器之電流會受到影響。因此，不认 有多少的電荷儲存於電荷累積層之-侧，都會^流經感測放二 • 器之電流中被偵測出來。 帛5 AdL H揭示-種反及非揮發性二位元記憶體陣列製程 之示意圖，如圖所示：在第5A圖中，-單晶石夕基材5〇2具有一p 井主動層504，一厚度為30-50埃且被當作為第一介電層之氧化 層506係熱成長於基材502上方，而氧化層5〇6係具有間極氧化層 或穿隨氧化層之魏；-厚度為6請姐被當作為電荷累積^ 之氮化石夕層508係藉由LPVCD(低壓化學蒸氣沉積)沉積於氧化 層506上方，一厚度為20-40埃且被當作為第二介電層之二氧化 石夕層510係沉積於氮化石夕層5〇8上方；一厚度約為麵埃且被當 作為控制閘極之多晶矽層512係沉積於二氧化矽層51〇上方，且 多晶矽層512係可由N型或P型之離子所摻雜，而N型多晶矽通常 用磷來摻雜；-厚度約為3G()埃之♦化鎢層514係沉積於多晶石夕 層512上方，用以降低字元線連接之阻抗；一厚度約為2〇〇埃之 氮化石夕層516係沉積於石夕化鶴層514上方。在隨後的姓刻過程 中’氮化石夕層516可提供如保護罩之功能以防止控制閘極區域内 之多晶梦層512被姓刻掉。 在第5B圖中，在氮切層516上方會形成一光阻層518，隨 後利用一般的微影技術將光阻層518圖案化，以定義控制閘極層 以及電荷累積層。氮化石夕層516暴露出來的部分隨後會利用乾ς 刻將其蝕刻掉，而殘留之光阻層隨後也會被移除。在第5C圖 中，氮化矽層516之保留部分會提供如保護罩之功能，來對藉由 非等向性餘卿彡成控侧極相及t荷累積狀魏鶴層 514、多晶石夕層512、二氧化石夕層51〇以及氮化石夕層進行蝕刻， 而具有自我對準控㈣極層以及電荷累積層之晶胞 520-530即被形成。 在第5D®中’ 一厚度為約30埃且包含底層部542、側邊部 H及顧部546之氮切賴G係细LPCVD @ _介於晶 且以及晶胞堆疊的侧邊與頂部之氧化層5〇6的部分上方— 厚度為約150埃且包含底層部552、側邊部554以及頂層部现之 55〇m>J M LPCVD ^ 540J, :圖二二氧化卿之底層顿^ 因 此 性 J、的電阻 :，的二氧當作 •’在晶胞堆疊間之選擇閘即可製造為更寬且具有較， 在第5G圖中，多晶矽 隨後了先’:曰曰胞堆疊外部之氧化層506會被姓刻’ 間之氧二506，=乳化，560會藉由熱氧化於晶胞堆疊 氮化_6之二被當至 14 層562會被回钱刻至稍低於氮化石夕層516頂部的高度；在第犯圖 中，利用CMP(化學機械研磨)可向下研磨至矽化鎢層514並提供 一平坦之頂面。因此，氮化矽層5丨6之殘留部分以及多晶矽層562 之特定部位則會被除去。 在第51圖中，光阻層564會形成於頂面且會被圖案化來將當 作空乏模式電晶體的區域曝光。如砰之N型離子會被植入空乏 模式電晶體的閘極下方通道區，以確保空乏模式電晶體永久導 通，而殘留之光阻層564隨後將會被除去。在第5j圖中，原本位 於空乏模式電晶體上方之氧化層56〇以及偶數串選擇電晶體、奇 數串選擇電晶體均會藉由侧而被除去；一厚度約為細埃之新 的一氧化石夕層566將會熱成長於頂面而成為空乏模式電晶體、偶

數串選擇電晶體以及奇數串選擇電晶體之閘極氧化層。在第5K 圖中’-厚度約為1000埃之多晶石夕層將會沉積以及圖案化以 成為空乏模式電晶體568、570、偶數串選擇電晶體572以及奇數 串選擇電晶體574之閘極。在第5l圖中，如神型離子會被植 入，以形成偶數串選擇電晶體572以及奇數串選擇電晶體574之 源極與沒極。 雖然本發明已輸佳實施_露如上，然其麟用以限定 本發明’任何熟習此技藝者，在不脫離本發明之精神和範圍内， 當可作些狀更賴_，因此本㈣之賴細#視後附之 申請專利範圍所界定者為準。 【圖式簡單說明】 第1圖係林發明具讀存二位元的反及記,随晶胞實施例之 1325135 橫切面圖。 第2圖係為本發明記憶體晶胞陣列之電路圖。 第3A圖係為形成本發明記憶體晶胞陣列之二串電路_ ° 第3B圖係為本發明二串電路之一實施例圖。 ，供 第4圖係為揭示在抹除、程式化以及讀取記憶體晶胞過移中 元線、字元線、控制閘極、選擇閘極以及其他之供給電壓示意 表。 第5A-5L圖係為本發明各製程階段之橫切面圖。 【主要元件符號說明】 100 記憶體晶胞 110 基材 120 主動區域 130 晶胞堆疊 132 第一介電層 134 電荷累積層 136 第二介電層 138 控制閘極 140 選擇堆疊 142 選擇閘極 145 選擇堆疊 147 選擇閘極 150 侧壁 155 側壁 160 第三介電層 165 第三介電層 502 基材 504 P井主動層 506 氧化層 508 氮化矽層 510 二氧化矽層 512 多晶發層 514 矽化鎢層 516 氣化砂層 518 光阻層 520-530晶胞堆疊 540 氮化石夕層 542 底部層 16

Claims (1)

1. 544側邊部 55〇二氧化石夕層 554側邊部 560二氧化矽層 564光阻層 546頂層部 552底部層 556頂層部 562多晶妙層 556二氧化矽層 十、申請專利範圍： 及^發性記‘_胞’包含有—晶鱗疊以及二選 传八^ ^配置於—基材之—主動區上方，該各選擇堆疊 擇堆疊之間配置有—側壁； 心日胞堆疊以及該各選 其中，該晶胞堆疊包含一配置於該基材上方之 f、一配置於該第—介電層上方之電荷累積層，係可將電恭 一^^部份來儲存資訊、—配置於該電荷累積層上方之第 :電層以及-配置於該第二介電層上方之控彻極，·該各 k擇堆疊包含-配置於該基材上方之第三介 〔 於該第三介電層上方之選擇閉極，該記憶體晶胞二$ 有源極與汲極區域的第-狀態以及可經由對該選擇閉極供】 一電壓，使該選擇閘極之-下方通道區轉化為該記憶體曰胎 之源極/汲極功能的一第二狀態β μ曰曰 2. 根據請求項1之反及非揮發性記憶體晶胞，其中該 胞係藉由源極端注入電子而被程式化。 思曰曰 3. 根據請求項1之反及非揮發性記憶體晶胞，复中該 層含有氮化砍。 -μ电何系積 17

   4·根據請求項1之反及非揮發性記憶體晶胞，其中該電荷累積 層之任一側係均可儲存一位元的資訊。 5’根據請求項1之反及非揮發性記憶體晶胞，其中該選擇閘極 含有多晶矽。 6.根據請求項1之反及非揮發性記憶體晶胞，其中該侧壁包含 —氮化矽之内部層以及一二氧化矽之外部層。 7· —種反及非揮發性記憶體晶胞陣列，係包含： 複數個記憶體晶胞排列成複數列以及行，而在同一行之該 各記憶體晶胞係串聯成為一晶胞串，且該晶胞串之各端係= 別與一選擇電晶體連接；以及 ^ 複數個位元線對，該各位元線對包含一偶數位元線以及一 奇數位元線，該偶數位元線係與配置於該二鄰接晶胞串一端 之該選擇電晶體連接，該奇數位元線係與配置於該二鄰接晶 胞串相對端之該選擇電晶體連接； Μ 其中，該記憶體晶胞包含一晶胞堆疊以及二選擇堆疊，係 均配置於一基材之上方，該各選擇堆疊係分別配置於該晶胞 堆疊之各側且於該晶胞堆疊以及該各選擇堆疊之間配置^一 側壁；該晶胞堆疊包含一配置於該基材上方之第一介電層、 一配置於該第一介電層上方之電荷累積層，係可將電荷 於一部份來儲存資訊、一配置於該電荷累積層上方之第二^介 電層以及-配置於該第二介電層上方之控侧極；該各= 堆疊包含—配置於該歸上方之第三介電相及-配置於^ 第三介電層上方之選擇閘極，該記憶體晶胞具有—未含有= 極與沒極區域的第-狀態以及可經由對該選擇職供應—電、 18 壓，使該選擇閘極之一下方通道區轉化為該記憶體晶胞之源 極/汲極功能的一第二狀態。 8. 根據請求項7之反及非揮發性記憶體晶胞陣列，其中在進行 程式化過程中，電子會藉由源極侧注入而被注入於該電荷累 積層之一部份。 9. 根據請求項7之反及非揮發性記憶體晶胞陣列，其中該電荷 累積層含有氮化矽。 10. 根據請求項7之反及非揮發性記憶體晶胞陣列’其中該電荷 累積層之任一側係均可儲存一位元的資訊。 11. 根據請求項7之反及非揮發性記憶體晶胞陣列，其中該侧壁 包含一氮化矽之内部層以及一二氧化矽之外部層。 I2·根據請求項7之反及非揮發性記憶體晶胞陣列，可進一步包 含複數個空乏模式電晶體。