TWI323505B - Semiconductor device and method of forming the same - Google Patents

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1323505 , * 第95147040號專利說明書修正本 修正日期：99.1.25 九、發明說明： . 【發明所屬之技術領域】 本發明係有關於半導體技術，特別係關於積體電路 封裝體及其形成方法。 【先前技術】 將一積體電路晶片與一封裝基板連接或直接連接至 一印刷電路板所使用的覆晶技術中，係在上述積體電路 晶片的主動面上，形成複數個導電性接點（連接墊）；上述 封裝基板或印刷電路板亦具有複數個連接墊，分別對應 於上述積體電路晶片上的導電性接點。複數個軟銲料凸 塊（solder bump)係形成於上述積體電路晶片的導電性接 點上、或是上述封裝基板或印刷電路板中對應於上述積 體電路晶片的平面上的連接墊上。將上述軟銲料凸塊加 熱後，可使其回銲於上述積體電路晶片與上述封裝基板 或印刷電路板之間，形成導電性與機械性的連接。「覆 晶」的意思是使上述積體電路晶片以主動面朝下的方式 面對上述封裝基板或印刷電路板，再對上述軟銲料凸塊 加熱、溶化，而使其回銲於上述積體電路晶片的主動面 與上述封裝基板或印刷電路板之間，形成導電性與機械 性的連接。一底膠（underfill)材料可填入上述積體電路晶 片與上述封裝基板或印刷電路板之間的空間，以強化二 者之間的結合強度、調和及重新分布二者之間熱膨脹係 數的不匹配、並保護上述軟銲料凸塊。 0503-A32088TWFl/dwwang 5 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 上述積體電路晶片與上述封裝基板或印刷電路板的 熱膨脹係數通常有很大的差異。例如石夕的熱膨服係數為 2〜5PPm/°C、有機的封裝基板的熱膨脹係數約為 °c、軟銲料的熱膨脹係數為20〜30 ppm/t：。如果未使用 底膝材料，上述軟銲料凸塊便成為上述積體電路晶片與 上述封裝基板或印刷電路板之間僅有的接合劑，而完全 曝露於熱應力的作用之下’反覆性的熱循環會使上：軟 鋒料凸塊發生破壞、失效(疲勞性破壞），而降低介面處的 接合力、或是在上述軟鮮料凸塊中形成應力引發的裂 痕，而藉由此應力/應變的表現，會降低上述軟銲料凸塊 對於熱循環的可靠度。降低作用於上述軟銲料凸塊的岸 力编變，可提升其可靠度及疲勞壽命。因此，通常會將 上述底朦材料填人上述積體電路晶片與上述封裝基板或 印刷電路板之間。 上述底膠材料的熱膨脹係數通常為30〜50 ppm/°C， 而足以吸收殘餘的熱應力以降低上述軟銲料凸塊内、以 及上述軟銲料凸塊與上述積體電路晶片之間的介面上的 熱應力。 在半導體#界中，以銅金屬與低介電常數材料取代 =-氧切的情形已逐步增加，使㈣可降低金屬内 、卷的電阻（並可增加其可靠度）；而低介電常數材料（介 電系數j於3.9 ’ 3.9為二氧化碎的介電常數）的使用則可 降低金屬導線之間的寄生電容。預計到了 65奈米的世 代，低介電常數材料的使用會有顯著性的增加；而到了 0503-A32088TWFl/dwwang 6 1323505 修正日期：99.1.25 第95147040號專利說明書修正本 45奈米的世代，極低介電常數（extreme low-k ; ELK)材料 (介電常數為2〜2.5)的使用會有顯著性的增加。 然而將低介電常數材料用於内連線層時，則會增加 覆晶封裝體内熱膨脹係數不匹配的問題。低介電常數材 料的熱膨脹係數約為8 ppm/°C，具底膠材料的覆晶封裝 體會在低介電常數材料介電層上產生高應力，而會對具 有低/極低介電常數材料介電層的覆晶封裝體的可靠度產 生衝擊。 在無鉛封裝體中，上述熱膨脹係數不匹配的問題會 更加嚴重，無鉛的軟銲料凸塊中的軟銲料與介金屬化合 物（合金）的性質較脆，而會造成軟銲·料凸塊的崩裂。 現有可適用於共晶/高鉛軟銲料的低應力及低玻璃轉 換溫度的底膠材料，並無法對無鉛軟銲料凸塊提供足夠 的保護；現有的無鉛軟銲料凸塊與底膠材料的組合，無 法適用於具有低介電常數材料的覆晶封褒體。在使用傳 統的無鉛軟銲料與低介電常數材料的封裝體中，在熱循 環的過程中可觀察到軟銲料凸塊的崩裂及基板中的線路 的斷線的情況，亦可在植球後與可靠度試驗的前處理之 後，觀察到底膠材料發生剝離的情形。 因此，業界需要一種改良型的半導體裝置及其形成 方法。 【發明内容】 有鑑於此，本發明的一目的係提供一種半導體裝置 0503-A32088TWFl/dwwang 7 第95147040號專利說明書修正本 甘 修正日期：99.1.25 及其形成方法，以提升半導體裝置的可靠度。 為達成本發明之上述目的，本發 體裝置，包含·· 一藉护雷牧曰p ^ 種牛導 3 積體電路晶片，其具有至少一介電層， 上述積體電路晶片係藉由介於上述積體電路晶片鱼一曰封 裝基板或印刷電路板之間的複數個軟銲料凸塊，盘上述 封裝基板或印刷電路板結合；—底膠層位於上述積體電 路晶片與上述封裝基板或印刷電路板之間；以及一緩衝 層，位於上述底膠層與上述積體電路晶片之間。 本發明係又提供一種半導體裝置，包含：一積體電 路晶片其具有至少一介電層；一封裝基板或印刷電路 板，複數個軟銲料凸塊，介於上述積體電路晶片與一封 裝基板或印刷電路板之間；以及—多層式的底膠層位於 上述積體電路晶片與上述封褒基板或印刷電路板之間。 _本發明係又提供一種半導體裝置的形成方法，包 含：藉由介於一積體電路晶片與一封裝基板或印刷電路 板之間的複數個軟銲料凸塊，將上述積體電路晶片與上 述封裝基板或印刷電路板結合，上述積體電路晶片具有 至少一介電層；以及形成一多層式的底膠層於上述積體 電路晶片與上述封裝基板或印刷電路板之間。 本發明係又提供一種半導體裝置的形成方法，包 含：藉由介於一積體電路晶片與一封裝基板或印刷電路 板之間的複數個軟銲料凸塊，將上述積體電路晶片與上 述封裝基板或印刷電路板結合；將一填充物材料混入一 底膠材料’而形成一混合物；加入上述混合物，使其實 〇5〇j-A32088TWFl/dwwang 8 1323505 第95147040號專利說明書修正本 紅日期：99.1.25 質上填入上述積體電路晶片與上述封裝基板或印刷電路 板之間的間隔；在加入上述混合物之後，使上述填充物 材料至少部分沉澱；以及在上述填充物材料至少部分沉 澱之後，熟化上述底膠材料。 【實施方式】 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易f董，下文特舉出較佳實施例，並配合所附圖式， 作詳細說明如下： 第1圖為一剖面圖，係顯示本發明第一實施例之半 導體裝置100的右側。半導體裝置1〇〇可以是半導體積 體電路封裴體或是以覆晶的方法將積體電路晶片i 直 接設置在印刷電路板的結構。半導體裝置100的左側係 與其右側大體上成鏡向對稱，其所包含的元件可參考以 繪不於圖中的部份，而未繪示於第〗圖中。 半導體裝置100具有一多層式的底膠層125，A各層 之間的性質的關係，係擇自下列族群之一：具有ς種^ 同的熱膨脹係數、具有各種不同的填充物濃度、具有埴 充物湲度梯度（漸變的填充物濃度）、與具有各種不同的填 充物尺寸’關於各種的多層式的底膠層的實例將於、 依次說明。 、乂 半導體裝置100具有一積體電路晶片1〇2,Α 少一介電層刪。雖然為了方便顯示，帛i圖⑽ -的介電層漏，本發明所屬技術領域具有通t知識= 0503-A32088TWFl/dwwang 第95147040號專利說明書修正本 庫杳了醢，接触； 修正日期：99·1·25 應田了解，積體電路晶片102通 層，包会夺輯吊係具有複數個内連線 二==與層間介電層。介電層_可以 3。以下而Λ 其介電常數在3.9以下，而較好為 3.0 乂下，而在某些實施例中，期介電常數可 在某些實施例中，介^ ' . 為一極低介電常數介電 層，其介電常數為2.0〜2.5。另外，積體電路 熱膨脹係數約為3ppm/t。 曰日片2的 1〇6,積路晶片θ 1〇2具有複數個具導電性的接觸墊 ，、材貝可以疋鋁或其他適合的金屬或合金。一圖形 化的保護層108覆於積體電路晶片1〇2上，而曝露出接 觸墊106。保護層108的材質可以是任何適合的保護材料 例如但不限於氧切、氮切、氮氧切、或其 的保護材料，其形成可使用化學氣相沉積法、物理氣: 沉積法、旋塗法、或其他適用於形成薄膜的方法。一凸 塊下金屬（under-bump metallization ; UBM)層 112 係覆於 每個接觸墊106上。在某些實施例中，凸塊下金屬層Ip 包含不同金屬的多層結構，例如包含一黏著層、一擴散 阻障層、一可銲（s〇lderable)層、與一氧化阻障層。凸塊 下金屬層112可為鎳/金系材質、或是其他適合的金屬、 合金、一系列的金屬、或一系列的合金，例如但不限於 鉻/鉻-銅/銅、鈦/錄-鈒、鈦/銅、或鈦/鶴/金。連續性的凸 塊下金屬袓合層可在真空下以蒸鑛法或減錢法形成、或 是以晶圓級（wafer level)的化學鍍所形成。 積體電路晶片102係以覆晶的技術黏著於基板丨〇4 0503-A32088TWFl/dwwang 1323505 第95147040號專利說明書修正I 修正曰期：99丄25 上j在某些實施例中，基板104為一封裝基板，其熱膨 脹係數約為16Ppm/°C ;在其他實施例中，基板1〇4為由 有機材料、陶瓷、或矽基板所形成的印刷電路板，其上 表面具有複數個接觸墊116與一防銲層108，防銲層、118 係位於接觸墊116上並曝露接觸墊116。複數個軟銲料凸 鬼U0形成積體電路晶片102上的接觸墊1〇6與基板丨 上對應的接觸墊116之間的内連線。在某些實施例中， 軟銲料凸塊110是藉由適當的已知方法或未來可能發展 出的方法，先形成於積體電路晶片102上。首先，以例 =微影的步驟，將接觸塾雨曝露出來；然;後如前述的 法t成凸塊下金屬層112後’再形成軟輝料凸塊⑽。 2多種方法可將軟銲料凸& 110形成於凸塊下金屬層 上’例如蒸鍍、電鑛、印刷法、喷射法⑽㈣、銲 ^法鮮球殘留凸塊形成技術（伽d bumping;其步驟盘傳 斷在接觸塾上形成銲球後即將銲線截 所而以該知球作為凸塊）、或直接植入法（細 2 acement)。在某些實施例中係使用共晶材質的凸塊下 ί屬層112’而亦可以使用高錯或無錯材質的凸塊下全屬 銀、…錫-…㈣、錫锡銀二錫:、 一、錫〜、錫= 銻或錫-銀备銦_録。在另外的實施例中， U〇疋错由適當的已知方法或未來可能發展出的方法，先 Π 0503-A32088TWFl/dwwang 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 形成於積體電路晶片1()2上。首先，以例如微影的步驟， 將接觸墊U6曝露出來；㈣如前述形成凸塊下全屬層 ία的方法與類似材質，在每個接觸墊116上各形成一 ^ 塊下金屬層122之後’再以上述相同的方法與材質，在 凸塊下金屬層122上形成軟銲料凸塊11〇。 半導體裝置1〇〇具有一多層式的底膠層125，其位於 積體電路晶片102與基板104(封裝基板或印刷電路板)之 間，多層式的底膠層125具有至少二層或二區，各層或 各區具有不同的熱膨脹係數。在本實施例中，多層^的 底膠層125具有一第一们4〇與一第二^ 13〇。在某些實 施例中’多層式的底膠層125巾的第一層14〇與第:層 130均為均質的材質，且第一層刚與第二層ug的熱^ 脹係數分別大體上為常數；在其他實施例中，第一層 與第二層13G中，至少其中之—可再分為具有不同熱膨 脹係數的次層（Sub-layer)結構；在另外的其他實施例中， 第2⑽與第二層13〇中’至少其中之一的熱膨服係 數係隨著其厚度方向而變化。例如在某些實施例中，多 層式的底膠層125中，與基板104接觸的那一側的熱膨 脹係數為最大值、與積體電路晶片102接觸的那一侧的 熱膨脹係數為最小值，其熱膨脹係數大體上呈現線性函 數或多項式函數的變化；而在其他實施例中，多層式的 底膠層I25的熱膨脹係數係呈現階梯函數（step function) 的變化，在其厚度方向’愈接近基板1〇4,其熱膨脹係數 呈現非連續性的增加。 0503-A32088TWFl/dwwang 12 13235.05 修正日期：99.1.25 第95147〇4〇號專利說明書修正本

第二層130係覆於基板1〇4上，其所包含的底膠材 質可以疋t合物’包含例如環氧樹脂、氰酸醋（Cyanate ester)、以芳香力矢-環氧乙烧（ar_atic oxirane)為尾罩 (end-capped)的 g 能基連接 si-〇2 官能基的 Siloxirane®、 馬來酿亞胺（maleimide)、聚苯并 （polybenzoxazine)、 或聚醯亞胺(polyimide)，其中上述環氧樹脂例如為雙酚A (bisphenol A)樹脂、雙酚F (bisphenol F)樹脂、或環脂族 環氧樹脂（cycloaliphatic epoxy resins)。 第二層130的材質可包含硬化劑（或交聯劑）、觸媒、 增動劑（toughening agent)、與助銲劑。第二層130的熱膨 脹係數與基板104的熱膨脹係數近似，較好為大於10 ppm/°C，更好為ppm/°C。第二層130可包含一填充物’ 其材質可根據第二層130所包含的底膠材質作選擇’可 將第二層130的熱膨脹係數最佳化至預設值。上述填充 物可為粒狀的無機材料例如二氧化矽（silica)、氧化銘 (alumina)、碳、氮化紹、或上述之組合。 將第二層130覆於基板104的方法包含但不限於印 刷法、旋塗法、或點膠法（dispensing);第二層130的厚 度小於將積體電路晶片102與基板104結合後二者之間 的間隙，例如為積體電路晶片102與基板104之間的間 隙的0.2〜0.8倍。在某些實施例中，第二層130的厚度為 積體電路晶片102與基板104之間的間隙的〇.4〜0.6倍； 在某些實施例中，第二層130的厚度約為積體電路晶片 102與基板104之間的間隙的0.5倍。 0503-A32088TWFl/dwwang 1323505 修正日期：99.1.25 第95147040號專利說明書修正本 第一層140的形成是在結合積體電路晶片102與基 板104之後’係以點膠的方式使其散佈於積體電路晶片 102與第二層13〇之間的間隙，而完全填滿該空隙。在某 些貫化例中’第一層140係使用真空點膠法（vacuum dispensing)，以使第一層ι4〇均勻地散佈於積體電路晶片 102與第二層13〇之間的間隙，並避免氣泡、空孔的產生。 第一層140的熱膨脹係數小於10 ppm/t：;在某些實施例 中，第一層140的熱膨脹係數為7〜9 ppm/t：。適於作為 第一層140的材料例如為聚醯亞胺的模封材料（molding compound)或預置型底膠（n〇 fi〇w underfill)，較好為熱固 性材料。第一層14〇亦可包含一填充物以將其熱膨脹係 數降至近似於積體電路晶片102的熱膨脹係數（積體電路 晶片102的熱膨脹係數為3〜5 ppm/°C )。 在第一圖所示的實施例中，軟銲料凸塊110的形成 可使用晶圓上凸塊成長製程（bump-on-wafer process)或基 板上凸塊成長製程（bump-on-substrate process)。在某些實 施例中軟銲料凸塊110係形成於用以形成積體電路晶片 102的晶圓上，其中係使用微影製程來曝露接觸墊1〇6， 而將凸塊下金屬層112形成於接觸墊106上，然後將軟 銲料凸塊110與晶圓上的積體電路晶片102結合。在其 他實施例中，係於形成第二層130之前或之後，將軟銲 料凸塊110形成於基板104。 第1圖所示的半導體裝置100未包含基板104的軟 銲料凸塊。當基板104為覆晶封裝體的封裝基板時，會 0503-A32088TWF1 /dwwang 14 1323505 修正日期：99.1.25 第95147040號專利說明書修正本 如第2〜5圖所示，將複數個軟銲料凸塊黏著於基板1〇4 的底部’當基板104為一印刷電路板時，積體電路晶片 102係直接固定於其上，其外觀便如第丨圖所示，基板 104的底部不含任何軟銲料凸塊；同樣地，當半導體裝置 100為一接點閘陣列（land grid array ; LGA)的晶片尺寸封 裝（chip scale package ; CSP)的封裝體時，其基板1〇4的 下平面包含複數個接觸墊，其底部並不含軟銲料凸塊。 雖然第1圖的半導體裝置100係將積體電路晶片102直 接固定在基板104’而在基板104的底部並不含軟銲料凸 塊110 ;而第2〜5圖所示的半導體裝置200、300、400、 與500則分別包含軟銲料凸塊224、324、242、與524， 但是第1〜5圖中所示的實施例皆可使用覆晶封裝體的技 術，或以覆晶的技術直接將晶片固定在印刷電路板的技 術。 第2圖為一剖面圖，係顯示本發明第二實施例之半 導體裝置200的右側。在第2圖中，基板204為一封裝 基板其内具有導電跡線(trace)與介層窗（via)，並具有複數 個軟銲料凸塊224，用以連接一印刷電路板（未繪示）。 在第2圖中與第1圖對應的元件，除了另有標示者 之外，其元件符號在數值上較第1圖所示者多了 100者， 係分別代表與第1圖對應之等效元件，其相關敘述可參 考第1圖所述而不重複敘述，如積體電路晶片202、介電 層202d、基板204 '接觸墊206及216、保護層208、防 銲層218、軟銲料凸塊210、凸塊下金屬層212及222。 0503-A32088TWF1 /dwwang 15 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 第2圖所示的半導體裝置200與第1圖所示的半導 體裝置1〇〇的相異之處在於多層式的底膠層225的形成 方法與多層式的底膠層125不同。多層式的底膠層225 的形成係藉由將第一層232形成於用以製造積體電路晶 片202的晶圓上，將第一層232形成於上述晶圓上的方 法包含印刷法、旋塗法、或點膠法，其材質可以是任何 適於第^圖所示的第一層14〇的材質，而不再重複敛述。 例如，第一層232可包含預置型底膠、模封材料、或聚 ik亞胺，其熱膨脹係數小於1〇ppm/(；c，較好為$〜$卯瓜/ C。第一層232係形成於積體電路晶片2〇2上，因此在 第一層232的形成之後再將軟銲料凸塊21〇 電路晶片2〇2的凸塊下金屬層212上。 狀積體 第二層242的形成係用以填入第一層说與 :間的空隙’其形成方法包含點膠法例如真空點膠法， ^質可包含任何適於形成第1圖所示的第二層咖的 ^質’而不再重複敘述。第二層242的熱膨脹係: 為大於I〇ppm/〇c，更好為10〜16ppm/〇c。 乂好 由於第2圖所示的實施例係將第一層23 印刷法或旋塗法置於積體電路晶片搬上=科以 晶圓級的製程，而不需逐_ 以氣私可為 體電路晶片上。將第一層232形成於每個積 第3圖為一剖面圖，係顯示本發明第三 置3〇0的右側。在第3圖中，基板304為二：半 基板其内具有導電―)與介層窗㈣，並 0503-A32088TWFI /d wwang 13235.05 修正日期：99.1.25 第95147040號專利說明書修正本 個軟銲料凸塊324，用以連接一印刷電路板（未繪示）。 在第3圖中與第1圖對應的元件，除了另有標示者 之外，其元件符號在數值上較第1圖所示者多了 200者， 係分別代表與第1圖對應之等效元件，其相關敘述可參 考第1圖所述而不重複敘述，如積體電路晶片302、介電 層302d、基板304、接觸墊306及316、保護層308、防 銲層318、軟銲料凸塊310、凸塊下金屬層312及322。 軟銲料凸塊324則與第2圖所示的軟銲料凸塊224相同。 半導體裝置300的多層式的底膠層325包含一第一 層333與第二層（或緩衝層）343。第一層333為鄰接基板 304的底膠層，其厚度小於積體電路晶片302與基板304 之間的第一間隙的尺寸；第二層343則與積體電路晶片 302接觸，其填入積體電路晶片302與第一層333之間的 第二間隙，其係由一模封材料或其他封膠材料所形成， 將積體電路晶片302封入其中，其熱膨脹係數小於第一 層333的熱膨脹係數。第二層343的熱膨脹係數較好為 小於10 ppm/°C，而第一層333的熱膨脹係數較好為大於 10 ppm/°C 。 第一層333的材質可以是任何適於第1圖所示的第 一層140的材質，而不再重複敘述。第一層333的形成 可再將積體電路晶片302黏著於基板304之後，再將其 置於基板304上。 第二層（或缓衝層）343包含一模封材料（molding compound)、聚醯亞胺、或其他熱膨脹係數低於10 ppm/ 0503-A32088TWFl/dwwang 17 “23505 第95H7040號專利說明書修正本 。广, 修正日期：99.1.25 為熱膨脹係數5〜9 ppmrc的模封材 ’ /、形成可藉由任何的封膠步驟，較好為包含一直允 步驟’以將其驅入積體電路晶片302與第一層切 的第二間隙内’並消除其内的氣泡或空孔。因曰此，盥第； ，斤示的半導體❹刚比較，半導體震置_尚需另 :封膠的製程將積體電路晶4 102封入其中；而用以形 成第3圖所示的半導财置遍的方法則節省了此 驟。（第1圖並未繪示其封膠層） 第4圖為一剖面圖’係顯示本發明第四實施例之 ，體裝置400的右側。在第4圖中，多層式的底膠層奶 2第-層444a與第二層4桃，二者具有濃度相 充物粒子450。 〃 在第4圖中與第i圖對應的元件，除了另有標示者 之外，其元件符號在數值上較第1圖所示者多了 300者， =分別代表與第丨®對應之#效元件，其相關敘述可參 考弟1圖所述而不重複敘述，如積體電路晶片術、介電 層402d、基板404、接觸墊4〇6及416、保護層彻、防 銲層418、軟銲料凸塊41〇、凸塊下金屬層412及似。 軟銲料凸塊424則與第2圖所示的軟銲料凸塊224相同。 半導體裝置400的形成方法，包含藉由位於積體電 路晶片402與基板4〇4之間的軟銲料凸塊41〇，將積體電 路晶片402與基板404結合；一填充物粒子45〇係混入 -封膠材料444中而形成一混合物，然後以點膠的方法 使該混合物實質上填入積體電路晶片4〇2與基板4〇4之 〇5〇3-A32088TWFl/dwwang 13235.05 第95147040號專利說明書修正本 修正曰期：99.1.25 間的空隙’點膠之後至少使填充物粒子450部分沉澱； 使填充物粒子450部分沉澱後，對封膠材料444進行熟 化處理。 通常填充物粒子450的熱膨脹係數係小於封膠材料 444的熱膨脹係數，因此為了使靠近積體電路晶片4〇2之 處具有較小的熱膨脹係數，填充物粒子450在上述空隙 内的沉殿之處應靠近積體電路晶片402、而遠離基板 404 ’其達成可藉由旋轉積體電路晶片402與基板404， 使基板404位於積體電路晶片402上方，因此藉由重力 而使填充物粒子450往積體電路晶片402的方向沉殿。 其他使填充物粒子450沉澱至靠近積體電路晶片402之 處的方法例如為離心法（centrifuging) 〇 填充物粒子450可具有大體相同的尺寸，如第4圖 所示；亦可以具有二種或二種以上的尺寸，如第5圖所 示0 請參考第4圖，根據封膠材料444的黏度、填充物 粒子450在封膠材料444中的浮力、及可使用的沉澱時 間，可使填充物粒子450部分沉澂或完全沉殿。如第4 圖所例示，係使填充物粒子45〇部分沉殿，因此填充物 粒子450在封膠材料444中的分布密度會實質上連續性 地由靠近基板404之處的零，上升至靠近積體電路晶片 402之處的最大值。一虛擬的面（如第4圖中的虛線）將多 層式的底膠層425分為二層，即為第一層444a與第二層 444b ’其中第一層444a係與積體電路晶片402鄰接，其 0503-A32088TWF1 /dwwang 19 1323505 第95_〇號專利說明書修正本 修正日期：99.L25 具有填充物粒子450的第一濃度值；第二層444b係與基 板404鄰接，具有填充物粒子450的第二濃度值，其異 於上述第一濃度值。在某些實施例中，上述第二濃度值 係實質上小於上述第一濃度值。 在一實施例中，積體電路晶片402與基板4〇4之間 的f隔内的填充物粒子45〇的分布，係具有一濃度梯度。 在罪近積體電路晶片402之處具有較大的填充物粒子濃 度而在罪近基板404之處則具有較小的填充物粒子濃 f。因此藉由上述填充物粒子45〇在封膠材料4料内的 濃度梯度’在靠近積體電路晶片術之處的多層式的底 膠層425具有較低的熱膨脹係數；在靠近基板彻之處 的填充物粒子450具有較高的熱膨脹係數。 —在某些實施例中’上述第二濃度值係實質上為零。 在弟4圖所示的例子中，友卢令 在虛線以下的填充物粒子450 的辰度（第―浪度)趨近於零；而如果其虛線再稍 則上述第二濃度則為零。 第4圖所示的實施例中，係 膠的步驟，來形成具有熱膨脹係 早：底膠點 層式的底朦層425，而不需要以H異二層結構的多 法等來形成第二底膠層/要以印刷法、旋塗法、或點膠 第5圖為一剖面圖，位鹿 » son '丁、肩不本發明第五實施例之半 導體裝置5G0的右側。在第5圖中，多 係具有不同的填充物粒子。 、&，曰525 在第5圖中與第1圖對應的元件，除了另有標示者 0503-A32088TWFl/dwwang 20 13235.05 第95147040號專利說明書修正本 修正曰期：99.1.25 之外，其元件符號在數值上較第1圖所示者多了 400者， 係分別代表與第1圖對應之等效元件，其相關敘述可參 考第1圖所述而不重複敘述，如積體電路晶片502、介電 層502d、基板504、接觸墊506及516、保護層508、防 銲層518、軟銲料凸塊510、凸塊下金屬層512及522。 軟銲料凸塊524則與第2圖所示的軟銲料凸塊224相同。 在第5圖中，多層式的底膠層525中的填充物包含 第一填充物粒子550與第二填充物粒子555,第一填充物 粒子550的尺寸大於第二填充物粒子555的尺寸。在本 實施例中，係使第一填充物粒子550與第二填充物粒子 555沉澱而形成一第一層545a與一第二層545b，其中第 一層545a中的第二填充物粒子555係位於第一填充物粒 子550的間隙，而具有第二填充物粒子555的第一濃度； 第二層545b中的第二填充物粒子555係位於第一填充物 粒子550的間隙，而具有第二填充物粒子555的第二濃 度。 上述第二濃度實質上小於上述第一濃度。在第5圖 中，鄰接基板504的第二層545b中的第二（較小）填充物 粒子555的第二濃度實質上為零。在其他實施例中，鄰 接基板504的第二層545b中的第二（較小）填充物粒子555 的第二濃度不為零，而是實質上小於第一層545a中的第 二填充物粒子555的第一濃度。 在第5圖所示的實施例中，係使第一填充物粒子550 與第二填充物粒子555完全沉澱。實質上所有的第二填 0503-A32088TWFl/dwwang 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 充物粒子555係靠近積體電路晶片502,而使多層式的底 膠層525的熱膨脹係數的分布呈現階梯函數的變化。在 多層式的底膠層525中，第一層545a内的第一填充物粒 子550與第二填充物粒子555的組合密度，實質上大於 第二層545b内的第一填充物粒子550與第二填充物粒子 555的組合密度。因此，具有較大的第一填充物粒子550 與較小的第二填充物粒子555的第一層545a，具有較小 的熱膨脹係數；而僅具有較大的第一填充物粒子550的 第二層545b，其熱膨脹係數則相對較大。 雖然第5圖中係顯示第一填充物粒子550的分布延 伸至基板504 ;而在其他實施例中，最靠近基板504的第 一填充物粒子550與基板504之間，可具有一實質的間 隔，而將多層式的底膠層525分為三層，其中的第一層 具有濃度相對上較高的較小的第二填充物粒子555,分布 於較大的第一填充物粒子550的間隙；第二層則具有濃 度相對上較低或實質上為零的較小的第二填充物粒子 555，分布於較大的第一填充物粒子550的間隙；第三層 中，則實質上不具第一填充物粒子550與第二填充物粒 子 555。 在一實施例中，分布於積體電路晶片502與基板504 之間的第一填充物粒子550與第二填充物粒子555的組 合濃度，係具有一濃度梯度。在靠近積體電路晶片502 之處具有較高的填充物粒子濃度，在靠近基板504處具 有較低的填充物粒子濃度。因此，上述濃度梯度係使靠 0503-A32088TWFl/dwwang 22 1323505 修正日期：99.1.25 第95147040號專利說明書修正本 近積體電路晶片502之處的多層式的底膠層525,具有較 低的熱膨脹係數；而靠近基板504之處的多層式的底膠 層525，具有較高的熱膨脹係數。 雖然第5圖中僅顯示二種不同尺寸的填充物粒子， 但是在其他實施例中，其可包含三、四、或更多種的填 充物粒子。 多層式的底膠層525的形成方法係類似於第4圖所 示的多層式的底膠層425,其中將底膠材料545與第一填 充物粒子550、第二填充物粒子555混合，而形成一混合 物；再以點膠法將上述混合物分佈於積體電路晶片502 與基板504之間；然後再使第一填充物粒子550與第二 填充物粒子555至少部份沉澱；在沉澱之後，對底膠材 料545進行熟化（curing)處理。較好為使第一填充物粒子 550與第二填充物粒子555能夠完全沉澱，而具有較寬的 沉澱時間選擇性，如此能夠較準確地預測各層中第一填 充物粒子550與第二填充物粒子555的濃度。亦即，一 旦使第一填充物粒子550與第二填充物粒子555完全沉 澱，第一層545a及第二層545b各層中的填充物粒子的 濃度就不會有變化，因此就不需精確地控制沉澱時間來 達成底膠材料内特定的填充物粒子濃度。如第5圖所示， 藉由將較小的第二填充物粒子555填於較大的第一填充 物粒子550之間的間隙中，可達成底膠材料内不同的填 充物粒子的組合密度，而能夠形成具有不同的熱膨脹係 數的多層結構。 0503-A32088TWF1 /dwwang 23 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 第5圖所示的實施例中，係得以藉由單一的底膠點 膠的步驟，來形成具有熱膨脹係數相異的二或三層結構 的多層式的底膠層525。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何在本發明所屬技術領域具有通常知 識者，在不脫離本發明之精神和範圍内，當可作些許之 更動與潤飾，因此本發明之保護範圍當視後附之申請專 利範圍所界定者為準。 0503-A32088TWFl/dwwang 24 1323505 第95H7040號專利說明書修正本 修正日期：99.1.25 一貫施例之半 二實施例之半 三實施例之半 【圖式簡單說明】 第1圖為一剖面圖，係顯示本發明第 導體裝置’其具有多層式的底膠。 第2圖為一剖面圖，係顯示本發明第 導體裝置’其具有多層式的底勝。 第3圖為一剖面圖’係顯示本發明第 導體裝置，其具有多層式的底膠。 第4圖為一剖面圖，係顯示本發明第四實施例之半 導體裝置，其具有多層式的底膠。 第5圖為一剖面圖，係顯示本發明第五實施例之半 導體裝置，其具有多層式的底膠。 【主要元件符號說明】 100、200、300、400、500〜半導體裝置； 102、202、302、402、502〜積體電路晶片； 102d、202d、302d、402d、502d〜介電層; 104、204、304、404、504〜基板； 106 、 206 、 116 ' 216 ' 306 、 316 、 406 、 416 、 506 、 516〜接觸墊； 108、208、308、408、508、518〜保護層； 110 、 210 、 224 、 310 、 324 、 410 、 424 、 510 、 524〜 軟銲料凸塊； 112 、 212 、 122 、 222 、 312 、 322 、 412 、 422 、 512 、 522〜凸塊下金屬層； 0503-A32088TWP 1/dwwang 25 1323505 第95147040號專利說明書修正本 修正日期：99.1.25 118、218、318 ' 418〜防銲層； 125、225、325、425、525〜多層式的底膠層； 130、242、343、444b、545b〜第二層； 140、232、333、444a、545a〜第一層； 444、545〜底膠材料； 4 50〜填充物粒子； 550〜第一填充物粒子； 555〜第二填充物粒子； 0503-A32088TWF1 /dwwang 26

Claims (1)

1. 第95M7040號專利說明書修正本 十、申請專利範園·· 紅W25 1.一種半導體裝置，包含·· 路；晶片’其具有至少-介電層，該積體電 路曰曰月係猎由介於該積體電路晶片與— 電路板之間的複數個二 x， 電路板結合；ΓΓ 塊，與該封裝基板或印刷 一底膠層位於該積體電路晶片 電路板之間，該底膠層包含 ：裝基板或印刷 祖七A、- 填充物材料’該填充物材 子二二充物粒子與複數個第二填充物粒 子的^。、&子的尺寸大於該些第·^填充物粒 底膠i?:?範圍第1項所述之半導體裝置，其中該 底膠層具有—第—層及位於該第 刷電路板之間的H ϋ 封裝基板或印 二;而在該第-層中的該些第-填充物 的間隙具有该些弟二填充物粒子。 第-岸=申°月專利乾圍第2項所述之半導體裝置，其中該 第-層中的該些第二填充物的密度為零。 今m =申°月專利祀圍第2項所述之半導體裝置，其中在 =:!該些第一填充物的間隙具有該些第二填充 兮二Π 一層中的該些第二填充物粒子的濃度大於 及弟-層中的該些第二填充物粒子的漠度。 ^如中請專利範圍第3或4項所述之半導體震置，1 中該弟二層的熱膨脹係數大於該第一層的熱膨脹係數： 〇503-A32088TWFl/dvm-ang 27 )05 第95147040號專利說明書修正本 修正日期：99.1.25 1中今底脒;專-利範圍$ 2、3或4項所述之半導體裝置， 電路具有位於該第二層與該封裝基板或印刷 材料。H該第三層不具任何的該填充物 御請第1項所叙何體裝置，其中該 的/it的該些第—填充物粒子與該些第二填充物粒子 =4度’係具有—濃度梯度，隨著相對遠離 而相對靠近該封裝基板或印刷電路板，該組合 》辰度漸小。 8. 如申請專利範圍第7項所述之半導體裝置，盆中隨 著相對遠離該龍電路W而㈣靠㈣封裝基板或印 刷電路板，該底膠層的熱膨脹係數漸增。 9. 如申請專職圍第1項所述之半導體裝置，盆中該 介電層的介電常數不大於3.0。 1〇.如申明專利範圍第1項所述之半導體裝置，其中 該些軟銲料的鉛濃度不大於5 wt%。 11. 如申明專利範圍第丨項所述之半導體裝置，其中 該介電層的介電常數小於2.75。 ” 12. —種半導體裝置的形成方法，包含： 藉由介於-積體電路晶片與—基板或印刷電路 板之間的複數個軟銲料凸塊，將該積體電路晶片與該封 裝基板或印刷電路板結合，該積體電路晶片具有至少_ 介電層；以及 形成一多層式的底膠層於該積體電路晶片與該封裝 0503-A32088TWF1/d wwang 28 1323505 修正日期：99.1.25 第95147040號專利說明書修正本 基板或印刷電路板之間，其中該多層式的底膠層具有一 底膠材料與一填充物材料，該填充物材料包含一第一填 充物粒子與一第二填充物粒子，該第一填充物粒子的尺 寸大於該第二填充物粒子的尺寸，而形成該多層式的底 膠層的方法包含： 將該底膠材料、該第一填充物粒子、與該第二填充 物粒子混合，而形成一混合物；以及 將該混合物加入該積體電路晶片與該封裝基板或印 刷電路板之間。 13. 如申請專利範圍第12項所述之半導體裝置的形 成方法，其中該介電層的介電常數不大於3.0。 14. 如申請專利範圍第12項所述之半導體裝置的形 成方法，其中該些軟銲料的鉛濃度不大於5 wt°/〇。 15. —種半導體裝置的形成方法，包含： 藉由介於一積體電路晶片與一封裝基板或印刷電路 板之間的複數個軟銲料凸塊，將該積體電路晶片與該封 裝基板或印刷電路板結合； 將一填充物材料混入一底膠·材料，而形成一混合 物，該填充物材料包含一第一填充物粒子與一第二填充 物粒子，該第一填充物粒子的尺寸大於該第二填充物粒 子的尺寸； 加入該混合物，使其實質上填入該積體電路晶片與 該封裝基板或印刷電路板之間的間隔； 在加入該混合物之後，使該填充物材料至少部分沉 0503-A32088TWF1 /dwwang 29 1323505 修正日期：99丄25 第95147040號專利說明書修正本 澱；以及 在該填充物材料至少部分沉殿之後，熟化（cure)該底 膠材料。 30 0503-A32088TWFl/dwwang