TWI321401B - Delay locked loop circuit - Google Patents

Description

1321401 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種延遲鎖定迴路之電路，以及更特別 地是有關於一種用以調整一內部時脈信號之相位至一能使 DQ資料或一DQ選通的相位與一外部時脈信號之相位同步 的適當値之延遲鎖定迴路的電路，其中該內部時脈信號係 該延遲鎖定迴路之電路的輸出。 【先前技術】 通常，在一系統或電路中使用一時脈信號做爲一用以安 排該系統或電路之操作的時間之參考信號。該時脈信號可 用以確保該系統或電路之較快速無誤的操作。同時，當在 該系統中使用一外部時脈信號時，可能因該系統之一內部 電路而發生時間延遲（時脈偏移）。一相鎖迴路（PLL)或延遲 鎖定迴路（DLL)通常用以調整一內部時脈信號之相位至一 適當値以補償此一時間延遲，以便DQ資料或一DQ選通與 該外部時脈信號同步。 雖然PLL被廣泛地使用在一般領域中，但是DLL由於具 有比PLL少之受雜訊影響的優點而廣泛地被使用在同步半 導體記憶體（包括雙倍資料速率同步DRAM(DDR SDRAM)) 中〇 以下，將配合用以顯示一傳統DLL電路之結構的第丨圖 來描述該傳統DLL電路之操作。 首先，一時脈接收器100接收一外部時脈信號CLK及一 反相時脈信號CLKB，其中該反相時脈信號CLKB係該外部 時脈信號CLK之反相形式。一多工器（MUX)llO從記時脈接 1321401 收器100接收該外部時脈信號CLK及該反相時脈信號CLKB 以及在一 MUX控制器1 70之控制下選擇性地輸出任何一時 脈信號。 然後，一第一延遲器120延遲從該MUX ]〗0所選擇性輸 出之時脈信號有一期望延遲期間。在此時，該延遲期間係 由一時脈延遲控制器180所決定。一時脈驅動器130驅動 —來自該第一延遲器120之輸出信號以輸出一內部時脈信 號 CLK_INT ° 之後，一第二延遲器150延遲一來自該時脈驅動器130 之輸出信號fbclk_dll有一期望延遲期間以輸出一回授時脈 信號fbclk。在此，該第二延遲器150之延遲期間係一直到 —內部操作電路140接收該內部時脈信號CLK_INT及產生 DQ資料或一 DQ選通DQS爲止所花費的延遲時間之模型化 形式，其中該內部時脈信號CLK_INT係該DLL電路之輸 出。該第二延遲器150延遲該信號fbclk_dll有此延遲期間 及輸出該延遲信號做爲該回授時脈信號fbclk »原則上，爲 了該外部時脈信號CLK與該DQ選通間之精確同步，必須 使一從該時脈接收器100輸入至一在下面所要描述之相位 偵測器160的參考時脈信號refclk與該回授時脈信號fbclk 相位對齊。 該相位偵測器160將來自該第二延遲器150之回授時脈 信號fbclk的相位與來自該時脈接收器1〇〇之參考時脈信號 refclk的相位做比較以及依據該比較結果輸出一用於該 MUX控制器1 70及時脈延遲控制器1 80之操作的控制之相 位控制信號p_ctr。亦即，該相位偵測器1 60將該回授時脈 1321401 信號fbclk之相位與該參考時脈信號refclk之相位做比較以 ' 及依據該比較結果輸出用於該MUX 110之選擇操作及該第 - —延遲器120之延遲操作的控制之相位控制信號p_ctr。以 下將配合第2圖以詳細描述此相位控制操作》 • 在該DLL電路之初始操作中，當該回授時脈信號fbclk 之上升邊緣超前該參考時脈信號refclk之上升邊緣有小於 該參考時脈信號refclk之週期的一半（如第2圖之情況I所 示）時，該相位偵測器1 60輸出高位準之相位控制信號 φ p_ctr。該MUX控制器170控制該MUX 1 10以回應該高位 準相位控制信號p_ctr，以便該MUX 110輸出該外部時脈信 號CLK。結果，該MUX 1 10開始持續地輸出該外部時脈信 號CLK而無關於該相位控制信號p_ctr之未來位準變化， 藉以防止該MUX 110之輸出時脈信號會因其依據該相位控 制信號P_ctr之位準變化的經常變動而造成不穩定。 該時脈延遲控制器180連續地增加該第一延遲器120之 延遲期間以回應該高位準相位控制信號P_ctr，以便將沿著 φ 該回授路徑供應之回授時脈信號fbclk之相位連續地移位 至一位置X(如第2圖之情況I所示）。之後，當該回授時脈 信號fbclk之相位接近該位置X時，該相位偵測器160將該 ' 回授時脈信號fbclk之相位與該參考時脈信號refclk之相位 做比較以及依據該比較結果重複地輸出用以將該回授時脈 信號fbclk之相位往後推的高位準相位控制信號P_ctr或用 以將該回授時脈信號fbclk之相位往前拉的低位準相位控 制信號P_ctr ’以便可維持在該回授時脈信號fbclk與該參 考時脈信號refclk間之同步。 1321401 另一方面，在該DLL電路之初始操作中，當該回授時脈 ' 信號fbclk之上升邊緣超前該參考時脈信號refcik之上升邊 - 緣有大於或等於該參考時脈信號refclk之週期的一半（如第 2圖之情況II所示）時，該相位偵測器1 60輸出低位準之相 • 位控制信號P_ctr。然後，該MUX控制器170控制該MUX 1 10 - 以回應該低位準相位控制信號p_ctr，以便該MUX 1 1 0輸出 該外部時脈信號CLK之反相時脈信號CLKB。因此，該MUX 1 1 0開始持續地輸出該反相時脈信號CLKB，而無關於該相 φ 位控制信號p_ctr之未來位準變化。 最初，當該相位控制信號p_ctr處於低位準時，該時脈 延遲控制器1 80減少該第一延遲器1 20之延遲期間以將該 回授時脈信號fbclk之相位向前拉。然而，在將該回授時脈 信號fbclk變更像情況II之B中的相位及沿著該回授路徑 來供應的情況中，該相位偵測器1 60將該相位變更回授時 脈信號fbclk之相位與該參考時脈信號refclk之相位做比較 以及依據該比較結果輸出高位準之相位控制信號p_ctr。結 φ 果，該時脈延遲控制器180逐步地增加該第一延遲器120 之延遲期間以回應該高位準相位控制信號p_ctr，以便將沿 著該回授路徑供應之相位變更回授時脈信號fbclk的相位 ' 連續地移位至該位置X(如第2圖之情況的B所示）。 ' 然而，上述傳統DLL電路之缺點在於：當該回授時脈信 - 號fbclk之相位在系統環境等之影響下遭遇變更時，可能發 生時脈同步之誤差。亦即，在該DLL電路之初始操作中， 因爲該回授時脈信號fbclk具有像第2圖之情況I中之相 位，所以該MUX 110開始選擇性地輸出該外部時脈信號 1321401 y CLK。之後，如果因該等系統環境等的影響而將該回授時 脈信號fbclk變更成像情況II之B中的相位且同時沿著該 - 回授路徑來供應，則該相位偵測器1 60輸出低位準之相位 控制信號p_ctr及該時脈延遲控制器180逐步地減少該第一 ' 延遲器120的延遲期間以回應該低位準相位控制信號 - P_ctr。然而，在該DLL電路之初始操作中，在一限定範圍 內減少該第一延遲器120之延遲期間，因而不可能將該回 授時脈信號fbclk之相位向前拉，以便使其與該參考時脈信 φ 號refclk之相位對齊。基於此理由，可能在該回授時脈信 號fbclk與該參考時脈信號ref elk間之同步中發生誤差，導 致在該外部時脈信號CLK與該DQ選通間之同步中的誤差 發生。 【發明內容】 因此，鑑於上述問題而提出本發明，以及本發明之一目 的提供一種延遲鎖定迴路電路，其中儘管在該延遲鎖定迴 路電路之初始操作中一被施加至一相位偵測器的回授時脈 φ 信號的相位之變化亦不會發生時脈同步誤差。 依據本發明，可藉由一種延遲鎖定迴路電路之提供來完 成上述及其它目的，該延遲鎖定迴路電路包括：一時脈接收 " 器，用以輸入一外部時脈信號及輸出一反相時脈信號與一 參考時脈信號，該反相時脈信號係該外部時脈信號之反相 ' 形式；一多工器，用以接收該外部時脈信號與該反相時脈信 號及選擇性地輸出該等接收時脈信號中之任何一時脈信號； 一第一延遲器，用以延遲一來自該多工器之輸出信號有一 第一期望延遲期間；一時脈驅動器，用以接收一來自該第一 -10- 1321401 延遲器之輸出信號及產生一內部時脈信號；一第二延遲 器，用以延遲一來自該時脈驅動器之輸出信號有一第二期 望延遲期間以輸出一回授時脈信號；以及一相位偵測器，用 以將來自該第二延遲器之回授時脈信號的相位與來自該時 脈接收器之參考時脈信號的相位做比較及依據該比較結果 輸出一用於該多工器之選擇操作的控制之第一相位控制信 號與一用於該第一延遲器之延遲操作的控制之第二相位控 制信號。 最好+，該延遲鎖定迴路電路進一步包括：一多工器控制 器，用以控制該多工器之操作以回應該第一相位控制信號； 以及一時脈延遲控制器，用以控制該第一延遲器之操作以 回應該第二相位控制信號。 該多工器控制器可依據該第一相位控制信號之位準來控 制該多工器，以便在該延遲鎖定迴路電路之初始操作中該 多工器選擇該外部時脈信號與反相時脈信號中之任何一時 脈信號。 該時脈延遲控制器可依據該第二相位控制信號之位準以 增加或減少該第一延遲期間。 最好，該相位偵測器包括：一第一鎖存器，用以與該回授 時脈信號同步方式鎖存該參考時脈信號之狀態資訊；一第 一緩衝器，用以緩衝一來自該第一鎖存器之輸出信號；一延 遲器，用以延遲該回授時脈信號有一預定期間以輸出一延 遲回授時脈信號；一第二鎖存器，用以與該延遲回授時脈信 號同步方式鎖存該參考時脈信號之狀態資訊；一第二緩衝 器，用以緩衝一來自該第二鎖存器之輸出信號；以及一邏輯 -11 - 1321401 單元，用以實施有關於一來自該第一緩衝器之輸出信號與 " 一來自該第二緩衝器之輸出信號的邏輯運算。 • 來自該第一緩衝器之輸出信號可以是該第一相位控制信 號，以及來自該邏輯單元之輸出信號可以是該第二相位控 ' 制信號。 該邏輯單元可以實施一邏輯加總運算。 該第一鎖存器可以在該回授時脈信號之上升邊緣或下降 邊緣上鎖存該參考時脈信號之狀態資訊。 • 該第二鎖存器可以在該延遲回授時脈信號之上升邊緣或 下降邊緣上鎖存該參考時脈信號之狀態資訊。 該第一鎖存器及該第二鎖存器可以是正反器。 該第一緩衝器及該第二緩衝器可以是反相緩衝器》 從該時脈驅動器至該第二延遲器之輸出信號可以是該內 ‘ 部時脈信號。 該參考時脈信號可以與該外部時脈信號同相。 最好，該延遲鎖定迴路電路進一步包括一責務校正器， φ 用以校正來自該第一延遲器之輸出信號的責務及供應該結 果信號至該時脈驅動器。 從下面詳細說明並配合所附圖式將可更清楚地了解本發 ' 明之上述及其它目的、特徵以及其它優點。 【實施方式】 現在將詳細參考本發明之較佳實施例，該等較佳實施例 之範例將描述於該等所附圖式中，其中相同元件符號表示 相同元件。下面藉由參考該等圖式來描述該等實施例以說 明本發明。 -12- 1321401 230,用以校正來自該第一延遲器220之輸出信號的責務及 ' 供應該結果信號至該時脈驅動器240。 - 以下，將配合第3圖至第5圖以詳細描述依據本發明之 具有上述結構的DLL電路之操作。 ' 如第3圖所示，首先，該時脈接收器200接收該外部時 - 脈信號CLK與該外部時脈信號CLK之反相時脈信號CLKB 及供應該等接收時脈信號至該MUX 210。該時脈接收器200 亦供應該參考時脈信號refclk，其中該參考時脈信號refclk φ 與該外部時脈信號CLK同相。然後，該MUX210接收來自 該時脈接收器200之外部時脈信號CLK與反相時脈信號 CLKB及在該MUX控制器280之控制下選擇性地輸出該等 時脈信號中之任何一時脈信號。 接著，該第一延遲器220延遲從該MUX 210所選擇性輸 出之時脈信號有該第一期望延遲期間。在此時，在該時脈 延遲控制器290之控制下將該第一延遲器220之第一延遲 期間設定成爲在該外部時脈信號CLK與DQ資料（或一 DQ φ 選通）間之同步所需的時間。 之後，該責務校正器230校正來自該第一延遲器220之 輸出信號的責務及供應該結果信號至該時脈驅動器240,該 " 時脈驅動器240然後驅動該供應信號以輸出該內部時脈信 號CLK_INT。在此，應該注意到可依據一給定系統忽略該 ' 責務校正器230。 接下來，該第二延遲器2 60延遲來自該時脈驅動器240 之輸出信號fbclk_dll有該第二期望延遲期間以輸出該迴路 時脈信號fbclk。在此，該第二延遲器260之第二延遲期間 -14- 1321401 係一直到一內部操作電路 250接收該內部時脈信號 ' CLK_INT及產生該DQ資料或DQ選通DQS爲止所花費的 * 延遲時間之模型化形式，其中該內部時脈信號CLK_INT係 該DLL電路之結果輸出。該第二延遲器260延遲該信號 • fbclk_dll有此延遲期間及輸出該延遲信號做爲該回授時脈 - 信號fbclk。原則上，爲了該外部時脈信號CLK與該DQ選 通間之精確同步，必須使輸入至下面所要描述的相位偵測 器270之參考時脈信號refclk與該回授時脈信號fbclk相位 φ 對齊》 該相位偵測器270將來自該第二延遲器260之回授時脈 信號fbclk的相位與來自該時脈接收器200之參考時脈信號 refclk的相位做比較以及依據該比較結果輸出用於該MUX 控制器280之操作的控制之相位控制信號p_ctrl及用於該 時脈延遲控制器 290之操作的控制之相位控制信號 p_ctr2。亦即，該相位偵測器270分別將該回授時脈信號 fbclk之相位與該參考時脈信號refclk之相位做比較及將一 φ 延遲回授時脈信號fbdclk(該回授時脈信號fbclk之延遲形 式）之相位與該參考時脈信號refclk之相位做比較，以及依 據該等比較結果分別輸出用於該MUX 210之選擇操作的控 _ 制之相位控制信號p_ctrl及用於該第一延遲器220之延遲 操作的控制之相位控制信號p_ctr2。以下，將配合第4圖 ' 以詳細描述該相位偵測器270之操作。 如第4圖所示，該相位偵測器270包括：一正反器271， 用以與該回授時脈信號fbclk同步方式鎖存該參考時脈信 號refclk之狀態資訊；一反向器IV21，用以反向/緩衝一來 1321401 自該正反器27 1之輸出信號及輸出該結果信號做爲該相位 控制信號P_ctrl;—延遲器272，用以延遲該回授時脈信號 ' fbclk有一預定期間以輸出該延遲回授時脈信號fbdclk; — 正反器273，用以與該延遲回授時脈信號fbdclk同步方式 ' 鎖存該參考時脈信號refclk之狀態資訊；一反向器IV22，用 ' 以反向/緩衝一來自該正反器273之輸出信號；以及一邏輯 單元274，用以實施有關於來自該反向器IV21之輸出信號 與來自該反向器IV22之輸出信號的邏輯加總運算及輸出 # 該結果信號做爲該相位控制信號P_ctr2。 該相位偵測器270係以下列方式來操作。首先，該正反 器271接收該參考時脈信號refclk與該回授時脈信號fbclk 以及在該回授時脈信號fbclk之上升邊緣上鎖存及輸出該 參考時脈信號refclk的狀態資訊。結果，當該參考時脈信 號refclk在該回授時脈信號fbclk之上升邊緣上呈現高位準 時，該正反器27 1輸出一高位準信號，以及當該參考時脈 信號refclk在該回授時脈信號fbclk之上升邊緣上呈現低位 φ 準時，該正反器271輸出一低位準信號。然後，該反向器 . IV21將來自該正反器271之輸出信號反向及輸出該反向信 號做爲該相位控制信號p_ctrl。 同時，該正反器273接收該參考時脈信號refclk與該延 遲回授時脈信號fbdclk以及在該延遲回授時脈信號fbdclk ' 之上升邊緣上鎖存及輸出該參考時脈信號refclk的狀態資 訊。因此，當該參考時脈信號refclk在該延遲回授時脈信 號fbdclk之上升邊緣上呈現高位準時，該正反器27 3輸出 一高位準信號，以及當該參考時脈信號refclk在該延遲回 -16- 1321401 授時脈信號fb del k之上升邊緣上呈現低位準時’該正反器 ' 273輸出一低位準信號。然後，該反向器IV22反向及輸出 - 來自該正反器27 3之輸出信號。該邏輯單元27 4(由一NOR 閘NR21與一反向器IV23所構成）實施有關於來自該反向器 • IV2 1之輸出信號與來自該反向器IV2 2之輸出信號的邏輯 - 加總以及輸出該結果信號以做爲該相位控制信號p_ctr2。 在此，該延遲回授時脈信號fbdclk係藉由經該延遲器272 延遲該回授時脈信號fbclk有該預定期間所產生。亦即，它 φ 係因考量到因系統環境變化等所造成之回授時脈信號 fbclk的相位變動之誤差而藉由使該回授時脈信號fbclk延 遲有一比此誤差長之期間所產生。 以下，將配合第5圖以描述依據該相位偵測器270之上 述操作的本D L L電路之相位控制操作。 首先，在該DLL電路之初始操作中，當該回授時脈信號 fbclk之上升邊緣超前該參考時脈信號refclk之上升邊緣有 小於該參考時脈信號refclk之週期的一半（如第5圖之情況 φ I所示）時，該相位偵測器270輸出高位準之相位控制信號 P_ctrl及高位準之相位控制信號P_ctr2。亦即，在第5圖之 情況I中，因爲該參考時脈信號refclk在該回授時脈信號 _ fbclk從低位準上升至高位準之上升邊緣上呈現低位準，所 以該正反器271輸出一低位準信號，以及該反向器IV21反 ' 向此低位準信號及輸出該反向信號以做爲高位準之相位控 制信號p_ctrl。因爲該參考時脈信號refclk在該延遲回授 時脈信號fbdclk之上升邊緣上亦呈現低位準，所以該正反 器27 3輸出一低位準信號，以及該反向器IV22反向此低位 -17- 1321401 準信號及輸出該結果信號。結果，來自該邏輯單元2 74之 ' 相位控制信號P_ctr2變成高位準。 ' 該MUX控制器280控制該MUX 210以回應該高位準相 位控制信號p_ctrl，以便該MUX 210輸出該外部時脈信號 . CLK。結果，該MUX 210開始持續地輸出該外部時脈信號 - CLK而無關於該相位控制信號p_ctrl之未來位準變化，藉 以防止該MUX 210之輸出時脈信號會因其依據該相位控制 信號P_ctrl之位準變化的經常變動而造成不穩定。該時脈 φ 延遲控制器290連續地增加該第一延遲器220之第一延遲 期間以回應該高位準相位控制信號P_ctr2，以便使沿著該 回授路徑供應之回授時脈信號fbclk的相位連續地移位至 一位準Y(如第5圖之情況I所示）。之後，當該回授時脈信 號fbclk之相位接近該位置Y時，該相位偵測器270將該回 授時脈信號fbclk之相位與該參考時脈信號refclk之相位做 比較以及依據該比較結果重複地輸出用以將該回授時脈信 號fbclk之相位往後推的高位準相位控制信號p_ctr2或用 φ 以將該回授時脈信號fbclk之相位往前拉的低位準相位控 制信號P_ctr2，以便可維持在該回授時脈信號fbclk與該參 考時脈信號refclk間之同步。 ' 同時，在依據本發明之DLL電路中，當該回授時脈信號 fbclk之相位在系統環境等之影響下遭遇變更時，不會發生 時脈同步之誤差。亦即，在該DLL電路之初始操作中，因 爲該回授時脈信號fbclk具有像第5圖之情況I中之相位， 所以該MUX 210開始選擇性地輸出該外部時脈信號CLK。 之後，在該回授時脈信號fbclk因系統環境等之影響而變更 :^ -18- 1321401 成像情況II中之相位且同時沿著該回授路徑供應之情況 ' 中，雖然傳統上會發生時脈同步誤差，但是依據本發明不 、 會發生時脈同步誤差。 詳而言之，如果該回授時脈信號fbclk因系統環境等之 • 影響而變更成像情況II中之相位且同時沿著該回授路徑供 - 應，則該正反器271之輸出信號變成高位準，因而造成來 自該反向器IV21之相位控制信號p_ctrl成爲低位準》然 而，甚至在此情況中，來自該延遲器27 2之延遲回授時脈 φ 信號fbdclk的相位落後該回授時脈信號fbclk之相位有該 延遲器27 2的延遲期間，因而該延遲回授時脈信號fbdclk 之上升邊緣超前該參考時脈信號refclk之上升邊緣有小於 該參考時脈信號refclk的週期之一半（如第5圖之情況II 所示）。在此時，因爲該參考時脈信號refclk在該延遲回授 時脈信號fbdclk之上升邊緣上係處於低位準，所以該正反 器27 3輸出一低位準信號，以及該反向器IV22反向此低位 準信號及輸出該結果高位準信號。結果，該邏輯單元272 φ 依據該反向器IV22之高位準信號輸出該高位準相位控制 信號p_ctr2而無關於該反向器IV21之輸出信號。 然後，該時脈延遲控制器290逐步地增加該第一延遲器 ' 220之第一延遲期間以回應該高位準相位控制信號 P_ctr2，以便使沿著該回授路徑供應之回授時脈信號fbclk 的相位連續地移位至該位準Y(如第5圖之情況II所示）。 之後，當該回授時脈信號fbclk之相位接近該位置Y時， 該相位偵測器270將該回授時脈信號fbclk之相位與該參考 時脈信號refclk之相位做比較以及依據該比較結果重複地 -19- 1321401 輸出用以將該回授時脈信號fbclk之相位往後推的高位準 相位控制信號P_ctr2或用以將該回授時脈信號fbclk之相 • 位往前拉的低位準相位控制信號p_c tr 2，以便可維持在該 回授時脈信號fbclk與該參考時脈信號refclk間之同步。在 • 此方式中，依據本發明，即使該回授時脈信號fbclk之相位 - 因該等系統環境等之影響而從情況I變更至情況II且同時 沿著該回授路徑供應，亦可允許在該回授時脈信號fbclk 與該參考時脈信號refclk之間建立同步，以及進一步建立 φ 在該外部時脈信號CLK與該DQ資料（或DQ選通）間之同 步。 另一方面，在本發明中提供用以實施邏輯加總運算之邏 輯單元2 74，以防止在第5圖之情況III中之誤差的發生。 亦即，在該回授時脈信號fbclk之上升邊緣超前該參考時脈 信號refclk之上升邊緣及該延遲回授時脈信號fbdclk之上 升邊緣落後該參考時脈信號refclk之上升邊緣（如第5圖之 情況III所示）的情況中，儘管可藉由將該回授時脈信號 φ fbclk之相位往後推以建立同步，然而可能因將該回授時脈 信號fbclk之相位往前拉而發生時脈同步誤差。因此，在本 發明中，該邏輯單元2 74實施有關於該反向器IV21之高位 ' 準信號與該反向器IV22之低位準信號的邏輯加總運算以 輸出高位準之相位控制信號P_ctr2，藉以允許該時脈延遲 ' 控制器290增加該第一延遲器220之延遲期間，以便可使 該回授時脈信號fbclk與該參考時脈信號refclk同步。 雖然，已揭露該正反器271與該正反器273係分別以同 步於該回授時脈信號fbclk及該延遲回授時脈信號fbdclk -20- 1321401 之上升邊緣方式來操作，但是亦可依據一即定實施例以同 步於該等時脈信號之下降邊緣方式來操作。 如從上面說明可明顯知道，依據本發明之一種延遲鎖定 迴路電路能使用來自一相位偵測器之兩個相位控制信號以 獨立地控制一外部時脈信號與一反相外部時脈信號之選擇 及該時脈延遲期間之設定。因此，在該延遲鎖定迴路電路 之初始操作中，即使一供應至該相位偵測器之回授時脈信 號的相位遭遇變更時，亦不會發生時脈同步誤差。 雖然爲了描述目的已揭露本發明之較佳實施例，但是熟 習該項技藝者將了解到在不脫離所附申請專利範圍中所揭 露之本發明的範圍及精神內可允許各種修飾、附加及取代。 【圖式簡單說明】 第1圖係顯示一傳統延遲鎖定迴路電路之結構的方塊 圖； 第2圖係描述該傳統延遲鎖定迴路電路之操作特性的波 形圖； 第3圖係顯示依據本發明之一延遲鎖定迴路電路的結構 之方塊圖； 第4圖係在依據本發明之延遲鎖定迴路電路中的一相位 偵測器之電路圖；以及 第5圖係描述依據本發明之延遲鎖定迴路電路的操作特 性之波形圖。 【主要元件符號說明】 100 時脈接收器 110 多工器 -21 - 1321401

120 第 -- 延 遲 器 130 時 脈 驅 動 器 140 內 部 操 作 電 路 160 相 位 偵 測 器 150 第 二 延 遲 器 170 MUX 控 制 器 180 時 脈 延 遲 控 制 器 200 時 脈 接 收 器 210 多 工 器 220 第 — 延 遲 器 230 責 務 校 正 器 240 時 脈 驅 動 器 250 內 部 操 作 電 路 260 第 二 延 遲 器 270 相 位 偵 測 器 27 1 正 反 器 272 延 遲 器 273 正 反 器 274 邏 輯 單 元 280 MUX 控 制 器 290 時 脈 延 遲 控 制 器 CLK 外 部 時 脈 信 號 CLKB 反 相 時 脈 信 號 CLK.INT 內 部 時 脈 信 號 DQ 資 料

-22- 1321401 DQS DQ選通 fbclk 回授時脈信號 fbclk.dll 輸出信號 fbdclk 延遲回授時脈信號 IV2 1 反向器 IV22 反向器 p_ctr 相位控制信號 p_ctr1 第一相位控制信號 p_c tr2 第二相位控制信號 refclk 參考時脈信號 X 位置 Y 位置 -23-

Claims (1)

1321401 來年 Ί月'日修正替M 專利案 (2009年7月修正） c 第94142723號「延遲鎖定迴路之電路 十、申請專利範圍： 1.一種延遲鎖定迴路之電路，包括： —時脈接收器，用以輸入一外部時脈信號及與該外部 時脈信號之反相時脈信號，以及輸出一參考時脈信號， 該反相時脈信號係該外部時脈信號之反相形式； 一多工器，用以接收該外部時脈信號與該反相時脈信 號及選擇性地輸出該等接收時脈信號中之任何一時脈 信號； 一第一延遲器，藉由期望之第一延遲期間延遲一來自 該多工器之輸出信號； 一時脈驅動器，用以接收來自該第一延遲器之輸出信 號及產生一內部時脈信號； —第二延遲器，藉由期望之第二延遲期間延遲一來自 該時脈驅動器之輸出信號，以輸出一回授時脈信號；以 及 —相位偵測器，用以藉由該參考時脈同步於該回授時 脈而產生針對該多工器之選擇操作的控制之第一相位 控制信號，以及藉由該參考時脈同步於經延遲回授時脈 而產生針對該第一延器之延遲操作的控制之第二相位 控制信號； 其中當該回授時脈之上升邊緣領先該參考時脈之上 升邊緣少於該參考時脈之半個週期時，使該第一相位控 制信號致能，以及當該第一相位控制信號致能時，使該 Γΐ 1321401 _ ' 月i日修正替焱頁 第二相位控制信號致能，以及當該回授時脈之上升邊緣 ' 領先該參考時脈之上升邊緣半個該參考時脈週期或大 - 於該參考時脈週期之一半時，使該第二相位控制信號致 能，以及當該回授時脈之上升邊緣領先該參考時脈之上 - 升邊緣並且該延遲回授時脈之上升邊緣落後該參考時 . 脈之上升邊緣時，使該第二相位控制信號致能。 2. 如申請專利範圍第1項所述之延遲鎖定迴路之電路，其 中進一步包括： φ 一多工器控制器，回應該第一相位控制信號，用以控 制該多工器之操作；以及 一時脈延遲控制器，回應該第二相位控制信號，用以 控制該第一延遲器之操作。 3. 如申請專利範圍第2項所述之延遲鎖定迴路之電路，其 中該多工器控制器依據該第一相位控制信號之位準來 控制該多工器，以便在該延遲鎖定迴路電路之初始操作 中該多工器選擇該外部時脈信號與反相時脈信號中之 任何一時脈信號。 ® 4.如申請專利範圍第2項所述之延遲鎖定迴路之電路，其 ' 中該時脈延遲控制器依據該第二相位控制信號之位準 ' 增加或減少該第一延遲期間。 5.如申請專利範圍第1至4項中任一項所述之延遲鎖定迴 - 路之電路，其中該相位偵測器包括： 一第一鎖存器，用以與該回授時脈信號同步方式鎖存 該參考時脈信號之狀態資訊； 一第一緩衝器，用以緩衝來自該第一鎖存器之輸出信 -2- 1321401 _ 糾月J日修正替換頁 m， 一延遲器，用以延遲該回授時脈信號一預定期間，以 - 輸出一延遲回授時脈信號； 一第二鎖存器，用以與該延遲回授時脈信號同步鎖存 • 該參考時脈信號之狀態資訊； . 一第二緩衝器，用以緩衝一來自該第二鎖存器之輸出 信號；以及 一邏輯單元，用以實施有關於一來自該第一緩衝器之 ^ 輸出信號與一來自該第二緩衝器之輸出信號的邏輯運 算。 6. 如申請專利範圍第5項所述之延遲鎖定迴路之電路，其 中來自該第一緩衝器之輸出信號係該第一相位控制信 號，以及來自該邏輯單元之輸出信號係該第二相位控制 信號》 7. 如申請專利範圍第5項所述之延遲鎖定迴路之電路，其 中該邏輯單元實施一邏輯加總運算。 8. 如申請專利範圍第5項所述之延遲鎖定迴路之電路，其 ® 中該第一鎖存器在該回授時脈信號之上升邊緣或下降 ' 邊緣上鎖存該參考時脈信號之狀態資訊。 ' 9.如申請專利範圍第5項所述之延遲鎖定迴路之電路，其 _ 中該第二鎖存器在該延遲回授時脈信號之上升邊緣或 下降邊緣上鎖存該參考時脈信號之狀態資訊。 10. 如申請專利範圍第8項所述之延遲鎖定迴路之電路，其 中該第一鎖存器及該第二鎖存器係正反器。 11. 如申請專利範圍第9項所述之延遲鎖定迴路之電路，其 ¢-..1 5 -3- 1321401 _ 月日修正替換頁 中該第一鎖存器及該第二鎖存器係正反器。 ' i2·如申請專利範圍第5項所述之延遲鎖定迴路之電路，其 * 中該第一緩衝器及該第二緩衝器係反相緩衝器。 13. 如申請專利範圍第丨項所述之延遲鎖定迴路之電路，其 * 中從該時脈驅動器至該第二延遲器之輸出信號係該內部 - 時脈信號。 14. 如申請專利範圍第1項所述之延遲鎖定迴路之電路，其 中該參考時脈信號與該外部時脈信號同相。 φ 15.如申請專利範圍第1項所述之延遲鎖定迴路之電路，其 中進一步包括：一責務校正器，用以校正來自該第一延遲 器之輸出信號的貴務及供應該結果信號至該時脈驅動 器。 16· —種延遲鎖定迴路之電路，包括： 一第一相位控制電路，其產生一第一相位控制信號， 用以控制來自一外部時脈接收器之外部時脈信號與反相 時脈信號中之任何一者的選擇，該反相時脈信號係該外 部時脈信號之反相形式； ® —第二相位控制電路，其產生一第二相位控制信號， 用以控制該外部時脈信號與該反相時脈信號中所選定之 ' —者的延遲期間的設定；以及 ' 一相位偵測器，用以藉由該參考時脈同步於該回授時 脈而產生針對該多工器之選擇操作的控制之第一相位 控制信號，以及藉由該參考時脈同步於經延遲回授時脈 而產生針對該第一延器之延遲操作的控制之第二相位 控制信號； -4- 1321401 - ' 取年％ Η修正替換頁 其中當該回授時脈之上升邊緣領先該參考時脈之上 - 升邊緣少於該參考時脈之半個週期時，使該第一相位控 . 制信號致能，以及當該第一相位控制信號致能時，使該 第二相位控制信號致能，以及當該回授時脈之上升邊緣 領先該參考時脈之上升邊緣半個該參考時脈週期或大 於該參考時脈週期之一半時，使該第二相位控制信號致 能，以及當該回授時脈之上升邊緣領先該參考時脈之上 升邊緣並且該延遲回授時脈之上升邊緣落後該參考時 ^ 脈之上升邊緣時，使該第二相位控制信號致能》 17.如申請專利範圍第16項所述之延遲鎖定迴路之電路， 其中進一步包括： 一多工器，用以接收該外部時脈信號及該反相時脈信 號，及選擇性地輸出該等接收時脈信號中之任何一時脈 信號； 一延遲器，用以延遲該多工器之輸出信號一期望延遲 期間； 一多工器控制器，回應該第一相位控制信號，用以控 ® 制該多工器之操作；以及 ' 一時脈延遲控制器，回應該第二相位控制信號，用以 • 控制該延遲器之操作。 ' 18.如申請專利範圍第17項所述之延遲鎖定迴路之電路， - 其中該多工器控制器依據該第一相位控制信號之位準來 控制該多工器，以便在該延遲鎖定迴路電路之初始操作 中該多工器選擇該外部時脈信號與反相時脈信號中之任 何一時脈信號。 -5- 1321401 1,11 I—— • 枣日修正替換頁 19. 如申請專利範圍第17項所述之延遲鎖定迴路之電路， • 其中該時脈延遲控制器依據該第二相位控制信號之位準 . 增加或減少該延遲期間。 20. 如申請專利範圍第16至19項中任何一項所述之延遲鎖 • 定迴路之電路，其中該相位偵測器包括： . 一第一鎖存器，用以與該回授時脈信號同步鎖存該參 考時脈信號之狀態資訊； 一第一緩衝器，用以緩衝一來自該第一鎖存器之輸出 ^ 信號； 一延遲器，用以延遲該回授時脈信號一預定期間，以 輸出一延遲回授時脈信號； 一第二鎖存器，用以與該延遲回授時脈信號同步鎖存 該參考時脈信號之狀態資訊； 一第二緩衝器，用以緩衝一來自該第二鎖存器之輸出 信號；以及 一邏輯單元，用以實施有關於一來自該第一緩衝器之 輸出信號與一來自該第二緩衝器之輸出信號的邏輯運 ® 算。 • 21.如申請專利範圍第20項所述之延遲鎖定迴路之電路， ' 其中來自該第一緩衝器之輸出信號係該第一相位控制信 ' 號，以及來自該邏輯單元之輸出信號係該第二相位控制 信號。 22.如申請專利範圍第20項所述之延遲鎖定迴路之電路， 其中該邏輯單元實施一邏輯加總運算。 2 3.如申請專利範圍第20項所述之延遲鎖定迴路之電路， 3 -6- 1321401 ,：v车月、曰修正替換頁 i 其中該第一鎖存器在該回授時脈信號之上升邊緣或下降 邊緣上鎖存該參考時脈信號之狀態資訊。 24. 如申請專利範圍第20項所述之延遲鎖定迴路之電路， 其中該第二鎖存器在該延遲回授時脈信號之上升邊緣或 下降邊緣上鎖存該參考時脈信號之狀態資訊。 25. 如申請專利範圍第23項所述之延遲鎖定迴路之電路， 其中該第一鎖存器及該第二鎖存器係正反器。 26. 如申請專利範圍第24項所述之延遲鎖定迴路之電路， 其中該第一鎖存器及該第二鎖存器係正反器。 2 7.如申請專利範圍第20項所述之延遲鎖定迴路之電路， 其中該第一緩衝器及該第二緩衝器係反相緩衝器。 28.如申請專利範圍第20項所述之延遲鎖定迴路電路，其 中該參考時脈信號與該外部時脈信號同相。 -7-