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TWI748554B - 半導體記憶裝置 - Google Patents

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TWI748554B
TWI748554B TW109123197A TW109123197A TWI748554B TW I748554 B TWI748554 B TW I748554B TW 109123197 A TW109123197 A TW 109123197A TW 109123197 A TW109123197 A TW 109123197A TW I748554 B TWI748554 B TW I748554B
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circuit
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memory device
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平嶋康伯
阿部光弘
浅岡典央
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日商鎧俠股份有限公司
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Abstract

一實施形態之半導體記憶裝置具備：第1延遲電路，其使第1信號延遲，且延遲時間可變；第1選擇電路，其基於由第1延遲電路延遲之第1信號，選擇第2信號與第3信號之任一者；第1輸出緩衝器，其基於以第1選擇電路選擇之信號而輸出第4信號；第1輸出墊，其將第4信號輸出至外部；及計數器，其可計數第4信號之輸出次數。

Description

半導體記憶裝置
實施形態係關於一種半導體記憶裝置。
作為半導體記憶裝置，已知有一種NAND(Not-AND：與非)型快閃記憶體。 [先前技術文獻] [專利文獻]
[專利文獻1]美國專利申請案公開第2016/0225420號說明書
[發明所欲解決之問題]
提供一種可提高動作可靠性之半導體記憶裝置。 [解決問題之技術手段]
本實施形態之半導體記憶裝置具備：第1延遲電路，其使第1信號延遲，且延遲時間可變；第1選擇電路，其基於由第1延遲電路延遲之第1信號，選擇第2信號與第3信號之任一者；第1輸出緩衝器，其基於以第1選擇電路選擇之信號而輸出第4信號；第1輸出墊，其將第4信號輸出至外部；及計數器，其可計數第4信號之輸出次數。
以下，就實施形態參照圖式進行說明。該說明時，遍及所有圖式，對共通之部分標註共通之參照符號。
1.第1實施形態 對第1實施形態之半導體記憶裝置進行說明。以下，作為半導體記憶裝置，列舉記憶胞電晶體三維積層於半導體基板上之三維積層型NAND型快閃記憶體為例進行說明。
1.1 關於構成 1.1.1 關於記憶體系統之全體構成 首先，對包含本實施形態之半導體記憶裝置之記憶體系統之大致全體構成，使用圖1進行說明。圖1係本實施形態之記憶體系統之方塊圖。
如圖所示，記憶體系統1具備NAND型快閃記憶體100與控制器300。NAND型快閃記憶體100與控制器300可藉由例如該等之組合而構成一個半導體記憶裝置，作為該例，列舉如SDTM 卡之記憶卡或SSD(solid state drive：固態驅動器)等。
NAND型快閃記憶體100具備複數個記憶胞，且非揮發地記憶資料。控制器300藉由NAND匯流排連接於NAND型快閃記憶體100，藉由未圖示之主機匯流排連接於未圖示之主機機器。且，控制器300控制NAND快閃記憶體100，又，響應自主機機器接收到之命令，對NAND型快閃記憶體100進行存取。主機機器為例如數位相機或個人電腦等，主機匯流排為例如對應於SDTM 介面之匯流排。
NAND匯流排進行對應於NAND介面之信號之收發。該信號之具體例為晶片啟動信號CEn、指令閂鎖啟動信號CLE、位址閂鎖啟動信號ALE、寫啟動信號WEn、讀啟動信號REn及/REn(信號REn之反轉信號)、就緒/忙碌信號R/Bn、輸入輸出信號DQ、以及鎖定信號DQS及/DQS(信號DQS之反轉信號)。
晶片啟動信號CEn係用以將NAND型快閃記憶體100設為啟動之信號，且以例如低(Low)(“L”)位準被確立。另，「確立」意指信號(或邏輯)有效(主動)之狀態，作為相對於此之用語，「否定」意指信號(或邏輯)無效(非主動)之狀態。指令閂鎖啟動信號CLE係顯示信號DQ為指令之信號，且以例如高(High)(“H”)位準被確立。位址閂鎖啟動信號ALE係顯示信號DQ為位址之信號，且以例如“H”位準被確立。寫啟動信號WEn係用以將接收到之信號提取至NAND型快閃記憶體100內之信號，且每當自控制器300接收指令及位址時，以例如“L”位準被確立。因此，每當觸發寫啟動信號WEn時，信號DQ被提取至NAND型快閃記憶體100。讀啟動信號REn係用以由控制器300自NAND型快閃記憶體100讀取資料之信號。讀啟動信號REn以例如“L”位準被確立。因此，NAND型快閃記憶體100基於觸發之讀啟動信號REn將信號DQ輸出至控制器300。
就緒/忙碌信號R/Bn係顯示NAND型快閃記憶體100為忙碌狀態或就緒狀態(可自控制器300接收指令之狀態或無法接收指令之狀態)的信號，且於例如NAND型快閃記憶體100為忙碌狀態時被設為“L”位準。
輸入輸出信號DQ為例如8位元之信號DQ0～DQ7(以下，區分8個信號DQ之情形時，分別表記為DQ[0]～DQ[7]，不區分之情形時，簡單表記為信號DQ或信號DQ[7:0])。且，輸入輸出信號DQ係於NAND型快閃記憶體100與控制器300間收發之資料之實體，即指令、位址、寫入資料及讀取資料等。鎖定信號DQS及/DQS控制例如信號DQ[7:0]之收發時序。例如，寫入資料時，將信號DQS及/DQS與寫入資料DQ一起自控制器300發送至NAND型快閃記憶體100。接著，觸發信號DQS及/DQS，且NAND型快閃記憶體100與信號DQS及/DQS同步接收寫入資料DQ。讀取資料時，將信號DQS及/DQS與讀取資料DQ一起自NAND型快閃記憶體100發送至控制器300。信號DQS及/DQS基於上述之讀驅動信號REn而產生。接著，觸發信號DQS及/DQS，且控制器300同步於信號DQS及/DQS接收讀取資料DQ。
1.1.2 關於控制器300之構成 接著使用圖1，對控制器300之構成之詳情進行說明。如圖1所示，控制器300具備主機介面電路310、處理器(CPU(Central Processing Unit：中央處理單元))320、內置記憶體(RAM(Random Access Memory：隨機存取記憶體))330、緩衝記憶體340、ECC電路350及NAND介面電路360。
主機介面電路310經由未圖示之主機匯流排與未圖示之主機機器連接，並將自主機機器接收到之命令及資料分別傳送至處理器320及緩衝記憶體340。又，響應於處理器320之命令，將緩衝記憶體340內之資料向主機機器傳送。
處理器320控制控制器300全體之動作。例如，處理器320自主機機器接收到寫入命令時，對此進行響應，而對NAND介面電路360發行寫入命令。讀取及抹除時亦同樣。又，處理器320執行平均讀寫等用以管理NAND型快閃記憶體100之各種處理。
NAND介面電路360經由NAND匯流排與NAND型快閃記憶體100連接，並掌控與NAND型快閃記憶體100之通信。且，基於自處理器320接收到之命令，向NAND型快閃記憶體100輸出信號CEn、CLE、ALE、WEn、REn、DQS及/DQS。又，寫入時，將處理器320中發行之寫入指令及緩衝記憶體340內之寫入資料作為信號DQ傳送向NAND型快閃記憶體100。再者，讀取時，將處理器320中發行之讀取指令作為信號DQ傳送向NAND型快閃記憶體100，進而將自NAND型快閃記憶體100讀取之資料作為信號DQ接收，並將其傳送向緩衝記憶體340。
緩衝記憶體340暫時保持寫入資料或讀取資料。
內置記憶體330為例如DRAM等之半導體記憶體，且作為處理器320之作業區域使用。且，內置記憶體330保持用以管理NAND型快閃記憶體100之韌體或各種管理表等。
ECC電路350執行資料之錯誤訂正(ECC：Error Checking and Correcting)處理。即，ECC電路350於寫入資料時基於寫入資料產生奇偶性，讀取時，根據奇偶性產生校正子檢測錯誤，並訂正該錯誤。另，處理器320可具有ECC電路350之功能。
1.1.3 關於NAND型快閃記憶體100之構成 接著使用圖1，對NAND型快閃記憶體100之構成之詳情進行說明。另，圖1中以箭頭線顯示各區塊間之連接之一部分，但區塊間之連接未限定於此。
如圖1所示，NAND型快閃記憶體100包含輸入輸出電路110、邏輯控制電路120、狀態暫存器130、位址暫存器140、指令暫存器150、序列器160、就緒/忙碌電路170、電壓產生電路180、記憶胞陣列190、列解碼器200、感測放大器210、資料暫存器220及行解碼器230。
輸入輸出電路110控制與控制器300之信號DQ之輸入輸出、以及信號DQS及/DQS之輸出。更具體而言，輸入輸出電路110具備未圖示之輸入電路與輸出電路。輸入電路將自控制器300接收到之資料DAT(寫入資料WD)發送至資料暫存器220，且將位址ADD發送至位址暫存器140，並將指令CMD發送至指令暫存器150。輸出電路將自狀態暫存器130接收到之狀態資訊STS、自資料暫存器140接收到之資料DAT(讀取資料RD)、及自位址暫存器140接收到之位址ADD發送至控制器300。輸入輸出電路110又具備計數器111。計數器111於NAND型快閃記憶體100之測試動作時使用，計數例如於特定期間內輸出之資料之輸出次數。關於該計數器111之動作詳情稍後敘述。輸入輸出電路110與資料暫存器220經由資料匯流排連接。
邏輯控制電路120自控制器300接收例如信號CEn、CLE、ALE、WEn、REn、DQS及/DQS。且，邏輯控制電路120根據接收到之信號，控制輸入輸出電路110及序列器160。
狀態暫存器130暫時保持狀態資訊STS。狀態資訊STS係顯示例如資料之寫入動作、讀取動作及抹除動作是否正常結束之資訊。控制器300藉由讀取該狀態資訊STS可判斷該等動作是否正常結束。
位址暫存器140暫時保持經由輸入輸出電路110自控制器300接收到之位址ADD。且，位址暫存器140將列位址RA向列解碼器200傳送，並將行位址CA傳送至行解碼器230。
指令暫存器150暫時保持經由輸入輸出電路110自控制器300接收到之指令CMD，並傳送至序列器160。
序列器160控制NAND型快閃記憶體100全體之動作。更具體而言，序列器160根據指令暫存器150保持之指令CMD，控制例如狀態暫存器130、就緒/忙碌電路170、電壓產生電路180、列解碼器200、感測放大器210、資料暫存器220及行解碼器230等，執行寫入動作、讀取動作及抹除動作等。序列器160內置於例如未圖示之計時電路。計時電路於稍後敘述之測試動作中測定時間。當然，計時電路亦可設置於序列器160之外部。
忙碌/就緒電路170根據序列器160之動作狀況，將忙碌/就緒信號R/Bn發送至控制器300。
電壓產生電路180根據序列器160之控制，產生寫入動作、讀取動作及抹除動作所需之電壓，並將該產生之電壓供給至例如記憶胞陣列190、列解碼器200、及感測放大器210等。列解碼器200及感測放大器210將自電壓產生電路180供給之電壓施加至記憶胞陣列190內之記憶胞電晶體。
記憶胞陣列190具備包含與列及行建立對應之非揮發性記憶胞電晶體(以下，亦表記為「記憶胞」)之複數個區塊BLK(BLK0、BLK1、……、BLK(L-1)，其中(L-1)為2以上之自然數)。各個區塊BLK包含複數個串單元SU(SU0、SU1、SU2、SU3、……)。且，各個串單元SU包含複數個NAND串。另，記憶胞陣列190內之區塊BLK數量及區塊BLK內之串SU數量為任意。關於記憶胞陣列190之詳情稍後敘述。
列解碼器200解碼列位址RA。列解碼器200基於解碼結果，選擇區塊BLK之任一者，進而選擇任一個串SU。且，列解碼器200將必要之電壓施加至區塊BLK。
感測放大器210於讀取動作時，感測自記憶胞陣列190讀取之資料。且，感測放大器210將讀取資料RD發送至資料暫存器220。又，感測放大器210於寫入動作時，將寫入資料WD發送至記憶胞陣列190。
資料暫存器220具備複數個閂鎖電路。閂鎖電路保持寫入資料WD及讀取資料RD。例如，寫入動作中，資料暫存器220暫時保持自輸入輸出電路110接收到之寫入資料WD，並發送至感測放大器210。又，例如，讀取動作中，資料暫存器220暫時保持自感測放大器210接收到之讀取資料RD，並發送至輸入輸出電路110。
行解碼器230於例如寫入動作、讀取動作及抹除動作時，解碼行位址CA，並根據解碼結果選擇資料暫存器220內之閂鎖電路。
1.1.4 關於記憶胞陣列190之電路構成 接著，對上述記憶胞陣列190之電路構成進行說明。如上所述，記憶胞陣列190具備複數個區塊BLK(BLK0、BLK1、……BLK(L-1))。圖2係任意區塊BLK之電路圖，其他區塊BLK亦具有同樣之構成。
如圖所示，區塊BLK包含例如4個串單元SU(SU0～SU3)。又，各個串單元SU包含複數個NAND串10。
NAND串10之各者包含例如8個記憶胞電晶體MT(MT0～MT7)及選擇電晶體ST1、ST2。記憶胞電晶體MT具備控制閘極與電荷蓄積層，且非揮發性保持資料。且，記憶胞電晶體MT串聯連接於選擇電晶體ST1之源極與選擇電晶體ST2之汲極之間。
串單元SU0～SU3各者中之選擇電晶體ST1之閘極分別連接於選擇閘極線SGD0～SGD3。相對於此，串單元SU0～SU3各者中之選擇電晶體ST2之閘極共通連接於例如選擇閘極線SGS。當然，亦可連接於因每一串單元而異之選擇閘極線SGS0～SGS3。又，位於同一區塊BLK內之記憶胞電晶體MT0～MT7之控制閘極分別共通連接於字元線WL0～WL7。
又，記憶胞陣列190內位於同一行之NAND串10之選擇電晶體ST1之汲極共通連接於位元線BL(BL0、BL1、……BL(L-1)，其中(L-1)為2以上之自然數)。即，位元線BL於複數個區塊BLK間共通地連接於NAND串10。再者，複數個選擇電晶體ST2之源極共通連接於源極線SL。
即，串單元SU包含複數個連接於不同之位元線BL、且連接於同一選擇閘極線SGD之NAND串10。又，區塊BLK包含將字元線WL設為共通之複數個串單元SU。且，記憶胞陣列190包含將位元線BL設為共通之複數個區塊BLK。
本例中，1個記憶胞電晶體MT可保持例如3位元資料。將該3位元資料自下階位元起分別稱為lower(低)位元、middle(中)位元、及upper(高)位元。且，同一串單元SU中，將連接於同一字元線WL之記憶胞所保持之lower位元之集合稱為lower頁，將middle位元之集合稱為middle頁，將upper位元之集合稱為upper頁。即，對1條字元線WL分配3頁。因此，所謂的「頁」亦可定義為由連接於同一字元線之記憶胞而形成之記憶體空間之一部分。且，資料之寫入及讀取依每頁而進行。本例之情形中，由於1個串單元SU包含8條字元線，故各串單元SU包含(3×8)=24頁，1個區塊BLK包含4個串單元SU，故各區塊包含(24×4)=96頁。
圖3係區塊BLK之一部分區域之剖視圖。如圖所示，於p型井區域20上，形成有複數個NAND串10。即，於井區域20上依序積層有作為選擇閘極線SGS發揮功能之例如4層之配線層27、作為字元線WL0～WL7發揮功能之8層之配線層23、及作為選擇閘極線SGD發揮功能之例如4層之配線層25。於積層之配線層間形成有未圖示之絕緣膜。
且，形成有貫通該等配線層25、23、27到達井區域20之柱狀導電體31。於導電體31之側面，依序形成有閘極絕緣膜30、電荷蓄積層(絕緣膜)29、及區塊絕緣膜28，並藉由該等形成記憶胞電晶體MT、以及選擇電晶體ST1及ST2。導電體31作為NAND串10之電流路徑發揮功能，且成為形成各電晶體之通道之區域。且，導電體31之上端經由接觸插塞39連接於作為位元線BL發揮功能之金屬配線層32。
於井區域20之表面區域內形成有n+ 型雜質擴散層33。於擴散層33上形成有接觸插塞35，接觸插塞35連接於作為源極線SL發揮功能之金屬配線層36。再者，於井區域20之表面區域內，形成有n+ 型雜質擴散層34。於擴散層34上形成接觸插塞37，接觸插塞37連接於作為井配線CPWELL發揮功能之金屬配線層38。井配線CPWELL係用以經由井區域20對導電體31施加電位之配線。
以上之構成於記載為圖3之紙面之深度方向排列複數個，並由沿深度方向排列之複數個NAND串10之集合形成串單元SU。
1.1.5 關於輸入輸出電路110之構成 接著，對輸入輸出電路110之電路構成，使用圖4A進行說明。圖4A係顯示本實施形態之輸入輸出電路之一部分之電路圖，即尤其著眼於用以接收讀啟動信號REn、且收發信號DQ之電路區塊者。
如圖所示，輸入輸出電路110包含輸入緩衝器40、反相器41～51及輸入輸出區塊80-0～80-9。
輸入輸出緩衝器40自控制器30接收信號REn及/REn，並輸出對應於該等信號之信號。輸入緩衝器40之輸出信號經由反相器41～51傳送至輸入輸出區塊80-0～80-9。更具體而言，輸入緩衝器40之輸出信號於反相器40中反轉，反相器41之輸出信號分別於反相器42及43中反轉，反相器42之輸出信號分別於反相器44及45中反轉，反相器43之輸出信號於反相器46中反轉。且，反相器44之輸出信號分別於反相器47及48中反轉，反相器45之輸出信號於反相器49中反轉，反相器46之輸出信號分別於反相器50及51中反轉。反相器47之輸出信號輸入至輸入輸出區塊80-0及80-1之各者，反相器48之輸出信號輸入至輸入輸出區塊80-2及80-3之各者，反相器49之輸出信號輸入至輸入輸出區塊80-8及80-9之各者。又，反相器50之輸出信號輸入至輸入輸出區塊80-4及80-5之各者，反相器51之輸出信號輸入至輸入輸出區塊80-6及80-7之各者。
輸入輸出區塊80-0包含NAND閘極60-0～60-2、延遲電路61、選擇電路62、多工器(MUX)63、預驅動器64及65、輸出緩衝器66、輸入緩衝器67、以及計數器111。
NAND閘極60-0進行信號OSC_CLK[0](輸入輸出區塊80-0中之信號OSC_CLK)與信號RING_EN之NAND運算。另，以下，於區分輸入輸出區塊80-0～80-7中之8個信號OSC_CLK之情形時，分別表記為OSC_CLK[0]～OSC_CLK[7]，不區分之情形時，簡單表記為信號OSC_CLK。NAND閘極60-1進行信號RE_CLK與信號/RING_EN(信號RING_EN之反轉信號)之NAND運算。NAND閘極60-2進行NAND閘極60-0及60-1各者之輸出信號之NAND運算。另，信號RING_EN為由例如序列器160賦予，且於稍後敘述之測試動作時被確立之信號。信號RE_CLK係反相器47～51之輸出信號。信號OSC_CLK[0]係輸入輸出區塊80-0中之輸入緩衝器67之輸出信號。
延遲電路61將NAND閘極60-2之輸出信號(以下，稱為「信號CNT」)作為輸入信號接收，對該信號進行速度調整並輸出。延遲電路61包含例如串聯連接之複數個反相器。
選擇電路62接收複數個位元之資料Data(例如自記憶胞陣列190讀取之8位元資料、或由測試機等賦予之複數個位元之資料)，且選擇其中之1位元，並輸出該選擇之資料(以下，稱為「信號DATA_E」)與其之反轉資料(以下，稱為「信號DATA_O」)。MUX63根據延遲電路61之輸出信號選擇選擇電路62之2個輸出信號DATA_E、DATA_O之任一者。預驅動器64及65接收MUX63之2個輸出信號之各者，分別將該等信號波形整形並輸出。輸出緩衝器66接收預驅動器64及65各者之輸出信號，並輸出對應於該等信號之信號。輸出緩衝器66具有例如圖4B所示之構成。圖4B係輸出緩衝器66之電路圖。如圖所示，輸出緩衝器66包含p通道MOS電晶體90及n通道MOS電晶體91。預驅動器64之輸出連接於電晶體90之閘極，預驅動器65之輸出連接於電晶體91之閘極。電晶體90之汲極連接於電晶體91之汲極，電晶體90之源極連接於電源電壓，電晶體91之源極接地。且，輸出緩衝器66之輸出信號作為信號DQ[0]被輸出至輸入輸出墊。
輸入緩衝器67接收經由輸入輸出墊自外部輸入之信號DQ[0]並暫時保持，且輸出至NAND閘極60-0。輸入緩衝器67又連接於計數器111。計數器111計數信號OSC_CLK[0]，即信號DQ[0]之觸發次數。即，於信號OSC_CLK[0]自邏輯“H”變為邏輯“L”之時序、及自邏輯“L”變為邏輯“H”之時序，遞增計數(亦可為遞減計數)。接著，將該計數值傳送至序列器160。
另，由於輸入輸出區塊80-1～80-7具有與輸入輸出區塊80-0同樣之構成，故省略圖4A中之圖示。即，與輸入輸出區塊80-0同樣，輸入輸出區塊80-1～80-7亦包含NAND閘極60-0～60-2、延遲電路61、選擇電路62、MUX63、預驅動器64及65、輸出緩衝器66、輸入緩衝器67以及計數器111。且，輸入或輸出至輸入輸出區塊80-1～80-7之信號為信號DQ[1]、DQ[2]、……DQ[7]。
輸入輸出區塊80-8省略電路之詳細圖示，但基於讀啟動信號REn，產生信號DQS。信號DQS為與信號REn同步之信號。接著，信號DQS例如於讀取時，作為讀取資料發送用之區塊發揮功能，讀取資料DQ[7:0]與信號DQS同步且發送至控制器300。輸入輸出區塊80-9亦同樣，輸入輸出區塊80-9產生信號DQS之反轉信號即信號/DQS。
另，圖4A中，以將計數器111設置於輸入輸出電路110內之情形為例進行說明。然而，計數器111亦可設置於輸入輸出電路110外部。例如，計數器111亦可設置於序列器160內、控制器300內、或測試動作時所用之測試機內。
1.2 關於輸入輸出電路110之動作 首先，對輸入輸出電路110之動作，使用圖5進行說明。圖5係顯示測試動作及讀取動作中之輸入輸出電路110之動作的流程圖。本實施形態之測試動作係對如圖4A所示之輸入輸出區塊80-0～80-7之各者，調整自MUX63輸出之資料之輸出時序。以下，著眼於測試動作及讀取動作中之尤其輸入輸出區塊80-0之動作進行說明。
如圖所示，首先，輸入輸出電路110接收信號REn及/REn(步驟S10)。接著，根據信號REn及/REn，由輸入緩衝器40、反相器41、42、44及47產生信號RE_CLK。
接著，NAND型快閃記憶體100之例如序列器160判斷當前之動作是否為測試動作(步驟S11)。非測試動作之情形時，可能為例如通常之資料讀取動作、或狀態資訊之讀取動作等。
測試動作之情形時(步驟S11，是(Yes))，例如，序列器160將信號RING_EN設定為“H”位準(步驟S12)。又，輸入緩衝器67之輸出信號OSC_CLK[0]之邏輯位準基於信號DQ[0]成為“H”位準或“L”位準。
接著，MUX63基於信號OSC_CLK[0]、RING_EN、/RING_EN及RE_CLK之運算結果，選擇讀取資料(信號DADA_E)/其之反轉資料(信號DATA_O)(步驟S13)。接著，輸出緩衝器66將步驟S13中選擇之資料作為信號DQ[0]輸出至輸入輸出墊(步驟S14)。隨後，輸入緩衝器67經由輸入輸出墊接收步驟S14中輸出之信號DQ[0]，並將信號DQ[0]作為信號OSC_CLK[0]輸出(步驟S15)，信號OSC_CLK[0]被輸入至NAND閘極60-0及計數器111。
接著，NAND型快閃記憶體100之例如序列器160判斷計數器111之計數值是否達到預先確定之特定值(步驟S16)。
計數值未達到特定值之情形時(步驟S16，否(No))，計數器111例如將計數值增加1(步驟S18)。另，於計數器111最初遞增計數之時序，上述計時電路開始測定時間。且，再次進行步驟S13～S16直至計數值達到特定值為止。另一方面，計數值達到特定值之情形時(步驟S16，是(Yes))，計時電路結束時間之測定，NAND型快閃記憶體100之例如序列器160取得以計時電路測定之期間Δt(步驟S17)。更具體而言，特定值為例如21 6 之情形時，於步驟S18中計數值變為1時，計時電路開始時間之測定，序列器160判斷步驟S16中計數值達到21 6 時，計時電路結束時間之測定。
接著，NAND型快閃記憶體100之例如序列器160比較步驟S17中取得之期間Δt與基準值Tref(步驟S19)。另，基準值Tref係作為直至計數值達到特定值為止之時間預先決定之值，例如20ps×216 =1.31 μs。但該值僅為一例，亦可為其他值。該基準值Tref與計數器111應計數之特定值一起保持於例如記憶胞陣列190內之ROM熔絲。且，向NAND型快閃記憶體100接入電源時，無須來自控制器300之命令，而由序列器160讀取至未圖示之暫存器。
比較之結果為期間Δt與基準值Tref相等之情形時(步驟S19，是(Yes))，NAND型快閃記憶體100之例如序列器160判斷無須調整輸入輸出區塊80-0。另一方面，期間Δt與基準值Tref不同之情形時(步驟S19，否(No))，例如，序列器160判斷步驟S17中取得之期間Δt是否長於基準值Tref(步驟S20)。接著，序列器160基於步驟S20中之判斷結果進行輸入輸出區塊80-0之調整。調整後之資料(例如延遲時間等)被寫入例如記憶胞陣列190內之ROM熔絲。
更具體而言，期間Δt長於基準值Tref之情形時(步驟S20，是(Yes))，例如，序列器160使延遲電路61之反相器之驅動力上升(步驟S21)。藉此，自MUX63輸出之資料之輸出時序提前。
另一方面，期間Δt短於基準值Tref之情形時(步驟S20，否(No))，例如，序列器160使延遲電路61之反相器之驅動力降低(步驟S22)。藉此，自MUX63輸出之資料之輸出時序延遲。
接著，NAND型快閃記憶體100之例如序列器160重設計數器111(步驟S23)。且，再次進行步驟S12～S23直至無須輸入輸出區塊80-0之調整為止，即直至期間Δt與基準值Tref相等或與基準值Tref之偏差位於特定之容許範圍內為止。
接著，NAND型快閃記憶體100之例如序列器160亦對輸入輸出區塊80-1～80-7進行上述步驟S12～S23。接著，所有輸入輸出區塊80-0～80-7之調整完成後，序列器160使測試動作結束。
非測試動作之情形時(步驟S11，否(No))，例如通常之資料讀取動作之情形時，NAND型快閃記憶體100之例如序列器160將信號RING_EN設定為“L”位準(步驟S24)。此時，忽略OSC_CLK[0]。接著，輸出緩衝器66將讀取資料(信號DATA_E)作為信號DQ[0]輸出(步驟S25)。更具體而言，與信號REn之觸發同步，觸發信號DQ[0]並輸出。
另，輸入輸出區塊80-1～80-7，亦以與上述同樣之方法進行測試動作及讀取動作。
圖5中，以測試動作中於步驟S23重設計數器111後，再次進行步驟S12～S22之情形為例進行說明。然而，測試動作時，於步驟S23重設計數器111後，亦可不進行步驟S12而再次進行步驟S13～S22。
又，圖5中，以測試動作中將自記憶胞陣列190讀取之資料賦予選擇電路62之情形為例進行說明，但例如亦可自測試機將資料賦予選擇電路62。於該情形時，作為信號DQ，只要賦予如“0”與“1”重複之圖案資料即可。
接著，對測試動作之具體例，使用圖6進行說明。圖6係顯示測試動作中之各種信號之時序圖，尤其顯示信號DQ[0]相關之信號。
於時刻t1，基於信號REn及/REn，信號RE_CLK成為“L”位準。藉此，NAND閘極60-1之輸出成為與信號RING_EN無關之“H”位準，其結果，NAND閘極60-2之輸出依存於NAND閘極60-0之輸出信號。又，於時刻t1，由於信號RING_EN為“L”位準，信號OSC_CLK[0]為“H”位準，故NAND閘極60-2之輸出信號CNT為“L”位準。
基於來自該NAND閘極60-2之“L”位準之信號CNT，MUX63選擇信號DATA_E、DATA_O之任一者。其結果，假定於時刻t2，信號DQ[0]自“H”位準轉移至“L”位準。
接著於時刻t3，接收測試動作命令，序列器160將信號RING_EN設為“H”位準。其結果，NAND閘極60-0之輸出信號依存於信號OSC_CLK[0]，即，NAND閘極60-2之輸出信號CNT由信號OSC_CLK[0]決定。
於後續之時刻t4，NAND型快閃記憶體100為忙碌狀態，就緒/忙碌信號為“L”位準。又，藉由使信號RING_EN自“L”位準轉移為“H”位準，NAND閘極60-2之輸出信號CNT成為“H”位準。
基於來自該NAND閘極60-2之“H”位準之信號CNT，MUX63選擇信號DATA_E、DATA_O之任一者。其結果，於時刻t5，信號DQ[0]自“L”位準轉移至“H”位準。接著，於時刻t6，經由輸入緩衝器67，信號OSC_CLK[0]自“H”位準轉移為“L”位準。如此，計數器111檢測信號OSC_CLK[0]之轉移，並開始計數。又，計數器111開始遞增計數，且上述計時電路開始時間之測定。
藉由使信號OSC_CLK[0]自“H”位準轉移為“L”位準，NAND閘極60-2之輸出信號CNT成為“L”位準。 基於來自該NAND閘極60-2之“L”位準之信號CNT，MUX63選擇信號DATA_E、DATA_O之任一者。其結果，於時刻t7，信號DQ[0]自“H”位準轉移為“L”位準。又，於時刻t8，經由輸入緩衝器67，信號OSC_CLK[0]自“L”位準轉移為“H”位準。接著，計數器111檢測信號OSC_CLK[0]之轉移，並進行遞增計數。
如以上所示，信號DQ[0]經由輸入輸出墊、輸入緩衝器67、NAND閘極60-0、60-2及延遲電路61而輸入MUX63。其結果，如圖6所示，信號DQ[0]及OSC_CLK[0]進行觸發動作。接著，基於該觸發動作，計數器111進行遞增計數。計數器111進行遞增計數直至預先確定之計數值(圖6之例中為21 6 )(當然，亦可為遞減計數之情形)。接著，計數值達到21 6 後，計時電路結束時間之測定。接著，序列器160比較所測定之期間Δt與基準值Tref，於所測定之期間Δt與基準值Tref不同之情形時，調整延遲電路61之延遲時間，並重複同樣之動作。
1.3 本實施形態之效果 根據本實施形態之構成，可提高半導體記憶裝置之動作可靠性。以下對本效果進行說明。圖7係顯示信號DQ[0]～DQ[7]之波形圖、及其結果獲得之作為信號DQ[7:0]全體之有效裕度之波形圖。
信號DQ[7:0]之輸出時序可能因各個輸入輸出區塊80-0～80-7中之元件特性差異而有所不同。圖7之上圖顯示該情形。如圖所示，例如，信號DQ[7]於容許範圍內之時序進行信號轉移，相對於此，信號DQ[6]之轉移大幅延遲，相反的，信號DQ[2]之轉移則時間過快。其結果，作為信號DQ[7:0]全體之有效裕度有可能變得極窄。
因此，本實施形態中，於測試動作時，在輸入輸出電路1100之各輸入輸出區塊中，藉由將自MUX63輸出之信號DQ反饋至延遲電路61而調整延遲電路61之延遲時間。更具體而言，計數信號DQ之輸出次數，且將計數次數達到特定次數，即計數器111之計數值達到特定值之期間Δt與基準值Tref進行比較。且，調整延遲電路61之延遲時間，直至上述期間Δt與基準值Tref相等、或與基準值Tref之任一者落在特定容許範圍內為止。其結果，可修正複數個輸入輸出區塊間之特性差異。藉此，如圖7之下圖所示，可將信號DQ[0]～DQ[7]之轉移時序設為大致同時，且可增加作為信號DQ[7:0]全體之有效裕度。
又，本實施形態包含計數器111。藉此，測試機只要測定直至計數器111之計數值達到特定值為止之期間Δt之長度即可。因此，測試機無須高分辨率，即便為低分辨率之測試機，亦可精度良好地調整延遲電路61之延遲時間。
2. 第2實施形態 接著，對第2實施形態之半導體記憶裝置進行說明。第1實施形態中，測試動作時，已對將信號DQ經由輸入緩衝器67反饋至NAND閘極60-0之情形進行說明。相對於此，本實施形態係設置預驅動器65或輸出緩衝器66之複製電路，並經由該等任一之複製電路反饋信號。於以下，僅對與第1實施形態不同之點進行說明。
2.1 輸入輸出電路110之第1例 本實施形態之輸入輸出電路110之第1例係於第1實施形態中說明之各輸入輸出區塊80-0～80-7，設置連接於預驅動器65之預驅動器複製品68之例。
預驅動器複製品68具有與預驅動器65同樣之電路構成，又具有同樣之電路特性。且，預驅動器複製品68接收以MUX63選擇之信號，與預驅動器65同樣地進行波形整形，並將其結果作為信號OSC_CLK輸出至NAND閘極60-0及計數器111。各輸入輸出區塊80-0～80-7中，自輸入緩衝器67向計數器111及NAND閘極60-0反饋之路徑被廢棄。
測試動作中，預驅動器複製品68將以MUX63選擇之信號作為信號OSC_CLK輸出，信號OSC_CLK被輸入至NAND閘極60-0及計數器111。
測試動作時之動作與第1實施形態中說明之圖5及圖6同樣。與第1實施形態不同之點在於，產生信號OSC_CLK者為預驅動器複製品68而非輸入緩衝器67。
2.2 輸入輸出電路110之第2例 本實施形態之輸入輸出電路110之第2例係於第1實施形態中說明之各輸入輸出區塊80-0～80-7設置有連接於預驅動器64及65之輸出緩衝器複製品69者。
輸出緩衝器複製品69具有與輸出緩衝器66同樣之電路構成，又具有同樣之電路特性。且，輸出緩衝器複製品69接收以MUX63選擇之信號，並與輸出緩衝器66同樣地暫時保持接收到之信號，且作為信號OSC_CLK輸出至NAND閘極60-0及計數器111。各輸入輸出區塊80-0～80-7中，自輸入緩衝器67向計數器111及NAND閘極60-0反饋之路徑被廢棄。
測試動作中，輸出緩衝器複製品69將以MUX63選擇之信號作為信號OSC_CLK輸出，信號OSC_CLK被輸入至NAND閘極60-0及計數器111。
測試動作時之動作與第1實施形態中說明之圖5及圖6同樣。與第1實施形態不同之點在於，產生信號OSC_CLK者為輸出緩衝器複製品69而非輸入緩衝器67。
2.3 本實施形態之效果 根據本實施形態之構成，藉由經由預驅動器或輸出緩衝器之複製電路，可不經由輸入輸出墊而反饋資料信號(MUX63之輸出信號)。其結果，例如，可避免安裝基板或探針卡等之負載之影響。
3.第3實施形態 接著，對第3實施形態之半導體記憶裝置進行說明。本實施形態係組合第1實施形態與第2實施形態之第1例者。以下僅對與第1實施形態不同之點進行說明。
3.1 關於輸入輸出電路110之構成 本實施形態之輸入輸出電路110係於第1實施形態中說明之各輸入輸出區塊80-0～80-7設置有第2實施形態中說明之預驅動器複製品68與選擇電路70者。
選擇電路70接收自輸入緩衝器67反饋之信號OSC_CLK(以下稱為信號「OSC_CLK_A」)、自預驅動器複製品68反饋之信號OSC_CLK(以下稱為信號「OSC_CLK_B」)。接著，基於信號OSC_MODE_SEL，選擇信號OSC_CLK_A、OSC_CLK_B之任一者，並將選擇之信號輸出至NAND閘極60-0及計數器111。
測試動作中，選擇電路70基於來自NAND型快閃記憶體100之例如序列器160之信號OSC_MODE_SEL，選擇信號OSC_CLK_A、信號OSC_CLK_B之任一者，並將選擇之信號輸入NAND閘極60-0及計數器111。
測試動作時之動作與第1實施形態中說明之圖5及圖6同樣。與第1及第2實施形態不同之點僅在於，基於信號OSC_MODE_SEL，選擇自輸入緩衝器67反饋之信號OSC_CLK_A、或自預驅動器複製品68反饋之信號OSC_CLK_B。
3.2 本實施形態之效果 可如本實施形所示組合第1實施形態與第2實施形態之第1例。當然，亦可組合第1實施形態與第2實施形態之第2例。藉此，由於可根據狀況選擇反饋路徑，而可進行適當之時序控制。
4. 第4實施形態 接著，對第4實施形態之半導體記憶裝置進行說明。本實施形態係將NAND閘極60-0～60-2設置於輸入緩衝器40與反相器41間者。以下僅對與第1實施形態不同之點進行說明。
4.1 關於輸入輸出電路110之構成 本實施形態之輸入輸出電路110係於第1實施形態中說明之輸入輸出電路110，設置連接於輸入緩衝器67之選擇電路71，並將第1實施形態中說明之輸入輸出區塊80-0之NAND閘極60-0～60-2設置於輸入緩衝墊40與反相器41間，且將計數器111連接於選擇電路71者。
選擇電路71接收自各輸入輸出區塊80-0～80-7之輸入緩衝器67反饋之信號OSC_CLK[0]～OSC_CLK[7]。接著，選擇信號OSC_CLK[0]～OSC_CLK[7]之任一者，並將選擇之信號輸出至NAND閘極60-0及計數器111。亦可對選擇電路71輸入信號DQS及信號/DQS。於各輸入輸出區塊80-0～80-7中，NAND閘極60-0～60-2及計數器111被廢棄。
測試動作中，選擇電路71基於來自NAND型快閃記憶體100之例如序列器160之信號，選擇信號OSC_CLK[0]～OSC_CLK[7]之任一者，並將選擇之信號輸入至NAND閘極60-0及計數器111。接著，進行對應於選擇之信號之輸入輸出區塊相關之調整。
測試動作時之動作與第1實施形態中說明之圖5及圖6同樣。與第1實施形態不同之點在於，於輸入緩衝器40後且反相器41前，進行依據NAND閘極60-0～60-2之邏輯運算。
4.2 本實施形態之效果 根據本實施形態之構成，可於輸入緩衝器40後且反相器41前反饋信號DQ。其結果，例如，可修正於較輸入輸出區塊更廣之範圍內產生之信號延遲，且可更高精度地進行信號DQ之時序控制。
5.變化例等 如上所述，實施形態之半導體記憶裝置具備：第1延遲電路(61)，其使第1信號(CNT)延遲，且延遲時間可變；第1選擇電路(MUX63)，其基於由第1延遲電路(61)延遲之第1信號(CNT)，選擇第2信號(DATA_E)與第3信號(DATA_O)之任一者；第1輸出緩衝器(66)，其基於以第1選擇電路(MUX63)選擇之信號輸出第4信號(DQ)；第1輸出墊，其將第4信號(DQ)輸出至外部；及計數器(111)，其可計數第4信號(DQ)之輸出次數。
根據上述構成，由於可各輸入輸出區塊控制信號DQ之輸出時序，故可提高半導體記憶裝置之動作可靠性。另，實施形態並非限定於上述說明者，而可各種變化。
上述實施形態中，以圖5之步驟S19中以計時電路測定之期間Δt與基準值Tref相等之情形為例進行說明。然而，即便為步驟S19中期間Δt與基準值Tref不同之情形，只要其差量在特定之容許範圍內即可。
另，上述實施形態中，以1個反相器(例如反相器47)之輸出輸入至1個輸入輸出區塊(例如輸入輸出區塊80-0)之情形為例進行說明，亦可將1個反相器(例如反相器47)之輸出輸入至2個輸入輸出區塊(例如輸入輸出區塊80-0及80-1)。
又，上述實施形態之測試動作除晶圓之測試步驟外，亦可於出貨後進行。亦考慮時序隨著各種元件之劣化而偏移之情況。此種情形時，亦可進行與上述實施形態同樣之動作，調整延遲電路61之延遲時間。且，可改寫ROM熔絲內之資料。
輸入輸出電路110中之延遲電路61可為例如圖12A及圖12B所示之電路。以下，對圖12A及圖12之電路進行說明。
圖12A係延遲電路61之第1變化例。圖12A之延遲電路61包含複數個p通道MOS電晶體及n通道MOS電晶體，且根據該等電晶體中之數者是否接通而調整驅動力，藉此，調整延遲。如圖所示，延遲電路61包含p通道MOS電晶體92-0～92-4、94-0～94-4、及n通道MOS電晶體93-0～93-4、95-0～95-4。NAND閘極60-2之輸出連接於電晶體92-0及93-0之閘極。電晶體92-0之源極並聯連接於電晶體92-1～92-4之汲極，且電晶體92-1～92-4之源極分別連接於電源電壓。電晶體93-0之源極並聯連接於電晶體93-1～93-4之汲極，電晶體93-1～93-4之源極分別接地。電晶體92-0之汲極分別連接於電晶體93-0之汲極、以及電晶體94-0及95-0之閘極。電晶體94-0之源極並聯連接於電晶體94-1～94-4之汲極，電晶體94-1～94-4之源極分別連接於電源電壓。電晶體95-0之源極並聯連接於電晶體95-1～95-4之汲極，電晶體95-1～95-4之源極分別接地。電晶體94-0之汲極分別連接於電晶體95-0之汲極、及MUX63。
如12B係延遲電路61之第2變化例。圖12B之延遲電路61將電晶體作為電容連接於輸出節點，調整源極及汲極之電壓使電容值可變，藉此調整延遲。如圖所示，延遲電路61包含p通道MOS電晶體96-0～96-3、98-0～98-3及n通道MOS電晶體97-0～97-3、99-0～99-3。NAND閘極60-2之輸出連接於電晶體96-0及97-0之閘極。電晶體96-0之源極連接於電源電壓，電晶體97-0之源極接地。電晶體96-0之汲極分別連接於電晶體97-0之汲極、電晶體96-1～96-3、電晶體97-1～97-3、電晶體98-0及99-0之閘極。電晶體98-0之源極連接於電源電壓，電晶體99-0之源極接地。電晶體98-0之汲極分別連接於電晶體99-0之汲極、電晶體98-1～98-3、電晶體99-1～99-3及MUX63。
又，上述實施形態可不以其他實施形態為前提分別獨立實施。另一方面，亦可組合上述實施形態之各者。
再者，上述實施形態中，作為半導體記憶裝置，以NAND型快閃記憶體為例進行說明，但不限於NAND型快閃記憶體，亦可適用於其他所有半導體記憶體，進而可適用於半導體記憶體以外之各種記憶裝置。又，上述實施形態中說明之流程圖可於可能之範圍內替換其處理之順序。
已說明本發明之若干實施形態，但該等實施形態係作為例而提示者，並非意欲限定發明之範圍。該等實施形態可以其他各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其之變化與包含於發明之範圍或主旨同樣，為包含於申請專利範圍所記載之發明及其均等之範圍內者。
1:記憶體系統 10:NAND串 20:井區域 23:配線層 25:配線層 27:配線層 28:區塊絕緣膜 29:電荷蓄積層 30:閘極絕緣膜 31:導電體 32:金屬配線層 33:n+ 型雜質擴散層 34:n+ 型雜質擴散層 35:接觸插塞 36:金屬配線層 37:接觸插塞 38:金屬配線層 39:接觸插塞 40:輸入輸出緩衝器 41~51:反相器 60-0~60-2:NAND閘極 61:延遲電路 62:選擇電路 63:MUX(多工器) 64:預驅動器 65:預驅動器 66:輸出緩衝器 67:輸入緩衝器 68:預驅動器複製品 69:輸出緩衝器複製品 70:選擇電路 71:選擇電路 80-0~80-9:輸入輸出區塊 90:電晶體 91:電晶體 92-0~92-4:電晶體 93-0~93-4:電晶體 94-0~94-4:電晶體 95-0~95-4:電晶體 96-0~96-3:電晶體 97-0~97-3:電晶體 98-0~98-3:電晶體 99-0~99-3:電晶體 100:NAND型快閃記憶體 110:輸入輸出電路 111:計數器 120:邏輯控制電路 130:狀態暫存器 140:位址暫存器 150:指令暫存器 160:序列器 170:就緒/忙碌電路 180:電壓產生電路 190:記憶胞陣列 200:列解碼器 210:感測放大器 220:資料暫存器 230:行解碼器 300:控制器 310:主機介面電路 320:處理器 330:內置記憶體 340:緩衝記憶體 350:ECC電路 360:NAND介面電路 ADD:位址 ALE:位址閂鎖啟動信號 BL:位元線 BL0~BL(L-1):位元線 BLK:區塊 BLK0、BLK1、……、BLK(L-1):區塊 CA:行位址 CEn:晶片啟動信號 CLE:指令閂鎖啟動信號 CMD:指令 CNT:信號 CPWELL:井配線 DAT:資料 Data:資料 DATA_E:信號 DATA_O:信號 DQ0~DQ7:信號 DQ[0]~DQ[7]:信號 DQ[7:0]:信號 DQS:鎖定信號 /DQS:鎖定信號 MT0~MT7:記憶胞電晶體 OSC_CLK[0]~OSC_CLK[7]:信號 OSC_CLK_A:信號 OSC_CLK_B:信號 OSC_MODE_SEL:信號 RA:列位址 RD:讀取資料 RE_CLK:信號 REn:讀啟動信號 /REn:讀啟動信號 RING_EN:信號 /RING_EN:信號 R/Bn:就緒/忙碌信號 SGD:選擇閘極線 SGD0~SGD3:選擇閘極線 SGS:選擇閘極線 SGS0~SGS3:選擇閘極線 SL:源極線 STS:狀態資訊 ST1:選擇電晶體 ST2:選擇電晶體 SU:串單元 SU0~SU3:串單元 S10~S25:步驟 t1~t13:時刻 Tref:基準值 WEn:寫啟動信號 WL0~WL7:字元線 WD:寫入資料 Δt:期間
圖1係第1實施形態之記憶體系統之方塊圖。 圖2係第1實施形態之半導體記憶裝置具備之記憶胞陣列之電路圖。 圖3係第1實施形態之半導體記憶裝置具備之記憶胞陣列之剖視圖。 圖4A係顯示第1實施形態之半導體記憶體具備之輸入輸出電路之一部分之電路圖。 圖4B係圖4A之輸入輸出電路具備之輸出緩衝器之電路圖。 圖5係顯示第1實施形態之半導體記憶裝置之測試動作及讀取動作中的輸入輸出電路之動作的流程圖。 圖6係顯示第1實施形態之半導體記憶裝置之測試動作中的各種信號之時序圖。 圖7係說明自輸入輸出電路輸出之信號之輸出時序之偏差之模式圖。 圖8係顯示第2實施形態之半導體記憶裝置具備之輸入輸出電路之一部分之第1例的電路圖。 圖9係顯示第2實施形態之半導體記憶具備之輸入輸出電路之一部分之第2例的電路圖。 圖10係顯示第3實施形態之半導體記憶裝置具備之輸入輸出電路之一部分的電路圖。 圖11係顯示第4實施形態之半導體記憶裝置具備之輸入輸出電路之一部分的電路圖。 圖12A係顯示輸入輸出電路中之延遲電路之第1變化例之電路圖。 圖12B係顯示輸入輸出電路中之延遲電路之第2變化例之電路圖。
40:輸入輸出緩衝器
41~51:反相器
60-0~60-2:NAND閘極
61:延遲電路
62:選擇電路
63:MUX(多工器)
64:預驅動器
65:預驅動器
66:輸出緩衝器
67:輸入緩衝器
80-0~80-9:輸入輸出區塊
111:計數器
CNT:信號
Data_E:信號
Data_O:信號
DQ[0]~DQ[7]:信號
DQS:鎖定信號
/DQS:鎖定信號
OSC_CLK[0]:信號
RE_CLK:信號
REn:讀啟動信號
RING_EN:信號
/REn:讀啟動信號
/RING_EN:信號

Claims (14)

  1. 一種半導體記憶裝置，其具備：第1延遲電路，其使第1信號延遲，且延遲時間可變；第1選擇電路，其基於由上述第1延遲電路延遲之上述第1信號，選擇第2信號與第3信號之任一者；第1輸出緩衝器，其基於以上述第1選擇電路選擇之信號而輸出第4信號；第1輸出墊，其將上述第4信號輸出至外部；及計數器，其可計數上述第4信號之輸出次數。
  2. 如請求項1之半導體記憶裝置，其中將上述延遲時間基於上述計數器之計數值予以控制。
  3. 如請求項2之半導體記憶裝置，其中上述半導體記憶裝置具備第1動作與第2動作；且於上述第1動作中上述延遲時間受控制。
  4. 如請求項3之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1配線，其可將基於上述第4信號之第5信號作為上述第1信號而反饋至上述第1延遲電路；且上述計數器計數特定次數之上述第4信號之輸出次數；根據計數上述特定次數所需之期間，決定上述延遲時間。
  5. 如請求項1至3中任一項之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1配線，其可將基於上述第4信號之第5信號作為上述第1信號而反饋至上述第1延遲電路；及第1輸入緩衝器，其設置於上述第1配線，且輸出上述第5信號；且上述第1輸入緩衝器可自外部接收寫入資料。
  6. 如請求項4之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1輸入緩衝器，其設置於上述第1配線，且輸出上述第5信號；且上述第1輸入緩衝器可自外部接收寫入資料。
  7. 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1輸入輸出區塊；第2輸入輸出區塊；及第3選擇電路，其可選擇上述第1及第2輸入輸出區塊之任一者；且上述第1輸入輸出區塊具備：上述第1延遲電路；上述第1選擇電路；上述第1輸出緩衝器；上述第1輸出墊；第1配線，其可將基於上述第4信號之第5信號作為上述第1信號而反饋至上述第1延遲電路；及第1輸入緩衝器，其設置於上述第1配線，且輸出上述第5信號； 上述第2輸入輸出區塊具備：第2延遲電路，其使第6信號延遲，且延遲時間可變；第2選擇電路，其基於由上述第2延遲電路延遲之上述第6信號，選擇第7信號與第8信號之任一者；第2輸出緩衝器，其基於以上述第2選擇電路選擇之信號而輸出第9信號；第2輸出墊，其將上述第9信號輸出至外部；第2配線，其可將基於上述第9信號之第10信號作為上述第6信號而反饋至上述第2延遲電路；及第2輸入緩衝器，其設置於上述第2配線，且輸出上述第10信號；且上述第1及第2輸入緩衝器可自外部接收寫入資料；上述計數器於上述第3選擇電路選擇上述第1配線時，可計數上述第4信號之輸出次數，於上述第3選擇電路選擇上述第2配線時，可計數上述第9信號之輸出次數。
  8. 如請求項1之半導體記憶裝置，其中上述半導體記憶裝置進而具備複數個輸入輸出區塊，且上述複數個輸入輸出區塊之各者包含上述第1延遲電路、上述第1選擇電路、上述第1輸出緩衝器、上述第1輸出墊及上述計數器；且可依上述輸入輸出區塊之每一者控制上述延遲時間。
  9. 一種半導體記憶裝置，其具備：第1延遲電路，其使第1信號延遲，且延遲時間可變； 第1選擇電路，其基於由上述第1延遲電路延遲之上述第1信號，選擇第2信號與第3信號之任一者；第1電路，其基於以上述第1選擇電路選擇之信號而輸出第4信號；第1輸出緩衝器，其基於以上述第1選擇電路選擇之信號而輸出第5信號；第1輸出墊，其將上述第5信號輸出至外部；及計數器，其可計數上述第4信號之輸出次數。
  10. 如請求項9之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1驅動電路，其對以上述第1選擇電路選擇之信號之波形進行整形；且上述第1電路包含：第2驅動電路，其對以上述第1選擇電路選擇之信號之波形進行整形。
  11. 如請求項9之半導體記憶裝置，其中上述第1電路包含：第2輸出緩衝器，其基於以上述第1選擇電路選擇之信號而輸出上述第4信號。
  12. 如請求項9之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1配線，其可將基於上述第4信號之第6信號，作為上述第1信號反饋至上述第1延遲電路；第2配線，其可將基於上述第5信號之第7信號作為上述第1信號而反饋至上述第1延遲電路；及第2選擇電路，其可選擇上述第1配線與上述第2配線之任一者；且上述計數器於上述第2選擇電路選擇上述第1配線時，可計數上述第4 信號之輸出次數，於上述第2選擇電路選擇上述第2配線時，可計數上述第5信號之輸出次數。
  13. 如請求項9之半導體記憶裝置，其中上述半導體記憶裝置進而具備：第1輸入輸出區塊；第2輸入輸出區塊；及第3選擇電路，其可選擇上述第1及第2輸入輸出區塊之任一者；且上述第1輸入輸出區塊具備：上述第1延遲電路；上述第1選擇電路；上述第1電路；上述第1輸出緩衝器；上述第1輸出墊；及第1配線，其可將基於上述第4信號之第6信號作為上述第1信號而反饋至上述第1延遲電路；且上述第2輸入輸出區塊具備：第2延遲電路，其使第7信號延遲，且延遲時間可變；第2選擇電路，其基於由上述第2延遲電路延遲之上述第7信號，選擇第8信號與第9信號之任一者；第2電路，其基於以上述第2選擇電路選擇之信號而輸出第10信號；第2輸出緩衝器，其基於以上述第2選擇電路選擇之信號而輸出第11信號；第2輸出墊，其將上述第11信號輸出至外部；及第2配線，其可將基於上述第10信號之第12信號作為上述第7信號而 反饋至上述第2延遲電路；且上述計數器於上述第3選擇電路選擇上述第1配線時，可計數上述第4信號之輸出次數，於上述第3選擇電路選擇上述第2配線時，可計數上述第10信號之輸出次數。
  14. 如請求項9之半導體記憶裝置，其中上述半導體記憶裝置進而具備複數個輸入輸出區塊，且上述複數個輸入輸出區塊之各者包含上述第1延遲電路、上述第1選擇電路、上述第1電路、上述第1輸出緩衝器、上述第1輸出墊及上述計數器；且可依上述輸入輸出區塊之每一者控制上述延遲時間。
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