TWI314361B

TWI314361B - High density nand non-volatile memory device

Info

Publication number: TWI314361B
Application number: TW095124840A
Authority: TW
Inventors: Arup Bhattacharyya
Original assignee: Micron Technology Inc
Priority date: 2005-07-14
Filing date: 2006-07-07
Publication date: 2009-09-01
Also published as: TW200703671A; WO2007011582A2; JP2009501449A; WO2007011582A3; KR20080027946A; CN101223640B; JP5246549B2; CN101223640A; EP1908108A2; US7829938B2; US20110273931A1; KR100979842B1; US20070012988A1; US8462557B2

Description

1314361 九、發明說明：【發明所屬之技術領域】本發明係大致和積體電路有關，且更明確地說，本發明係關於非依電性記憶體元件。【先前技術】記憶體元件通常係被設置為電腦中的内部儲存區。記隐體δ司所才曰的是具有積體電路晶片型式的資料儲存體。於現代的電子裝置中用到數種不同類型的記憶體，其中一種㊉用的類型便係RAM(隨機存取記憶體）。ram的特徵為於電月向％ ^中虽作主記憶體。Ram可充當讀取與寫入記憶體’也就疋，您施夠將資料寫入ram之中且能夠從之中讀取資料。這和唯讀記憶體（咖）不同，唯讀記憶體僅讀取資料。大部份的ram都係依電性的ram， /…月著而要有一穩定的電流來保持其内容閉之後’RAM之中的所有資料便會喪失。電腦大部份都含右一 f θ 丨3有小置的ROM，用以保留啟動該部 ^腦的指令。和RAM不同的係，r〇m並無法被寫入。 EPROM(可電抹除程式化唯讀記憶體）係一種特殊類型的非依電性ROM，只要暖^•夹

^』要曝露在一電何申便可被抹除。；EEPROM 包括一記憶體陣列，t句人的 ^ '、包含具有電隔離的閘極的大量記憶月〇 °貢料係以該等浮動夕動閉極上的電荷或和該等閘極相關聯之子動節點上的電蓓的犯4h 、ν式被儲存在該等記憶胞之中。一 EEPROM記憶體陣列内 ^ ]内的母一個記憶胞均可藉由充電該浮動即點而以隨機方式氺末破電程式化。該電荷亦可藉由一抹 1314361 除作業而從該浮動節點中被隨機移除。電荷會藉由專屬的程式化作業與抹除作業而分別被傳輸至該等個別的浮動節點或從έ玄荨個別的浮動節點中被移除。另-種類型的非依電性記憶體則係快閃記憶體。快閃記憶體係一種通常以區塊為基礎來進行抹除與再程式化的 EEPROM類型，而非一次僅針對單一位元或—位元組（8或 9個位元）來進行抹除與再程式化…典型的快閃記憶體包括-記憶體陣列’其包含大量的記憶胞。該等記憶胞中每一者均包含一能夠保留一電荷的浮動間極場效電晶體。一記憶胞中的資料係取決於該浮動閘極/電荷陷捕層中是否有電荷存在。該等記憶胞經常會被分組成複數個區段，稱之為抹除區塊」。一抹除區塊内的每一個記憶胞均可藉由充電該浮動閘極而以隨機方式來被電程式化。該電荷；藉由-區塊抹除作業而從該浮動閘極中被移除，纟中該抹除區塊中的所有浮動閘極記憶胞係在單一作業中抹除。 EEPROM t憶體陣列與快閃記憶體陣列兩者中的記憶胞通常會被配置成一「職」架構（每一個記憶胞均直接被麵接至位兀線）或—「NAND」帛構（複數個記憶胞會被编接成&己憶月包「串」，使得每-個記憶胞均間接被耦接至一位元線且需要啟動該記憶胞串中的其它記憶胞方能進行存取）。為防止一 NAND串中的浮動閘極電晶體因其它相鄰記憶胞串上的讀取作業與寫人作業或共享位元線上的電流 :受到影響1而可能破壞該記憶胞串上所保留的資料，每-條記憶胞串通常會藉由選擇閉電晶體(亦稱為導通電晶 7 1314361 體或隔離電晶體）來與其位元線及/或源極線產生隔離，該選擇閘電晶體必須被導通方能存取該NAND記憶胞串且將笔壓彳§號與電流信號傳送至該NAND記憶胞串以及自該 NAND記憶胞串傳送電壓信號與電流信號。該些選擇電晶體逛會將未被存取的NAND記憶胞串與該等共享的位元線及/或源極線產生隔離，俾使它們不可能破壞讀取自該被存取的記憶胞串之記憶胞中的資料，尤其是經由源自浮動閘極記憶胞的電流洩漏而造成破壞，其中該等浮動閘極記憶胞已從它們的浮動節點或閘極中移除過多的電荷，所以處於一過度抹除狀態之中且具有一低臨界電壓。浮動開極記憶胞通常係藉由通道熱載子注入法（CHe) 將電子注入該浮動閘極之中而被程式化，該方法通常係讓忒s己憶胞處於高臨界電壓狀態之中。浮動閘極記憶胞還能夠藉由讓熱電洞自該基板中注入而被抹除。或者，浮動閘極記憶胞亦可藉由Fowler-Nordheim穿隧效應讓電子穿隧 φ至°亥基板或讓電子自該基板中穿隧出來’使得該記憶胞處於程式化臨界狀態或抹除臨界狀態而被程式化與抹除。兩種機制均需要於該記憶體元件中產生很高的正電壓與負電壓，且可能會於閘極絕緣層上跨置極高的電場，進而對元件特徵與可靠度造成負面的影響。 CHE、熱電洞注入、以及Fowler_N〇rdheim穿隧效應的其中一項問題係，它們運作所需的高能量會破壞介接矽基板的氧化物，降低記憶胞的保存能力與耐久性，並且使得該FET的跨導（transconductance)劣化。明確地說，該穿 1314361 隧絕緣層（其係被放置在該通道與該浮動節點/電荷陷捕層之間)通常會因該程式化過程中熱載子注入或穿透而過的關係而遭到破壞。因為在藉由於該記憶胞的控制間極上施加電壓而於透過該穿隧絕緣層進行寫入與抹除期間通常亦會在該通道上產生極高的控制電場，所以，因該熱載子注入或高流4 f㈣程而對該穿隨絕緣體所造成的破壞便可能會嚴重地影響元件的特徵。除了會影響電荷保存能力與讀取干擾以外，熱載子注入還可能會產生各種介面狀態、使得元件的跨導劣化、並且提高透過增強的短通道效應所造成的元件漏電。熱電洞注入可能會於該等穿隧絕緣體中產生許多固定的電荷陷捕中心並且於該陷捕層中產生許多相關的缺陷，從而便會打斷穩定的結合鍵並且最後會使得該元件的絕緣體/介電特性劣化。對一習知的快閃或s〇N〇s 非依電性記憶體元件來說，於一讀取作業期間，同樣會使用該相同的控制閘極作為一 FET，用以讀取該記憶胞的狀丨態。當該穿隧絕緣體（亦稱為穿隧氧化物）劣化時，該記憶胞的讀取特徵便同樣會因跨導劣化以及漏電提高的關係而劣化。如此便會影響該記憶胞的讀取速度。 ”快閃與SONOS記憶胞陣列中的其中一項問題係，電壓的可調性（Scalability)會影響最小記憶胞的尺寸，結果，便會影響任何最終陣列的總記憶體密度。但是由於高程式化電壓需求的關係，鄰近的記憶胞必須被充份地隔開（隔開的距離要遠大於最小特徵尺寸），方能不會於該主動記憶胞的耘式化期間受到電容性耦合效應的干擾。此問題會隨著 9 1314361 景’響到記憶胞密度的特徵尺寸的縮小而愈加嚴重。隨著積體電路製程技術的改良，廠商便試圖縮小所生產的元件的特徵尺寸且從而提高該等IC：電路與記憶體陣列的密度。除此之外’尤其是在浮動閘極記憶體陣列中，構成該記憶體陣列的該等浮動閘極記憶胞的最小幾何尺寸以及該等串中的各記憶胞之間的間隔會嚴重地影響可被放置在一特定面積中的記憶胞數量，從而便會直接衝擊到該陣列的密度以及最終記憶體元件的尺寸。基於上述理由以及热習本技術的人士於閱讀且理解本說明書之後便會明白的下文中所述之其它理由，本技術中需要一種元件、方法、以及架構來產生一允許縮小特徵與電壓之更緊密與更高密度的NAND型浮動節點記憶胞串與陣列，防止發生讀取劣化的情形，同時可提高更好的保存月巨力、更高的速度、更佳的耐久性，並且呈現更優的元件完整性。【發明内容】本發明可解決上面所述和產生一非依電性記憶胞串有關的問題，容許在低電壓程式化之下提高元件特徵縮小的功能 '進行有效地抹除、提高電荷保存能力、增快速度、以及提高可靠度’本發明亦可解決其它問題。閱讀與研究下文的說明書之後便可瞭解本發明。根據本發明實施例的快閃與EEPROM記憶體元件與陣列係運用具能帶工程化閘極堆疊之雙閘極（或背面閘極）非依電性記憶胞，該等能帶工程化閘極堆疊係被放置於正面 10 1314361 或背面電荷陷捕閘極堆疊以^配置中的通道區的上方或下方，以供進仃低電壓程式化/姑加^ β 式化/抹除，用以形成高密度NAND型木構的§己憶胞串、區段、 #赴 1。本發明實施例之浮動卽，.》占S己憶胞中該等具有不料γ ^〜不對稱或直接穿隧屏障的能隙工程化閘極堆疊可利用電子盥 /、窀洞進仃低電壓穿隧程式化與有效的抹除，同時又可维拉i 、维持極南的電荷阻隔屏障與極深的載

子陷捕…立，而達到良好的電荷保存能力。該直接穿随程式化與有效抹除功能可降低高能量載子對該閉極堆疊與晶㈣破壞’從而降低寫人疲勞與漏電等問題並且提高元件使用壽命，同時又可讓記憶胞能夠具有先進微影與特徵尺寸縮小的優點。於其中一杳、T 實施例中，該記憶胞架構可運用縮小特徵的字線與垂直選擇閑來產生改良的高密度記憶體 70件或陣列。本發明中的記憶胞實施例還允許於單-記憶胞中產生多層位元健存@，並且利用來自正面或背面控制閘極的電洞注入來進行抹除。就其中一實施例來說，本發明提供一種nand型架構的記憶胞串’纟包括：複數個雙閘極非依電性記憶胞，形成於基板之上，其中該等複數個雙間極非依電性記憶胞係被耦接在一串聯記憶胞串之中；以及其中該等複數個雙閘極非依電性記憶胞卜或更多者的—電荷陷捕閘極堆疊包括一不對稱的能隙穿隧絕緣體層，其含有形成於一通道區旁邊的一或多個子層，其中該等一或多個子層包括具有遞增導通能帶偏移量的複數層；—陷捕層，形成於該穿隧絕緣體層的旁邊；一電荷阻隔層，形成於該陷捕層的旁邊； 11 1314361 以及一控制閘極，形成於該電荷阻隔層的旁邊。本發明還說明且主張其它實施例。【實施方式】於本發明較佳實施例的下文本發明較佳實施例一部份的附圖，且圖中藉由範例來顯示可施行本發明的特定較佳實施例。該些實施例會進行非常詳細的說明，以便讓熟習本技術的人士來實行本發明，且應該瞭解的係，亦可運用其它實施例，且可進行各種邏輯、機械、以及電氣變化’而不會脫離本發明的精神與範疇。前文以及下文說明中所使用的晶圓以及基板等詞語係包含任何基部半導體結構。應該瞭解的係，兩者均包含矽晶塊、藍賃石上矽（SOS)技術、絕緣體上矽（S0I)技術、矽架空 (SiliC〇n-〇n-nothing)、薄膜電晶體（TFT)技術、摻雜以及未推雜半導體、由一基部半導體來支撐的磊晶矽層、以及熟習本技術的人士所熟知的其它半導體結構。再者，當於下文說明中提及晶圓或基板時，可能已經運用先前的製程步驟在該基部半導體結構中形成各區域/接面。所以，下文的詳細說明並不具任何限制意義，且本發明的範疇僅由本發明的申請專利範圍及其等效範圍來界定。根據本毛明實把例的非依電性記憶體元件與陣列有助於運用雙閘極（或背面閘極 Ί徑）3己隐胞’其會於EEPROM與可區塊抹除記憶體元件（例如拖、 (J女决閃s己憶體元件）中的NAND型記憶體陣列架構中的正面戍者面電何陷捕閘極堆疊配置中的—薄體通道區的上方或下方放置s午多能帶工程化閘極堆 12 1314361 豐。本發明的實施例可讓— 緣體堆疊（利正面或控制閑極-絕 =)::絕緣體堆疊_存取控制_ =; 面閘極）作為程式化（寫入與次者外’本發明的實施例還可於”a塊：=之用。除此之 “該非依電性記憶體元件，在該扳上體堆疊（亦稱為頂端或底部閉極·絕緣面間極'絕緣道區/浮動體以及薄通道區/浮：)之間形成厚通節點卞陰子動體。本發明實施例之浮動化門;等具有不對稱或直接穿隨屏障的能隙工程 lr極堆疊可利用電子與電洞進行低電壓穿隧程式化與有效的抹除，同時又可维技技一 ’ 持極同的電荷阻隔屏障與極深的載 =:位’而達到良好的電荷保存能力。該直接穿2 式化與有效抹除功能可降低高能量載子㈣閘極堆疊鱼曰曰格的破壞，從而降低寫入疲勞與漏電等問題並且提高元件 ❹哥命’同時又可讓記憶胞能夠利用先進微影與特徵尺寸細小。於其中—實施例中，該記憶胞架構可運用縮小特徵的字線與垂直選擇開來產生改良的高密度記憶體元件或陣列，其可利用半導體製程通常能夠做的特徵尺寸，且允。+針對運作考量來進行適當元件大小設計。本發明中的記憶胞實施例還允許於單一記憶胞中產生多位準的位元儲存，並且利用來自正面或背面控制閘極的電洞注入來進行抹除。於雙閘極或背面閘極非依電性記憶胞FET中，會形成被一薄或厚體通道區隔開的源極區與汲極區，其中會在該 13 1314361 认或^源極區與⑽區的—部份的上方形成-第 -閉極堆疊(亦稱為前面閑極堆疊、正面間：開極堆疊)並且會在該通道區的下方形成一體堆疊（亦稱為背面間極堆疊或底部閉極堆疊)一。1_=緣陷捕雙閘極或背面閘極非依電性記憶胞之中，二堆疊係充當該電荷陷捕閙閉極陷捕層，而該背面閉極則係充當一存取間極。於 =閉極或背面閉極非依電性記憶胞（亦稱為背之：，該背面間極刪充當該電荷陷捕:: 的陷捕層—係於本發明的實施例中性記憶胞的非電荷陷極堆4(雙_^ 电仃捕間極i隹疊）包括一無陷捕絕緣層以及 :控制閉極(該存取閉極)，其會形成-贿元件而於該通 =中形成少數載子並且透過施加在該存取間極之上的電制該载子從該源極穿過該通道移至㈣極。此存取 J: fet通常係專門用來感測(讀取)該記憶胞的狀態。該 :何儲存陷捕層_堆㈣用於電荷館存與程式化（寫入與除）。此裝置元件通常包括複數層連續的穿隨絕緣層、一 -動節點陷捕層(或一導體浮動閉極)、一電荷阻隔絕緣層、二及-控制閘極。此電荷陷捕閉極堆疊，連同其被電隔離陷捕層’會讓電荷於該通道區附近被捕捉，並且影響該非依電性記憶胞的臨界電壓位準。該正面控制閉極可由紹、鶴、多晶石夕、或是其它導體 14 ‘1314361 4 材料所構成’且ϋ常會被麵接至一字、線或控制線。該背面控制閘極可由鋁、鎢、多晶矽、或是其它導體材料所構成，且會獨立地被耦接至一控制線，或是如肖s〇I或矽晶體設 s十方式的情況而由該基板所構成。此等雙閘極或背面非依電性記㈣FET亦稱為垂直整合「雙閘極電晶體非依電性記憶體元件」。習知的SONOS記憶胞元件通常係運用連續的氧化物/ φ 氮化物/氧化物（0N0)層作為該矽基板與該重度摻雜多晶矽控制閘極（或金屬閘極）之間的絕緣體堆疊。位於該矽基板 =邊的氧化物通常會比較薄並且充當一穿隧絕緣層（亦稱為穿隧氧化物），而位於該控制閘極旁邊比較厚的氧化物則係充當該電荷阻隔氧化物。該元件中所儲存的陷捕電荷通常曰被保存在该穿隧氧化物_氮化物介面處以及保存在該氮化物層中的複數個矽晶體陷捕中心處。該SONOS記憶胞的閘極-絕緣體堆疊的等效氧化物厚度（Ε〇τ)通常會決定該元 • 件的程式化電壓位準與抹除電壓位準。程式化/抹除速度（尤疋抹除速度）以及電荷保存能力會強烈地受到該穿随氧化物厚度的影響。介於邏輯「1」記憶體狀態與邏輯「〇」記 k'體狀態之間的邏輯視窗(Vt「1」-Vt「〇」）通常會相依於 °玄面處與該氮化物本體中被陷捕電荷的密度，且因而會 k著δ亥氮化物的厚度增加而擴大。由於穿過該穿隧氧化物電荷傳輸的高電場需求以及該氮化物中之深能量陷捕部位的密度非常低的關係，所以當業界標準需要最少十年的可保存能力時，就SON〇S的元件ΟΝΟ絕緣體堆疊來說， 15 1314361 下面功此通常會受到服在丨· 到限帝J . a)電壓的可調性、b)程式化/抹除速度、以及C)邏輯視窗的大小。不-運用的係何種電荷傳輸機制(CHE、&電洞、或 F〇Wler-N〇rdheim 穿隧)，相較於 s〇n〇s，浮於電壓的可調性以及过痄古；认> 及速度方面均党到更大限制。這係因為專疋件閘極'絕緣體堆疊的EOT必須接近- SON〇s元件的兩倍，而穿隨氧化物厚度則必須係肖s〇n〇s元件的穿

随：化物厚度的兩倍至四倍，方能確保具有十年的電荷保存能力。浮動閑極快閃元件通常會運用氧化物作為該穿隧層媒體’並且運用該多晶矽浮動閘極之頂端上一較厚的 0N0堆疊作為該電荷阻隔層。

對浮動閘極類型一成S0N0S类負型的單一電晶體的記憶胞來說，該控制閘極係同時充當「讀取」&「定址」閘極以及控制程式化與抹除作業的閘極。於「讀取」作業期間，己憶胞FET的導電性會決定該元件的讀取速度，而其通常2相依於該元件的跨導以及通道寬度/長度比（W/L)。於穩〜4間，元件漏電會相依於短通道效應與該等記憶體狀態的穩定性。冑電壓需求以及熱載子誘發的穿隨氧化物劣化則會對讀取速度造成負面影響，產生讀取干擾以及元件漏電，即如上面所述者。虽習知的場效電晶體與浮動閘極/節點記憶胞中的通道長度鈿短時，該等元件便會開始受到所謂的短通道長度效應的負面影響。在該短通道長度效應之下，當該通道的長度縮短％ ’该等源極區與汲極區之間的距離便會縮小，而 16 1314361 構成該等源極區與汲極區的雜質擴散便會開始於該通道區之中，在該元件的下方進行合併。其效應係會將該元件變成一空乏模式元件，其中會於該元件中的該通道區下方形成一少數載子通道，而且不需要於該控制閘極之上施加電壓，該元件便會導通電流。該流過未被選擇的元件流可能會破壞該等共用位元線上的資料讀取，除非該元件被隔離或是受到-電壓的驅動而使其被強制關斷。最後，隨著通道越來越短，該短通道效應便會發展成讓該元件無法被關斷，破壞該控制閘極調制該元件之導電性的能力（其越來越如同是電阻器)並且破壞該元件充當非線性元:牛的能力二於雙閘控電晶體或記憶胞FET之中通常不會看見該短通道效應’这係因為該元件的通道本體非常薄以及伴隨的頂端與底部電場的關係。如上所述’和快閃技術之電流生成的程式化（寫入/抹除）相關聯的高電壓需求以及較$ # $ Φ ' 的耐久性、可靠产… 已經對最終元件、, 罪度電力、以及運作速度造成負面影響，二限制其縮小的能力。該高程式化與抹除閘極-絕緣體堆疊施加極高的電場越非=(電=極絕緣雜氧化物劣化會衝擊到元件* 障以前可能的並:::Γ的…久性(於故重地限制起 ’、展人）β亥等尚電場還會嚴制起過因記憶胞到記的電流生成以外所能夠縮幾广求所產生另外，已你知、f Μ/ 牛特徵歲何形狀的數額。 d道的係，該等高程式化電塵還會於一選定位 1314361 元與同一條字線（或位元線）中相鄰之未被選擇的位元之間或是於相㈣字線或位元線之間誘發一 5金⑻的電容性交又耦合效應《此交又耦合效應已經成為整體記憶體元件速度與縮小中的—項嚴重問題。交又耦合問題通常會隨著電壓位準提南或疋隨著該等記憶體元件特徵變小而變得更嚴重’而電壓位準卻沒有對等的下降。如上所述和浮動閘極元件不同的係，典型的S〇N〇s 浮動節點記憶胞元件係將電荷保存在和一氮化物陷捕層相關聯的分離陷捕部位之中。此等元件的中央0N0絕緣體堆疊的等效EOT可能非常低，僅約該浮動問極元件的等效 EOT的-半’所以，—S()NC)S $件的程式化電壓位準僅約一等效浮動閘極元件的程式化電壓位準的一半。不過， SONOS元件的電壓下降與特徵的進—步縮小卻會受到限制’且會對電荷保存能力（因為漏電與背面穿隨作則以及速度（其通常係和穿随氧化物厚度有關）以及邏輯琴見窗（其通籲常係和氮化物陷捕層厚度有關）造成負面影響。即使s_s π件的運作可藉由穿㈣進行寫人與抹除，跨越該穿隨氧化物的尖峰電場仍可能是非常地高(通常為讀V/cm)，從而會造成該穿随氧化物相關的高電場劣化作用，進而對对久性與可靠度造成負面影響。上述的理由’氧化物型非依電性記憶胞元件（例如傳統的快閃記憶胞、SONOS記恃胎十太上H 在電壓、雷六" 己隐胞纟奈未晶體記憶胞) ^ '速度 ' 以及特徵縮小能力等方面均受到限，。除此之外，因為跨越該等氧化物絕緣層（如氧化物型元 18 .1314361 *» 们的必要高電場的關係，在可靠度與耐久性方面同樣會受到限制。由方、雙閑極與背面間極元件的結構的關係，它們會於 -兩個閘極堆疊（頂端閘極堆疊與底部閉極堆疊）之間夹設-(通常非常薄的)本體區。此薄的本體電晶體結構會藉由限制通道本體厚度與可用的本體電荷來防止出現短通道效應。此外，雙閘極元件已被使用於快速邏輯元件之中，因 Φ 為它們具有改良的通道導電性（由於形成於該通道本體之頂 :與底部處的兩個少數通道載子區域的關係)以及很低的電容，從而可強化切換特徵。由於該些特性的關係，雙閘極/ 背面閘極元件通常能夠被進一步縮小，同時可呈現出優於單閘極元件的效能特徵。本發明的背面閘極記憶胞實施例運用能隙工程化閘極堆疊，其可透過載子直接穿隧至或直接穿隧自該電荷陷捕閘極堆疊中之該通道的上方或下方的陷捕層來進行該等記 _ 憶胞的低電壓程式化與抹除。本發明之實施例的能隙工程化電荷陷捕閘極堆疊含有複數穿隧絕緣體層，其具有不對稱穿随屏障以及具有遞增導通能帶偏移量（後面穿隧層的導通能帶能量位準高於前一層）與遞增κ值（介電常數）的一戍夕層直接穿隧絕緣體層’以便在該等直接穿隧層上具有低電壓降處進行程式化期間會產生非常高的電子電流密度。深電荷陷捕中心結合具有遞增能帶偏移量的不對稱穿随屏障便可提供極大的逆向穿隧屏障，以提升所需的電荷保存能力。於本發明的實施例中，適當地選擇電荷陷捕材料以 19 1314361

及被埋植的奈米晶體有助於逹成最小合宜邏輯狀態/邏輯視窗之所希的vt偏移。除此之外，於本發明的實施例中，該等閘極堆疊層的介電常數值有助於最小化該閘極-絕緣體堆疊的EOT。如此便促使介於2nm至6nm範圍之中的問極堆疊EOT具有低電壓運作與速度的能力。此等運用能隙工程化不對稱穿隧層來進行直接穿隧程式化與抹除的方法於下面的美國專利申請案中有詳細說明：2〇〇5年$月17 曰提申的美國專利申請案第11/131，〇〇6號’其標題為「新賴的低功率非依電性記憶體與閘極堆疊」；2〇〇5年5月12 曰提申的美國專利申請案第11/127,618號，其標題為「具有增強的特性之能帶工程化的多閘極非依電性記憶體元件」；以及2005年6月21曰提申的美國專利申請案第 11/157,361號，其標題為「背面陷捕的非依電性記憶體元件」。前述申請案均已共同受讓。如上所述，於载子的直接穿隧中，該等載子會以量子機械的方式穿隧進入低能量狀態以下的陷捕層。為克服逆 :直接穿隨運作（視為該元件#電荷浅漏）的❿制，本發明實施=的閘極堆疊運用具有遞增能隙偏移量以及高K值之 :過能隙工程化的-或多層材料層來形成-不對稱的能隙厂逐：緣體層。此不對稱的能隙穿隧絕緣體層可非常有效 ' 個方向進行電荷傳輸，但是於逆向傳輸方向中 ^曰又到非吊大的阻礙，此係呈現出一大型屏障。當運用該等不對稱的能隙穿随絕緣體層中該等—或多個能隙的步階内部電場而於其上跨越施加一程式化電場時，該不對稱 20 -^14361 的能隙穿隨絕緣體層便允許低電塵直接穿随至該元件的陷捕層’同時’相㈣步階能隙偏移量與高κ介電係數會：，—極大的能隙’目此便會為該等被捕捉到的電荷提供非常大的能量屏障，以便防止出現反穿隧的現象，並所需要的長時間電荷保存能力。、

因為此直接穿隧程式化與抹除的關係，本發明的實施例提供-種非依電性記憶胞，其具有一低的總ε〇τ的電荷陷捕閘極·絕緣體堆疊’使其可運作於非常低電力與低程式化電麼處。本發明實施例中的該等低電録式化作業及/或抹除作業還會降低因載子㈣/注人通過該等絕緣體層而對 X元件中的材料所造成的破壞（該等被注入的載子均為「冷載子」且絕不會獲得足夠的能量而影響該晶格或材料鍵）。除此之外，本發明的實施例還允許藉由讓該記憶體於所產生的S己憶體7C件的陣列與支援電路系統中運用較小的有效氧化物厚度（EOT)以及低電壓佈局與設計，而達到改良縮小旎力的目的。本發明實施例的能隙工程化穿隧媒體係由具有遞增導通能隙偏移量（後面穿隧層的導通能帶能量位準问於如層）與遞增K值（介電常數）的一或多層直接穿隧層所組成，以便在該等直接穿隧層上具有低電壓降處進行程式化期間會產生非常高的電子電流密度，從而允許進行高速、低電力程式化。對一雙閘極或背面閘極非依電性記憶胞來說，該阻隔層以及穿随層佈置係被放置在該電荷陷捕的閘極·絕緣體堆豐之中’俾使該穿隧絕緣體被放置在該通道本體的旁邊， 21 1314361 並且係位於其與該浮動節點/陷捕層之間，而該電荷阻隔層則係位於該閘極/基板與該陷捕層之間。於此種配置中，電荷傳輸主要係於程式化以及抹除期間發生在該通道與該電荷陷捕閘極堆疊的陷捕層（浮動節點）之間。於程式化作業中，該步階能隙的配置有助於利用一低外加電場便從該通道至該陷捕層逐層地進行電子直接穿隧。於穿隧至該陷捕層之後，該等不對稱步階能量屏障、長的背通道距離、以及非必要的深位準電荷陷捕部位於結合之後便可降低洩漏至該基板的電荷並且提供足夠的電荷保存能力以供非依電性使用。就本發明的一實施例來說，還會將一高κ的電荷阻隔層整合於該陷捕層與該控制間極之間的電荷陷捕閉極堆f之中，以便保持從該陷捕層浪漏至該控制閘極的電荷非常低，且同時為該閘極'絕緣體堆疊提供很低的咖。本發明的另-實施例中，會於—含有複數個極深之 ==捕部位的陷捕層中埋植許多奈米晶體以提供極大所^ 度’此係強化邏輯位準的分離距離並且提高負面=電荷，同時又可最小化庫命堵塞以及量子侷限等員面效應。使用深陷捕部位及/哎太半θ辨^ q 1 層處提供^ θ 及/；^丁…卡晶體會藉由於該陷捕從而會進―：提：:二井而進—步提高電荷保存能力，克服該電二：！屏障，使得該等被捕捉的電荷必須用。 ❸早方此從該陷捕層逃出或發生反穿随貫穿作讀取作苹_ m⑽捕雙閉極非依電性記憶胞中的月間，該非電荷陷捕閑極堆疊或存取閉極通常係 22 1314361 主動閘極且會維持一電場以便於該通道本體區之中產生— 夕數載子通道，讓該存取閘極堆疊如同一習知FET般地運 2除了 °亥通道中該等載子上由被陷捕於該陷捕層上的電苛斤、隹持的電場以外，該（正面或背面）電荷陷捕閘極堆疊於讀取期間通常係非主動閉極。根據本發明實施例，程式化一正面或背面電荷陷捕雙閘極非依電性記憶胞係藉由下面的方式而達成：從該通道 φ 至該電荷陷捕閘極堆疊跨越提供一電壓，以便跨越該等— 或夕層牙隧層施加一電場，並且誘發出從該通道至該底部閉極堆疊的陷捕層的電子直接穿隧作用。於夕重位元記憶胞程式化中，通常會藉由該陷捕層中所儲存的多個電荷質心（charge centr〇id)或是藉由調制該臨界电壓位準來編碼該等被儲存的資料位元以便將多位資料位兀編碣於—記憶胞之中。於經過臨界電壓調制的多位元儲存體（亦稱為多位準胞（MLC)儲存體）中，會利用不同的 φ 臨界電壓位準來編碼該記憶胞之中所儲存該等資料數值，從而於該記憶胞中造成極大的邏輯視窗分離距離的優勢。接著，便可藉由感測該記憶胞啟動的臨界電壓來讀取該記憶胞。於電荷質心多位元儲存體之中，其係於一選定源極/ 汲極區（其中該正面或背面陷捕記憶胞於運作時係將該選定的源極/汲極區充當一源極並且將第二源極/汲極區充當該 ;及極）與該背面閘極/基板之間施加該電壓，以便讓電子穿隧至剛好位於該選定源極/汲極區旁邊的陷捕層。接著，藉由逆轉該等第一與第二源極/汲極區（該選定源極/汲極區係 23 1314361 充當該汲極而該第二源極/沒極區則係充當該源極）的運作功能便可讀取該記憶胞。本發明記憶胞貫施例中的抹除亦可藉由電洞的直接穿随以及藉由來自該等陷捕部位的電子的增強F〇wler_ NordMem穿隧而達成。一抹除電壓會被跨越施加於從該通道至該電荷陷捕閘極堆疊之控制閘極的該等穿隨層之上，從而會跨越該等一或多層穿隧層施加一電場，並且誘發來自該通道本體的電洞的直接穿隨作用以及從該閘極堆疊的陷捕層至該通道的電子的Fowler_N〇rdMem穿隧作用，以便抹除該記憶胞。由於該不對稱穿隨屏障及/或電洞的較高有效質量的關係、’該抹除作業會比對應的直接穿随寫入作 :還慢。不過’運用區塊抹除作業便可補償該較慢的抹除，其中可平行地抹除一大型的位元區塊。遷必須注意的係，本發明誉^ ^ 發明實施例的雙閘極或背面閘極记憶胞抹除的抹除速度亦可藉由杜人增強—dhlem電子穿二I知的熱電洞注入、电子穿1¾作用來達成 ^ , 層控制閑極/基板之電洞的增強

Fowle卜Nordhiem穿隧作用來提高。亦可利用其它方式來操作正，η忍的係’ 記憶胞以進行讀取、程式化與者面陷捕雙問極非依電性以及抹除，且孰習本人士借助於本文的揭示内容便可明白。‘“本技術的還必須注意的係，適當帶工程化電荷阻隔層與穿可控制閘極鈍化層以及能該控制閘極的同步電洞注:，抹除作業期間經由來自 Χ提高抹除速度。此種經由電 24 1314361 洞注入來進行記憶胞抹除的方法於下面的美國專利申喑案 :有詳細說明：應年5月12日提t的美國專利申:案第"/127,618號’其標題為「具有增強的特性之能帶工程 •化的多閘極非依電性記憶體元件」；以及2004年8月^ ^頒的美國㈣第6,784,彻號，其標題為「非對稱的能隙工程化的非依電性記憶體元件」。前述兩案均已共同受讓。此種藉由直接穿隧利用電子與電洞的傳輸來進行程籲幻匕與抹除可讓本發明的實施例所消耗的電力大小低於^ 知的快閃記憶胞與元件幾個數量級。#電子與電洞從其中一直接穿隧層穿過連續的低屏障能量層直接穿隧至下一層之中便可大幅地提高寫入與抹除速度。如上所述，本發明實施例的穿隧絕緣層區可能係由具有遞增導通能帶偏移量及/或遞增介面常數κ值的一或= 層介電材料所組成，允許穿過該穿隧層的載子具有方向不對稱性的直接穿隧效率。該等介電材料層可從任何常用的 •絕緣體材料（氧化物、混合氧化物、氮化物、或矽酸鹽）之中選出，只要它們係以遞增能隙偏移量的方式來排列即可且較佳的係高Κ的介電材料，以便幫助降低最終記憶胞的EOT。戎些絕緣體材料的範例包含，但不限於，二氧化矽（Sl〇2)、二氧化鈦（Ti02)、二氧化銓（Hf02)、氧化鍅、二乳化二镨（ΡΓ2〇3)、三氧化二鋁（Al2〇3)、铪與鋁的混合氧化物、铪與鈦的混合氧化物、氮氧化矽（si〇N)、siN、A1N、 HfN、…等。該些具有遞增能隙偏移量的介電材料層通常係在製程期間運用原子層沉積法（ALD)或是其它適當的沉 25 1314361 積法來進行沉積。舉例來說，該穿隧層區可能係由下面所組成之三層穿隧層結構的複合材料：形成在該通道區之上的一心個叫（能隙為9eV’ κ=3·9)單層；接著係1多個氮化石夕 (二：能帶偏移量為USeV，κ=7)或三氧化二鋁⑷A，忐隙為4.5eV，κ=10)單層；接著則係一或多個Hf〇2(能帶偏移量為USeV，〖=24)或Pr2〇3(能帶偏移量為丄㈣，能隙為3.9eV，K=30)或Τι〇2(能帶偏移量為3 l5eV，K=6〇) 單層。一雙層穿随結構則可能係由Si〇2/Pr2〇3或Si〇2/Ti〇2、

Sl(VHf〇2、…等所構成。必須注意的係，本發明的實施例亦可使用其它雙層、三層、或更多層不對稱能隙穿随區，且熟習本技術的人士借助於本文的揭示内容便可明白，且就此來說，上面的範例不應視為限制本發明。還必須注意的係，於本發明的一實施例中，該等連續的不對稱能隙穿隧層不僅具有遞增能隙偏移量，還具有高鲁K值的材料以及增大的直接穿随厚度，用以最小化該穿隧層複合體的有效EOT與最佳化跨越該等穿隧層中每一者的電壓降。於本發明的實施例中，較佳的係，該複合穿隧層的實體厚度可被設計成約等於3随或更小，而EOT則約等於1 _5nm或更小，以供進行低電壓作業。舉例來說，一典型的穿隧層可能係由下面所組成：〇 8_的Si〇2+lnm的 SiN+lnm 的 Hf〇2(EOT=1.6nm);或〇 8nm 的 si〇2+inm 的 Hf〇2 + 1.5函的 Pr2〇3(EOT=l 3nm);或〇 8nm 的 si〇2 + inm 的 Hf〇2 + 2nm 的丁i〇2(E〇T=〜1.2_)。 26 * I314361 求曰^良保存能力與電荷密度’已經有人運用到金屬奈半、-z 體元件’其含有複數個特定的金屬或半導體奈 :;點或奈米晶體’其包含，但不限於，鎢、矽、鍺、鈷' -鉬、金m ’用以於金屬_絕緣體介面處提供因極大的、=函數差異所造成的極深能量陷捕部位。不過，此等元件 =有足夠的點大小以及點分離距離，方能確保有效保存因量子侷限效應而被捕捉的電荷（用以防止電子在該陷捕層 _内的相鄰陷捕部位之間發生穿隧作用或是防止電子反向穿隧回到矽之中）。除此之外，庫侖堵塞（相同的電荷彼此排斥）亦可能會進一步使得電荷保存能力劣化，使得於設計中應該避免於每一個奈米點出現多次電荷陷捕作用。倘右將庫俞堵塞作用最小化而使得於每一個可用的奈米點陷捕部位僅有效地捕捉到單一電子且奈米點大小以及分離距離亦經過選擇以降低量子侷限的負面效應的話，那麼’不論實際的奈米點密度為何，奈米點陷捕層的有效電春荷陷捕密度均可限制在約lE12/cm2至2E12/cm2之間。結果’習知奈米點或奈米晶體元件的有效電荷陷捕密度便會受到限制。倘若於亦含有高密度之自然發生的深陷捕部位 (如SiN、A1N、或SiON)的絕緣陷捕層中埋入具有合宜幾何與分佈的奈米晶體的話便可克服此有效電荷陷捕密度限制。倘若此陷捕層同樣係由高K材料所構成的話，那麼整個閘極堆疊的EOT便同樣會下降。於本發明一實施例中的陷捕媒體便運用到上面的概念。於此方式中，該陷捕媒體可能係由一具有大量自然發 27 1314361 生陷捕部位且具有適當厚度的絕緣體所組成，例如氮氣化矽（SiON，陷捕深度：Et>12eV，折射率〜18，κ=7)4財叫陷捕深度：Et=1.5eV，κ=24)、氮化矽（Si3N4，陷捕深度： Et=l_0eV，折射率=2.〇，κ=7)、富矽氮化矽、氮化鋁（陷捕深度 >1.0eV)或 Ti〇2(陷捕深度：Et=〇9ev，κ=60)。接著，便可利用奈米晶體/奈米點來埋植該陷捕媒體，該等奈米晶體/奈米點包含（但不限於）鎢、矽、鍺、鈷、鉑、金、或是鈀，其大小範圍從Unm至4nm，分離距離從3.5nm至5nm，以便進一步提咼陷捕部位的數量。如上所述，上面範例中所運用的氮氧化矽（Si〇N)會提供複數個額外的電荷陷捕部位。富氮的Si〇N的原子矽濃度約38%至飢，原子氧濃度@ 2()%，而原子氮濃度約 40% ’從而所產生的陷捕層的介電常數約7，折射率約^ — 1.8,能隙約5.5eV至5.7eV，電荷陷捕密度為8ει2至 lE13/cm，陷捕深度約l 7eV。於上面的si〇N巾，深能量 _ ^捕部位和氮氧化石夕中較大濃度的Si-O-N鍵「缺陷」相關 %。本發明的一實施例中的此陷捕層會提供一介於 5E1H⑻3“2所希範圍之間的有效電荷密度，但卻不會因庫侖堵塞或量子侷限而對保存能力造成任何負面效應。必須注意的係，於本發明的實施例中亦可運用盆它電荷陷捕絕緣體材料作為該電荷陷捕層。此富氮的膽陷捕層還可結合一富氧的氮氧化石夕（SiON，折射率約r=1 55，能隙咖)穿隨層，用以於單-層之中提供一不對稱的穿隧屏障。該舍童沾* 八牙丨迩并丨早。亥田虱的虱氧化矽(Si〇N，折射率約7 28 1314361 = 1.55)的原子氧濃度>=46〇/〇，而其原子矽濃度則<=33〇/。。對本發明的一實施例來說，該等電荷阻隔層較佳的係由具有大K介電材料層（如A12〇3(K=10)或HfSi〇N(K=17) 或Ργ2Ο3(Κ~30)或TiO2(K=60))的單一層或複合層所構成，其厚度大於6ηιη，用以提供一大電子能量屏障且防止已被捕捉的電荷直接穿隧至該控制閘極，同時有助於最小化該等閘極堆疊的、總EOT。如上所述，本文已經揭示電荷阻隔層，其可藉由讓來自該控制閘極的電洞或電子載子穿隧或注入通過該電荷阻隔層來抹除該記憶胞之陷捕層上被捕捉的電荷之中所儲存的資料。不過，必須注意的係，本發明實施例的電荷阻隔層中可運用的絕緣體包含（但不限於）選自下面的絕緣體··氧化物、混合氧化物、氮化#、以及石夕酸鹽系列。本發明實施例的存取閘極以及背面間極/基板通常會於該閘極上方具有一 ά HfN、TiN、3戈TaN戶斤組成的薄純化導電下層（為了製程整合的目的）。該存取閘極以及背面閘極/基板（倘若係一分離的材料且非由該基板所構成者）通常會於該閉極堆疊的電荷阻隔層的上方形成一多晶矽開極或是任何其它適當的金屬閘極（例如鋁或鎢）。由上面材料以及規格所製成的本發明之一實施例的一閘極堆疊的總EOT的範圍通常係介於ε〇τ=2·5_至 E〇T=6.5nm之間，而其實體厚度（排除該控制閘極電極厚度）範圍則係大於或等於10nm，其程式化電麼非常低，僅有1.5V ’而平均電場亦非常低，僅# 1〇咖心2。如此便 29 !314361 可讓本發明實施例的記憶胞與元件提供其它目前記憶體元件中無法達成的電壓降低能力以及低電力消耗位準。— 北圖1八至詳細地圖解根據本發明實施例的雙閘極或背面閘極非依電性元件結構的矽晶體施行方式i〇〇、13〇以及絕緣體上矽（SOI)設計與矽架空（S0N)施行方式14〇的實體剖面圖，其具有正面電荷陷捕設計100以及背面電荷陷捕設計130、140。圖1F與1G圖解的係本發明實施例的 _ 電荷陷_極-絕緣體堆# 120、152的閘極絕緣體堆疊範例。圖1D與1E圖解的係根據本發明實施例的正面陷捕雙開極記憶胞1〇〇以及背面陷捕雙閘極記憶胞13〇、14〇的對應能隙圖。於圖1A中顯示出，在一基板1〇2之上形成一矽晶體正面陷捕雙閘極NFET記憶胞1〇〇。該記憶胞1〇〇具有一第一源極/汲極區104與一第二源極/汲極區1〇6，其會接觸到薄或厚的本體通道區108。於該矽質本體通道區】〇8 φ 的上方會形成一頂端或正面閘極堆疊110，而於該通道區 10 8的下方則會形成一底部或背面閘極堆疊112 ^於背面閘極堆疊112之中，會利用該基板1〇2(其可能係—矽晶體基板或絕緣體上矽（SOI)基板）來形成該背面控制閘極或存取問極122 ’作為一體背面控制閘極。該背面閘極堆疊的存取閑極區1 22會藉由—形成於該背面閘極122與該通道區108之間的閘極絕緣體層丨丨6而與該通道區丨〇8隔離。該正面閑極堆疊丨1〇的絕緣體堆疊120含有一形成於該通道區108上方的穿隧絕緣體層118、一形成於該穿隧層118 30 1314361 上方的陷捕層126、一形成於該穿隧層118上方的電荷阻隔層124、以及一形成於該電何阻隔層124上方的控制閑極114。該穿隧絕緣體層118包含一或多層材料層，分層以便讓該通道108以及該陷捕層126具備一不對稱的步階能隙輪廓。視情況，該陷捕層126可能還具備複數個深陷 '捕部位以及複數個埋植的金屬奈米晶體。該正面閘極堆疊 110與背面閘極堆疊112可能還含有分別形成於該控制開極1 14與該電荷阻隔層124之間或是該背面控制閘極ι22 鲁與該絕緣體層116之間的可選配的鈍化層。於圖1B中顯示出’在一基板1〇2之上形成一石夕晶體背面陷捕雙閘極NFET記憶胞130。該記憶胞130具有一第一源極/汲極區104與一第二源極/汲極區1〇6，其會接觸到一薄或厚的本體通道區108。於該本體通道區1〇8的上方會形成一頂端或正面閘極堆疊11()，其含有一存取閘極 114，該存取閘極會藉由一閘極絕緣體層丨16而與該本體通道108隔離。於該通道區108的下方則會形成一底部或背面閘極堆疊112。於背面閘極堆疊！ 12之中，會利用該基板102(其可能係一矽晶體基板或絕緣體上矽（S(=)I)基板）來形成該背面控制閘極122，作為一體背面閘極。該底部閘極堆疊U2的絕緣體堆疊12〇含有一形成於該基板1〇2 上方的電荷阻隔層124,作為一體背面控制閉極122; 一形成於該電荷阻隔層124上方的陷捕層/浮動閘極126;以及形成於5亥陷捕層126上方的穿隧絕緣體層}丨8，其就位方；》亥通道區108的正下方。該穿隧絕緣體層i丨8包含一 31 1314361 或多層材料層，分層以便讓該通道108以及該陷捕層126 八備不對稱的步階能隙輪廓。視情況，該陷捕層120可月b ：€具備複數個深陷捕部位以及複數個埋植的金屬奈米晶體。該正面閘極堆疊110與背面閘極堆疊112可能還含有分別形成於該存取閘極114與該絕緣體層116之間或是該背面控制閘極/基板122與該電荷阻隔層124之間的可選配的鈍化層。由單晶體半導體膜所組成的複數層可沉積在矽晶體基板的上方且可丨儿積在S ΟI基板的上方。舉例來說，可於一矽基板的上方沉積一層具有適當厚度的鍺，後面則係另一磊晶成長矽層。藉由對下方的鍺膜進行微影圖案化以及選擇性蝕刻，便可於該頂端矽膜的下方形成選擇性局部空隙。此項技術係由M Jurezak等人在1999年VLSI Tech

Digest第29頁中所開發的技術，且稱為矽架空（siHc〇n〇n_ nothing)或SON。近年來，R_ Ranica等人則藉由在s〇N上沉積ΟΝΟ層來建構並具備Pm〇S背面陷捕S〇N〇s記憶體的特徵（R· Ranica等人於2004年在IEEE Silic〇n nanoelectronic workshop第99頁所發表者）。本發明則於矽晶體與SOI中應用雷同的技術來創造新穎的矽架空（s〇N) 雙閘極非依電性記憶胞。對本發明的另一實施例來說’一雙閘極正面或背面陷捕非依電性記憶胞包括一第一源極/沒極區與一第二源極/ 沒極區，兩者係形成於一 SOI基板的埋植氧化物（Β〇χ)區的上方。该非陷捕閘極堆疊的控制閘極與下方無陷捕絕緣 32 1314361

體係形成在本體P型矽的旁邊，和完全空乏的S0I NFET 70件雷同。於該薄的浮動本體通道的相反面上，會形成一 ΟΝΟ置換電荷陷捕閘極-絕緣體堆疊與控制閘極。該背面閘極可能係由重度摻雜的Ν+或Ρ+多晶矽或金屬所組成。該電荷陷捕ΟΝΟ置換層係由下面所組成：一形成於該電荷陷捕閉極堆疊之控制閘極旁邊的電荷阻隔層；一形成於該電荷阻隔層旁邊的陷捕層；以及一或多層穿隧絕緣體子層，它們係形成於該陷捕層的旁邊並且介接該薄的浮動本體通道區。該背面閘極與背面閘極·絕緣體堆疊的構成方式和R· Ranica等人的引證文獻中所描述的矽架空（s〇n)施行方式雷同。該穿隧絕緣體層可能係由具有遞增導通能帶偏移s的一或多層介電材料所組成。上述的薄本體施行方式不會受到短通道效應的影響，並且有助於進一步縮小特徵尺寸。於圖ic中顯示的係利用矽架空（s〇N)設計在一基板 142與箱體17〇之上所形成的一絕緣體上矽（s〇i)的矽架空 (SON)背面閉極NFET記憶胞。矽架空（s〇n)設計會於元件172的浮動本體（P型矽/鍺）的一部份内形成一空隙 164，用以降低最終電路元件上的基板寄生效應。該記憶胞140具有-第-源極/汲極^ 144與一第二源極/汲極區 146,其會接觸到一浮動本體通道區148(其為172的一部份）。於該通道區148的上方會形成一頂端開極堆疊15〇，其含有一存取間極154 ’該存取閘極會藉由而與該通道隔離。該頂端閘極堆疊丨5〇可一絕緣體層1 5 6 能還會在該存取 33 1314361 閉極154與該絕緣體層156之間形成—可選配㈣化層㈤中未顯示）。於該通道浮動本體@ 148的下方則會形成一底部閘極-絕緣體堆疊152。該底部閘極_絕緣體堆疊Η?含有一形成於一背面閘極166上方的電荷阻隔層162以及— 形成於該電荷阻隔層162上方的陷捕層/浮動閘極16〇。於

該陷捕層⑽的上方則會形成一或多層不對稱的能隙穿隧絕緣體158,就位於該通道區148的正下方。該穿隧絕緣體層158包含一或多層材料層，分層以便提供一不對稱的步階能隙輪廓。視情況，該陷捕層16〇可能還具備複數個深陷捕部位以及複數個埋植的金屬奈米晶體。必須注意的係，本發明的實施例亦可運用其它型式的設計與積體電路處理來降低最終電路元件上的基板寄生效應，該等設計與積體電路處理包含，但不限於，絕緣體上矽（s〇I)與藍寶石上石夕（SOS)，該等設計與積體電路處理均係已知技術，且熟習本技術的人士借助於本文的揭示内容便可明白。還必須注意的係，亦可採用圖1 c的矽架空（SON)雙閘極非依電性記憶胞的正面陷捕型式’且熟習本技術的人士借助於本文的揭示内容便可明白。圖I D詳細圖解的係根據本發明實施例圖1 b與1C中的背面陷捕記憶胞130、140的能隙圖170。於圖1D中，存取閘極1 14、154藉由存取閘極絕緣體層1 16、156而與該本體/通道108、148隔離。陷捕層126、160藉由該等— 或多層的不對稱能隙穿隧層Π8、158而與該通道108、148 隔離’並且藉由電荷阻隔層丨24、1 62而與該背面閘極丨66/ 34 1314361 基板102隔離。圖1E詳細圖解的係根據本發明實施例圖ία中的正面陷捕記憶胞100的能隙圖18〇。於圖1E中，背面閘極/基板102藉由背面閘極絕緣體層n 6而與該本體/通道i 隔離。陷捕層126藉由該等一或多層的不對稱能隙穿隧層i j 8 而與6亥通道108隔離，並且藉由電荷阻隔層丨24而與字線/ 存取閘極114隔離。

圖1 F圖解的係本發明一實施例的電荷 -…ν Ό训,TJ，丨兄•、吧吟

體堆疊120、168的一 ΟΝΟ置換閘極-絕緣體堆疊的範例。單一富氧氮氧化矽118、158(氧的原子百分比;>46，氮的原子百分比A 20，折射率r =1·55，κ=5)已置換該穿隧氧化 =’其屏障高度為2.8eV，不同於Si〇2的3 2eV，從而可於程式化期間增強直接穿隧電子流量。陷捕介電質126、1的係—層富氮的氮氧化矽（I的原子百分比約為4〇,氧的原 ^刀比為26，折射率約為γ =1 8，κ=7)，其可提供更高饴度（約為1E13/Cm2)更深的陷捕部位（陷捕深度約2 "eV’不同於氮化物的陷捕深度約為Μ)。該電荷阻厂。層㈣五氧化三峰13〇5)124、162置換，其許與電^ 聿彳Sl〇2相當，同時其K值約為10，相較於Si02的κ 值（Κ〜-4)，其因而可降低最終閘極-絕緣體堆疊的她Ε〇τ ==氮氧化物(…)具有和Si〇2雷同之：常低陷 ;进度的特徵，而漏電則遠低於Si〇2,因而相較於一寺效的ΟΝΟ開極'絕緣體堆疊，其便可提供改良的保存能力’上面的堆4可將而縮小為三分之二（2/3χ)，因此= 35 -Ϊ314361 务低寫入/抹除電壓位準，同時又可改良速度、保存能力、以及耐久性。圖1G圖解的係本發明一實施例的電荷陷捕閘極-絕緣 > l l20、168的一更複雜範例的細節，其含有：一較 ':的牙随；丨電媒體11 8、158 ; —較複雜的陷捕媒體126、 ’以及一高K的電荷阻隔媒體124、162。穿隧媒體n8、 1 58係由具有遞增導通能帶偏移量與高κ值的二或多個介鲁 > Η致使直接穿隧「屏障薄化」（當跨越該穿隧絕緣體層知力:電場時會有較短的有效穿随距離），從而於低電場處大幅提昇電子傳輸跨越該等層的能力。陷捕媒體126、160 係由一具有複數個高陷捕部位密度之本質深陷捕部位的高 =介電層所組成，輔以因複數個埋植高功函數奈米點而提尚的陷捕作用。高K電荷阻隔層124、162係五氧化三鋁 (Α!3〇5)124、162，其電子與電洞的屏障和Si〇2相當，同時其κ值約為10，相較於Si〇2的κ值（尺〜=句，其因而可降 φ低最終閘極·絕緣體堆疊的總EOT。相較於一〇Ν〇閘極_堆豐，一等效的閘極·絕緣體堆疊的Ε〇τ可縮小3〇%或甚至更多’因此可降低程式化電壓位準。該電荷陷捕閘極-絕緣體堆疊12〇、168的〇Ν〇置換有複數個選項可供考慮，以達下面目的：⑷讓該絕緣體堆疊具有較低的EOT，從而達到電壓下降的目的；（b)電子與電洞的能帶工程化不對稱直接穿隧，以達到以低電壓、低能量、高速地將載子傳輸至該等陷捕部位，並且降低載子的反向穿隨作用；（C)高密度的深能量陷捕材料，以達保存能 36 .1314361 力舁邏輯視窗；以及（d)具有電子與電洞高屏障能量的高 κ大犯隙電荷阻隔絕緣體，以便防止發生反向注入與電荷損失。就（a)、（c)、以及⑷來說，會希望使用高κ絕緣體以降低伴隨的電場，從而改良堆疊可靠度。就所希方向中的同速載子傳輸來說（第（b)項），則必須增強直接穿隧作用或F〇wler_Nordhiem穿隧作用。直接穿隧作用會藉由降低穿隧距離（「屏障薄化」）與藉由降低屏障能量而被增強，籲同日^後者還會增強Fowler-Nordhiem穿隧作用。本文會於本發明的各實施例中來詳細說明它們的特定範例。明確地說’於一實施例中，該穿隧絕緣體層118、ι58 3有下面的二層材料。第一層為0.5nm的Si02(K=4)，能隙約為9eV ’其旁邊為能隙lleV的通道區ι〇8、148。第二層為lnm的SiN(能帶偏移量為103eV，κ=7)或是 Α12〇3(能隙為8.8eV，K=l〇)，其係形成於該第一層Si〇2的旁邊。第三層為lnm的Hf02(能隙為4.5eV，K=24)，其係 ^ 形成於該第二層的旁邊。陷捕層120、160係由於一 5至7nm的Si02層（能隙約為3.15eV，K=60)之中埋植3.5至4 〇nm的鈷奈米點所構成’最終的EOT接近〇.3nm。或者，該陷捕層亦可能含有複數個深陷捕部位（Et>1.0eV)，具適當厚度的一氮化鋁單層（八11^’〖=15)或虽氮的81〇]^(折射率約7*=1.8且〖=7)單層。電荷阻隔層122、162係由l〇nm的Al2〇3(能隙為8 8eV， K=l0)、HfSiON(^W$g6.9eV，K=17)、Pr2O3UW4 3.9eV， K=3〇)、Ti02(能隙為3.15eV，K=60)所構成，其EOT非常 37 1314361 低，僅有0.67nm。（於具有分離背面閘極的實施例中）正面閑極114、154，以及背面閘極166通常係由多晶矽、鶴、銥、或是鋁所組成，且可能包含一初始鈍化層，如一 HfN、 . TaN、TiN、或是 Ir〇2 薄層。於另一實施例中，該穿隧絕緣體層118、丨58還包含下面的三層材料。第一層為〇.5nm的Si〇2(K=4)，能隙約為 9eV ’其係形成於能隙為1.1 ev的通道區1 的旁邊。第鲁二層為lnm的SiN(能帶偏移量為i.03eV，κ=7)或是富氧的氣氧化石夕，SiON，（折射率約r =1.55,能隙為73ev，κ=5) 或疋Al2〇3(能隙為8.8eV’ K=l〇)，其係形成於該第一層Si〇2 的旁邊。第三層為l_5nm的Hf02(能隙為4.5eV，K=24)，其係开》成於该第二層的旁邊。前述三層的有效氧化物厚度 (EOT)非常低，僅有132nm。該富氧的氮氧化矽（Si〇N，折射率約γ =1.55)的氧原子濃度>=46%，而其石夕源子濃度 <=33%。對應之富氮的氮氧化矽（SiON，折射率約r =1 8) φ 的氧原子濃度<=25%，而其氮原子濃度則約為40%。陷捕層120、160係由於一 6nm的Hf02層之中埋植3.5 至4.〇nm的鈷奈米點所構成，最終的Ε〇τ為〇 3nm。電荷阻隔層122、162係由l〇nm的Ti〇2(K=6〇)所構成，其Ε〇τ 為〇.67nm。而正面閘極電極114、154及/或背面閘極電極 1 66則係由作為鈍化層之i 〇nm的TiN與摻雜的多晶矽所組成。必須注意的係，如上面的詳細說明，於本發明實施例的穿隧層中可運用多種絕緣體，其包含，但不限於選自下 38 1314361 面的絕緣體.氧化物、混合氧化物、氮化物、以及石夕酸鹽系列。如先前所提’兩種常用的EEPROM與快閃記憶體陣列架構係「ΝΑΝΕ)」架構與「N〇R」架構，如此稱呼是因為每一種基本的記憶胞組態均類似於對應的邏輯閘極設計。於NOR型陣列架構中，該記憶體陣列中的該等浮動閘極圮憶胞係被排列在一矩陣之中，和RAM或R〇M雷同。該陣列矩陣中每一個浮動閘極記憶胞的該等閘極會透過各列被耦接至複數條字選擇線（字線），而它們的汲極則會被耦接至複數條行位元線。每一個浮動閘極記憶胞的源極通常會被麵接至-共用源極線β胃N〇R架構浮動問極記憶體陣列係由-列解碼器來存取，其會藉由選擇被㈣至它們之閘極的字線來啟動一列浮動開極記憶胞。接著，該列被 f定的記，隐胞便會依據它們已程式化的狀態而讓*同的電流從該被耦接的源極線流至該等被耦接的行位元線而將它們所健存的資料值放置在該等行位元線之上。t有一行頁的位元線被選擇與感測，並且會從該行頁中該等被感測到的資料字中選出個別的資料字並且從該記憶體之中送出。 EEPROM或快0 NAND p車列架構同樣會將其浮動閉極記憶胞陣列排列在—矩陣之中]吏得該陣列中的每一個洋㈣極記憶胞的該等閑極均會藉由各列被輕接至複數條字線。不過，每—個記憶胞並不會直接㈣接至一源極 ^與-彳了位H 代之的係，該陣列中的該等記憶胞曰共同被排列在複數條記憶料之令，通常係8個、Μ個、 39 !314361 32個、甚至更多纪情的 — ^ 會以源極、車姐条記憶胞串中的該等記憶胞之間被电的方式，於一共用源極線與一行位元線

聯耦接在一起。如此便可讓一 N =的記憶胞密度，高於一相當的一::= 高广則係㈣速率通常會比較慢且程式化複雜度會比較 NAND架構浮動問極記憶體陣列係由—列解碼器來列浮動L會藉由選擇被輕接至它們之開極的字線來啟動一中未^極記憶胞。除此以外，被輕接至每一條記憶胞串被、擇的記憶胞的閘極亦會被驅動。不過 =串中該等未被選擇的記憶胞通常係由—較高的丄驅動，以便將它們當作傳導電晶體來操作，並且讓它 :以不受它們所儲存之資料值限制的方式來傳導電流。接者，電流便會經由該串聯麵接的記憶胞串中的每一個浮動閘極記憶胞從該源極線流到該行位元線 :己憶胞串中被選擇要進行讀取的該等記憶胞。會： /幻4A憶胞中目前的已編碼儲存的資料值放置在該等 I位元線之上。會有一行頁的位元線被選擇與感測，旅且會從該行頁中該等被感測到的資料字中選出個別的資料字並且從該記憶體元件之中送出。圖2A為本發明實施例的一 EEpR〇M或快閃記憶體元件的簡化NAND型架構浮動節點或陷捕層記憶體陣列2〇〇的概略示意圖，其運用的係複數個本發明實施例的正面陷捕雙閘極記憶胞202。必須注意的係，圖2A的nand型 1314361 架構記憶體陣列200僅供作解釋之用，而不應視為具有限制意義’而且亦可使用一運用複數個本發明實施例的背面陷捕雙閘極記憶胞的NAND型架構記憶體陣列，且熟習本技術的人士借助於本文的揭示内容便可明白。於圖2A中，有一系列NAND型記憶體串220被排列

在一陣列200之中，且被耦接至複數條位元線2 12與複數條源極線214。如圖2B卡的詳細圖示，於每一條NAND 型記憶體串220中’均有一系列本發明實施例的正面陷捕雙閘極s己憶胞202以源極連接沒極的方式被相接在一起，用以形成該NAND串220(通常具有8個、16個、32個、甚至更多個記憶胞）。如上所述，每一個雙閘極記憶胞FET 202均會於該通道區的上方形成一頂端或正面閘極-絕緣體堆璧並且於該通道區的下方形成一底部或背面閘極-絕緣體堆疊。該正面閉極-絕緣體堆疊係由下面所製成：一位於該薄本體通道區頂端之上的複合不對稱能隙穿隨絕緣體層； -形成於該穿I絕緣體層之上的浮動節點/陷捕層；形成於該陷捕層之上的電荷阻隔絕緣體層；以及一形成於該電荷阻隔層f方的控制閘極。該背面閘極'絕緣體堆4則係由一，成；^ 土板頂端之上的溥本體通道區下方的絕緣體層所製成’其佔據該背面閘極的位置並且具有其功能。為進一 V致動此運作楔式，於本發明的_實施例+，記憶體的每 :條N娜型架構記憶料㈣形成於一隔離溝槽之 ’用以每-條隔離溝槽的基板能夠㈣以進行程式化與抹除。必須注意的係，於本發明的另一實 41 1314361 施例中’ 一個別的背面閘極可形成於該電荷阻隔絕緣體的下方且被耦接至一背面閘極控制線。該等字線2〇6會耦接跨越該等NAND串220，用以耦接相鄰記憶胞202的控制閘極’以便致動每一條記憶體串220中要被選擇的單一記憶胞202。於每一條Nand型記憶體串220之中’會有複數個N+掺雜區形成於每一個閘極-絕緣體堆疊之間，用以形成該等相鄰記憶胞202的源極區與汲極區，此外，它們還可當作連接器，用於將該NAND串220中的該等記憶胞耦接在一起。於本發明的一實施例中則省略該等N+摻雜區並且於該NAND型記憶體串220的下方形成單一通道區，用於麵接該等個別的記憶胞202。每一條NAND型記憶體串220均會被耦接至複數個選擇閘204,該等選擇閘2〇4 係形成於每一條NAND型浮動節點串220的任一端處，並且將每一條NAND型浮動節點串220的相反端選擇性地耦接至一位元線212與一源極線214。該等選擇閘204會各自被麵接至複數條閘選擇線、選擇閘汲極{S<3(D)}21()、以及選擇閘源極{SG(S)}208，用以透過該等選擇閘204來控制邊等NAND串220分別被耦接至該等位元線2丨2與源極線2 1 4。於圖2A與2B中，圖中所示的背面閘極/基板連接線222係被耦接至每一條NAND串22〇的該等背面閘極，用以讓每一條NAND串220中的該等記憶胞202被存取、矛王式化、以及抹除。必須注意的係，如上所述，除了運用該基板連接線222以外，取而代之的係，亦可形成個別的背面閘極控制線，並且用來將程式化電壓與抹除電壓施加 42 1314361 至一已成形的背面閘極之上。圖2C詳細地圖解本發明一實施例的一背面閘極陷捕 NAND型記憶體串220。於圖2C中，有一系列本發明實施例的背面陷捕雙閘極記憶胞202以源極連接汲極的方式被耦接在一起’用以形成該NAND串220。每一個雙閘極記憶胞FET 202均會於該通道區的上方形成一頂端或正面閘極-絕緣體堆疊並且於該通道區的下方形成一底部或背面間極-絕緣體堆疊。如上所述，該背面閘極-絕緣體堆疊係由 .下面所製成.一位於s亥通道區下方具有一或多層的不對稱能隙穿隧絕緣體層；一形成於該穿隧絕緣體下方的浮動節點/陷捕層，形成於該基板頂端之上而在該陷捕層下方的電荷阻隔絕緣體層，其佔據該背面閘極的位置並且具有其功能。於其中一實施例中，記憶體的每一條NAND型架構記憶體串220均係形成於一隔離溝槽之中，用以讓每一條隔離溝槽的基板個別地受到偏壓，以進行程式化與抹除。必 .須注意的係，於本發明的另一實施例中，—個別的背面間極可形成於該電荷阻隔絕緣體的下方且被搞接至一背面閑極控制線。該正面閘極-絕緣體堆疊係由一形成於該通道區頂端之上的絕緣體層以及一形成於該絕緣體上方的存取閉極2 0 6 (通常和字線2 0 6 —體成形’亦稱為控制閘極線）所製成。於圖2C中，圖中所示的基板連接線222係被麵接至每一條NAND串220的該等背面閘極，用以讓每一條 NAND串220中的該等記憶胞被程式化以及抹除。必須注思的係’如上所述’除了運用該基板連接線2 2 2以外，取 43 1314361 而代之的係，亦可形成個將存取電慶…… 奇面閉極控制線，並且用來的背面閘極之上。抹除電壓施加至一已成形於本發明的一實施例中，被㈣至該選定N娜型纪^寫特定記憶胞，該條在一侗雷厥南。己隐胞串的位元線通常會被固定在低電屢處，且該源極會祐揸盐$括，式化之被選定的NAND型吃=也電位。該要被程選擇閘而被選握。… 透過啟動它的複數個 (一背面p M 〃何陷捕開極堆疊的基板/控制閘極二面陷捕雙間極非依電性記_NAND串中的正面開極或疋一正面陷捕雙閘極非依電性記憶胞NAND串中的背會被提昇至適當的電位，以便將其閉極氧化物介面處的薄本體通道區反向，從而形成—導電通道。要被寫入之5己憶胞的電荷陷捕開極堆疊的控制間極會被提昇至程式化電壓’而所有其它電荷陷捕閘極堆疊控制問極則會被固疋在接地或-適當的電壓位準處’以防止發生干擾。電子會從該薄本體通道區被注入該電荷陷捕層之中，從而會提高該選定記憶胞的臨界電壓。必須注意的係，於具有由該基板所形成的複數個背面控制閘極或是具有一用於麵接跨越該NAND型記憶胞串中所有記憶胞的背面控制閘極的背面陷捕雙間極非依電性記憶胞之中，該選定記憶胞中的非電荷陷捕（正面）控制閘極可被提昇至程式化電壓並且用以跨越該（背面）電荷陷捕閘極堆疊來施加一有差異的程式化電壓。讀取一選定雙閘極非依電性記憶胞可單獨提昇被施加 44 1314361 A非也何陷捕閘極（一背面陷 —中的正面閘極或是—正面陷性記憶胞憶胞NAND *由“ g雙閉極非依電性記提昇，”"皮面閘極)上的相對電壓電位或是一起 :昇㈣何陷捕間極堆疊之控制閉極：' 起條記情艘虫山, i €位。母一及/咬：電、的記憶胞的該等電荷陷捕閘極堆疊過會m極γγ控制閉極通常也會被樞動，不電晶體來操作，二讓麼處’以便將它們當作傳導制的方式來傳導^ 不受它們所儲存之資料值限憔胞串中的> 一、1L。接者’電流便會經由該串聯耦接記該m母雙間極非依電性記憶胞從該源極線流到兀卷’僅受限於每-條記憶胞串中被選擇要進行讀取的該等記憶胞。 τ " 為進行抹除’該記憶體串中的電荷陷捕閘極堆疊 ^ ^捕雙間極非依電性記憶⑯NAND _中的背面閘極或是 :正面陷捕雙閘極非依電性記憶胞NAND串中的正面間極）、的所有控制閘極均會被連接至接地或一低電壓，而該通、本體則會被提昇至該抹除電壓’以便讓電洞穿随至該陷捕層並且抹除該N A N D型記憶胞串中的記憶胞。必須注意的係，亦可採用用於讀取、寫入、以及抹除本發明NAND型記憶胞串實施例中的正面與背面陷捕雙閘極非依電性記憶胞’且熟習本技術的人士借助於本文的揭示内容便可明白。圖3 A與3B詳細圖解的係先前技術之一 NAND型浮動閑極記憶體陣列的簡化俯視圖與側視圖。圖3A詳細圖 45 1314361 解的係一 NAND型架構記憶體陣列300的俯視圖，其具有一系列的NAND型記憶體串320。圖3B所示的係該NAND 型陣列300的側視圖，圖中詳細圖解一 NAND型記憶體串 3 20。於圖3A與3B中，有一系列的浮動閘極記憶胞302 一起被耦接在一串聯NAND串3 20之中（通常具有8個、16 個、32個、甚至更多個記憶胞）^每一個記憶胞3〇2均具有：一位於基板322之上由一穿隧絕緣體所製成的閘極-絕緣體堆疊；一形成於該穿隧絕緣體之上的浮動閘極；一形 ® 成於該浮動閘極之上的一體絕緣體；以及一形成於該一體絕緣體上方的控制閘極306(通常係形成一控制閘極線，亦稱為一字線）。有複數個N+摻雜區形成於每一個閘極-絕緣體堆疊之間’用以形成該等相鄰浮動閘極記憶胞的源極/汲極區’此外，它們還可當作連接器，用於將該NAnd串320 中的該等記憶胞耦接在一起。於該NAND串320的任一端處會形成複數個選擇閘304，該等選擇閘304會被耦接至閘選擇線308、3 10，並且會將該NAND串320的相反端選鲁擇性地耦接至位元線312與源極線314。圖4A與4B詳細圖解的係本發明的一實施例之一 NAND型陣列的簡化俯視圖與側視圖。圖4A詳細圖解的係一 NAND型架構記憶體陣列400的俯視圖，其具有本發明實施例的一系列NAND型記憶體串420。圖4B詳細圖解的係該NAND型陣列400的側剖面圖，圖中詳細圖解一 NAND型記憶體串420。於圖4A與4B中，有一系列的正面fe捕雙閘極非依電性記憶胞402 —起被搞接在—串聯 46 1314361 NAND串420之中（通常具有8個、16個、32個、甚至更多個記憶胞）。如上所述，每一個雙閘極記憶胞FET 4〇2均會於該通道區430的上方形成一頂端或正面閘極_絕緣體堆疊438並且於該通道區430的下方形成一底部或背面閘極_ 絕緣體堆疊。該正面閘極-絕緣體堆疊438係由下面所製成：一位於該薄本體通道區430頂端之上的複合不對稱能隙穿隧絕緣體層；一形成於該穿隧絕緣體層之上的浮動節點/陷捕層；形成於該陷捕層之上的電荷阻隔絕緣體層；以及一形成於該電荷阻隔層上方的控制閘極。該背面閘極-絕緣體堆疊則係由一形成於該基板422頂端之上的薄本體通道區430 T方的絕緣體層432戶斤製成，其佔據該背面閉極 436的位置並且具有其功能。於本發明的一實施例中，記憶體的每一條NAND型架構記憶體串42〇均係形成於一隔離溝槽之中，用以讓每一條隔離溝槽的基板422能夠個別地受到偏壓，以進行程式化與抹除。一字線控制閘極4〇6 會形成於該正面閘極-絕緣體堆疊438的上方。該薄本體通道區430會運作用以將該等NAND記憶體串42〇中相鄰的 s己憶胞402耦接在一起。於其中一實施例中，會有複數個可選配的N+摻雜區434形成於每-個記憶胞402之間的該薄本體通道區430 <中’用以於相鄰記憶胞之間形成一低阻值的串聯導通路徑。於該NAND串420的任一端處會形成複數個選擇閘404,該等選擇閘404會被耦接至閘選擇線408、410，並且會將該NAND串420的相反端選擇性地耦接至位元線412與源極線414。必須注意的係，該薄本 47 -^314361 體通道區430會接觸該算进 440，q t % '擇閘404的源極區與汲極區从方便於该溥本體通道區還必須兮立沾总.., 十形成一載子通道。、注息的係，於本發明的 — ffU&^ ^ ^ 另實施例中，可於該背面「甲]位 '，‘巴緣體432的下方形成個背面M 的者面閘極436，且該等牙面閘極436會被耦接至—皆注音认〆 #面閘極控制線。進一步必須

王〜、的係，圖4A與4B的\t a X 、、 AND型架構記憶體陣列400 1里供解釋之用，而且亦可接捕雔„4 用運用本發明實施例之背面陷

補又閘極記憶胞的NAND型牟 , 主木樽δ己憶體陣列400，且熟習術的人士借助於本文的揭示内容便可明白。還必須注 f I發月所揭不的方法可於記憶體陣列中形成子特 ^田郎’從而可有縮小特徵的字線4〇6、記憶胞4〇2並且。1圖4Α與4Β之NAND型記憶體陣列4〇〇中的Ν+擴散品此等用於形成對稱次特徵元件的方法詳述在於1988 年10月11日獲頒的美國專利案第4,776,922號之中，其標題為「可變寬度的側壁結構之形成」。還必須注意的係，亦可於NAND型架構記憶胞串42〇之間使用複數個隔離區（通常係由一氧化物絕緣體所構成）來將每一條s己憶胞串420與其旁邊記憶胞串進行隔離。該些隔離區可延伸至基板422之中，以便形成複數個p井其中每一個P井均含有單一 NAND型架構記憶胞串420 其可以與該陣列400中其它串或列隔離的方式被偏壓。還必須注意的係’該等控制閘極/字位址線4〇6與選擇線4〇8、 4 1 0可與該些隔離區交又，使得每一條控制閘極/字位址線 406與選擇線4〇8、410會分別控制.數列NAND型架構記憶 48 1314361 胞串42G上之記憶豸4G2與選擇閘404的運作。捕NAND型#>發明另—實施例之正面陷 1面側視捕NAND型陣列的簡化俯視圖與口丨J曲側視圖。圖5 A a 4同a

羊細圖解的係一 NAND 陣列500的俯視圖，1且古士双尘木構D己隐體

，、/、有本發明實施例的一系列NAND

型記憶體串520。圖5R经,& ND Η 5B砰細圖解的係該Nand型陣的剖面側視圖，圖中詳έ圓 _ Τ柏圖解—NAND型記憶體串52()，其具有—系㈣接在-起的f面陷捕雙間極非依電性記憶胞、502。圖％詳細圖解的係該ΝΑΝ〇型陣列則的剖面側視圖，其具有複數條正面陷捕雙閘極非依電性記憶胞如的NAND型記憶體串52〇。於圖5B巾’有一系列的背面陷捕雙閘極非依電性記憶胞502 —起被耦接在一串聯NAND串52〇之中（通常具有8個、16個、32個、甚至更多個記憶胞）。如上所述，每一個雙閘極記憶胞FET 502均會於該通道區53〇的上方形成一頂端或正面閘極-絕緣體堆疊並且於該通道區53〇的下方形成一底部或背面閘極-絕緣體堆疊538。該背面閘極 -絕緣體堆疊538係由下面所製成：一形成於該薄本體通道區5 3 0下方的複合不對稱能隙穿隧絕緣體層；一形成於該穿隨絕緣體下方的浮動節點/陷捕層；一形成於該基板522 之上而在該陷捕層下方的電荷阻隔絕緣體層，用以當作該背面閘極536來運作。該正面閘極-絕緣體堆疊則係由一形成於該薄本體通道區530上方的絕緣體層532所製成。一字線控制閘極506會形成於該正面閘極-絕緣體堆疊的上 49 1314361 -方。於圖5A至5C中，該等字線5〇6係被形成一交錯的「τ」圖案，其中每隔一條字線506便會形成一與相鄰字線5〇6 重疊的「Τ」形狀，以便讓陣列間隔縮小並且降低該等「丁」形字線506的總阻值。該薄本體通道區53〇會運作用以將 • 該等NAND記憶體串520中相鄰的記憶胞502耦接在—起。 - 於該NAND串520的任一端處的複數溝槽之中會形成複數個垂直選擇閘504，該等選擇閘5〇4會被耦接至閘選擇線 508、510，並且會將該NAND串52〇的相反端選擇性地耦籲接至位元線5 1 2與源極線5 14。該等垂直選擇閘504具有一閘極-絕緣體堆疊，其係由一形成於該溝槽之一侧壁上的絕緣體所製成，於該絕緣體上方則會形成一控制閘極。必須注意的係，每一個垂直選擇閘5〇4的通道長度係取決於該等溝槽的深度，而非取決於該最小特徵尺寸，從而該等垂直選擇閘504能夠被設計來避免發生短通道長度問題。該等選擇閘504的閘極_絕緣體堆疊係藉由對該等溝槽上方的該等閘極-絕緣體堆疊的材料中之每一種材料進行連續分 •層以及各向異性蝕刻而構成的。必須注意的係，該薄本體通道區530會接觸該等選擇閘5〇4的源極區與汲極區54〇，以方便於該薄本體通道區53〇中形成一載子通道。該些源極區與汲極區540係形成於該等選擇閘溝槽的底部且會接觸該背面閘極-絕緣體堆疊538與該通道本體53〇。該等源極線514與位元線512接點會耦接至該等選擇閘溝槽底部中的忒4選擇閘5 04源極/汲極區540，以便進一步縮減陣列的大小。必須注意的係，於本發明的另一實施例中，可 50 .1314361 於該背面閘極'絕緣體堆疊538的下方形成個別的背面閑極 536’並且讓該等背面閘極別轉接至一背面閘極控制線。 ;圖5C巾冑系、列的正面陷捕雙閘極非依電性記憶胞502 -起被耗接在一串聯Nand _ 52〇之中（通常具

=個16個、32個、甚至更多個記憶胞）。如上所述，每一個雙閘極記憶胞FET 5〇2均會於該通道區53。的上方形成一頂端或正面閘極·絕緣體堆疊538並且於該通道區 530的下方形成一底部或背面閑極'絕緣體堆疊。該正面閘極-絕緣體堆疊538係由下面所製成：一形成於該薄本體通 C區530頂端之上的複合不對稱能隙穿隧絕緣體層丨一形成於該穿I絕緣體層之上的浮動節點/陷捕層；形成於該陷捕層上方的電荷阻隔絕緣體層；以及一形成於該電荷阻隔 -上方的控制閘極。該背面閘極-絕緣體堆疊則係由一形成 ;乂基板522頂端之上的該薄本體通道區53〇下方的絕緣體層532所製成’其會佔據該背面閘極536的位置並且具有其功能。於本發明的其中一實施例+，記憶體的每一條 NAND型架構記憶體_ 52〇均係形成於一隔離溝槽之令，用以讓母一條隔離溝槽的基板522個別地受到偏壓，以進行私式化與抹除。—交錯「τ」的字線控制閘極會形成於°玄正面閘極-絕緣體堆疊538的上方。該薄本體通道區 53〇 θ運作用以將該等NAND記憶體串520中相鄰的記憶胞502耦接在一起。於該NAND串520的任一端處的複數肩^曰之中會形成複數個垂直選擇閘504，該等選擇閘504 會被搞接至關4登4SL Αά π 王間選擇線508、510，並且會將該NAND串520 51 1314361 選擇性地耗接至位元線512與源極線5i4 ==薄本體通道區53。會接觸該等選擇源極Q與汲極區54〇，方便 ^ 更於該潯本體通道區530中形成载子通道。還必須注意的係，於本中’可於該背面問極·絕緣體532的下方來二另-實知例極-並且讓該等背面閘極536 =成別的背面開線。耦接至一背面閘極控制

,加從圖4Α^4Β以及5A^5C中可以看出，於一 NAND 型朵構§己憶體串420、520中，每一個平 4〇2、502所佔據的面積為2F平方。其中，％為製程技術中的最小可解析微影尺寸。 ^ " 4 峰寻兩個垂直成形的選擇電晶體與位元線或源極線接點所佔據的面積為單一平面選擇電晶體所佔據的面積(從上面看去時該面積為4F平方，每-個電晶體的面積為2F平方)。因為每一個記憶胞電晶體能夠儲存高達兩位元的資料，戶斤以，該資料儲存密度:更接近每2F平方單位面積有_位元。因此，舉例來說，倘若F = G.l微求的話，那麼，儲存密度便高達每平方公分為5 · 0個十億位元。圖6所示的係一系統628的簡化示意圖，其含有本發明之:非依電性NAND型架構正面或背面陷捕記憶體元件 6〇〇，該記憶體元件600被耦接至一主元件6〇2，其中該主 το件602 it常係—處理元件或記憶體控制器。該非依電性記憶體元# 600具有一介面63〇,該介面含有一位址介面 6〇4、控制介面6〇6、以及資料介面6〇8。前述每一種介面 52 .1314361

均被耗接至該處理元件602，以借格从使進仃記憶體讀取存取與寫入存取。必須注意的係’本發明 « 的實施例仍可使用其它的記憶體介面630，如組合式位址/資正/貝科匯流排，且熟習本技術的人士借助於本文的揭示内容# /,門谷便可明白。於本發明的 —實施例中，該介面030係一同步& a = J ^。已隐體介面，如SDRAM

或DDR-SDRAM介面。於該非依電性記憶體元件的内部， -内部記憶體控制器-610會指導内部運作；管理該非依電性記憶體陣列612以及更新RAM控制暫存器與非依電性抹除區塊管理暫存g 614。於該非依電性記憶體元件_ 的運作期間，t玄内部記憶體控制器61〇會運用到該等讀控制暫存n與祕614。料依電性記憶體㈣612含有一系列的記憶庫（bank)或區段016。每一個記憶庫616均於邏輯上被配置成一連串的抹除區塊（圖中未顯示）。於該非依電性記憶體兀件_的位址介面6〇4上會收到複數個記憶體存取位址，且該等記憶體存取位址會被分成複數個列位址部份與行位址部份。於本發明的其中一實施例中，該主元件602係將該非依電性記憶體元件6〇〇當作一全域或理想的s己憶體，進而取代該系統628中的RAM與R〇M兩者。於一讀取存取中，列解碼電路620會鎖存與解碼該列位址，該列解碼電路620會選擇與啟動一選定記憶庫上的一列/頁（圖中未顯示）記憶胞。被編碼於該選定記憶胞列之輸出中的該等位元值會被耦接至一局部位元線（圖中未顯示）與一全域位元線（圖中未顯示），且由被和該記憶庫相關聯 53 1314361 624會鎖存與解碼

的感測放大器622偵測到。行解竭電路該該存取的行位釗至該等個別讀取感 (圖中未顯示）中選擇所希的行資料， I/O緩衝器626，以便經由該資料介f 600進行傳輸。會選擇該列頁，而於一寫入存取中，列解碼電路620 行解碼電路624則會選擇寫入感測放大器622。要被寫入的資料值會透過該内部資料匯流排從該1/〇緩衝器被耦接至被該行解碼電路624所選到的寫入感測放大器622 並且被寫入該記憶體陣列612中該等選定的非依電性記憶胞（圖中未顯示）。接著，列解碼電路62〇、行解碼電路624、以及該等感測放大器622便會重新選擇該等被寫入的記憶胞’讓它們能夠被讀取用以確認已經將正確的數值程式化至該等選定的記憶胞之中。必須注意的係，亦可使用根據本發明實施例的其它記憶胞、記憶體串、陣列、以及記憶體元件，且熟習本技術的人士借助於本文的揭示内容便應該會明白。本文已經說明使用具能帶工程化閘極堆疊之雙閘極（或貪面閘極）非依電性記憶胞的非依電性記憶體元件與陣列，該等能帶工程化閘極堆疊係於NAND型記憶體陣列架構_ 被放置在正面或背面電荷陷捕閘極堆疊配置中的通道區的 54 1314361 1、方纟發明實施例之浮動節點記憶胞中該等具有不對無或直接穿隨屏障的能隙工程化閉極堆疊可利用電子 ^電^同進行低電壓穿隨程式化與有效的抹除，同時又可維门：電何阻隔屏障與極深的载子陷捕部位，而達到良降^ Γ Γ 3存▲力。該直接穿1^程式化與有效抹除功能可入疲：Γ量載子對㈣極堆疊與晶格的破壞，從而降低寫 …I、漏電等問題並且提高元件使用壽命，同時又可讓 5己t思胞能夠且右决；佳彡挑p 一杂A '、進祕衫與特徵尺寸縮小的優點。於其中一貫施例中’該記憶胞架構可運用縮小特徵的字線與整合 y直k擇間來產生改良的高密度記憶體元件或陣列。本兔明中的記憶胞實施例還允許於單一記憶胞中有多位準的 1儲存處，並且利用來自正面或背面控入來進行抹除。雖然本文已經圖解且說明特定的實施例，不過，熟習用來置士將會明白，可達成相同目的的任何裝置均可私明中所示的特定實施例。本申請案希望涵蓋本 t明的任何改變或變更。所以，顯而易知的係，本發明僅由申請專利範圍及其等效範圍來限制。【圖式簡單說明】 —圖以至1G詳細地圖解根據本發明實施例的記憶胞與月(3可圖。圖2A s 2C詳細地圖解根據本發明實施例的—N娜尘架構記憶體陣列與記憶胞串。圖3A與3B詳細地圖解先前技術的一 NAND型架構 55 •1314361 浮動閘極記憶體陣列。圖4A與4B詳細地圖解根據本發明實施例的型架構記憶體陣列與記憶胞串。圖5A至5C詳細地圖解根據本發明另一 NAND型架構記憶體陣列與記憶胞串。圖6詳細地圖解一具有根據本發明實 70件的系統。

NAND 施例的記憶據【主要元件符號說明】 1〇〇記憶胞 1〇2 基板 1〇4 第一源極/汲極區 1〇6 第一'源極/〉及極區 108 本體通道區 110 閘極堆疊 112 閘極堆疊 114 控制閘極或存取閉極 116 閘極絕緣體層 118 穿隧絕緣體層 120 閘極-絕緣體堆疊 122 控制閘極或存取閘極 124 電荷阻隔層 126 陷捕層/浮動閘極 13〇記憶胞 14〇記憶胞 56 1314361

142 基板 144 第一源極/汲極區 146 第二源極/沒極區 148 浮動本體通道區 150 閘極堆疊 152 閘極-絕緣體堆疊 154 存取閘極 156 絕緣體層 158 穿隧絕緣體層 160 陷捕層/浮動閘極 162 電荷阻隔層 164 空隙 166 閘極 168 閘極-絕緣體堆疊 170(FIG. 1C) 箱體 170(FIG. ID) 能隙圖 172 元件 180 能隙圖 200 記憶體陣列 202 記憶胞 204 選擇閘 206 子線 208 選擇閘源極 210 選擇閘汲極 57 1314361

212 位元線 214 源極線 220 記憶體串 222 連接線 300 記憶體陣列 302 記憶胞 304 選擇閘 306 控制閘極 308 閘選擇線 310 閘選擇線 312 位元線 314 源極線 320 記憶體串 322 基板 400 記憶體陣列 402 記憶胞 404 選擇閘 406 字線控制閘極 408 閘選擇線 410 閘選擇線 412 位元線 414 源極線 420 記憶體串 422 基板 58 1314361 430 通道區 432 絕緣體層 434 N+摻雜區 436 閘極

59

Claims

1314361 十、申請專利範園：，其係包括： ’其係形成於一基板之性記憶胞係被耦接在一 1.-種nANDs架構記憶胞串稷數個雙閘極非依電性記憶胞上’其中該等複數個雙閘極非依電串聯記憶胞串之中；以及其中該等複數個雙閘的一電荷陷捕閘極堆疊係極非依電性記憶胞中之一或多個包括

一不對稱的能隙穿随絕緣體層，其含有形成於一通道區旁邊的-或多個子層，其中該等一或多個子層包括具有遞增導通能帶偏移量的複數層，捕層，其係形成於該穿隧絕緣體層的旁邊，一電荷阻隔層，其係形成於該陷捕層的旁邊，以 -控制閘極’其係形成於該電荷阻隔層的旁邊。 2.如申請專利範圍第i項之NAND型架構記憶胞串，其^母-條NAND型架構記憶體串中的該等雙閑極非依電性5己憶胞進—步包括—背面閘極絕緣體堆疊，其係形成於 :基：之上與該通道區的下方，以及一正面間極_絕緣體堆 $ 八係形成於該通道區的上方。 3·如令請專利範圍第2項之NAND型架構記恃胞串，其中該雙間極非依電性記憶胞係背面陷捕雙閘極非依電性圮憶胞’且該背面閘極'絕緣體堆疊係該電荷陷捕間極堆疊而该正面閘極則係一非電荷陷捕存取閘極堆曼。 4·如申請專利範圍第2項之NAND型架構記憶胞串， 1314361 其中該雙閘極非依電性記憶胞係正面陷捕雙開極非依電性記憶胞，且該正面間極'絕緣體堆疊係該電荷陷捕間極堆疊而該背面閘極則係一非電荷陷捕存取閘極堆疊。 5.如申請專刊範圍第！項之NAND型架構記憶胞串，其中該穿隨絕緣體層中的該等—或多個子層包括_富氧的 SiON層（折射率約為U)，而該陷捕層包括—富氮的咖層（折射率約為1.8)。

6·如申請專利範圍第i項之ΝΑ·型架構記憶料，其中該穿隧絕緣體層中的該等一或多個子層包括具有遞增導通能帶偏移量的二或多層介電材料，其中該等二或多層介電材料中的每一層均係選自下面其中之一者：氧化物、混合氧化物、氮化物、以及矽酸鹽。

7.如申請專利範圍帛6項之NAND型架構記憶胞串，其中該穿隧絕緣體層中的該等二或多個子層係選自下面其中之者 A12〇3、Pr2〇3、Ti02、Si02、Hf〇2、Zr02、SiN、 AIN HfN田氧的Si〇N(折射率約為15)、富氮的以⑽（折射率』為1.8)、Hf與A1的混合氧化物、以及與Ti的混合氧化物。 8. 如申請專利範圍第6項之NAND型架構記憶胞串，其中該穿隧絕緣體層中的該等二或多個子層包括兩層子層’其中第一子層與第二子層係下面其中之一者：Si〇2與 Pr203、Si02 與 Ti〇2、以及 si〇2 與 Hf〇2。 9. 如申請專利範圍第6項之NAND型架構記憶胞串，其中該穿随絕緣體層中的該等二或多個子層包括三層子 61 1314361 層，其中第一子層、第二子層、以及第三子層係下面其中之一者：Si〇2、SiN、與 Hf〇2; Si〇2、Hf〇2、與 Pr2〇3; Hf02、與Ti02 ; Si02、富氧的si〇N(折射率約為i 5)、與 Hf〇2，以及 Si〇2、Al2〇3、與 jjfQ2。 10.如申請專利範圍第6項之NAND型架構記憶胞串，其中該穿隧絕緣體層中的該等二或多個子層中的每—者均被排列在該通道本體區的旁邊，從該通道本體開始會具有遞增的介電常數值（κρ ’、 η.如申請專利範圍第i項之NAND型架構記憶胞串，其中該陷捕層進一步包括下面其中升丫炙有.虽虱的氮氡化石夕⑶⑽）、富氮的氮氧化石夕⑻⑽）、氮化紹（細）、氮化石夕 (SiN)、富石夕氮化物（SRN)、二氧化給（Hf〇2)、以及二氧化鈦（Ti02)。 .如申請專利範圍第丨項之NAND_構記憶胞串，，、中該陷捕層進一步包括複數個電荷陷捕深電位井。 η•如中請專利範圍第i項之NAND型架構記憶胞串， ;:該陷捕層進一步包括複數個金屬奈米晶體或奈米點、體、石夕、氮化物、複數個誘發的介面狀個電荷陷捕雜質。 1 4 ·如申δ月專利範圍第1 ^ JS XT a _ Ν_型架構記憶胞八中s亥4深電位井進一步包括大、， 7匕枯下面其中之一者：矽質示米點或奈米晶體、鍺質奈米點离太，。_ 人不木日曰體、金質奈米點戈奈米晶體、鎢質奈米點或奈米晶晶體、鈷質奈米點或夺f曰體、“、‘』或奈米飞不、永日日體鉑質奈米點或奈米晶體、 62 1314361 以及把質奈米點或奈米晶體。如申請專利範圍第】項之NAND型架構記憶胞串，其中該電荷阻隔層包括一或多層高K介電子層。 %如申請專利範圍第15項之Να_㉟架構記憶胞串，其中該等-或多個子層中的每—者均係下面其中之一者：氧化物、混合氧化物、氮化物、以及矽酸鹽系列。 17·如申請專利範圍第16項之NAND型架構記憶胞串’其中該等-或多個子層中的每—者均係下面其中之一者：二氧化給（聰2)、三m⑷办）、氮氧化給石夕 (HfS1〇N)、三氧化二錯（Pr2〇3)、以及二氧化鈦⑺⑹。 1如，申請專利範圍第3或4項之NAND型架構記憶胞串，其中該NAND型架構記憶胞串係構成一 NANd型架構 s己憶體陣列的一部份，其係包括： ^複數條NAND型架構記憶胞串，每一條NANd型架構己隐紀串均具有複數個雙閘極非依電性記憶胞且每一個雙問極非依電性記憶⑽中的一電荷陷#閘極-絕、緣體堆疊係包括： & 一不對稱的能隙穿隧絕緣體層，其含有形成於〜薄本體通道區旁邊的一或多個子層’纟中該等—或多個子層包括具有遞增導通能帶偏移量的複數層，一陷捕層’其係形成於該穿隧絕緣體層的旁邊，一電荷阻隔層’其係形成於該陷捕層的旁邊，以及一控制閘極，其係形成於該電荷阻隔層的旁邊； 63 1314361 以及 :复數條字線’丨中每一條字線均係被耦接至一或多個雙閑極非依電性記憶胞的-或多個控制閑極…該等— 或多個雙間極非依電性記憶胞中每_者係來自該等複數條 N AND型架構記憶體串中的一不同串。 19·如申請專利範圍帛18 ,員之取迎型架構記憶胞 ’其中於該等複數個NAND型架構記憶體串中的相鄰串之間形成一隔離區。

2〇·如申請專利範圍帛18項之NAND型架構記憶胞串，其中該等複數條字線為交錯「T」形的字線。 21_如申請專利範圍第18項之NAND型架構記憶胞串，其中該等雙閘極非依電性記憶胞與字線係對稱的次特徵元件。 22·如申請專利範圍第18項之NAND型架構記憶胞串，其進一步包括：至少一位元線，其中該至少一位元線係被耦接至—第一溝槽之底部中所形成的一源極/汲極擴散區且被輕接至該等複數條NAND型架構記憶體串中的每一條NAND型架構記憶體串的一第一垂直選擇閘的一汲極，其中該第—垂直選擇閘係形成於該第一溝槽的一側壁之上；以及至少一源極線，其中該至少一源極線係被耦接至—第二溝槽之底部中所形成的一源極/汲極擴散區且被耦接至該等複數條NAND型架構記憶體串中的每一條NAND型架構記憶體_的一第二垂直選擇閘的一源極’其中該第二垂直 64 1314361 選擇閘係形成於該第二溝槽的一側壁之上。 23.如申請專利範圍第1 8項之NAND变架構記憶胞串，其中該NAND型架構記憶體陣列會構成一記憶體元件的一部份，該記憶體元件係包括：該NAND型架構記憶體陣列，其係形成於一基板之上；一控制電路；以及列解碼器，其中該等複數條字線會被耦接碼器 24. 如申睛專利範圍帛23項之nand型架構記憶胞亊’其中該記憶體元件係下面其中之一者：一 eepr〇m記憶體元件與一快閃記憶體元件。 25. 如申請專利範圍帛23項之να·型架構記憶胞串，其中該記憶體元件係槿忐一备括：成糸統的-部份，該系統包 -處理器，其係被耦接到至少一記憶體元件。 26_ 一種形成—NAND型架構螯非从 •的方法，其係包括： +構雙問極非依電性記憶胞串於一基板上形成複數個雙開極非依電形成該等雙閘極非依電性記憶胞係包括，*、、'、形成一薄本體通道區，形成一電荷陷捕閘極-絕緣體堆疊，以及形成非電％陷捕閘極-絕緣體堆疊，其中形成該電荷陷捕閘極-絕緣體堆疊係包括，於—薄本體通道區旁邊形成一由一Ϊ多個子層所 65 1314361 組成的穿隧絕緣體層，：i巾呤笪 ^ y '、4一或多個子層具有遞增導通能帶偏移量，於該穿隧絕緣體層旁邊形成一陷捕層，於該陷捕層旁邊形成一電荷阻隔層，以及於該電荷阻隔層旁邊形成-控制閘極；以及將該等複數個雙閘極非佑雷wA Α 井依奄性§己憶胞耦接在一 NAND 型架構記憶胞串之中。

2'如申請專利範圍第26項之方法，其中形成一電荷 ?捕間極'絕緣體堆叠與形成-非電荷陷捕閑極-絕緣體堆豐進一步包括於該薄本體通菔遇迢&的下方形成一背面閘極-絕緣體堆疊且於該薄本體通道F 肢通逼&的上方形成一正面閘極-絕緣體堆疊。 27項之方法，其中形成一電荷步包括形成該背面閘極-絕緣體 28.如申請專利範圍第陷捕閘極-絕緣體堆疊進一堆疊。 29.如申請專利範圍第27項之方法，其中形成一電荷 :捕間極_絕緣體堆疊進-步包括形成該正面間極-絕緣體堆疊。 30·如申請專利範圍第26項之方法，其中將該等複數 Ά極非依電性s己憶胞麵接在_ 型架構記憶胞牟 —進V包括於每一個雙閘極非依電性記憶胞之間形成或多個源極/沒極區。 1 _如中％專利範圍帛26項之方法，其中將該等複數】極非依電性記憶胞麵接在_ Nand型架構記憶胞串 66 1314361 之中進一步包括形成單一镇太辦、£、酱广 _ 早4本體通道區，貫穿該NAND型架構記憶胞串中的該等雙間極非依電性記憶胞。 32.如申請專利範圍第“項之方法，其進一步包括：於該基板之上形成一或多條溝槽，該等溝槽係界定複數個相關聯的中間隆起區； i 於δ亥等隆起區之上形成該等複數個雙閉極非依電性憶胞； ° 於-第-溝槽的侧壁之上形成一第一垂直選擇閘，里中中rrc係被輕接至該nand型架構記憶體；中的一第一雙閘極非依電性記憶胞；極區於該第一溝槽的底部處形成該垂直選擇間的一源極/汲於-第二溝槽的側壁之上形成—第二垂直選擇閉，直中該第二垂直選擇閘係被相接至該NAND型架構記憶體串、中的一最末雙閘極非依電性記憶胞_以及於該第二溝槽的底部處形成該第二選擇閘的一源極/沒極區。 33·如申請專利範圍第26項之方法，其進一步包括以父錯「T」的形式形成複數條字線。 34. 如争請專利範圍第％項之方法’其進一步包括將該等雙閘極非依電性記憶胞形成對稱的子特徵圖形元件。， 35. 如_請專利範圍第26項之方法，其中形成—由— 或多個子層所組成的穿隨絕緣體層進-步包括形成一由一富氧的Sl〇N(折射率约為W層所組成的穿隨絕緣體層， 67 1314361 而形成該陷捕層則包括—富氮的SiQN(折射率約為18) 層。 36.如申請專利範圍第26項之方法，其中形成一由一或多個子層所組成的穿随絕緣體層進一步包括利用該穿隨絕緣體層與電荷陷捕層來形成具有遞增導通能帶偏移量的 -或多層’其中該等_或多層材料子層中的每—者均係選自下面其中之-者：氧化物、混合氧化物、氮化物、以及石夕酸鹽。 » 37.如申請專利範圍帛26項之方法，其中形成一由〆或多個子層所組成的穿隧絕緣體層進一步包括形成具有遞增導通能帶偏移量的二或多層介電材料子層，其中該等二或多層介電材料子層中的每一者均係選自下面其中之〆者.氧化物、混合氧化物、氮化物、以及矽酸鹽。 38.如申請專利範圍第37項之方法，其中形成一由二或多個子層所組成的穿隧絕緣體層進一步包括形成兩層子層’其中第一子層與第二子層係下面其中之一者：Si〇2與 Pr2〇3、Si〇2 與 Ti02、以及 Si02 與 Hf02。 39·如申請專利範圍第37項之方法，其中形成一由二或多個子層所組成的穿隧絕緣體層進一步包括形成三層子層，其中第一子層、第二子層、以及第三子層係下面其中之一者：Si02、SiN 與 Hf02; Si02、Hf〇2 與 Pr2〇3;以及 Si〇2、 Hf02 與 Ti02。 40.如申請專利範圍第26項之方法，其中形成—陷捕層進一步包括形成下面其中之一者：一浮動閘極、—浮動 68 1314361 節點、以及一埋植陷捕層。 4 1 ·如申凊專利範圍第40項之方 tb ^ cb' ΠΛ. 4* 万法，其中形成一陷捕層進-步包括形成複數個電荷陷捕深電位井。仏如甲請專利範圍第4〇項之方法，其中形成—陷捕广：包括形成一由下面其中之—者所組成的陷捕層： §乳的^氧化石夕（Si〇N)、f氮的氮氧化石夕（SiON)、氮化铭 ()氮化矽（SlN)、富矽氮化物（SRN)、二氧化姶（Hf02)、以及二氧化鈦（Ti02)。 a 43.如申請專利範圍第％項之方法，其中形成一電荷阻隔層進-步包括形成一由一或多層冑K彳電子層所組成的電荷阻隔層。 44. 如申請專利範圍第43項之方法，其中形成一由一或夕層咼K介電子層所組成的電荷阻隔層進一步包括利用由下面其中之一者所組成的絕緣體來形成該等一或多個子層.氧化物、混合氧化物、氮化物、以及矽酸鹽系列。 45. 如申請專利範圍第44項之方法，其中形成一由一或多層尚K介電子層所組成的電荷阻隔層進一步包括形成由下面其中之一者所組成的該等一或多個子層：二氧化铪 (Hf02)、三氧化二鋁（A12〇3)、氮氧化铪矽（HfSi〇N)、三氧化二鳍（Pr2〇3)、以及二氧化鈦（Ti〇2)。 46·—種操作一 NAND型架構雙閘極非依電性記憶胞串的方法’其係包括：透過載子直接穿隧穿過一穿隧絕緣體層來程式化複數個雙閘極非依電性記憶胞中一選定的雙閘極非依電性記憶 69 1314361 :’其中該穿隧絕緣體層係一不對稱的能隙穿隧絕緣體二：具有形成於一雙問極非依電性記憶胞之一薄本體通 ::邊&《户個子層’其中該等—或多個子層包括具有遞增導通能帶偏移量的複數層；以及讓該等載子被陷捕於該穿I絕緣體層下方所形成的一陷捕層之中。 47. 如申請專利範圍第46項之方法，其進—步包括透，複數個垂直選擇閘來將該NAND型架構雙閘極非依電性 11*胞串柄接至—位S線與—源極線’以便選擇該雙問極非依電性記憶胞串。 48. 如申請專利範圍第46項之方法，其中讓該等載子被陷捕於該穿隧絕緣體層下方所形成的一陷捕層之中進_ 步包括陷捕位於該用於多重位元儲存之背面陷捕雙問極非依电性圮憶胞之一源極/汲極區附近的局部電荷。 49·如申請專利範圍第46項之方法，其進一步包括透過下面其令―種效應來移除被陷捕於該等複數個非依電性己L' I之5亥等陷捕層上的載子來抹除該型架構雙閘極非依電性記憶胞φ ··直接穿I F〇wler_N〇rdheim穿随、通道熱電子（CHE)注人、以及來自該通道區的熱電洞注入。 50·如申請專利範圍第46項之方法，其進一步包括穿過一形成於該陷捕層旁邊的電荷阻隔層將載子傳輸至該陷 2層或自㈣捕層巾傳輸㈣除龍捕於料複數個非依电性。己It胞之8亥等陷捕層上的載子來抹除該NA㈣型架構雙閘極非依電性記憶胞串。 70