TWI311790B - Semiconductor device having bonding pad above low-k kielectric film and manufacturing method therefor - Google Patents

Description

1311790 九、發明說明： 【發明所屬之技術領域】 本發明係關於具有低介電率膜，且經改良焊接用焊墊構造 的半導體裝置及其製造方法。 & 【先前技術】 近年’為達成半導體裝置細微化，便有採用雙鑲嵌法的多 層佈線技術。而且，因為因應半導體裝置細微化及高速化的要 求，便有開發採用在氧化膜中摻雜入有機基的CVD臈、或由無 機或有機材料所構成的塗布膜，將層間絕緣膜低介電率化，俾 降低電氣信號傳輸的技術。 第13圖所示係具低介電率膜之習知半導體裝置的剖面圖。 如第13圖所示’在具擴散層6〇ia的基板601上形成低介電率 膜602,在該低介電率膜6〇2内，形成由佈線6〇4與耦接介層窗 6〇3複數積層而成的多層佈線構造。在最上層佈線6〇4上的既定 位置處形成焊接墊605，並在該焊墊605上耦接著金屬搭線6〇6。 隨上述低介電率膜的導入而加速裝置的多機能化，電氣信 號輸出入用焊接墊605的數量將增加，焊接墊605佔半導體裝 置的面積比率將增加。隨此焊墊面積比率的增加，窄焊墊間距 化與焊墊尺寸縮小化將加速。第14圖所示係說明焊墊間隔與焊 墊尺寸的平面圖。如第14圖所示，焊墊尺寸128係從習知的 ΙΟΟμιη方塊以上，縮小為8〇|im方塊、6〇μιη方塊。焊墊間隔 在習知ΙΟμπι以上，但是現況僅能確保5μπι程度。所以，焊墊 間距亦將窄小化。隨此現象，焊接墊與金屬搭線間的耦接面積 將縮小。 在上述窄焊墊間距焊接搭線技術、與供達成細微化/高速化 的低介電率膜共存的前端裝置方面，於焊接搭線時，應力與衝 2118-6681-PF 5 1311790 擊將集中於焊接墊6()5料小範_。㈣， 將產生在焊塾605下層發生龜裂607的問題，與 所不， 602 =裂6。7或剥落’不僅將造成焊接不良與妨礙電二傳 。性明顯劣化情況發生。而且，在辉接墊 == 銅佈線_將裸露出並遭氧化， =所配置的 1難將降低，導致焊接搭線強度降低㈣題發生。 求解决該等問題，便有提案藉由將样接塾 =:多層重#積層’而提昇電極部對焊接時所產生= ==層間密接性之方法(例如參照專利文獻!)。但是： 、、θ接墊旎確保某程度大小的情況時屬有效，γθ曰^ :應力，衝擊集中於窄小範輯間距化技術二 ^積層構造’因*在焊接時將有料賴材制發 =二斤以’此：法並不法應付近年的窄焊塾間距。況且： 能性頗高。、步驟官理方法較為複雜，變成較難穩定量產的可 另 面’有提案將較層間絕緣膜材料的耐衝擊性更強的 ^體配置於«下方’而補強焊接塾下層的方法（例如參照專 1文獻2)。第15圖所示係具補強佈線的習知半導體裝置剖面圖。 【專利文獻1】 曰本專利特開平11 -3403 19號公報 【專利文獻2】 曰本專利特開平11_54544號公報 【發明内容】

(發明欲解決之課題） 2118-6681-PF 1311790 但是，上述習知的半導麫壯 3, ^ ^ 立，且焊接墊τ端的補強欲—衣，補強佈線與信號配線係獨 … 饰線構造並未具裝置的機能。因而: 拉尺寸便將浪費此補強佈線構造的部分’導致晶片面藉:而曰曰 小的問題發生。 ’ s 積無法縮 本發明乃為解決上述習知課題而所構思，其 提供一種且莴機姑絲疮卜日私 ' 目的在於 I 4械強料塾構造的半㈣裝置。此外，本 目的在於提供—種具有可將半導體晶；i小型化之焊^ 造的半導體裝置。 M 塾構 (供解決課題之手段） 本發明的半導體裝置係包括： 在基板上所形成的保護元件； 成於上述保濩π件上方，且具有機械強 膜的低介電率膜； 乳化石夕 之電；上：保5f7G件上方且上述低介電率膜内，形成網狀 之電源佈線、與接地佈線的 件的網狀H «魏佈線m接於上述保護元 形成於上制狀料與低介電相上的氧切膜；以及 在上述、..罔狀佈線上方且氧化石夕膜上所形成的焊接塾。 在本發明的半導體裝置中，上述保護元件最好為電容元 件、二極體或電晶體。 在本發明的半導體裝置中，上述電源佈線與上述接地佈線 的佈線I度’最好為佈線間隔的2倍以上大小。 在本發明的半導體裝置中，上述網狀佈線最好當作上述低 介電率膜的補強構造使用。 本發明的半導體裝置係包括： 形成於基板上，且具有機械強度較低於氧化矽膜的低介電

2118-6681-PF 1311790 率臈； 具有在上述低介電率膜内形成網狀的 i% ^ m if-μ ’原佈線、與接地佈 4之、.罔狀佈線，且上述電源佈線構成 取侏邊兀件的網狀佈線； 在上述，、.罔狀佈線與低介電率膜 膜上所形成的氧化矽膜；以及 在上述氧化梦膜上所形成的焊接墊。 在本發明的半導體裝置中，上述電 的佈線寬度，最好為佈線間隔的2倍以上大小。，、\接地佈線 f本發明的半導體裝置中，上述網狀佈線最好當作上述低 W電率膜的補強構造使用。 本發明的半導體裝置之製造方法係包括： 在基板上形成保護元件的步驟； 形成覆蓋著上述保護元件之層間絕緣膜的步驟； 在上述層間絕緣膜内形成插塞的步驟； 在上述層間絕緣膜與插塞上’形成具有機械強度較低於 化矽膜之低介電率膜的步驟； 採用鑲嵌法在上述低介電率膜内，將具有電源佈線與接地 佈線的網狀佈線，形成耦接於上述插塞狀態的步驟； .在上述網狀佈線與上述低介電率膜上，形成氧化矽膜的步 在上述網狀佈線上方且氧化矽膜上，形成焊接墊的步驟。 在本發明的半導體裝置之製造方法中，最好依上述電源佈 線與上述接地佈線的佈線寬度，在佈線間隔、 以上大小的 方式，形成上述網狀佈線。 在本發明的半導體裝置之製造方法中，最好包括上述保_ 元件形成電容元件、二極體或電晶體的步驟。 Ί (發明之效果）

2118-6681-PF 8 1311790 依照本發明’如上述所命日^ . Φ^ ^^ ^ _ 汁D兄明，藉由將網狀佈線使用為低介 電率膜的補強構造，便可提佴 - 曰 敌仏-、較尚機械強度，且能將半導俨 曰曰片小型化之焊墊構造的半導體裝置。 【實施方式】 以下，參照圖式，針對本發明實施形態進行說明。圖中， :相同或相當的部分便賦予相Μ件符號，並簡化或省略其說 明。 本發明乃著眼於在半導體晶片的ι/〇埠⑽⑽㈨中 :件用電源網狀佈線構造兼用為低介電率膜補強構造。一般;;〇 =必要的電路元件（以下稱「保護元件」），有如•絲電容器 兀 Ch ^ > Nch n . ESD(Electro-Static Discharge) 保濩二極體。在該等保護 g ) 一 及*件中具大面積者乃為電容元件盥 4體’㈣器則屬於較小面積。所以’為將ι/〇埠小型化，' 便如下述所說明，兼用電容 __ ^ 仵---極體用電源網狀佈線構 =、及低介電率膜補強構造的方式，乃屬有效的方法。 貫施形態1. ▲ 2發明之實施形態1#、針對將保護元件用電源網狀佈線構 &兼用為低介電率膜補強構造的情況進行說明。第 係在本實施形態i中，保護元件的電路圖。如第丄圖所二工： 埠的保護兀件H3係、具有二極體u與電容元件Η。二極體 電容元件12係透過電源佈線13而㈣於電源電位（Vdd)，且透 過接地佈線14而耦接於接地電位（gnd)。 第2圖所示係說明本實施形態丄之半導體裝置的平面圖。 第3圖係第2圖所示半導體裝置的A_A|剖面圖。第_ 圖所示半導體裝置的b_b'剖面圖。 '、 如第2圖〜第4圖所示，在基板1〇1的p+型石夕基板上，形成

2118-6681-PF 9 1311790 鎖存防止用p+擴散層117a、電容元件n9帛p+擴散層咖、及 一極體用N擴散層118。該等擴散層117a，117b，ii8係藉由採用 STI(shall〇w trench ls〇lad〇n)法等所形成的元件隔離⑵而相互 隔離。、利用擴散層㈣、與由該p+擴散層mb上所形成石夕 膜構成的閘極122，而構成電容元件119。依覆蓋著二極體118 與電容元件119之方式，在基板⑻上形成層間絕緣膜1〇2的 氧化石夕膜。在氧化發膜1G2 β，形成複數個執行二極體或 電容元件U9、與電源佈線116間之叙接，以及擴散層心與 接地佈線115間之耦接的插塞12{)。 在氧化矽膜102上，形成具有機械強度/硬度較低於該氧化 矽膜102的低介電率臈1〇3。低介電率膜1〇3係具有3以下之介 電常數的CVD膜或塗布膜，具體而言，乃如 MSQ(methylsilsesquioxane)^ . HSQ(hydrogen silsesquioxane) 膜、有機聚合物膜（例如道化學公司製製之SiLK(註冊商標》、 或在該等中導入細孔的膜（實際上為該等膜所積層的膜）。 在低介電率膜103内，形成分別具有f 1佈線1〇6、第2 佈線107、第3佈、線108及第4佈線1〇9，以及麵接該等佈線的 介層窗123，124,125之電源佈線116及接地佈線115。換句話說， 在機械強度較低於氧化石夕膜1()2的低介電率膜1()3 Θ，電源佈 線116與接地佈線115所形成的網狀電源網狀佈線將形成區域 佈線。電源佈線116係形成於二極體118與電容元件119上方 的低介電率膜1G3 β，並透過插塞m接於N+擴散層ιΐ8 或閘極122。接地佈線115係形成於電源佈線116外周（即，位 於一極體118與電容元件119外周的p+擴散層n7a上方之低介 電率膜103内），並透過插塞12〇而耦接於p+擴散層Mb。 如第2圖所示，電源佈線116與接地佈線115係依一定的

2118-6681-PF 1311790 佈線寬度與佈線間隔規則的形成。而且，在本實施形態丨中， 電源記線]16與接地佈線Π5係佈線寬度形成佈線間隔之2倍 以上的狀態。換句話說，電源配線116之佈線寬度對佈線間隔 的比率（=佈線寬度/佈線間隔）在2以上（容後詳述）。 在電源佈線116與接地佈線115上、及低介電率膜1〇3上， 形成雙層氧化矽膜l〇4a，l〇4l^在下層的氧化矽膜1〇4a内，於 晶片内部信號線的第4佈線109上，形成第5配線11〇與第6 佈線111 ’以及耦接該等佈線的介層窗126、丨27。換句話說， 在氧化矽膜104a内形成接地佈線。在上層的氧化矽膜1〇仆中， 則依裸露出第6佈線m的方式形成開口部，並在該開口部内 與氧化矽膜104b上形成焊接墊112的鋁佈線。焊接墊112係形 成可吸收焊接金屬搭線114時所產生衝擊的膜厚，且對製品出 ^貝前的動作確認用探針測試具耐久性的膜厚。另外，配合用途， 可將銅佈線當作焊墊112使用。最上層的第6佈線U1係構成 所焊接搭線的信號線之端子。此外，對焊接塾112當施行探針 測試時，便施加利用探針（針）進行切削的機械衝擊。 在氧化矽膜104b與鋁佈線112上，形成當作防止水分滲入 用保濩膜105的氮化矽膜。在該氮化矽膜1〇5中形成，在 出於該開口部113底部的銘佈線112上，耗接著供執行與外部 間之電氣信號輸出入用的金屬搭線no在施行焊接搭線時，基 板101被加熱至約25〇t〜350°C的溫度，並對該金屬搭線114 施加超音波振動與荷重。金屬搭線114乃由如金或叙合金之類 的材料所形成。 其次，針對上述半導體裝置之製造方法進行說明。 第5圖所示係說明本實施形態1的半導體裝置之製造方法 的步驟剖面圖。

2118-6681-PF 11 1311790 首先，如第5(a)圖所示，採用STI法在基板1〇1内形成元 件Ik離121之後，利用施行植入與熱處理，而在基板1 〇 1上層 形成擴散層117a,117b，118。’然後，形成多晶顧，並藉由對^ 多晶矽膜施行圖案化處理，便在所需位置處形成閘極122。藉 此’便形成二極體118與電容元件119。 曰 其次，依覆蓋著二極體118與電容元件119之方式，形成 層間絕緣膜丨02的氧化賴。然後，利用微影技術與乾式银刻 處=’在氧化賴1G2内形成洞。之後，藉由在該洞内埋藏著 導電膜（例如鎢膜），而形成複數插塞12〇。 其次，如第5(b)圖所示，在插塞12〇與氧化矽膜1〇2上’ 利用CVD法缝布法形成低介電钱咖。然後，湘微影技 術與乾式钱刻處理’在低介電率膜1〇3a内形成佈線1〇6用溝渠 之後，再依埋藏此溝渠之方式沉積著導電膜，並利用cMp法去 除低介電率膜伽上不需要的導電膜。依此便在低介電率膜 103a内形成佈線1〇6。 其次，在低介電率膜103a與佈線1〇6上形成低介電率膜 麟。雙層低介電率膜施观種財可互異（侧後述的低 介電率膜亦同）。利用微影技術與乾式刻處理，在低介電率膜 l〇3b内形成介層窗123用洞。鈇播,.,^ , 、 導電膜，並利用⑽法去除低介電率膜職上不需要的導^ 膜。依此便在低介電率膜1〇3b内形成介層窗123。 以下利用同樣的方法，在低介電率膜廳内形成佈線 並在低介電率膜_内形成介層窗124。然後，在低介電 =成佈線1G8，並在低介電率膜丽内形成介層窗 125。更於低，丨電率膜1〇3§内形成佈線⑽。 依此採用單鑲嵌法，力柄人方 法在低；丨％率膜1〇3(1〇3a〜1〇3g)内形成

2118-6681-PF 12 1311790 電源佈線116與接地佈線115。 綠另/卜亦可取代上述單職法改為雙鑲嵌法，形成網狀佈 ，。弟6圖所示係本實施形態丨+，採用雙縣法形 線的步驟剖面圖。 3师 一依上述方法在低介電率膜l〇3a内形成佈線i〇6之後，再如 第6圖所示’於基板整面上形成低介電率膜1〇处。盆次，在 介電率膜H)3h内形成佈線107用溝渠’更形成介層窗⑵用^ 然後’便依埋藏此溝渠與社方式沉積著導電膜，並利用⑽ 法去除低介電率膜職上的不需要導電膜。依此便在低介電率 膜l〇3h内形成介層窗123與佈線1〇7。 以下依同樣的方法，在低介電率膜1G3h與佈線m上形成 低介電率膜1Q3i，並在此低誘電率膜则内形成介層窗以與 佈線108。更於低介電率膜削與佈、線⑽上形成低介電率膜 1〇为，並在此低介電率膜1〇3j内形成介層窗125與佈線工的。、 依此便在低介電率膜1〇3(1〇3以〇311，1〇31)内形成電源佈線116 與接地佈線U 5。 产其次，如第5(c)圖所示，採用上述的單鑲嵌法或雙鑲嵌法， 在氧化矽膜104a内形成佈線110，ln與介層窗126，127。然後， 在，化矽臈l〇4a上形成氧化膜1〇仆，並在氧化矽膜1〇钋内依 裸露出佈線Π1的方式形成開口部。在此開口部内面與氧化矽 膜104b上形成鋁膜，並藉由對該鋁膜施行圖案化處理，便形成 焊接墊U2的鋁佈線。然後，在氧化矽膜l〇4b與鋁佈線112上， 利用CVD法形成保護膜1〇5的氮化矽膜。接著，利用微影技術 與乾式蝕刻處理’在氮化矽膜105内依裸露出鋁配線ι12之方 式形成開口部Π 3。 、:後在對基板101施行加熱的狀態下，對金屬搭線114

2118-6681-PF 13 1311790 施加超音波振動與加重，便將金屬搭線U4耦接於鋁佈線丨12。 如上所說明，在本實施形態丨中，透過插塞12〇而耦接於 一極體119與電容元件118上的電源佈線116，兼用低介電率膜 103的補強構造。而且，透過插塞12〇耦接於鎖存對策用擴散層 117a的接地佈線115，兼用低介電率膜1〇3的補強構造。換句 話說，保護元件用電源網狀構造，兼用低介電率膜1〇3的補強 構造。藉此，便將提昇焊接墊112下層所形成的低介電率膜 機械強度，且在I/O埠中可將低介電率膜⑻的補強佈線有效 的活用為保護元件用佈線。 ^第7圖所示係半導體裝置的焊接墊配置平面圖。第7(a)圖 係烊接墊131單行配置情況時的圖示，帛7⑻圖係焊接墊 交錯狀配置情況時的圖示。帛δ圖所示係技術節點與焊接藝尺 寸間之關係圖。 如第8圖所示，單行排列的焊接墊尺寸（長度）Β、及交錯狀 配置的焊接墊間距C，乃隨技術節點的提高而變小。尺寸Β曰係 =普通製品的尺寸B(General)為中心，具有從高層次^高附加 價值）製品尺寸B(High end)，至低層次系（低附加價值）製品尺寸 BUOwend)的寬度。另外，當縮小尺寸B之際，亦有增加尺寸a， 確保接觸面積的情況。此外，間距c係設定為較尺寸B更小的 丨〜p丄a八μ犴按垩下方，配置著兼用補強構玉 的網狀佈線，藉由將該網狀佈_接於半導體元件 接墊下方配置著具有機能的半導體元件以’ 便可提升設計裕度。另外，藉由在悍接塾下方 /、他地方所配置的元件，便可縮小半 半導體裝置的製造成本。而且，藉由半導降:

2118-6681-PF 14 1311790 可達搭載著該晶片之行動通信機器等電氣通信裝置的小型化。 :再者，如上述，電源佈線116的佈線寬度與佈線間隔之比 率（以下稱「電源佈線寬度/間隔比」），最好在2以上，尤以設 計基準所許容的最大佈線寬度與最小佈線間隔為佳。例如，^ 將佈線寬度設為0.2〜3μιη，將佈線間隔設為01〜15μιη。第9圖 :示係在本實施形態丨+，金屬搭線斷裂試驗良率的電源佈線 見度/間隔比依存性圖。如第9圖所示，電源佈線寬度/間隔比在 2以上的情況時，；I；良率將為零，得知將可提供具有優越焊接強 度（機械強度）的焊墊構造及半導體裝置。而且，本發明者更確認 到=僅接地佈線115,藉由將接地佈線115與電源佈線ιΐ6的: 線寬度/間隔比設為此適當範圍，便可獲得優越的焊接強声 防止電源部分的壓降。 & 再者’當電源佈、線116與接地佈、線115採用c續嵌佈線的 況時’藉由設定為最大佈線寬度3μηι、佈線間隔_程度， 便可降低因Cu-CMP所發生的佈線侵蝕情況。依此 ： 升半導體裝置的可靠性。 乂 另外，在本實施形態i中，層間絕緣膜1〇2雖採用氧化石夕 膜，但是亦可取代氧切膜改為低介電率m兄下，亦可 藉由層間絕緣膜1〇2内所形成的插塞，獲得較高的焊 述實施形態2亦同）。 再者，除二極體U8與電容元件119之外，當將ι/〇蜂中的 MIS電晶體形成保護元件的情況時，亦可適用本發明。 可將順電晶體用電源佈線兼用為低介電率膜的補強構造。 貫施形態2.

2118-6681-PF 15 13 U 790 裝置進行說明。以下，便以與實施形態1之半導體裝置間的差 異點為中心進行說明。 第圖所示係本實施形態2的半導體裳置說明剖面圖。 如第ίο圖所示，在二極體119與電容元件lis上方的低介 電率膜103内形成電源佈線116，並在鎖存防止用擴散層U7a 上方的低介電率膜103内形成接地佈線115。該等保護元件用電 源佈線H6與接地佈線115係兼用為低介電率膜1〇3的補強構 造。在電源佈線116與接地佈線115上形成雙層氧化石夕膜 lHa，114b，在上層的氧化矽膜U4b上形成焊接墊ιΐ2，在焊墊 112上形成保護臈1G5，並在該保護膜1〇5内所形成的開口部⑴ 底部裸露出焊墊112。在開口部113内與保護膜ι〇5上形成電極 200，在該電極上形成當作覆晶元件2〇1用的凸塊。其他構 造均如同實施形態1。 組裝時所要求的機械強度係焊接搭線構造較覆晶構造嚴 格。所以，藉由將實施形態i中所說明的焊接搭線構造，改變 為本實施形態2所說明的覆晶構造，得知將可達本發明的效果。 故’本實施形態2將可獲得如同實施形態】中所述的效果。 實施形態3. 本發明的實施形態3係針對將金屬電容器使用為保護元件 的情況進行說明。 第11圖所耗本實施形態3的半導體裝置說明剖面圖，第 12圖係第11圖所示半導體裝置的電源佈線平面圖。 如第12圖所示，電源佈線116形成梳齒狀。該梳盘狀電源 佈線116係構成金層電容元件’如第7圖所示，並

較第！佈、線1〇6更下層處所形成，如擴散層mb，U8、Mis電 晶體之類的保護元件。僅在接地佈線115下方的氧切膜1〇2 2118-6681-PF 16 1311790 =插基120,透過該插塞⑽而輕接於接地佈線ιΐ5與擴散 齡a。因為在電源佈、線116下方的氣化石夕膜1〇2内並未形成 不同於實施形態1，2,並無法將氧切膜⑽取代為 低介電率膜。 善田^本貫施形態3中’將構成金屬電容元件的電源佈線116 兼:為低介電率膜103的補強構造。而且，將透過插塞12〇而 j於鎖存對策用擴散層ma的接地佈線出，兼用為低介電 ^膜103的補強構造。所以，如同實施形‘態i，將提昇焊接塾 2下層所形成低介電相1G3的機械強度，且可將1/0璋之保 h件的金屬電容元件116’有效的應用為低介電率膜⑻的補 ，:線it，可縮小半導體晶片的面積，可降低半導體裳置的 裝k成本甚至藉由半導體晶片的小型化，便可達搭載著該晶 片的行動通信機器等電氣通信裝置之小型化。 再者，在本實施形態3中，亦是藉由將電源佈線116與接 ，佈線115的佈線寬度/間隔比設為2以上，便可提升金屬搭線 斷裂"式驗良率’可獲得具優越焊接強度的半導體裝置。 【圖式簡單說明】 弟1圖係本發明實施形態丨中，保護元件的電路圖。 第2圖係說明本發明實施形態丨之半導體裝置的平面圖。 第3圖係第2圖所示半導體裝置的A-A,剖面圖。 第4圖係第2圖所示半導體裝置的B_B，剖面圖。 第5圖（a)〜(c)係說明本發明實施形態1的半導體裝置之製 造方法的步驟剖面圖。 、 第6圖係本發明實施形態1中，採用雙鑲嵌法形成網狀佈 線的步驟剖面圖。 第7圖（a)〜〇)係半導體裝置的焊接墊之配置平面圖。

2118-6681-PF 17 1311790 第8圖係技術節點與焊接墊尺寸間之關係圖。 弟9圖係本發明實施形態i t，金屬搭線斷^試驗良率的 電源配線寬度/間隔比依存性圖。 第10圖魏明本發明實施形態2之半導體裝置的剖面圖。 ^圖係說明本發明實施形態3之半導體裝置的剖面圖。 =12圖係第u圖所示半導體裝置的電源佈線平面圖。 13圖係具有低介電率膜的習知半導體裝置剖面圖。 々第Η圖係焊墊間距與焊墊尺寸的說明平面圖。… =15圖係具有補強佈線的習知半導體裝置剖面圖。

【主要7G件符號說明】 10 11 保護元件 二極體 12 電容元件 13 電源佈線 14 接地佈線 101 基板 102 層間絕緣膜（氧化矽 103 低介電率膜 l〇4a,104b 氧化矽膜 105 保護膜（氮化秒膜） 106 第1佈線 107 苐2佈線 108 第3佈線 109 第4佈線 110 苐5佈線 111 第6佈線 2118-6681-PF t 18 1311790 112 焊接墊（鋁佈線） 113 開口部 114 金屬搭線 115 接地佈線 116 電源佈線 117a,117b P+擴散層 118 N+擴散層（二極體) 119 電容元件 120 插塞 121 元件隔離 122 閘極 123 第1介層窗 124 第2介層窗 125 第3介層窗 131,132 焊接墊 200 電極 201 覆晶元件 2118-6681-PF 19

Claims (1)

1. ·'· 8096 號申請專利範圍修正本 十、申請專利範圍：

   修正日期：96.4.16 修i更)正替換頁 1·一種半導體裝置，包括： 保護元件，形成於基板上，其中，該保護元件係電容元件、 二極體或電晶體； 低介電率膜，形成於該保護元件上方，且具有較低於氧化 膜的機械強度； 網狀佈線，具有在該保護元件上方且該低介電率膜内，形成 網狀之電源佈線、與接地佈線的網狀佈線，且電耦接於該保 元件； 氧化矽膜，形成於該網狀佈線與低介電率膜上；以及 焊接墊，形成於該網狀佈線上方且氧化矽膜上。 2.如申請專利範圍第β之半導體裝置，其中，該電源佈線與兮 接地佈線的佈線寬度，係佈線間隔的2倍以上大小。 / 3·如申請專利範圍第丨項之半導體裝置，其中，朗狀佈線係當 作該低介電率膜的補強構造使用。 田 4. 一種半導體裝置，包括： 械 低介電率膜，形成於基板上，且具有較低於氧化石夕膜的機 強度， 與 電 線 網狀佈線，具有在該低介電率膜内形成網狀的電源佈線、 接地佈線之網狀佈線，且該電源佈線構成保護元件，其中嗜 源佈線具有金屬電容元件的功能，且係由兩條相互絕緣的佈/ 所構成； 氧化矽膜，形成於該網狀佈線與低介電率臈上；以及 焊接墊’形成於該氧化矽膜上。 5. —種半導體裝置之製造方法，包括： 在基板上形成電容元件、二極體或電晶體來作為保護元件的 2118-6681-PF1 20 1311790 步驟； 形成覆蓋著該保護元件之層間絕緣膜的步驟； 在該層間絕緣膜内形成插塞的步驟； 在該層間絕緣膜與插塞上，形成具有機械強度較低於氧化矽 膜之低介電率膜的步驟； 採用鑲嵌法在該低介電率膜内，將具有電源佈線與接地佈線 的網狀佈線，形成耦接於該插塞狀態的步驟； 在該網狀佈線與該低介電率膜上，形錢切膜的步驟；以 ，形成焊接墊的步驟。 置之製造方法，其中，依該 ’為佈線間隔之2倍以上

   在該網狀佈線上方且氧化；ε夕膜上 6.如申請專利範圍第5項之半導體裝 電源佈線與該接地佈線的佈線寬度 大小的方式形成該網狀佈線。

   2118-6681-PF1 21 1311790 七、指定代表圖： (―)本案指定代表圖為：第（4 )圖。 (—)本代表圖之元件符號簡單說明. 101〜基板，102〜層間絕緣膜；103〜低介電率膜； 104a，104b〜氧化矽膜；1〇5〜氮化矽膜；1〇6〜第}佈線； 107〜第2佈線；ι〇8〜第3佈線；1〇9〜第4佈線；ιΐ2〜 焊接墊；113〜開口部；114〜金屬搭線；115〜接地佈線； 116〜電源佈線；117a，117b〜〆擴散層；118〜矿擴散層； 119〜電容元件；120〜插塞；121〜元件隔離；122〜閘極； 123,124，125〜介層窗。 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： 2118-6681-PF 4