TWI309875B - Non-voltaile memory cells, memory arrays including the same and methods of operating cells and arrays - Google Patents

Description

1309875 九、發明說明： 【發明所屬之技術領域】 本申請案係根據且在35U_S.C.§119(e)條款下主張： 2005年1月3日申請之美國專利臨時申請案第60/640,229 號；2005年1月27日申請之美國專利臨時申請案第 60/647,012號；2005年6月10日申請之美國專利臨時申請 案第60/689,231號；及2005年6月10日申請之美國專利 臨時申請案第60/689,314號之優先權，上述各專利之全部 内容在此以引用方式全數併入。 【先前技術】 非揮發性記憶體(NVM)指即使當自含有NVM單元之 几件移走電力供應時亦能持續儲存資訊之半導體記憶體。 NVM包括遮罩唯讀記憶體(Mask R〇M)、可程式化唯讀記 憶體(PRGM)、可抹除可程仏唯讀記龍(EpRQM)、電可 抹除可程式化唯讀記憶體(EEPROM)、及快閃記憶體。非揮 發=記憶體係歧地使用於半導體產#且餘發展以防止 拍二弋化貝料知失之一類記憶體。通常非揮發性記憶體可 終端使用者f求加以程式化、讀取及/或抹除， 且该已程式化的資料可儲存達—段長時間。 單元的’ if發性記憶元件可具有各種設計。NVM 化物=:所? .S，-氧化物-氮化物-氧 穿隨抹除操作。雖然此;以提供電同直接 681939-27U3 1309875 態期間可能存在之低電場強度下亦會發生直接穿隧。 另一 NVM設計係NROM(氮化唯讀記憶體），其使用較 厚的隧道氧化層以在保持狀態期間防止電荷損失。然而， 較厚之隧道氧化層可能影響通道抹除速率。結果，能帶間 穿隧熱電洞（BTBTHH)抹除方法可用來注入電洞陷阱以補 償電子。然而，BTBTHH抹除方法可能產生一些可靠性問 題。例如，利用BTBTHH抹除方法之NROM元件的特徵 可能在多次P/E(程式化/抹除)循環後退化。 因此，在此項技術中存在對以改進的資料保持效能及 增加操作速率來操作多次（程式化/抹除/讀取）之非揮發性 記憶單元設計及陣列的需要。 【發明内容】 本發明關於非揮發性記憶元件，且更明確言之係關於 包括一隧道介電結構的非揮發性記憶元件，其促進自收斂 抹除操作，同時亦在保持狀態期間維持記憶元件之電荷儲 存層中的電荷保持。 本發明的一具體實施例包括記憶單元，其包含：一半 導體基體，其具有設置於該基體之一表面下且由一通道區 分離的一源極區及一汲極區；一隧道介電結構，其係設置 於該通道區上，該隧道介電結構包含具有一小電洞穿隧阻 障高度之至少一層；一電荷儲存層，其係設置於該隧道介 電結構上；一絕緣層，其係設置於該電荷儲存層上；及一 閘極電極，其係設置於該絕緣層上。 本發明另一具體實施例包含記憶單元，其包含：一半 681939-27U3 7 1309875 導體基體 穴开负罝於孩丞籐 < —表面下且由一、$、若广 離的一源極區及-汲極區；-多層隧道介電結二：f 置於a亥通道區上，該多層隧道介電結構包含I W、a 穿隨阻障高度之至少一層；一電荷儲存層，； 多層隨道介電結構上；—絕緣層，其係設置於= 層上，及一閘極電極，其係設置於該絕緣層上。 料 在一些較佳具體實施例中，設置有一小電洞穿隧阻障 问度的層可含有諸如氮化矽⑼办4)或氧化給（Hf〇2)的材 。在本發明一些較佳具體實施例中’該等記憶單元包括 一具有多層之隧道介電結構，例如氧化矽、氮化矽及氧化 矽(ΟΝΟ)的一堆疊介電質三層結構。此等隧道介電結構提 供一 S0N0N0S(石夕-氧化物-氮化物-氧化物—化物-氧化物-矽）或超晶格S0N0N0S設計。 在本發明一些較佳具體實施例中，該隧道介電結構可 包含至少二介電層，各層具有至高達約4奈米之厚度。此 外，在本發明一些較佳具體實施例中，該閘極電極包含一 功函數值大於Ν+多晶矽之材料。 在一些較佳具體實施例中，該隨道介電結構可包括一 層包含具有一小電洞穿隧阻障高度之材料’其中該材料係 以濃度梯度出現在該層中，以致該材料的濃度在該層内之 一深點處係最大值。 本發明亦包括非揮發性記憶元件，其包含依據在此所 述一或多個具體實施例之複數個記憶單元（即一陣列）。如 在此所用’「複數個」指二個或二個以上。依據本發明的記 681939-27U3 8 1309875 顯現明顯改進之操作性f，包括增加抹除速率、改 進電何保持及更大的操作窗口。 本發明亦包括操作非揮發性記憶單元及 ::::明的操作方法包括藉由應用自收心 牛之vt分布緊湊而重設該記憶元件；藉由通道刑注入 〇、化邊等讀兀件至少其_ ;及藉由施加—在該等記惊 :件至少其一之抹除狀態位準和程式化狀態位準間二 ^以讀取該等記憶元件至少其一。如在此所用準名㈡ 二」係#曰使在-陣列之許多記憶單元中的臨限電壓分布變 乍。一般而言，臨限電壓分布「緊湊」係其中若 =電壓彼此在一狹窄範圍内，以致該陣列的操作比習知 二改進。例如’在一些較佳具體實施例中’如在包含依 發明之-或多個具體實施例中的記憶單元之陣

It’緊凑」之臨限電壓分布指示各種記憶單元的臨限電 塗彼此係在G.5Vft_。在其他使用依據本發明之記憶單 疋的陣列架構中’該「緊湊」臨限電壓分布可具有從上限 到下限約1.0V的範圍。 a 依據本發明之—操作方法的具體實施例包括操作依據 發月之陣列’其係藉由施力口自收斂重設/抹除電壓至欲 ，設/抹除之各記憶單元中的基體及閘極電極；程式化該複 數個記憶單元至少其—；由施加—在料記憶元件中 f少其一之抹除狀態位準和程式化狀態位準間的電壓，以 讀取該複數個記憶單元中至少其一。 本發明亦包括形成一記憶單元之方法，其包含：提供 681939-27U3 1309875 半‘體基體’其具有形成於該基體之—表面下且由—通 =區分離的—源極區及—汲極區；形成—随道介電結構在 =通道區上，其巾形成該騎介電結構包含形成至少二介 电層’其：該至少二介電層其一層具有一比該至少二介電 匕另層還小之電洞穿隨阻障高度；在該隧道介電結構上 元成電荷儲存層；在該電荷儲存層上形成-絕緣層；及 在該絕緣層上形成一閘極電極。 如，此所用’片語「小電洞穿隨阻障高度」一般指係 ;或專於一氧化石夕之近似電洞穿隨阻障高度之值。尤其 了小電洞穿隨阻障高度最好係小於或等於約4.5eV。更佳的 係一小電洞穿隧阻障高度係小於或等於約i 9eV。 【實施方式】 現將詳細參照本發明及其較佳具體實施例，其實例圖 解於附圖之中。若可能的話，所有圖式中將以相同或類似 元件符旒來代表相同或類似的部件。應注意的係非圖形之 • 繪圖係依大幅簡化之形式並且不按照精確之比例。關於在 此所揭，單純為了方便及清楚目的，方向性名詞（諸如頂 部、底部、左、右、上、下、以上、以下、位於下方、後 及月ίι)係針對附圖使用。併同附圖之以下說明所使用之此等 -方向性名詞不應被視為以任何未在隨附申請專利範圍中明 顯提出之方式限制本發明。雖然在此所揭參考一些示範性 具體實施例，應瞭解此等具體實施例係舉例說明且非限 制。應理解在此所揭之過程步驟及結構不涵蓋用於製造整 個積體電路之完整流程。本發明可與此項技術中為人熟知 681939*27U3 10 1309875 之各種積體電路製造技術—起實現或發展。 依據本發明的§己憶單元可克服在S〇N〇s及nr〇m元 =中之士 Α可菲性問題。例如，依據本發明之記憶單元結 L:允許^ ™通道抹除方法，同時保持良好電荷保持 BTBTHH抹除方法之具體實施例亦可減輕對 依賴攸而避免在多次P/E循環後元 仵之退化。 具二為可在—其中隧道介電結構係-多層結構之 人i、㈣、’使超薄隨道介電質或―超薄氧化層結 二二2阻障高度層。此可提供更好的應力免除。在 =量退後’根據本發明之非揮發性記憶單元亦顯 ，據本=的記憶單元可使用n通道或p通道設計， 通L二:：示。圖1“苗述本發明-具體實施例之η : 斷面圖。該記憶單元包括—含有至少 :型=區102和104…基體ι〇ι，其中各推雜： 如圖3 能可_龍加之電壓㈣祕或汲極。 為參考目的，摻雜區102可作為源極 雜(he 104可作為汲極。其 竹 包括-通道區106。在通 =在:方= 參雜區間進-步 孫d 遇逼區106上方（在基體101表面上、 係-隧道介電結構120 :面上) 介電結構12。可包含三層薄構:;;：ΐ道 阻障高度氮化層m係爽置在一下方薄氧二;2= 薄氣化層126間。記憶單元⑽進-步包括，道介= 681939-27U3 11 1309875 結構120上之電荷陷獲（或電荷儲存）層130(較佳係氮化 物），且一絕緣層140(較佳係包含阻隔氧化物）設置在電荷 陷獲層130上。一閘極150係設置在絕緣層140上。 圖lb描述依據本發明一具體實施例的p通道記憶單元 200之斷面圖。該記憶單元包括一含有至少二p型摻雜區 202和204的η型基體201，其中各摻雜區202和204之功 能可為源極或汲極。基體201在二ρ型摻雜區間進一步包 括一通道區206。ρ通道記憶單元200同樣地包括一包含三 層薄ΟΝΟ結構之隧道介電結構220(其中一小電洞穿隧阻 障高度氮化層224係夾置在一下方薄氧化層222及上方薄 氧化層226之間）、一電荷陷獲（或電荷儲存）層230、一絕 緣層240及一閘極250。 因此，例如在圖1 a及lb中所述，依據本發明的記憶 單元可包括：一多層薄膜隧道介電結構，其包括一第一氧 化梦層01、一第一氮化梦層N1及一第二氧化珍層02 ; — 電荷儲存層，例如一第二氮化石夕層N2 ;及一例如第三氧化 矽層03之絕緣層，其係在一如半導體基體（例如矽基體） 之基體上或上方。穿隧介電結構允許電洞在記憶元件抹除/ 重設操作期間自基體穿隧到電荷儲存層。較佳的係，在本 發明之一非揮發性記憶單元中的隧道介電結構具有可忽略 之電荷陷獲效率，且更佳的係在記憶體操作期間完全不捕 獲電荷。 諸如氮化矽層、Hf02和Al2〇3之電荷儲存材料可用作 隧道介電結構中之小電洞穿隧阻障高度層。在本發明一些 681939-27U3 12 1309875 較佳具體實施例中，諸如氮化 作記憶元件中之電荷儲存層。防止儲存材料可用 可用作絕緣層’例如第三氧切心3°了 阻隔氧化物 單元在絕緣層上亦包括1極或，據本發明的記憶 極。隧道介電結構、電荷儲存岸“極，例如多晶矽閘 基體上至少一通道區及閘極可形成在 極區界U係設置在·。 其係由—源極區及-汲 電4據in各種具體實施例之記憶單元包含-隧道介

10^ΐΓΓ "J"'2〇V ^^a(Vg)TT ™抹除速率。另—方面，仍可維持 並;在一些範例中，可能比許多習知s_ 電:同抹Γ ^發明的錢單元亦可避免使用能帶間熱 ί==:般係用於概0M元件中。避免此能帶 :避可大幅地免除熱電洞引入損害，且所以 此避免係付合需求的。 參考圖21於依據本發明—㈣實關㈣道介電 、、、口構之祕電壓的實驗測量值，顯示-超薄01/Ν1/〇2錄 構可具有—可忽略的_效率，如錢續程式化脈衝下之 不變臨限電壓位準所證。在針對目2測試的範例中， 〇1/Ν1/〇2層厚度分別為3G、3〇及35埃(Α)。如圖2顯示， 在使用程式化之各種方法（即_FN程式化、爛程式化及 CHE(通道熱電子)程式化)於轩m歧㈣程中，臨 限電屢Vt維持穩定在近㈨19伏特。因此，此一超薄 01/N1/02膜可作為-調變隧道介電結構。在包括cm、 681939-27U3 1309875 +FN及-FN之各種電荷注入方法下的結果皆顯示可忽視的 電％ 獲。製程或元件結構可加以設計以使介面性陷牌減 到最少，以致01/N1或N1/02介面係有作用。 圖3顯示依據本發明一具體實施例具有s〇N〇N〇s設 计的記憶單元的抹除特徵。圖3所述之具體實施例中的記 憶單元包含—厚度分別為15埃、20埃及18埃之ΟΝΟ隧 C二電、、、。構的n_MOSFET設計。此具體實施例之記憶單元 包含一厚度約70埃之氮化矽電荷儲存層、一厚度約90埃 之絕、、彖氧化石夕層、及一包含任何合適導電材料之閘極，例 如=¾•摻雜多晶石夕。參考圖3，可達到快速fn抹除(如在 10笔移内）’且亦可獲得—極佳的自收斂抹除性質。 圖4顯不根據參考圖3所述之本發明記憶單元的具體 Λ施例之S0N0N0S元件的電荷保持特徵。如圖示，該等 = & S_s元件更佳，且就電流值 可 能高好多個等級。 賴示㈣含有至少—狀隧道介電結構 的應之能帶圖，其中該至少一層具有一小電洞穿随 阻障在一記憶體資料保持期間可能存在之低電場下 的隧道介電結構（此範例中的 MKFl U 1/〇2三層）之能帶圖，係 Ί a中。可除去如由點狀箭頭表示在低 好n?的阻n處帶偏移圖5b中顯示）可減少N1 及⑺的一阻障效應’使得通過〇1之直接穿隨可能發生。旦 有至^電科咖障高度層之騎介電賴可允料 6S1939-27U3 14 1309875 效FN抹除操作。 圖5c及5d顯示在一範例中之另一組能帶圖。對於一 範例中之較佳能帶偏移條件，N1的厚度可能大於〇ι。價 能帶之能帶圖係在相同之電場E_l4Mv/em處繪出。根 據WKB近似之穿隨可能性係與陰影區域相關連。在此範 例中，對於厚度Nl=()1，能帶偏移不完全賴02的阻障。 另-方面，對於N1>01，能帶偏移可較易於遮擋⑺。因此， 對於厚度中Ν1>〇1，在⑴巾相同電場下，電洞穿隨電流 可能較大。 一具有經測量及模擬電洞穿隨電流的實驗(如圖6顯示) 進-步描述根據本發明-些具體實施例通過随道介電結構 之電时隧。例如，通過01/m/〇2介電質的電洞穿随電 流可落在一超薄氧化物及一厚氧化物間。在一範例中，在 高電場下，電洞穿隨電流可近似超薄氧化物。然而，在低 電場下，直接穿随可受抑制。如圖6顯示，即使在僅mv/cm # ㈣電場強度下’電洞雜電流亦可透過―薄氧化層偵測 到。電洞穿隧電流在例如n_13MV/cm之相對較地高電場 強度下可透過-厚氧化物忽略。然而，當高電場強度出現 時，通過- ΟΝΟ隨道介電結構的電洞穿隨電流會到達一薄 :氧化層。在圖6中，由於在低電場電洞穿隧通過一薄氧化 物造成之大電流洩漏可在圖中的區域Α看見。在圖6中， 在高電場強度處通過-q疆/〇2㈣介t結構的電洞穿 隨電流可在圖中區域B看見。在圖6中，在低電場處通過 - 01/N1/02隨道介電結構和厚氧化物而實質上不存在的 681939-27U3 15 1309875 穿隧電流可在圖中區域c看見。 可將依據本發明的記憶單元設計應用於各種記憶體類 型，包括但不限於，NOR及/或NAND型快閃記憶體。 如上述，隧道介電層可包括二層或更多層以上，包括 可提供小電洞穿隧阻障高度之一層。在一範例中，提供小 電洞穿隧阻障高度之該層可含有氮化矽。該層可夾置在二 層氧化石夕層之間，若將氮化矽用作中間層時可從而形成一 O/N/O随道介電質。在本發明一些較佳具體實施例中，隧 道介電結構中的各層至高達約4奈米厚。在一些較佳具體 實施例中’隨道介電結構中的各層厚度可約1奈米至3奈 米。在一範例性元件中，一三層結構可具有一約1Q埃至 30埃之底部層（例如氧化矽層）、一約1〇埃至3〇埃之中間 層（例如氮化矽層）、及一約1〇埃至3〇埃之頂層（例如另一 氧化矽層）。在一特定範例中，可使用一 三層結構， 其具有- 15埃的底部氧化砍層、—2()埃的中間氮化石夕層、 及一 18埃的頂部氧化矽層。 在一範例中，一薄〇/N/〇三層結構顯示可忽略的電荷 陷獲，參考目5a、5b及6所述之理論能帶圖及穿随電流 分析，可能建議一隧道介電結構(例如一 或更少之⑴卿02結構），可在保持期間= = 電洞直接㈣。㈣’在高電場仍可允許有效電洞穿随。 此可能係因能帶偏移可有效地遮擒犯及〇2穿随阻障。因 此，此建躺元件可提縣速電洞？_除， 習知謂QS元件之保制題。實驗分析顯示依據本發明各 681939-27U3 16 1309875 種具體實施例之記憶單元的極佳耐久及保持性質。 在一些較佳具體實施例中，隧道介電結構包括至少一 中間層及在中間層相對側上相鄰的二層，其中中間層及二 相鄰層各包含一第一材料和一第二材料，其中該第二材料 之價能帶位準大於第一材料之價能帶位準，且第二材料之 傳導能帶位準小於第一材料的傳導能帶位準；且其中第二 材料之濃度係高於二相鄰層間之中間層，且第一材料的濃 度在二相鄰層中係高於中間層。較佳的係，在依據本發明 之此具體實施例的一隧道介電結構中，第一材料包括氧及/ 或含氧化合物，且第二材料包括氮及/或含氮化合物.。例 如，第一材料可包括氧化物（例如氧化矽），且第二材料可 包括氮化物，例如Si3N4或SixOyNz。 依據本發明此方面之隧道介電質可由三或更多層構 成，所有此等層可含有類似元素(例如Si、N及Ο)，只要 具有最小電洞隧道阻障高度之材料的濃度在中間層内係高 於二相鄰層即可。 在依據本發明先前具體實施例的隧道介電結構中，該 第二材料可依梯度濃度出現在中間層中，使得在中間層中 第二材料之濃度從一相鄰層/中間層介面增加到在中間層 内一深點處之最大濃度，且從該最大濃度深點降低到一在 該另一相鄰層/中間層介面處之較低濃度。濃度中的增及減 較佳係漸進式的。 在本發明又其他具體實施例中，隧道介電結構包括至 少一中間層及在中間層相對侧上的二相鄰層，其中二相鄰 681939-27U3 17 1309875 層包含一第一材料且中間層包含一第二材料，其 料之價能帶位準大於第一材料严处册 、弗材枓之仏此▼位準，且第二材料 =傳v能帶位準小於第—材料的傳導能帶位準；且其中該 第了材料係依梯度濃度出現在中間層中，使得在中間層中 第材料/辰度從一相鄰層/中間層介面增加到在中間層 -内’罙點處之最大濃度，且從該最大濃度深點降低到在該 另:相鄰層/中間層介面處之-較低濃度。濃度中的增及減 較佳係漸進式的。較佳的係，在依據本發明之此具體實施 例的-―随道介電結構中，第一材料包括氧及/或含氧化合 物且苐一材料包含氮及/或含氮化合物。例如，第一材料 可包括一氧化物（例如氧化矽），且第二材料可包括一氮化 物（例如 Si3N4 或 Six〇yNz)。 例如，在其中隧道介電層包含一三層〇N〇結構之本發 明的具體實施例中，該底部氧化層及頂部氧化層可包含二 氣化石夕，且中間氮化層可由例如氮氧化石夕及氣化石夕構成， •其中氮切的濃度（即，二者中具有較小電洞穿随阻障高度 的材料)在此層内非固定，而係在具有夾置氧化層之二介面 間的該層内某些深點處達到最大值。 在其中具有最小電洞穿隨ρ且障高度之材料達到其最大 —濃度的中間層内之精確點並非_，只要其依梯度出現且 在中間層内某些點處之随道介電層中達到其最大濃度。 具有取小電洞穿隨阻障高度之材料的梯度濃度可有利 於改進非揮發性記憶元件之各種性質，尤其係且有 SONONOS或SONONQS狀結構者。例如，可縮小保持狀 681939-27U3 18 1309875 ^電何域、可改進在高電場下之電洞㈣、及在其可能 程度下可避免麵道介電質中之電荷㈣。 ” 改：===卜咖有利地修 的材料浪度變化:= 遺者:二最小電洞穿随阻障高度 係由氮化㈣I係透過一能帶圖顯示。中間層（層2) 層2中氣化砂層（層1及層3)係由二氧化石夕構成。 位準分别錢巾會料，㈣價能帶位準料導能帶 及ti、值。^氮Γ 為最高之層2㈣度達到最大 士矣-g濃;^中顯不二種可能的氮化梦濃度梯度，其係 的产^述=度產生之可變價能帶位準及傳導能帶位準 “性—J le中顯示，藉由在虛線上表示層2中三 傳導能帶位準輿值=_帶位準及最高 依許此等具體實施例之多層的隨道介電結構可 二d::=^r該方法包括但不 中f1戶操著相沈積過程。—具有_之梯度濃度的 中曰s例如經由化學汽相沈積方法，或另—選摆孫 =二'!形成之過量氧化物或_的電裝氮 用或化學汽相上氧化層)可接著例如藉由氧化作 6S1939-27U3 19 1309875 一電荷儲存層接著 例中，可在_介魏H 道介―構上。在一範 儲存層。在-特㈣例中，=約5奈米至1G奈米的電荷 石夕層。在電荷儲存層上的H7奈米或更厚的氮化 例如，可使㈣9奈米錢厚的氧層、 理轉換氧化矽層的至少—却八 ^ «且』错由熱處 用以形成適合材料的形成氧切層。在此描述 比m ㈣層之任何已知或待開發的方法， 上可，積或形成随道介電層、電荷儲存層及/或絕緣 層。適&方法包括例如熱成長方法及化學汽相沈積方法。 在一範例中，熱轉換過程可提供高密度或濃度之介面 陷牌，其可提升記憶元件的陷獲效率。例如，氮化物的熱 轉換可在、約1000〇C處進行，同時閘極流量比係H2 : 02=1000 : 4000sccm。 此外，因為氮化矽大體上具有極低（大約19eV)之電洞 阻障，故在高電場下其對電洞穿隧可變得無障礙。同時， 一隧道介電質（例如ΟΝΟ結構）的總厚度，可防止電子在低 電場下直接穿隧。在一範例中，此不對稱行為可提供使一 5己‘丨思元件不僅提供快速電洞穿隧抹除，而且在保持期間減 少或免除電荷泡漏。 可藉由0.12微米NROM/NBit技術製造一範例性元 件。表1顯示在一範例中之元件結構及參數。所揭具有一 超薄0/N/0之隧道介電質可改變電洞穿隧電流。在一範例 中’ 一較厚(7奈米）N2層可作為一電荷陷獲層，並且一〇3(9 奈米）層可作為阻隔層。N2及03二者皆可使用NROM/NBit 681939-27U3 20 1309875 技術製造。 表1 層 近似厚度（埃） 底部氧化物(01) 15 中間氮化物(N1) 20 中間氧化物(02) 18 陷獲氮化物(N2) 70 阻隔氧化物（03) 90 閘極：N+多晶石夕 通道長度： 0.22微米 通道寬度： 0.16微米 在本發明一些較佳具體實施例中，一閘極可包含功函 數大於N+多晶矽之材料。在本發明一些較佳具體實施例 中，此高功函數閘極材料可包含例如鉑、銥、鎢、及其他 貴金屬之金屬。較佳的係，此等具體實施例中之閘極材料 的功函數大於或等於約4.5eV。在尤其較佳具體實施例中， 閘極材料包令—高功函數金屬，例如始或銀。此外，較佳 之高功函數材料包含但不限於P+多晶矽，及諸如氮化鈦及 氮化钽之金屬氮化物。在本發明之尤其較佳具體實施例 中，閘極材料包含在白。 依據本發明一較佳具體實施例具有高功函數閘極材料 之範例性元件，亦可由0.12微米NROM/NBit技術製成。 表2顯示在一範例中之元件結構及參數。所揭具有一超薄 0/N/0之隧道介電質可改變電洞穿隧電流。在一範例中， 681939-27U3 21 1309875 -較厚(7奈米）的犯層可作為—電荷陷獲層，並且一⑴(9 奈米)層可作為阻隔層。N2及03二者皆可使用撒仙 技術製造。 表2

底部氧化物 中間氮化物 20 中間氧化物 18 陷獲氮化物asm 70 _阻隔氧化物_ _______閘極 通道長度 ~__ :翻 ----------- 0.22微米 通道寬度：0.16微米 依據本發明具體實施例具有高功函數閘極材料之記憶 單兀顯現比其他具體實施例改進甚多的抹除性質。高功函 ❿ 數閘極材料抑制閘極電子注入陷獲層中。在本發明一些具 體實施例中，其中記憶單元包含一 N+多晶矽閘極，在抹除 -期間電洞穿隧到電荷陷獲層且同時閘極電子注入。此自收 斂抹除效應導致在抹除狀態中更高的臨限電壓位準，其在 -NAND應用中可能不符合需求。可將依據本發明具有高功 -函數閘極材料具體實施例之記憶單元用於各種類型的記憶 體應用’包括例如NOR及NAND型記憶體。然而，依據 本發明具有高功函數閘極材料具體實施例的記憶單元，係 尤其適用於NAND應用，其中在抹除/重設狀態中提升臨限 681939-27U3 22 1309875 電壓可能不符合需求。依據本發明具有高功函數閘極材料 具體實施例的記憶單元，可經由電洞穿隧方法及較佳係細 由-FN抹除操作來抹除。 一具有一ΟΝΟ穿隧介電質及一 N+多晶矽閘極之範例 性元件，可藉由習知SONOS或NROM方法程式化，且由 通道FN電洞穿隨抹除。圖7a顯示在一範例中具有一 穿隧介電質之範例性SONONOS元件的抹除特徵。參考圖 ^ ’ 一較高的閘極電壓導致更快速之抹除速率。其亦具有 更高的飽和Vt，因為閘極注入亦係更強並且產生之動態平 衡』（其决疋Vt)更高。圖式右手側顯示當臨限電壓根據袜 除閘極包壓達到約3到約5伏特之最小值。藉由微分圖h 中的曲線可由—暫態分析方法抽取電洞穿隨電流。來自圖 7a。中測量值的抽取電洞電流係顯示在如以上討論之圖6 $二比車又’亦使用WKB近似繪出模擬之電洞 ::過=果與預:則合理地-致。在高電場下，穿随電； π 02堆豐到達超'薄ο卜同時其係在低電場下關 閉。 旦體月具有高功函數閘極材料之記憶單元的-些 極抑制閘極電子注入)中，取 能低許多，且甚狀態中該元件的臨限電壓可 元件(其中閘極係由—依據本發明—具體實施例之記憶 之〇構）的臨限^值且隨道介電層包括1娜1 顯示，_FN抹除择值係顯示在圖7b中。如圖作中 細作期間在類似閑極電壓(-18V)處，該元件 681939-27U3 23 75

的臨限電壓可設定在_3v以下 電容相對於閘極電壓值。 。圖7c中顯示該元件之對應 此外’依據本發明I士上 ,A ^昇有鬲功函數閘極材料具體實施例 的3己憶元件之保持性暫总a M係已改進。具有鉑閘極之記憶元件 的保持性負係顯示在圖7d ^ ^ + 嘲W中，其中電容係圖示為在抹除及 ^式化後^接者在各操作後3G分鐘後及各操作後二小時 〜閘極電Μ成函數。已觀_最小偏差。

依據本發明各種具I*餘 ^ 離方案操作。例如，且=1&例之記憶单元可用至少二分 可用來執行-2位元/單有=讀_式υ的CHE程式化 凡/早几操作。此外’亦可將低功率+FN 裎式化(模式2)用作_ 1 Α — 7 2位兀/%元操作。二模式皆可使用 相同電洞穿随技& t、、上h , , 禾除方法。镇式1較佳係可用作NOR型快閃 ^思-之虛擬接地陣列架構。模較佳係可用於nand 型之快閃記憶體。

杂^圖8之範例顯示在模式1操作下，依據本發明一具體 只細例的虛擬接地陣列架構NOR型快閃記憶體的極佳耐 久性質。具有隧道介電結構之此等記憶元件的抹除退化不 會發生’因為電洞穿隧抹除(Vg=-15V)係一均勻通道抹除方 法。圖9中亦顯示對應的IV曲線，其顯示在多次P/E循環 後該元件的少許退化。在一範例中，此可能因超薄氧化層/ 氮化層擁有良好之應力免除性質。此外，該記憶元件不會 有熱電洞引入之損害。圖10顯示依據本發明一具體實施例 之NAND型快閃記憶體在模式2下操作中的耐久性質。為 了更快速的收斂抹除時間，可使用更大的偏壓（Vg=-16V)。 681939-27U3 24 1309875 在此範例中亦可獲得極佳耐久性。 SON(^rl顯示依據本㈣―具體實施例之範例性 70件的電荷保持，其中在1GG小時後僅觀察到

電制失。此改進方案的電流值等級比習知 〇S凡件焉。VG加速保持測試亦顯示可在低電場抑制 2穿隧二圖11顯示針對10ΚΡ/Ε循環元件的VG加速保 、通試之範例。電荷損失於1麵秒應力後在應力下係 J八扣示可抑制在小電場處之電洞直接穿隧。 因此，在上述範例中所指的S0N0N0S設計 有極佳耐久性質之快速電洞㈣抹除。如以上所指，^ 二與外N=類型氮化物儲細記憶體中實施該設 夕個具有類似或不同組態之記憶元件。 匕括 在根據本發明之陣列的各種具體實施例中， 據本發明之讀、單减取代在-虛浦地陣列架構中之習 或SONOS元件。可藉由使用FN電洞穿隨而非 ‘、、、電洞注人解決或減輕可靠性問題和抹除退化。在不用以 下描述的特定結構限制本㈣之範打，町將描述 本么明之心隱體陣列的各種操作方法，用於範例性⑽ 擬接地陣列架構。 CHE或CHISEL(通道激始次要電子）程式化及反向讀 出可用於2位元/單元記憶體陣列。並且抹除方法可為一二 勻通道FN電洞穿随抹除。在一範例中，該陣列架構可為 虛擬接地陣列或加X陣列。參考圖12a_2G，可將二 681939-27U3 25 1309875 01/N1/02三層結構用作_道介電質，各層厚度約3务米哎 更少以提供電洞直接穿隧。參考圖12a_20，N2可比 厚以提供一高陷獲效率。一絕緣層（〇3)可為由溼氧化形成 之氧化矽層，例如溼轉換之頂部氧化物（氧化矽），以在〇3 及N2間之介面處提供密度大的陷拼。〇3可為約6奈米戍 • 更厚以防止電荷自此氧化矽層損失。 圖12a及12b顯示一併入以上討論之記憶單元的虛擬 鲁 接地陣列架構範例，諸如具有一三層ΟΝΟ隧道介電質的纪 憶單元。尤其係，圖12a顯示記憶體陣列之一部分的等效 電路’並且圖12b顯示該記憶體陣列之一部分的範例性布 局。 此外，圖13顯示併入該陣列中之若干記憶單元的斷面 示意圖。在一範例中，埋入式擴散(BD)區域可為用於記情 單元之源極或汲極區的N+摻雜接面。基體可為p型基體。 為了避免BD0X區域(BD上的氧化物)在-FN抹除期間的可 φ 能崩潰，在一範例中可使用一厚BDOX(>50奈米）。 圖14a及14b顯示一用於併入具有上述隨道介電質 - 计之2位元/單元記憶單元的範例性虛擬接地陣列之可能電 子重置(RESET)方案。在執行進一步P/E循環前，所有元件 - 可首先經歷一電子「RESET」。一 RESET過程可確保在相 -同陣列中之記憶單元的Vt —致性且將元件Vt提升至收斂 抹除狀態。例如，施加Vg=-15V達1秒(如圖I4a中顯示）， 可有將某些電荷注入氮化矽之電荷陷獲層以達到動態平衡 條件的效果。使用RESET，儘管記憶單元因例如在其製程 681939-27U3 26 1309875 中電漿充電效應造成之不均勻充電，亦可使其vt收斂。用 於產生自收斂偏壓條件之替代方式係提供閘極及基體電壓 一者之偏壓。例如參考圖14b，可施加Vg=-8V和P井=+7V。 圖15a及15b顯示用於併入具有上述隧道介電質設計 ' 之2位元/單元記憶單元的範例性虛擬接地陣列之程式化方 - 案。通道熱電子（CHE)程式化可用於程式化該元件。對於圖 15a中顯示的Bit-Ι程式化，電子係局部地注入BLN(位元 鲁 線N)上之接面邊緣。對於圖15b中顯示的Bit-2程式化， 電子係儲存在BLN-I上。用於WL(字元線）的典型程式化電 壓係約6V至12V°BL(位元線）的典型程式化電壓係約3 至7V ’且可使p井保持接地。 圖16a及16b顯示用於併入具有上述隧道介電質設計 之2位元/單元記憶單元的範例性虛擬接地陣列之讀取方 案。在一範例中’反向讀出係用來讀取此元件以執行2位 元/單元操作。參考圖16a，對於讀取Bit-1，BLN-I係用〆 鲁 適合之讀取電壓（例如1.6V)施加。參考圖16b，對於讀取 Bit-2 ’ BLN係用一適合之讀取電壓（例如1 6V)施加。在一 範例中’讀取電壓可在約i至2V的範圍中。字元線及P 井可保持接地。然而，亦可執行其他已修改的讀取方案， - 诸如 ^升Vs反向讀出方法。例如，一提升vs反向言買出 方法可將 Vd/Vs=1.8/0.2V 用於讀取 Bit-2,且 Vd/Vs=〇.2/1.8 用於讀取Bit-1。 圖14a及14b亦顯示用於併入具有上述隧道介電質設 計之2位元/單元記憶單元的範例性虛擬接地陣列之扇區抹 681939-27U3 27 1309875 除方案。在一範例中，可同時施加扇區抹除與通道電洞穿 隨抹除以抹除記憶單元。在§己憶單元中具有S〇n〇n〇S結 構之ΟΝΟ隧道介電質可提供快速抹除，其可在約1〇至5〇 亳秒中和自收斂通道抹除速率中發生。在一範例中，扇區 抹除操作條件可類似RESET過程。例如，參考圖Ma，在 WL處同時地施加VG=約-15V及留下所有BL為浮動可達 到扇區抹除。且p井可保持接地。 或者是，參考圖14b，施加約-8V至WL且約^乂至口 井亦可達到扇區抹除。在一些範例中，完全扇區抹除操作 可在100毫秒或更少時間内實現，而不會有任何過抹除或 難以抹除之單元。上述的元件設計可有利於一提供極佳自 收斂性質的通道抹除。 λ圖17顯示在使用一 SONONOS元件之範例中的抹除特 徵。一 SONONOS 元件之範例可使 〇ι/Ν1/02/Ν2/〇3 = β 度分別為、約15/20/18/70/90埃，具有一 Ν+多晶石夕閑極並1 熱轉換頂部氧化物為〇3。已顯示用於各種閘極電壓之抹除 速率。較向之閘極電壓導致更快速的抹除速率。 ν、 然而，收斂Vt亦更高。此係因閘極注入在較高閘極 Μ了更活躍。為減少閘極注人，可替代地使用高功函數的 ρ+多晶矽閘極或其他金屬閘極作為閘極材料，以在技、 間減少閘極注入電子。 禾除期 圖18顯示將SONONOS元件用於虛擬接地陣列架構之 耐久性質。在某些範例中之耐久性質極好。用於Bitq的浐 式化條件係Vg/Vd=8.5/4.4V、0.1微秒，用於出 ， 2係 681939-27U3 28 1309875

vg/Vs-8.5/4.6V、0]微秒。FN 50亳秒以同眭社 抹除可使用達約 道抹除，難以除一位兀。因為FN抹除係自收斂均勻通 範例Li:除或過抹除之單元通常不會出現。在-些 抹除驗證或絕佳耐久性f ’即使不使用程式化，

特徵圈Γ二Γ: f示在一範例中於p/e循環期間之1-V 的對應1^曲=，度L圖19收線性標度（圖19b)二者中 P/E循環後I有 賴中，—S_N〇S科在多次 導(㈣許退化，使得該次限定值擺動邮.)及跨 0 Λ SON〇N〇s 熱電洞，、主入Γ更優異之财久性質。其—原因可為未使用 、#11榀。此外，上揭的一超薄氧化物可具有比一厚隧 道乳化物更佳之應力免除性質。 ，20 1 員不在一範例中之chisel程式化方案。程式化 兀牛的—替代方法係使用CHISEL·程式化方案，其使用 負基，偏壓增強撞擊離子化作絲增加熱載體效率。程式 化電流由於體欵應亦可減少。此圖中顯示典型條件，其中 基體係用負電摩（-2V)施加，並且將接面電壓減少到約 3’5V。對於習知NROM元件及技術，CHISEL·程式化不可 應用’因為其在靠近通道中心區可能注入較多電子。並且 熱電洞抹除對於移走習知NROM元件中靠近通道中心區之 電子係無效率。 圖21a及21b顯示一範例中之JTOX虛擬接地陣列的 設計。JT〇x虛擬接地陣列提供在記憶體陣列中使用 681939-27U3 29 1309875 SONONOS記憶單元之替代性實施。在一範例中，jT〇x結 構及虛擬接地陣列間其一差別係JT〇x結構中的元件係由 STI方法隔離。一典型布局範例係顯示在圖21a中。圖2lb 顯示一對應的等效電路，其係與一虛擬接地陣列相同。

如上揭，依據本發明之記憶單元結構係適於N0R與 NAND型快閃記憶體二者。以下將描述記憶辦列設計及 其操作方法的額外範例。在不用以下描述的特定結構限制 本發明之鉍疇下，以下將描述依據本發明之記憶體陣列的 各種操作方法’用於範例性NAND架構。 如上述，可將具有〇N〇隧道介電質的n通道 SONONOS記憶元件用於_記憶元件。圖瓜及m顯系 NAND陣列架構之範例。圖2如及⑽自二不同方向顯禾 -範例性記憶體師m計之斷面圖。在—些範例中，記憶 體陣列的操作方法可包括+FN程式化、自㈣重設/抹除及 讀取方法。此外，在-些範例中可包括電路操作方法以避 免程式化干擾。 除了早塊閘極結構設神々卜 再又。f外，亦可使用一分裂閘極 (spm-gate)陣列，諸如位在靠近源極/沒極區之二 極間使用S〇N〇N〇S元件之咖d陣列。在一此範例中， 分裂閘極設計可調整元収指減^ 外，可設計該等元件以獲得 此 動閘極間耦合效應，或-者二“;罪性，以減少或除去洋 # 達]° 如上揭，—SONON〇s ,己隐兀件可k供極佳自收數抹除 及vt分布控制。再者，緊杳 、了協助扇&抹除扭作 緊凑的抹除狀態分布可有利於多位 681939-27U3 30 1309875 準應用（MLC)。 藉由將某些設計用作記憶體陣列結構，有效通道長度 (Leff)可被擴大，以減少或者消除短通道效應。可設計〆些 範例以不使用擴散接面，從而避免在記憶元件製程期間提 供淺接面或使用袋狀植入的挑戰。 圖1顯示具有SONONOS設計之記憶元件的範例。此 外，表1註釋上述用作不同層的材料及其厚度之範例。在 一些範例中，可用P+多晶矽閘極來提供較低飽和重設/抹除 電壓Vt，其可藉由減少閘極注入達到。 圖22a及22b顯示一記憶體陣列的範例，諸如具有依 據表1所述具體實施例之記憶單元的S〇n〇n〇S-NAND陣· 列，其具有擴散接面。在一範例中，分離的元件可藉由各 種隔離技術彼此隔離，例如藉由使用淺溝渠隔離(STI)或絕 緣物上石夕（SOI)之隔離技術。參考圖22a，一記憶體陣列可 包括多條位元線(例如BL1及BL2)，及多條字元線(諸如 WL1、WL>M、及WLN)。此外，該陣列可包括源極線電 晶體（或源極線選擇電晶體或SLT)及位元線電晶體（或位元 線選擇電晶體或BLT)。如舉例，該陣列中之記憶單元可使 用SONONOS設計，並且SLT及BLT可包括n型金氧半導 體場效應電晶體(NMOSFET)。 圖22b顯示一記憶體陣列（如NAND陣列）的範例性布 局。參考圖22b，Lg係記憶單元的通道長度，並且Ls係記 憶元件之各分離線間的空間。此外，w係記憶單元的通道 I度，並且Ws係分離位元線或源極/没極區間之隔離區寬 681939-27U3 31 1309875 度’其在一範例可為STI寬度。 再次參考圖22a及22b，記憶元件可串聯連接且形成 NAND陣列。例如，一串記憶元件可包括16或幻個記憶 疋件’提供16或32的串數目。可使用BLT及SLT作為選 擇電晶體以控制對應的]SfAND串。在一範例中，用於BLT '及SLT的閘極介電質可為不包括一氮化矽陷獲層的氧化矽 層。此組態在一些範例中（雖然在所有情況中不一定需要) φ 可避免在記憶體陣列操作期間BLT和SLT的可能vt偏移。 另一選擇係BLT及SLT可將複數層ONONO層的結合用作 其閘極介電層。 在一些範例中，施加於BLT及SLT的閘極電壓可能小 於10V，其可能造成較少的閘極干擾。若BLT及SLT的閘 極；I電層可此被充電或陷獲電荷時，額外的_Vg抹除可施 加於BLT或SLT之閘極，以使其閘極介電層放電。 再參考圖，各BLT可與一位元線(BL)耦合。在一 φ 範例中，BL可為具有與STI相同或近似相同間距的金屬 線。同樣地，各SLT係連接至一源極線(SL)。源極線係與 WL平行且連接至用於讀取感測之感測放大器。源極線可 為—金屬（例如鎢），或多晶矽線，或一擴散N+摻雜線。

• 圖23a顯示一範例性記憶體陣列（如SONONOS-NAND -把憶體陣列）沿通道長度方向的斷面圖。通常，Lg& Ls近 似等於F，其-般表示一元件（或節點)之關鍵尺寸。關鍵尺 寸可隨著用於製造的技術而變化。例如，F=5Q奈米代表使 用50奈米節點。圖23b顯示範例性記憶體陣列（如 681939-27U3 32 1309875 S〇N〇N〇S_NAND記憶體陣⑴沿通道寬0向的斷面 圖。參考圖23b，通道寬度方向的間距近似等於或稍大於 通道長度方向中的間距。因此，一記憶單元的 4F2/單元。 在製造記憶體陣列（諸如上揭陣列）的範例巾，該等過 -程可能有關僅使用二主要遮罩或微影钮刻過程，諸=其一 用於多晶石夕（字元線）且另-用於STI(位元線）。反之，臓d 奉型洋動閘極元件之製造可能需要至少二多晶發處理及另一 多晶石夕ΟΝΟ間處理。因此，所揭元件的結構及製程可比該 等NAND型浮動閘極記憶體更簡單。 參考圖23a，在一範例中，字元線(WL)間之空間（Ls) 可形成有淺接面（如N+摻雜區的淺接面），其可作為記憶元 件之源極或汲極區。如圖23a中顯示，彳實行額外植入及/ 或擴散過程（例如斜角的袋狀植入），以提供鄰近一或多個 淺接面區之接面的一或多個「袋狀」區或袋狀延伸。在一 鲁 些範例中，此組態可提供較佳的元件特徵。 在其中sti係用於隔離分離記憶元件之範例中，sti _區的溝渠深度可大於p井中之空泛寬度，尤其係當所用的 接面偏壓被提升得更高時。例如，接面偏壓可高達7V，用 於程式化禁止的位元線（程式化期間未選擇的位元線）。在 -一範例中，STI區之深度可在200至400奈米的範圍中。 在記憶體陣列製成後，可在記憶體陣列的其他操作前 先執行重設操作以使Vt分布緊湊。圖24a顯示此操作之範 例。在一範例中，在其他操作開始前，首先可施加VG=約 681939-27U3 33 1309875 _7V且P井=+8V以重設陣列（VG和P井之電壓降可分到閘 極電壓進入各WL和p井中）。在RESET期間，bl可浮動， 或挺升到與p井相同的電壓。如圖24b中顯示，重設操作 可提供極佳自收斂性質。在一範例中，即使—開始將 SONONOS元件充電至各種Vt’此重設操作可使其「緊湊」 至重設/抹除狀態。在一範例中，重設時間係約1〇〇毫秒。 在該範例中，記憶體陣列可使用具有 埃之 η 通道 SONONOS 元件，其具 有Lg/W=0.22/0.16微米之N+多晶矽閘極。 ' 一般而言，傳統浮動閘極元件係無法提供自收斂抹 除。反之，SONONOS元件可用收斂重設/抹除方法操作。 在-些_巾，為減Vt分转常由於蚊製程問題(諸 如過程不-致性或電漿充電效應）而在相當廣的範圍中，此 操作可能變得十分重要。範例性自收斂「重設」可協助使 記憶兀件的初始Vt分布範圍緊湊或變窄。

在程式化操作之範例中，已逻宗沾 .^ + 選疋的WL·可用高電壓施 加(例如約+ 16V至+20V之電壓），以弓I發通道側注入。 其他PASS閘極（其他未選定WL) 虫士 2丨议G7 J加从開啟以在一 NAND 串中引發反轉層。.程式化在 法。在-範例中，平行程式化方法諸‘ T為低功羊方 承分百而沪4·，儿 次4如以4Κ位元組單元 千仃頁面輊式化，可使程式化通 干 同時總電流消耗可控制在lmA内里^至多於腦版C， 在其他肌巾之料針擾，—高些範财，為避免 施加於其他BL，以致反轉層電位^4(如約7V之電壓）可 更高以抑制在未選定 681939-27U3 1309875 BL(例如圖25中單元B)中的電壓降。 在讀取操作的範例中，已選定WL可提升至在一抹除 狀態位準(EV)及一程式化狀態位準（PV)間之電壓。其他WL 可作為「PASS閘極」，以致其閘極電壓可提升至高於pv 之電壓。在一些範例中，抹除操作可與上述重設操作類似， 其可允許自收斂至相同或類似重設Vt。 圖25顯示操作記憶體陣列之範例。程式化可包括通道 +FN電子注入進入SON〇N〇S氮化物陷獲層。一些範例可 包括施加Vg=約+18V至已選定WLN-1，且施加vg=約 + 10V至其他WL以及BLT〇SLT可關閉以避免在單元B中 之通道熱電子注入。在此範例中，因為在NAND串中的所 有電晶體被開啟’此反轉層穿過該等串。此外，因為Bl 1 係接地’ BL1中之反轉層具有零電位。另一方面，其他bl 提升至高電位(如約+7V之電壓）’以致其他BL的反轉層的 電位較高。 尤其係對於單元A(其係選定程式化的單元），電壓降係 約+ 18V，故造成+FN注入。並且Vt可提升到pv。至於單 元B，電壓降係+11V，造成少許多的+FN注入，因為fn 注入係對Vg敏感。至於單元C，僅施加+ 10V，造成沒有 或可忽略的+FN注入。在一些範例中，程式化操作不限於 已說明之技術。換句話說’可應用其他適當程式化抑制技 術。 圖24a、26及27進一步顯示陣列操作的一些範例，且 顯示一些範例的耐久及保持性質。如舉例，在一些操作循 681939-27U3 35 1309875 環後的元件退化可保持極小。圖24a顯示範例性抹除操 作，其可與重設操作類似。在一範例中，抹除係由扇區或 區塊執行。如上揭，該等記憶元件可具有良好自收斂抹除 性質。在一些範例中，抹除飽和Vt可取決於Vg。例如， 較高的Vg可造成較高的飽和Vt。如圖26中所示，收斂時 間可約10到100毫秒。 圖27顯示讀取操作的範例。在一範例中，讀取可藉由 施加在一抹除狀態Vt(EV)及一程式化狀態Vt(PV)間之閘 極電壓而執行。例如，閘極電壓可為約5V。另一方面，其 他WL及BLT和SLT係用一更高的閘極電壓（如約+9V)施 加，以開啟所有其他記憶單元。在一範例中，若單元A的 Vt比5V高，讀取電流可能極小（<0.1uA)。若單元A的Vt 比5V低，讀取電流可能較高（>0.1uA)。結果，可識別記憶 體狀態（即已儲存的資訊）。 在一些範例中，用於其他WL的通過閘極電壓應高於 高Vt狀態或程式化狀態Vt，但不要太高以免觸發閘極干 擾。在一範例中，PASS電壓係在約7至10V的範圍内。 BL處的施加電壓可為約IV。儘管較大讀取電壓可引發更 多電流，但讀取干擾在一些範例可能變得更明顯。在一些 範例中，感測放大器可放在源極線（源極感測）上或一位元 線上（汲極感測）。 NAND串的一些範例可具有每串8、16或32個記憶元 件。一較大的NAND串可節省更多額外負擔且增加陣列效 率。然而，在一些範例中，讀取電流可能較小且干擾可能 681939-27U3 36 1309875 變得更明顯。因此，應基於各種設計、製造及操作因子選 擇NAND串的適當數目。 、 圖28顯示某些範例性元件的循環耐久性。參考圖， 可貫行具有+FN程式化及-FN抹除的p/E循環，並且結果 顯示良好的耐久特徵。在此範例中，抹除條件係Vg=約_16v 達毫秒。在一些範例中，僅需要單次抹除並且並不必要 狀態的驗證。記憶體Vt窗口良好而無退化。 圖29a及29b顯示使用不同標度的範例性記憶元件的 IV特徵。尤其係圖29a中顯示元件的小擺動退化，並且圖 29b顯示元件的小跨導退化。圖3〇顯示一範例性s〇n〇n〇s 元件的保持特徵。參考圖30，藉由對於在ιοκ循環後且在 至 離開200小時後之元件具有少於1 〇〇mV之電荷損失而 提供良好保持。圖30亦顯示在高溫處之可接受電荷損失。 在一些範例中’分裂閘極設計（例如分裂閘極 SONONOS-NAND設計）可用來達成記憶體陣列的更進— 步按比例縮小。圖31顯示使用此設計之範例。參考圖31， 可縮小各字元線間、或共享相同位元線的二相鄰記憶元件 間之空間（Ls)。在一範例中，Ls可縮小到約3〇奈米或更少。 如範例中’使用分裂閘極設計之記憶元件沿相同位元線可 能僅共旱一源極區或一汲極區。換句話說，對於一些記憶 凡件而言，分裂閘極SONONOS-NAND陣列可不使用擴散 區或接® (❹摻雜區）。在—範例中，該設計亦可減少 或免除淺接面及鄰近「袋狀」的需要，其在一些範例中可 此涉及更複雜的製程。此外，在—些範例巾，該設計較少 681939-27U3 37 1309875 受短通道效應的影響，因為已增加通道長度，諸如在一範 例中增加到Lg=2F-Ls。 圖32顯示一使用分裂閘極設計之記憶體陣列的範例 性製程。該示意圖僅係示範性範例，並且該記憶體陣列可 以各種不同方法設計及製造。參考圖32，在形成用於提供 記憶元件之多層材料後，可使用一氧化矽結構作為形成於 該等層上之硬遮罩將該等層圖案化。例如，可藉由微影及 蝕刻過程以界定該等氧化矽區。在一範例中，用於界定初 始氧化矽區之圖案可具有約F的寬度且氧化矽區間之空間 約F，產生約2F之間距。在圖案化初始氧化矽區後，氧化 矽間隔件可接著形成，以圍繞已圖案化區而擴大各氧化矽 區且窄化其間距。 再次參考圖32，在形成氧化矽區後，其等被用作硬遮 罩以界定或圖案化其底層以提供一或多個記憶元件，如同 多個NAND串。此外，絕緣材料(例如氧化矽）可用來填充 相鄰記憶元件間之空間，例如圖32顯示的空間Ls。 在一範例中，沿相同位元線之相鄰記憶元件間的空間 Ls可在約15奈米到約30奈米的範圍中。如上述，在此範 例中，有效通道長度可擴大到2F-LS。在一範例中，若F 係約30奈米且Ls係約15奈米，則Leff係約45奈米。對 於該等範例性記憶元件的操作，閘極電壓可減少到15V以 下。此外，字元線間之多晶矽間電壓降可經設計成不大於 7V，以避免在Ls空間中之間隔件崩潰。在一範例中，此 可藉由在相鄰字元線間具有少於5MV/cm之電場而達到。 681939-27U3 38 1309875 用於習知NAND浮動閘極元件之擴散接面的Leff係其 閘極長度的大約一半。相反地，在一範例中，若F係約5〇 奈米並且Leff係約3〇奈米，Leff係所建議設計（分裂閘極 NAND)的大、約80奈米。更長的Leff可藉由減少或免除短 通道效應的影響而提供更佳的元件特徵。 如上述’分裂閘極的NAND設計可進一步縮小相同位 元線之相鄰圮憶單元間之空間（Ls)。反之，傳統nand型 =動閘，的元件可能不提供小間距，因為浮動閘極間輕合 =可砲失去記憶體窗口。當相鄰浮動閘極間的耦合電容 冋時’ e動閘極_合係相鄰記憶單元間之干擾(浮動閉極 2的工間〗、’以致相鄰浮動閘極間的耦合電容極高，使得 貝^干擾A生）。如上揭’該設計可消除製造—些擴散接面 之南要’並且若開啟所有字元線麻轉層可直接連接。因 此，該設計可簡化記憶元件的製程。 i述包括結構化設計、陣列設計及記憶元件 例，可提供符合需求之陣列尺寸、優良可靠 於按尺其任何的結合。所述之—些範例亦可應用 閃—己㈣^小非揮發性㈣記憶體的尺寸，例如似勵快 於資料應用之快閃記憶體。某些範例可提供 t1钱2^電洞穿隧抹除的sc)nqnqs元件。 某二犯例亦可提供記憶元件 過抹㈣_〜 的良敎且減少難以抹除或 示的問《°同樣地’可提供良

循環後之小退化以；3僖*卞行傲諸如在P/E 内之元件—致性而不會I 杈仏。己體陣列 /、有不％疋的位元或單元。再者， 681939-27U3 1309875

〜些範例可經由分裂閘極NAN 特徵，其可名印产叹冲美供良好短通道元件 、了在圮feTC件操作期間提供更 有關本發明之較佳罝體•以的關裕度。 及說明之目的。並非毫之前揭内容，係供例示 精確形式。：習St:遺漏或欲限制本發明為所揭露之 施例進行’m不上:者應即瞭射對上述各項具體實 應瞭解本發㈣錢於^其廣狀發雜概念。因此， 蓋歸屬如後載各請求項所定體實施例，而係為涵 傅。 、7疋義之本發明精神及範圍内的修 【圖式簡單說明】 前揭覽:遠:可f佳瞭， 圖式裏圖、％有現屬較佳'、、、達本發明之5兒明目的，各 並不限於所緣之精破排具體實施例。然應瞭解本發明 在各圖式中：*置方式及設備裝置。 記憶^ ^及^分別係依據本發明一具體實施例的N通道 之斷而疋&依據本發明—具體實施例的p通道記憶單元 研m不意圖； 各種:式系依據本發明之一具體實施例的隨道介電結構在 圖^化方法下之臨限電壓（電荷陷獲容量）的圖示； 輩开夕的系依據本發明之—具體實施例的SONONOS記憶 限電壓在抹除期間隨時間改變的圖示； 元之的ΡΡ Ϊ依據本發明1體實施例的S〇NC>NC)S記憶單 —在保軸間_間改變的圖示； 681939-27U3 40 1309875 圖5a-5e係依據本發明各種具體實施例的ΟΝΟ隧道介 電結構之能帶圖； 圖6係用於三種不同隧道介電結構之電洞穿隧電流相 對於電場強度的圖示； 圖7a係依據本發明一具體實施例的記憶單元在各種 - 類型之程式化後的抹除期間隨時間改變之臨限電壓的圖 示； φ 圖7b係依據本發明一具體實施例具有一鉑閘極的記 憶單元在抹除期間隨時間改變之臨限電壓的圖示； 圖7c及7d係有關圖7b中之記憶單元的電容相對於電 壓的圖示； 圖8係依據本發明一具體實施例的記憶單元在各種操 作條件下於許多程式化/抹除循環過程中的臨限電壓之圖 示； 圖9係依據本發明一具體實施例的記憶單元在1循環 Φ 和ίο3循環後之電流-電壓（iv)關係圖示； 圖10係依據本發明一具體實施例的記憶單元在一組 程式化及抹除條件下於許多程式化/抹除循環過程中的臨 限電壓之圖示； - 圖11係依據本發明一具體實施例的記憶單元在VG加 - 速保持測試下之臨限電壓隨時間改變的圖示； 圖12a及12b分別係依據本發明一具體實施例的記憶 單元之虛擬接地陣列的等效電路圖及布局圖； 圖13係圖12b中所示依據本發明一具體實施例的記憶 681939-27U3 41 1309875 單元之虛擬接地陣列沿線12B-12B取得的斷面示意圖； 〇圖Ma及Mb係包含依據本發明—具體實施例的記憶 單元之記憶體陣列的等效電路圖，且描述依據本發明之操 作的二具體實施例之適合的重設/抹除電壓； 圖15a及15b係包含依據本發明一具體實施例的記憶 早元之記憶體陣列的等效電路圖，其描述依據本發明程 化之一方法； „ 一圖⑽及16b係包含依據本發明-具體實施例的記憶 早凡之記憶體陣列的等效電路圖，其描述依據 —位元之方法； 貝％ 抹J二Ϊ依據本發明—具體實施例的記憶單元在各種 矛'“下隨時間變化的臨限電壓圖示； 程式I / 本^明—具體纽例的記料元在許多 圖19a=%過程中的臨限電壓之圖示； 元，在各種m 1%係依據本發明一具體實施例的記憶單 線性標度的^電壓下肢極處之1流分縣對數標度及 陣列Ξ等包括依據本發明一具體實施例的記憶單元之 法.、 路圖，其描述依據本發明程式化一位元的方 陣列的布Z 21b係依據本發明—具體實施例之虛擬接地 、局圖和等效電路圖； 置开I ΝΛ= 22b分別係依據本發明一具體實施例的記憶 W AND_料效電關及布局圖； 681939-27U3 42 1309875 單—圖23a及23b分別係依據本發明一具體實施例的記憶 凡之nand陣列沿圖22b中所示線22A_22A及22B_22b 取得的斷面圖； · 24a係依據本發明一兴篮施例的ρ 效雷败固 圖’其描述依據本發明之操作方法； 具體實施例的NAND陣列之 對一圖24b係依據本發明一具體實施例在重設操作期間針

带—具有不同初始臨限電壓的記憶單元隨時間改變之臨限 電壓的圖示； 圖25係依據本發明一具體實施例的操作方法之 電路圖； 圖26係依據本發明一具體實施例的記憶單元之臨限 壓在各種抹除條件下隨時間改變的圖示； 圖27係描述依據本發明一具體實施例的操作方法之 等效電路圖； 圖28係依據本發明一具體實施例的記憶單元在一組 • 程式化及抹除條件下於許多程式化/抹除循環過程中的臨 限電壓之圖示； 圖29a及29b係在依據本發明—具體實施例的記憶單 元，在各種閘極電壓下於汲極處之電流在三不同循環數目 - 處分别依照對數標度及線性標度的圖示； 圖係依據本發明一具體實施例的記憶單元之臨限 電壓在三不同溫度和循環條件下於保持期間隨時間變化的 圖示； 圖31係依據本發明一具體實施例的NAND陣列字元 681939-27U3 43 1309875 線之斷面示意圖；及 圖32係依據本發明一具體實施例的NAND陣列字元 線形成技術之斷面示意圖。 【主要元件符號說明】 100 η通道記憶單元 101 Ρ型基體 102 Ν型摻雜區 104 η型掺雜區 106 通道區 120 隧道介電結構 122 下方薄氧化層 124 小電洞穿隧阻障高度氮化層 126 上方薄氧化層 130 電荷陷獲/電荷儲存層 140 絕緣層 150 閘極 200 ρ通道記憶單元 201 η型基體 202 Ρ型摻雜區 204 Ρ型換雜區 206 通道區 220 隨道介電結構 222 下方薄氧化層 224 小電洞穿隧阻障高度氮化層 681939-27U3 44 1309875

226 上方薄氧化層 230 電荷陷獲/電荷儲存層 240 絕緣層 250 閘極 681939-27U3 45

Claims (1)

1. 鬌 lJ〇987s7 '申請專利範園： .、種記憶單元，其包含: —半導體基體，其 〜汲桎區，· 、由—通道區分離的一源極區 —隧道介電結構，发/ 電結構包括複數層，其係设置於該通道區上，該隧道 電洞穿隨阻障高度之了5亥隨道介電結構包含具有- 7荷儲存層，其係:置:； —絕緣層，其係毁置於於该隧道介電結構上； —閘極電極，其係执㈠亥電荷儲存層上；及 電極包含a 置於該絕緣岸j·., =—功函數值大於Ν + ^層上’其中該閘極 …其中，該具複數芦、、矽的材料 二=7存結構、==構:口電荷穿 結構層之隨道介電結構之後並陷獲二電;:： 如請求項 如請求項丨之:二，其"閉極電極包含銘。 少二介電層道介電結構Mi 如請求項丨之』夕達約奈米之厚度。 弟—虱化矽層、一在嗲 、"電結構包含一 層、及IP 夕層上之第石々 , 在该第一氮化矽層上之第-& 虱化矽=求項1之記憶單元，i中該以:層。 亂主匕矽、八喊及Hf〇2，组成之族尹選了储存層包括從由 如請求項i 出的至少— 之讀早元，其”絕緣層 p ' ' ' II— I l_ I _ _ ~ i p年//月相修(更)正替換Mj ^— 一 介 2. 4. 5. 681939-27U3 46 *1309875

   8. 如。月求項1之記憶單元’其中該隨道介带 可忽略之陷獲致率。 电 種5己憶體陣列，其包含複數個如請求項 元。 ' 結構具有一 1之記憶單 9. 10. 11 12. 13, =請求項8之記憶體_，其巾職數個 至少二記憶單元係藉由一淺溝準早兀中 隔離中至少-者魏絲 _及—絕緣物切 如請求項8之記憶體陣列’其中該記憶體陣列包含至 少：：字元線、至少二條位元線及至少_條源極線。 如Μ求項10之記憶體陣列，其中該記憶體陣列包含至 少ϋ線選擇電晶體’其_合至—對應位元線。 如印求項10之記憶體陣列，其中該記憶體陣列包含至 )-源極線選擇電晶體，其軸合至—對應源極線。 如請求項10之記憶體陣列，其中該基體包含至少一對 用於該記憶元件之淺接面。

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