TWI309081B - Method for using a memory cell comprising switchable semiconductor memory element with trimmable resistance - Google Patents
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Description
χ3〇9〇8ΐ 九、發明說明： 【發明所屬之技術領域】 本發明係關於-種非揮發性記憶體陣列。 【先前技術】 即使當傳至裝置之功率被切斷 仍維持其資料。在-次可程式陣列中體陣列 履、，、 、千力τ 母一記憶體單元皆 係以初始未程式化狀態而 改變係永久的，且此等單 為程式化狀態。此 且此〜不可抹除。在其他類型之記情 體中，s己憶體單元可抹除且可重寫多次。 化單：：可在每一單元可達成之資料狀態的數目方面變 化。可藉由變更可偵測之單元之某一特徵（諸如，在單元 =一電晶體之給定外加電壓或臨限電麼下流過該單元的 來倚存資料狀態。資料狀態為該單元之不同值，諸 如資料'0 '或資料I 1 I。 -些用於達成可袜除或多狀態單元之解決方 極及一記憶體單元(例如)藉由儲存電荷而 操作’其中所健存之雷爲_ & 體臨限電壓。此等吃情體一不子在或里會改變電晶 積體雷^ 4^體早4三終端裝置’在針對現代 ” 之競爭性所需之很小的尺寸下製造及操作該等 記憶體單元係相對困難的。 平乍料 2他5己憶體單元藉由改變相對稀有之材料（如硫族化物） 之電阻率而操作。硫族化物難以加工且可在大多數半導體 生產設施中展現出困難。 藉由具有使用習知半導體材料（其結構易於被定標至小 115019.doc 1309081 尺寸）而形成之可抹除或多狀態記憶體單元的非揮發性記 憶體陣列來提供一實質優勢。 【發明内容】 本發明係由下列申請專利範圍界定，且不應將此部分中 之任何内容看作係對彼等申請專利範圍之限制。一般而 言，本發明係針對一種具有二極體以及具可調式電阻之半 v體元件的非揮發性記憶體單元。
第-實施例提供-種用於改變及❹彳非揮發性記憶體單 元之資料狀態的方法，該方法包含：將半導體材料自第一 穩疋電阻率狀態切換至第二穩定電阻率狀態，第二電阻 =電=於第一電阻率狀態之電阻率;將半導體材 枓自第一穩定電阻率狀態切換至第三穩定電阻率狀 二電阻率狀態之電阻率高於第二電阻率狀態之電阻；；： 及感測該第三電阻率狀態作為該記憶體單元之資料狀熊 其中該記憶體單元包含第-導體之-部分、第二導體： 部：以及包含該半導體材料之可切換記憶元件:二 §己憶元件安置於第-導體與第二導體之間。 本發明之另—離戏妲 〜棱 種用於改變及感測非揮發性& ::單:狀態的方法，該方法包含:將半 自第-穩定電阻率狀態 體材枓 電阻率狀態之電阻率、〜疋電阻率狀態’第二 導體材料自第―稃二雪；第電阻率狀態之電阻率；將半 態，第三電阻==率狀態切換至第三穩定電阻率狀 率；將半導體材料自當_ *、第—電阻率狀態之電阻 第二穩定電阻率狀“換至第四穩定 1150I9.doc 13〇9〇8i 態狀態之電阻率低於第三電阻率狀 元之資料狀態，其中m四7且率狀態作為該記憶體單 分、第二導體之/該5己憶體單元包含第一導體之一部 憶元件，該可切施f t 3斜導體材料之可切換記 間。 。己1"70件安置於第-導體與第二導體之 本發月之較佳實施例提供-種用於改變及感測非揮發降 記憶體單元之資靱助4 ^ 叹燹及感測非揮發性 科狀也的方法，該非揮發性記侉體單元句 含含半導體材料之多晶或微 =體r包 體$ Ψ %辑^ 卞等媸接面一極體，該二極 體文置於第-導體與 體材料自第-電阻率含：將半導 阻率狀離"第二電阻率狀態，第二電 體材料自第二電阻率狀之;將半導 阻革狀態切換至第三電阻率狀態，第三電 測d電：率高於第二電阻率狀態之電阻率；以及感
If率狀態作為該記憶體單元之資料狀態。 重供—種用於程式化及感測可 窒寫》己憶體早元的方法， 七 該方法包含：將半導體材料自第 一穩定電阻率狀態切換 ^ 率 、弟一穩疋電阻率狀態，第二電阻 丰狀之電阻率低於第一 材料自第H 以率狀“電阻率；將半導體 第一番 率狀態切換至第三穩定電阻率狀態， ::阻率狀態之電阻率低於第二電阻率狀態之電阻率； 賤^ Γ該第二電阻率狀態作為該記憶體單元之資料狀 憶體單元包含第—導體之-部分、第二導體 之一部分以及包含該半導體材料之可切換記憶元件，該可 115019.doc 1309081 切換記憶元株也@ a & ^ 件女置於第一導體與第二導體之間。 再一較佳實施例提供一種用於程式化及感測記憶體陣列 中之第—記憶體單元及第二記憶體單元的方法，第 :單兀包含第一底部導體之一部分及第一頂部導體之—； 刀且第一δ己憶體單元包含第二底部導體之—部分及 頂部導體之一郫八#丄 〇刀八中該方法包含，在第一記憶體單元 之第了底部導體部分與第一頂部導體部分之間施加第—電 脈衝以使該第—記憶體單元處於第-資料狀態，該第—電 脈衝具有第—極性；在第—記憶體單元之第-底部導體部 分與第-頂部導體部分之間施加一讀取電壓；在施加兮： 取電壓的同時感測第一記憶體單元之第一底部導體部:二 第一頂部導體部分之間的第-讀取電力，且其中該第一讀 取電流對應於該第-記憶體單元之第-資料狀態；在第二 記憶體單元之第：底部導體部分與第二頂部導體部分之; 施加第一電脈衝以使号盆_ 格骑s _為 便該第—己憶體皁兀處於第二資料狀 •癌，該第二電脈衝具有第二極性；在第二記憶體單元之第 一底部導體部分與第二頂部導體部分之間施加讀取電壓； 《施加該讀取電壓的同時感測第二記憶體單元之第二底部 導體部分與第二頂部導體部分之間的第二讀取電流，且皇 :該=取電流對應於該第二記憶體單元之第二資料狀 =其㈠-極性㈣二極性城，且其中第—資料狀態 -貝祕態不對應於電阻率㈣金屬氧 之電阻率狀態。 本文中所描述之本發明之態樣及實施例中的每—者皆可 115019.doc 1309081 單獨使用或相互組合而使用。 現將參看附圖來描述較佳態樣及實施例。 【實施方式】 已知藉由施加電脈衝可調節由摻雜之多晶碎形成的電阻 器之電阻，可將其調整於穩定的電阻狀態之間。此等可調 式電阻器已被用作積體電路中之元件。 然而，在非揮發性記憶體單元中使用可調式多晶矽電阻 • 11來儲存資料狀態並非為習知的。製造多晶石夕電阻器之記 憶體陣列提出了困難。若將電阻器用作一大型交又點陣列 +之記憶體單s，則當將電壓施加至所選單元時，將在整 •㈣列中之半選擇及未選擇之單元中存在不當㈣。舉例 • 而言，轉至圖1，假定在位元線B與字線A之間施加一電壓 以設定、重設或感測所選單元8。意欲使電流流過所選翠 元s。然而，一些漏電流可在替代路徑（例如，在位元線b 與字線A之間）上流過未選擇之單元m、υ2&υ3β可存在 ► 許多此等替代路徑。 可藉由將每一記憶體單元形成為包括一個二極體之兩終 端裝置而大大地減少漏電流。二極體具有非線性〗_ν特 性，其允許低於接通電壓之極小電流以及高於接通電壓之 大體上更高的電流一般而言’二極體亦充當在一方向上 比在另一方向上更易於使電流通過之單向閥。因此，只要 選擇能確保僅所選單元經受高於接通電塵之正向電流的偏 壓方案，便可大大地減少沿非意欲之路徑（諸如圖1之1；1_ U2-U3潛洩路徑）的漏電流。 115019.doc 1309081
Herner等人之於2004年9月29曰申請的美國專利申請案 第 10/955,549號％〇1^〇1如以％咖〇7(^11以池〇泔3〇^1如士
Amifuse Having High- and LoW-Impedance States”（下文稱作 '549申請案且以引用的方式併入本文中）描述一整體三維記 憶體陣列’其中記憶體單元之資料狀態儲存於半導體接面 二極體之多晶丨導體材料的電阻率狀態中。&記憶體 為具有^個資料狀態之—次可程式單元。該二極體係以高 電阻率狀態而形成，施加程式化電壓將二極體永久地變換 為低電阻率狀態。 、 在本發明之實施例中，藉由施加適當之電脈衝，由播雜 之半導體材料形成的記憶元件（例如，'549申請案之半導體 :極體)可達成三個、四個或四個以上之穩定電阻率狀 態。在本發明之其他實施例中，可將半導體材料自初始高 電阻率狀態轉換至低電阻率狀態，接著，當施加適當之電 脈衝時’可使其返回至更高的電阻率狀態。此等實施例可 獨立地使用或加以組合以形成可具有兩個或兩個以上之資 料狀態且可為—次可程式或可重寫的記憶體單元。、 如所左釋，包括在記憶體單元中之導體之間的二極體允 許其形成於阿度密集的交叉點記憶體陣列中。在本發明 較佳實施例中，桩装 接者，夕晶、非晶或微晶半導體記憶元 可與二極體电5絲如+ Τ 形成，或者更佳地，可自身形成為二極 體。 在此論述中，將自 轉變稱作設定轉變， 更高電阻率狀態至更低電阻率狀態之 其受到設定電流、設定電壓或設定脈 115019.doc 1309081 衝之影響’而將自更低電阻率狀態至更高電阻率狀離之反 向轉變稱作重設轉變，其受到重設電流、重設或重設 脈衝之影響。 在較佳之-次可程式實施例中，可使多晶半導體二極體 與介電斷裂反料成對，但在其他實施例中可省略反溶 絲0 圖2說明了根據本發明之較佳實施例而形成之記憶體單 元底邛導體12由導電材料(例如，鎢)形成且在第一方向 上延伸。障壁層及黏著層可包括於底部導體12中。多晶半 導體二極體2具有：底部重摻雜η型區4;内稟區6，其並不 意欲被摻雜’·及頂部重摻雜區8，但可反向此二極體之定 向。此二極體（不管其定向）將被稱作p-i-n二極體。介電斷 裂反溶絲u包括於-些實施例中。頂部導體16可^ = 方式而开y成且可具有與底部導體12相同之材料，且在與第 -方向不同的第二方向上延伸。乡晶半導體二極體2垂直 安置於>底部導體12與頂部導體16之間。多晶半導體二極體 2係以尚電阻率狀態而形成。此記憶體單元可形成於一合 適之基板上，例如，形成於單晶圓上。圖3展示了形 成於一交又點陣列中的此等裝置之記憶層之一部分，其中 :極體2安置於底部導體12與頂部導體16之間（在此視圖中 省略：反炫絲14)。可將多個記憶層堆疊於—基板上以形 成一高度密集之整體三維記憶體陣列。 j此娜述中，將並不意欲被摻雜之半導體材料區描述為 /、品’、、：而，熟習此項技術者應瞭解，内稟區實際上可 115019.doc -12· 1309081
可藉由施加適當的電脈衝而在穩定之狀態之間改變摻雜 之多晶或微晶半導體材料（例如，矽）的電阻率。已發現， 在較佳實施例中 地執行設定轉變 易於達成及控制 在一極體處於正向偏壓下之情況下有利 而在二極體處於反向偏壓下之情況下最 易於達成及控制重設轉變。然而，在一些例子中，在二極 體處於反向偏壓下之情況下可達成設定轉變，而在二極體 處於正向偏壓下之情況下達成重設轉變。 半導體切換性能係複雜的。對於二極體而言，在二極體 處於正向偏壓下之情況下已達成設定轉變及重設轉變。通 常，在二極體處於正向偏壓下之情況下所施加的重設脈衝 (其足以將組成二極體之多晶半導體材料自給定電阻率狀 態切換至更高電阻率狀態）與一對應之設定脈衝（其將相同 多晶矽半導體材料自相同電阻率狀態切換至更低電阻率狀 態）相比將為更低之振幅且將具有更長之脈衝寬度。 在反向偏壓下之切換展示了不同性能。假定多晶矽p-i_n 一極體（如圖2中所示之多晶矽p_i_n二極體）經受在反向偏 麼下之相對大的切換脈衝。在施加切換脈衝之後，施加— 115019.doc •13· 1309081 更·ΐ之項取脈衝（例如，2伏特），且 】在5貝取電壓下流過 一極體之電、",L (稱作讀取電流p 者在隨後之脈衝中將在 士向偏壓下之切換脈衝的電壓增加，在兩伏特下之隨後的 讀取電流如圖4中所示而改變。可看丨，最初隨著將㈣ 脈衝之反向電壓及電流增加，當在每—切換脈衝後施加讀 取電壓時，讀取電流增加；’亦即，半導體材料（在該種狀 況下為矽）之初始轉變係在朝向更低電阻率之設定方向
上。-旦切換脈衝到達某—反向偏壓電壓（在圖4中之點K 處，在此實例中約為-14.6伏特)時，隨著達成重設及石夕之 電阻率增力”讀取電流突然開始下降。舉例而言，視當開 始施加反向偏壓切換脈衝時組成二極體之矽的電阻率狀態 而定，設定趨勢被反向且二極體之残始纽時的切換電 壓變化。接著’將看出’藉由選擇適當之電壓，可在二極 體處於反向偏壓下之情況下達成組成該二極體之半導體的 設定或重設。 本發明之記憶體單元之不同資料狀態對應於組成二極體 之多晶或微晶半導體材料的電阻率狀態，該等電阻率狀態 係藉由畲施加讀取電壓時偵測流過記憶體單元（在頂部導 體16與底部導體12之間）之電流而加以區別。較佳地，在 任一不同資料狀態與任一相異的不同資料狀態之間流動的 電流至少為2倍以使狀態之間的差異為可易於偵測的。 可將記憶體單元用作一次可程式單元或可重寫記憶體單 元’且可具有兩個、二個、四個或四個以上之不同資料狀 態。可以任一次序及在正向偏壓或反向偏壓下將該單元自 I15019.doc •14- 1309081 其之任一資料狀態轉換至其之任一其他資料狀態。 將提供較佳實施例之若干實例。然而，應瞭解，並不意 欲此等實例具有限制性。熟習此項技術者將顯而易見，程 式化包含二極體及多晶或微晶半導體材料之兩終端裝置的 其他方法將在本發明之範疇内。 一次可程式多層單元 在本發明之較佳實施例中，將由多晶半導體材料形成的 二極體及介電斷裂反熔絲串聯排列而安置於頂部導體與底 部導體之間。在具有三個或四個不同資料狀態之較佳實施 例中，將兩終端裝置用作一次可程式多層單元。 較佳之§己憶體單元展示於圖2中。二極體2較佳地由多 晶或微晶半導體材料（例如，矽、鍺或者矽及/或鍺之合金） 形成。二極體2最佳為多晶矽。在此實例中，底部重摻雜 區4為η型且頂部重掺雜區8為p型，但可將二極體之極性顛 倒。記憶體單元包含頂部導體之一部分、底部導體之一部 分及二極體，該二極體安置於該等導體之間。 如所形成，二極體2之多晶矽處於高電阻率狀態，且介 電斷裂反炫絲14係完整的。圖5為展示各種狀態下之記憶 體單元之電流的概率圖。轉至圖5，當在頂部導體16與底 邛導體12之間施加一讀取電壓（例如，2伏特）時（二極體2處 於正向偏壓下）’在頂部導體16與底部導體12之間流動的 讀取電流較佳處於亳微安培之範圍内，例如小於約5毫微 安培。圖5之圖表上的區V對應於記憶體單元之第一資料狀 態。對於陣列中之一些記憶體單元而言，此單元將不經受 115019.doc -15- 1309081 設定或重設脈衝’且此狀態將被讀取為該記憶體單元之資 料狀態。此第一資料狀態被稱作v狀態。 在頂部導體16與底部導體12之間施加第一電脈衝（較佳 地，二極體2處於正向偏壓下）。舉例而言，此脈衝在約8 伏特與約12伏特之間，例如約1〇伏特。舉例而言，電流在 約80微安培與約200微安培之間。脈衝寬度較佳在約丨〇〇毫 微秒與約500毫微秒之間。此第一電脈衝使介電斷裂反熔 絲14斷裂且將二極體2之半導體材料自第一電阻率狀態切 換至第二電阻率狀態，該第二狀態之電阻率低於該第一狀 態之電阻率。此第二資料狀態將被稱作P狀態，且在圖5中 將此轉變標記為”V—P”。在2伏特之讀取電壓下在頂部導 體16與底導體i2之間流動的電流為約⑺微安培或更大。 組成一極體2之半導體材料的電阻率被減少約1〇〇〇至約 2000倍。在其他實施例中，電阻率之改變將更小，但在任 -資料狀態與任一其他資料狀態之間將至少為2倍，較佳 為或5倍，且更通常地為100倍或更大。該陣列中 之一些記憶體單元將在此資料狀態下被讀取，且將不經受 額外設定脈衝或重設脈衝。㈣二資料狀態將被稱作P狀 在頂部導體16與底部導體12之間施加第二電脈衝（較佳 地，二極 a 減Μ 於反向偏壓下）。舉例而言，此脈衝在約-8 伏特與約-1 4 〇 h 間，較“：=Γ在約-1°伏特與約-12伏特之 約200微安培之n。|彳而言’電流在約8G微安培與 ° B舉例而言，脈衝寬度在約100毫微秒與 115019.doc • 16 - 1309081 約ι〇微秒之間，較佳在約100毫微秒與約丨微秒之間，最佳 在約200毫微秒與約800毫微秒之間。此第二電脈衝將二極 體2之半導體材料自第二電阻率狀態切換至第三電阻率狀 態，該第三電阻率狀態之電阻率高於第二電阻率狀態之電 阻率。在2伏特之讀取電壓下在頂部導體16與底部導體12 之間流動的電流在約1〇毫微安培與約5〇〇毫微安培之間， 較佳在約100毫微安培與約500毫微安培之間。該陣列中之 一些記憶體單元將在此資料狀態下被讀取，且將不經受額 :設定脈衝或重設脈衝。此第三資料狀態將被稱料狀 態’且在圖5中將此轉變標記為"p—R·,。 為達成第四資料狀態，在頂部導體16與底部導體Η之間 施：第三電脈衝(較佳地’二極體2處於正向偏壓下卜舉例 而言，此脈衝在約8伏特與約12伏特之間（例如，約伏 特）’且電流在約5微安培與約2〇微安培之間。此第三電脈 衝將二極體2之半導體材料自第三電阻率狀態切換至第四 電阻率狀態，該第四電阻率狀態之電阻率低於第三電阻率 狀態之電阻率，且較佳該電阻率高於第二電阻率狀態之電 阻率°在2伏特之讀取電壓下在頂部導體16與底部導體12 之間流動的電流在約[5微安培與約45微安培之間。該陣 列中之-些記憶體單元將在此資料狀態下被讀取，其將被 稱作S狀態，且在圖5中將此轉變標記為。 在讀取電壓（例如，2伏特）下之電汽罢 . 电/瓜差異在任何兩個鄰近 >料狀態之間較佳地至少為2伴。礙加二 乃倍舉例而言，處於資料狀 % R的任一單元之讀取電流較佳 王y馮處於資料狀態v M5019.doc •17- 1309081 的任一單元之讀取電流的兩倍，處於資料狀態s的任一單 元之讀取電流較佳地至少為處於資料狀態R的任一單元之 讀取電流的兩倍，且處於資料狀態P的任一單元之讀取電 流較佳地至少為處於資料狀態S的任一單元之讀取電流的 兩倍。舉例而言，資料狀態R下的讀取電流可為資料狀態 V下的讀取電流之兩倍，資料狀態S下的讀取電流可為資料 狀態R下的讀取電流之兩倍，且資料狀態P下的讀取電流可 為資料狀態S下的讀取電流之兩倍。若將範圍界定為更 小，則差異將相當大；舉例而言，若最高電流V狀態單元 可具有5毫微安培之讀取電流且最低電流R狀態單元可具有 100毫微安培之讀取電流，則電流差異至少為20倍。藉由 選擇其他界限，可確保鄰近記憶體狀態之間的讀取電流之 差異將至少為3倍。 如稍後將描述，可應用一反覆之讀取-驗證-寫入過程以 確保在一設定或重設脈衝之後記憶體單元處於所界定之資 料狀態中的一者且並不處於其之間。 至此已論述了 一資料狀態下之最高電流與下一最高鄰近 資料狀態下之最低電流之間的差異。在鄰近資料狀態下之 大多數單元中之讀取電流的差異將仍更大；舉例而言，V 狀態下之記憶體單元可具有1毫微安培之讀取電流，R狀態 下之單元可具有100毫微安培之讀取電流，S狀態下之單元 可具有2微安培（2000毫微安培）之讀取電流，且P狀態下之 單元可具有20微安培之讀取電流。每一鄰近狀態下之此等 電流相差10倍或更多。 115019.doc -18- 1309081 已描述了具有四個不同資料狀態之記憶體單元。為了幫 助在資料狀態之間進行區別’可較佳地選擇三個資料狀態 而非四個資料狀態。舉例而言，三態記憶體翠元可以資料 狀態v而形成’將其設定至資料狀態p，接著將其重設至資 料狀態R。此單元將不具有第四資料狀態8。在該種狀況 下鄰近之寊料狀態之間（例如，R資料狀態與p資料狀態 之間）的差異可顯著較大。 • 可如所描述來程式化如所描述之記憶體單元的一次可程 式。己隱體陣列，其中每一單元被程式化至三個不同資料狀 J中之者（在一實施例中）或者四個不同資料狀態中之一 者(在替代實施例中)。此等僅為實例，明顯地，可存在三 •個以上或四個不同電阻率狀態及對應之資料狀態。 然而，在一次可程式記憶體單元之記憶體陣列中，可以 各種=式程式化該等單元。舉例而言，轉至圖6，圖2之記 憶體單元可以第-狀態^狀態）而形成。第一電脈衝（較佳 > S於正向偏壓下）使反熔絲14㈣且將二極體之多晶石夕自 第電阻率狀態切換至低於第—冑阻率狀態之第二電阻率 狀態，從而使該記憶體單元處於P狀態（在此實例中，其為 ‘ 帛低之電阻率狀態）。第二電脈衝（較佳處於反向偏壓下)“ 二極體之多晶矽自第二電阻率狀態切換至第三電阻率狀 態’該第三電阻率狀態之電阻率高於第二電阻率狀態之電 阻率’從而使該記憶體單元處於s狀態。第三電脈較佳 亦處於反向偏壓下）將二極體之多晶石夕自第三電阻率 切換至第四電阻率狀態’該第三電阻率狀態之電阻率高= 115019.doc •19· 1309081 第一電阻率狀態之電阻率，從而使該記憶體單元處於尺狀 態。對於任一給定之記憶體單元而言，可將任—資料狀態 (V狀態、R狀態、S狀態及P狀態）讀取為記憶體單元之資料 狀態。在圖6中標記每一轉變。展示了四個不同狀態；可 按需要而存在三個或四個以上之狀態。 在仍其他的實施例中，每一連續電脈衝可將二極體之半 導體材料切換至連續更低之電阻率狀態。舉例而言，如在 圖7中，記憶體單元可自初始V狀進行至尺狀態、自R狀進 行至S狀態及自S狀進行至P狀態，其中對於每一狀態而 言，讀取電流至少為先前狀態下之讀取電流的兩倍，每一 者皆對應於不同的資料狀態。當不存在包括於單元中之反 熔絲時，此方案可能最有利。在此實例中，可在正向偏壓 或反向偏壓下施加脈衝。在替代實施例中，可存在三個資 料狀態或四個以上之資料狀態。 在一實施例中，記憶體單元包括圖8中所示之多晶妙或 微晶二極體2 ’包括底部重摻雜p型區4、中間内稟或輕度 摻雜區6及頂部重摻雜n型區8。如在先前實施例中，此二 極體2可與一介電斷裂反熔絲串聯排列，該兩者安置於頂 部導體與底部導體之間。底部重摻雜ρ型區4可就地摻雜 (亦即，在多晶矽之沈積期間藉由使提供諸如硼之ρ型摻雜 劑之氣體流動而得以摻雜），使得摻雜劑原子核在薄膜形 成時被併入至該薄膜中。 轉至圖9 ’已發現此記憶體單元以ν狀態而形成，其中在 2伏特之讀取電壓下頂部導體μ與底部導體12之間的電流 115019.doc -20- 1309081 小於約80毫微安培。較佳在（例如）約8伏特之正向偏壓下施 加的第一電脈衝使介電斷裂反熔絲14(若其存在）斷裂，且 將二極體2之多晶矽自第一電阻率狀態切換至第二電阻率 狀態，第二電阻率狀態低於第一電阻率狀態，從而使記憶 體單元處於資料狀態P。在資料狀態p下，在讀取電壓下之 頂邛V體16與底部導體12之間的電流在約丨微安培與約4微 安培之間。較佳在反向偏壓下施加之第二電脈衝將二極體 2之多晶矽自第二電阻率狀態切換至第三電阻率狀態，第 三電阻率狀態低於第一電阻率狀態^第三電阻率狀態對應 於=貝料狀態Μ。在資料狀態μ下，在讀取電壓下之頂部導 體16與底部導體12之間的電流高於約1〇微安培。如在先前 實施例中，鄰近資料狀態下之任一單元之間（狀態ν之最高 電流單元與狀態Ρ之最低電流單元之間，或者狀態ρ之最高 電流單元與狀態Μ之最低電流單元之間）的電流差異較佳地 至少為2倍，較佳為3倍或更大。可將資料狀態ν、？或Μ中 之任一者偵測為記憶體單元之資料狀態。 圖4展示了當半導體二極體經受反向偏壓時，一般而 α，半導體材料最初經歷至更低電阻率之設定轉變，接著 隨著電壓增加，經歷至更高電阻率之重設轉變。對於此特 叱一極體（具有頂部重摻雜η型區8及較佳地具有藉由就地 換雜ρ型摻雜劑而形成之底部重掺雜區4)而言，隨著增加 反向偏壓電壓而自設定轉變至重設轉變之切換並非如二極 體之其他實施例般突然或急劇地發生。此意謂藉由此二極 體在反向偏壓下之設定轉變更易於控制。 H5019.doc -21 - 1309081 可重寫記憶體單元 在另一組實施例中，記憶體單元表現為一可重寫記憶體 單元’其可重複地在兩個或在三個資料狀態之間切換。 圖10展示了可充當一可重寫記憶體單元之記憶體單元。 此e憶體單元與圖2中所示之記憶體單元相同，除了不包 括介電斷裂反熔絲之外。大多數可重寫實施例在記憶體單 元中並不包括反熔絲，但按需要可包括一反熔絲。
轉至圖11，在第一較佳實施例中，記憶體單元係以高電 阻率狀態V而形成，其中在2伏特下之電流為約5毫微安培 或更小。對於大多數可重寫實施例而言，初始V狀態並不 充當記憶體單元之資料狀態。在頂部導體16與底部導體12 之間施加第一電脈衝（較佳地，二極體2處於正向偏壓下）。 舉例而言，此脈衝在約8伏特與約12伏特之間，較佳為約 W伏特。此第一電脈衝將二極體2之半導體材料自第一電 阻率狀態切換至第二電阻率狀態p，該第二狀態之電阻率 低於第一狀態之電阻率。在較佳實施例中，p狀態亦將不 充田》己憶體單元之資料狀態。在其他實施例中，p狀態將 充當記憶體單元之資料狀態。 在頂部導體16與底部導體12之間施加第二電脈衝（較佳 地，二極體2處於反向偏壓下）。舉例而言，此脈衝在約 伏特與約·14伏特之間，較佳地在約韻特與約_13伏特之 間，更佳地為約_1()伏特或約七伏特。所需之電壓隨著内 稟區之厚度而變化。此第二電脈衝將二極體2之半導體材 料自第二電阻率狀態切換至第三電阻率狀態r，該第三狀 H5019.doc -22· 1309081 態之電阻率尚於第二狀態之電阻率。在較佳實施例中，r 狀態對應於記憶體單元之資料狀態。 可較佳在正向偏壓下在頂部導體16與底部導體12之間施 加第三電脈衝。舉例而言，此脈衝在約55伏特與約9伏特 之間，較佳為約6.5伏特，且電流在約1〇微安培與約微 安培之間，較佳在約50微安培與約1〇〇微安培之間。此第 三電脈衝將二極體2之半導體材料自第三電阻率狀態r切換 至第四電阻率狀態S，該第四狀態之f阻率低於第三狀態 之電阻率。在較佳實施例中，s狀態對應於記憶體單元之 資料狀態。 在此可重寫、雙態之實施例中，將R狀態及s狀態感測或 讀取為資料狀態。可在此等兩個狀態之間重複地切換記憶 體單元。舉例而言，第四電脈衝（較佳地，二極體2處於反 向偏壓下）將二極體之半導體材料自第四電阻率狀態§切換 至第五電阻率狀態R，該第五電阻率狀態R與第三電阻率 狀態R大體上相同。第五電脈衝（較佳地’二極體2處於正 向偏壓下）將二極體之半導體材料自第五電阻率狀態R切換 至第六電阻率狀態S，該第六電阻率狀態8與第四電阻率狀 態S大體上相同，等等。可能更難以使該記憶體單元返回 至初始V狀態及第二p狀態；因此可不將此等狀態用作可重 寫記憶體單元中之資料狀態。對於將單元自初始V狀態切 換至P狀態的第一電脈衝及將單元自p狀態切換至R狀態的 第二電脈衝而言，在記憶體陣列到達終端使用者之前執行 該等兩個電脈衝可為較佳的，例如，在工廠或測試設施中 115019.doc •23· 1309081 或者㈣商執行。在其他實施例中，僅對於將 早疋自初始v狀態切換至p狀態之第一電脈衝而言， 體陣列到達終端使用去夕访私/ " 用者之刖執㈣帛—電脈衝可為較佳 的。 如將WU看出，在所提供之實例中，在一資料狀態下 之任一單…鄰近資料狀態下之任-單元(在該種狀況 下為R貝料狀態（在約10毫微安培與約5⑼毫微安培之間）與 s資料狀態（在約丨.5微安培與約4·5微安培之間）)之間的頂部 導體16與底部導體12之間的讀取電壓(例如，2伏特)下之電 机間的差異至少為3倍。視為每—資料狀態所選擇之範圍 而定’該差異可為2倍、3倍、5倍或更大。 在替代實施財，可以任—次序在三個或三個以上之資 料狀態之間切換可重寫記憶體單b可在三極體處於正向 偏壓或反向偏壓下之情況下執行設定或重設轉變。 在所描述之-次可程式及可重寫實_中，注意，資料 狀態對應力組成二極體之多晶或微晶半導體材料的電阻率 狀態。資料狀態並不對應於電阻率切換金屬氧化物或氣化 物之電阻率狀態，如在於2006年3月31日申請之Herner等 人的美國專利中請案第i 1/395,995號"N〇nv〇latile Mem〇ry
Cell Comprising a Diode and a Resistance-Switching Material" 中，該專利申請案由本發明之受讓人擁有且以引用之方式 併入本文中。 反向偏壓設定及重設 在根據迄今所描述之實施例而形成且程式化的記憶體單 115019.doc -24· 1309081 兀之陣列中，如與正向偏壓步驟相比，其中單元經受反向 偏壓下之大電壓的任一步驟具有減少之漏電流。 轉至圖12，假定將在正向偏壓下在所選單元s上施加 伏特。（待使用之實際電壓將視許多因素而定，包括單元 之構造、摻雜劑含量、内稟區之高度等；1〇伏特僅為一實 例。）將位元線B0設定為10伏特且將字線w〇設定為接地。 為了確保半選擇之單元!^(其與所選單元8共用位元線b〇)保 持於二極體之接通電壓以下，將字線W1設定為小於但相 接近於位元線B 〇之電壓；舉例而言可將字線W1設定 為9.3伏特，使得在F單元（僅展示了一個卩單元，但可存在 個數千個或更多之F單元）上施加〇.7伏特。類似地， 為了確保半選擇之單元玛其與所選單元S共用字線W0)保 持於二極體之接通電壓以下，將位元線m設定為高於但相 子接近於字線wo之電壓；舉例而言，可將位元線b 1設定 伏特，使得在單元H(再次，可存在數千個H單元）上 施加〇.7伏特。未選擇之單元U(其與所選單元S既不共用字 線貿〇亦不共用位元線B0)經受-8.6伏特。因為可存在數百 萬未選擇之單元ϋ，所以此導致陣列内之顯著漏電流。 展示了用以在一 §己憶體單元上施加大的反向偏壓 (1、）作為重设脈衝之有利偏壓方案。將位元線Β 〇設定為 、特且將字線w〇設定為5伏特，使得在所選單元S上施 加>10伏特；二極體處於反向偏壓下。在足夠低但不會引 擇之單元F及Η的非意欲之設定或重設之反向偏壓 下將予線W1及位元線Β 1設定為接地使此等單元經受_5 H5019.doc •25- 1309081 伏特。在反向偏壓下之設定或重設通常似乎發生於二極體 變為反向擊穿時之電壓下或接近該電壓，其通常高於_5伏 特。 藉由此方案’在未選擇之單元u上不存在電壓，從而導 致無反向'/¾漏。結果，如在（例如）同此之相同日申請且早 先以引用方式併入之Scheuerlein等人的美國申請案第 xx/xxx，xxx 號"Dual Data-Dependent Busses f〇r Coupling
Read/Write Circuits to a Memory Array”（代理人案號第 023 0051號）中進一步描述，頻寬可得以顯著增加。 圖13之偏壓方案僅為一實例；明顯地，可使用許多其他 方案。舉例而言，可將位元線B0設定為〇伏特，將字線w〇 設定為-10伏特，且將位元線B1及字線W1設定為_5伏特。 在所選單元S、半選擇之單元η及F以及未選擇之單元11上 的電壓將與圖13之方案中的電壓相同。在另一實例中，將 位元線Β0設定為接地，將字線|〇設定為1〇伏特，且將位 元線Β1及字線W1各自設定為5伏特。 重複設定及重設 攻今為止，此論述已描述了施加一適當之電脈衝以將二 極體之半導體材料自一電阻率狀態切換至一不同之電阻率 狀態，因此在兩個不同<資料狀態之間切換記憶體單元。 實務上，此等設定及重設步驟可為重複的過程。 如所描述，在鄰近資料狀態下進行讀取期間電流之間的 差異較佳至少為2倍；在許多實施例中，可較佳確定藉由3 倍、5倍、10倍或更大而分離的每—資料狀態之電流範 115019.doc -26- 1309081 圍。 轉至圖14 ’如所描述，可將資料狀態V界定為2伏特之讀 =電壓下的5亳微安培或更小之讀取電流’將資料狀態R界 疋為在約1G亳微安培與約5⑻毫微安培之間的讀取電流， • : 心S界叱為在約1.5微安培與約4.5微安培之間的讀 取電 i將資料狀態p界定為高於約1G微安培的讀取電 流I’、駕此項技術者應瞭解，此等僅為實例❶在另一實施 ”中’舉例而[可在-更小之範圍中界定資料狀態V， »貝取電机為在2伏特之讀取電壓下的約5毫微安培或更小。 實際之讀取H將隨單元之特性、陣列之構造、所選之讀 取電流及許多其他因素而變化。 假定一次可程式記憶體單元處於資料狀態p。將反向偏 壓下之電脈衝施加至記憶體單元以將單元切換至資料狀態 S。然而，在一些例子中，其可為，在施加電脈衝之後， 讀取電流不處於所要之範圍内；亦即’二極體之半導體材 料之電阻率狀態尚於或低於所意欲之電阻率狀態。舉例而 言，假定在施加電脈衝之後，記憶體單元之讀取電流處於 圖上於Q處所展示的點處，其處於8狀態與p狀態電流範圍 之間。 在施加一電脈衝以將記憶體單元切換至一所要之資料狀 態後，該記憶體單元可經讀取以判定是否達到所要之資料 狀態。若未達到所要之資料狀態，則施加一額外脈衝。舉 例而a ’當感測電流Q時，施加一額外之重設脈衝以增加 半導體材料之電阻率，從而將讀取電流降低至對應於s資 115019.doc -27- 1309081 料狀態之範圍内。如早先所描述，可在正向偏壓或反向偏 壓下施加此設定脈衝。與原始脈衝相比，該或該等額外脈 衝可具有更高之振幅（電壓或電流）或者更長或更短之脈衝 寬度。在額外之設定脈衝後，再次讀取該單元，接著適當 地施加設定或重設脈衝，直至讀取電流處於所要之範圍内 為止。 在兩終端裝置（諸如，所描述之包括二極體的記憶體單 元）中，讀取以便驗證該設定或重設且若必要則進行調整 將尤為有利。在二極體上施加大的反向偏壓可損壞該二極 體；因此，當在二極體處於反向偏壓下之情況下來執行設 定或重設時，使反向偏壓電壓最小化係有利的。 製造之考慮因素 於2006年6月8曰申請的Herner等人之美國專利申請案第 11/148,530號"Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material"及於 2004年 9 月 29申請的Herner之美國專利申請案第10/954,5 10號"Memory Cell Comprising a Semiconductor Junction Diode Crystallized Adjacent to a Silicide"(其兩者皆由本發明之受讓人擁有且皆 以引用之方式併入本文中）描述了鄰近於一適當之矽化物 的多晶矽之結晶影響多晶矽之性質。某些金屬矽化物（諸 如，矽化鈷及矽化矽）具有非常接近於矽之晶格結構的晶 格結構。當非晶矽或微晶矽與此等矽化物中之一者接觸而 結晶時，矽化物之晶格在結晶期間提供一模板至矽。所得 之多晶矽將高度有序，且缺陷相對較低。當藉由電導率增 115019.doc -28 - 1309081 強型摻雜劑摻雜時 的導電性。 此高品質多晶矽在形成時具有相對高 f备非晶矽或微晶矽材料不與具有矽化物之矽(該 ::二或微晶石夕材料具有與其之良好晶格匹配)接觸而結 石夕或微僅與諸如二氧化⑦或氮化鈦之材料（該非晶 :曰日日石材料具有與其之顯著的晶格失配）接觸，所得 夕曰曰矽將具有更多的缺陷，且以此方式結晶的摻雜之多 晶石夕在形成時將具有低得多的導電性。 之夕 在本發明之態樣中，在兩個或兩個以上之電阻率狀態之 門刀換形成一極體之半導體材料，從而改變在給定讀取電 塵下流過該二極體之電流，不同的電流（及電阻率狀態）對 應於不同資料狀態。已發現，由尚未鄰近於提供結晶模板 之梦化物或類似材料而結晶之高缺陷石夕（或者諸如錯或矽 録合金之其他適當的半導體材料）形成的二極體顯示出最 有利之切換性能。 在不希望受到任-特定理論之束㈣情況下，咸信在所 觀測之電阻率改變後的_可能機制為在臨限振幅上之設定 脈衝致使摻雜劑原子移出晶粒邊界（在該處，摻雜劑原子 係惰性的）而進入晶體主體内（在該處，摻雜劑原子將增加 電導率且降低半導體材料之電阻）。相反，重設脈衝可致 使摻雜劑原子移回至晶粒邊界，從而降低電導率且增加電 阻。然而’諸如多晶梦材料之有序度的增加及減少之其他 機制亦可操作或者替代地操作。 已發現，鄰近於一適當之矽化物而結晶的具有極低缺陷 115019.doc -29- 1309081 之石夕的電阻率狀態不能如當半導體材料具有更高程度之缺 陷：般易於切換。缺陷或更大量之晶粒邊界的存在可允許 更容易之切換。在較佳實施例中，接著，形成二極體之多 曰日或微日日材料並未鄰近於一材料（該多晶或微晶材料具有 與其之小的晶格失配)而結晶。舉例而言，小的晶格失配 為約百分之三或更小之晶格失配。 證據已表明，切換性能可集中於内稟區中之改變。亦在 電阻器及p-n二極體中觀測到切換性能，且其並不限於尸卜 η二極體，而是咸信p_i_n二極體之使用可尤其有利。迄今 所描述之實施例包括p_i_n二極體。然而，在其他實施例 中，該二極體可替代地為p_n二極體，其具有極小之内稟 區或不具有内稟區。 將提供一描述本發明之較佳實施例之製造的詳細實例。 於2002年12月19日申請的Herner等人之美國專利申請案第 10/320,470 號"An Improved Method for Making High
Density Nonvolatile Memory"(且由於作廢，以引用的方式 併入本文中）之製造細節將用於此等實施例之二極體的資 訊（如’549申請案之資訊）中。有用之資訊亦可得自於2〇〇4 年12月17曰申請的Herner等人之美國專利申請案第 11/015,824 號"Nonvolatile Memory Cell Comprising a
Reduced Height Vertical Diode’’，該專利申請案已讓渡給 本發明之受讓人且以引用的方式併入本文中。為了避免使 本發明難以理解’並非將包括此等申請案之所有細節，但 應瞭解，並不意欲排除此等申請案之資訊。 115019.doc -30- 1309081 實例 將詳細描述單個記憶層之製造。可堆疊額外記憶層，每 -記憶層皆整體形成於位於其下之—記憶層上。在此實施 例中’多晶半導體二極體將充當可切換記憶元件。 轉至圖15a，記憶體之形成開始於基板1〇〇。此基板ι〇〇 可為如此項技術中已知之任一半導體基板，諸如單晶矽、 如矽鍺或矽鍺碳之IV_IVt合物、m_VK合物、π_νιι化合 物、此等基板上之磊晶層或者任何其他半導體材料。該基 板可包括製造於其中之積體電路。 絕緣層102形成於基板100上。絕緣層1〇2可為二氧化 矽、氮化矽、高介電薄膜、Si_c_〇_H薄膜或者任一其他合 適之絕緣材料。 第一導體200形成於基板及絕緣體上。黏著層1〇4可包括 於絕緣層1〇2與導電層106之間以幫助導電層1〇6黏著至絕 緣層102。若上覆之導電層為鶊，則較佳地將氮化鈦作為 霉占著層10 4。 待沈積之下一層為導電層106。導電層106可包含此項技 術中已知之任一導電材料，諸如鎢或其他材料（包括鈕、 欽、銅、銘或其之合金）。 一旦已沈積將形成導電軌之所有層，將使用任一合適之 遮罩及蝕刻過程來圖案化及蝕刻該等層以形成大體上平 行、大體上共平面之導體200(圖15a中以橫截面展示）。在 一實施例中，沈積光阻、藉由光微影圖案化光阻且蝕刻該 等層，且接著使用標準過程技術來移除該光阻。導體2〇〇 115019.doc -31 - 1309081 可替代地由一鑲嵌方法形成。 接下來，將一介電材料108沈積於導電軌2〇〇之上及其之 間。介電材料108可為任一已知之電絕緣材料，諸如，氧 化石夕、氮化⑨錢氧切。在—較佳實施财，將二氧化 矽用作介電材料108。 最後，移除在導電軌2〇〇之頂部的過量介電材料1〇8，從 而曝露由介電材料108分隔的導電軌2〇〇之頂部，且留出大 體上平坦表面109。所得結構展示於圖15a中。介電過度填 充之此移除以形成平坦表面1〇9可藉由此項技術中已知之 任一過程來執行，諸如化學機械平坦化（CMp)或回蝕。可 有利地加以使用之回蝕技術描述於在2004年6月30日申請 的Raghuram等人之美國申請案第1〇/883417號"N〇nselective
Unpatterned Etchback to Exp〇se Buried Patterned Features" 中且該申明案以引用的方式併入本文中。在此階段，已 在基板100上之第一高度處形成複數個大體上平行的第一 導體。 接下來，轉至圖15b，將在已完成之導電執2〇〇上形成垂 直柱。（為節省空間，圖15b中不展示基板100 ;將假定其 之存在。）較佳地，在導電軌之平坦化後，將障壁層ιι〇沈 積為第一層。可將任一合適之材料用於該障壁層中，包括 氮化鎢、氮化鈕、氮化鈦或此等材料之組合。在一較佳實 施例中，將氮化鈦用作障壁層。在障壁層為氮化鈦之情況 下，其可以與早先描述之黏著層相同之方式而沈積。 接下來沈積將被圖案化為柱之半導體材料。該半導體材 115019.doc -32- 1309081 料可為矽、鍺、矽鍺合金或者其他合適之半導體或半導體 "'至為了開便起見’此描述將把半導體材料稱作碎，作 應瞭解’熟練之實踐者可替代地選擇此等其他合適的材料 中之任—者。 在較佳實施例中，該柱包含半導體接面二極體。本文中 使用術語”接面二極體”以指代具有非歐姆導電之特性的半 導體裝置’其具有兩個端電極且由在一電極處為p型及在
另電極處為n型之半導體材料構成。實例包括：p_n二極 體及n-p二極體，其具有相接觸之p型半導體材料及^型半 導體材料，諸如齊納二極體；Ap_i_n二極體，其中内稟 (未摻雜）半導體材料被插入於P型半導體材料與n型半導體 材料之間。 底部重摻雜區m可藉由此項技術中已知之任—沈積及 摻雜方法而形成。切之沈積期間，⑪可經沈積且接著經 摻雜’但較佳地藉由使提供n型摻雜劑原子（例如，鱗）之供 體氣體流動而就地摻雜。重摻雜區m之厚度較佳在請 埃與約800埃之間。 藉由此項技術中已知之任—太 <任方去可形成内稟層114。内 稟層114可為矽、鍺或者 鳍之任一合金且可具有約 1100 埃與約 33〇〇j^_^j^ & $ # 咦之間的厚度，較佳地為約2000埃之厚 度0 返回至圖15b，剛得以沈 面之障壁層起將經2 層14及112連同下 3〇〇Λ '•圖案化及蝕刻以形成柱30(^柱 3〇〇應具有與下方的導體 00、々相同的間距及約相同的寬 H5019.doc -33 - 1309081 度，使得每一柱300形成於導體200之頂部上。可容許一此 不對準。 D 二 可使用任一合適的料及钮刻㈣來形成柱300。舉例 而吾，可沈積光阻、使肖標準光微影技術圖案化，且進行 银刻，接著移除光阻。或者，某一其他材料（例如，二氧 夕）之硬式遮罩可开〉成於半導體層堆疊之頂部上（其中底 部抗反射塗層（BARC)位於頂部上），接著對其加以圖案化 • 及蝕刻。類似地，可將介電抗反射塗層（DARC)用作硬式 遮罩。 可將於2003年12月5曰申請的Chen之美國申請案第 10/728436¾-Photomask Features with Interior Nonprinting Window Using Alternating phase Shifting"或者於 2〇〇4 年 * 月1日申請的Chen之美國申請案第1〇/815312號”ρΐι〇ί〇ιη_ Features with Chromeless Nonprinting Phase Shifting Window’’（兩者皆由本發明之受讓人擁有且以引用的方式併 入本文中）中所描述之光微影技術有利地用以執行在根據 本發明之記憶體陣列之形成中所使料任_光微影步驟。 將介電材料108沈積於半導體柱3〇〇之上及其之間，從而 填充其間之間隙。介電材料1〇8可為任一已知的電絕 料，諸如，氧化石夕、氮化石夕或氮氧化石夕。在一較佳實施例 中，將二氧化矽用作絕緣材料。 接下來移除柱300之頂部上的介電材料，從而曝露由介 電材料108分隔之柱300的頂部，且留出大體上平坦表面。 介電過度填充之此移除可藉由此項技術中已知之任一過程 115019.doc -34· l3〇9〇8l
執行，諸如CMP或回餘。在⑽或回餘後，執行離子植 入’從而形成重摻雜Ρ型頂部區116。該？型摻雜劑較佳地 為侧或卿。此植入步驟完成二極體⑴之形成。所得之 結構展示於圖15b中。在剛形成之二極體中，底部重擦雜 區112為η型，而頂部重摻雜區116為p型；明顯地 極性。 J 轉至圖15c，接下來之介電斷裂反溶絲層m形成於每一 摻雜區116之頂部。反溶絲118較佳地為藉由在快速高執 退火中(例如，在約600度下)氧化下面的矽而形成的二氧： 石夕層。反熔絲118之厚度可為約2()埃。或者，可沈積反溶 絲 11 8。 可以與底部導體200相同之方式形成頂部導體4〇〇，例 如，藉由沈積黏著層120(較佳地為氮化鈦）及導電層122(較 佳地為鶴）。接著使用任一合適的遮罩及餘刻技術來圖案 化及飯刻導電層122及黏著層12〇以形成大體上平行、大體 上八平面的導體4〇〇 ,在圖15c展示為在該頁面上自左至右 延伸。在一較佳實施例中，沈積光阻、藉由光微影圖案化 光阻且姓刻該等層’且接著使用標準過程技術來移除該光 阻。 接下來，將—介電材料（未圖示）沈積於導電轨400之上及 /、之間；|電材料可為任一已知的電絕緣材料，諸如氧化 夕氮化石夕或氮氧化石夕。在一較佳實施例中，將氧化石夕用 作此介電材料。 已’述了第一記憶層之形成。可將額外記憶層形成於此 115019.doc -35· 1309081 第5己憶層上以形成整體三維記憶體陣列^在一些實施例 中，導體可共用於記憶層之間；亦即，頂部導體4〇〇將充 當下一個記憶層之底部導體。在其他實施例中’一層間介 電（未圖示）形成於圖15c之第一記憶層上，其表面經平坦 化，且第一記憶層之構造開始於此平坦化之層間介電上， 其不具有共用導體。 整體三維記憶體陣列為其中多個記憶層形成於單個基板 •(諸如晶圓）上之陣列，其不具有介入基板。形成一個記憶 層之諸層直接在一或多個現有層之諸層上沈積或生長。相 反’已藉由在分離的基板上形成記憶層及將該等記憶層黏 著於彼此之頂上而建構了堆疊之記憶體，如在Leedy之美 國專利案第 5,915,167號·'Three dimensional structure memory" 中。在結合前可將該等基板變薄或自該等記憶層移除，但 當該等記憶層最初形成於分離的基板上時，此等記憶體並 非真正的整體三維記憶體陣列。 > 形成於一基板上之整體三維記憶體陣列包含形成於該基 板上之第一高度處的至少一第一記憶層及形成於與該第一 间度不同的第一南度處的·一第二記憶層。在此多層陣列 . 中’二個、四個、八個或者實際上任一數目之記憶層可形 成於基板上。 一種用以形成一類似陣列（其中使用鑲嵌構造而形成導 體）之替代方法描述於在2〇〇6年5月31日申請的Radigan等人 之美國專利申請案第11/444,936號"Conductive Hard Mask to Protect Patterned Features During Trench Etch"中，該專 115019.doc • 36 - 1309081 利申睛案已讓渡給本發明之受讓人且以引用的方式併入本 文中。可替代地使用Radigan等人之方法以形成根據本發 明之陣列。 替代實施例 除了彼等已描述的實施例之外，記憶體單元（其具有儲 存於多晶或微晶半導體材料之電阻率狀態中的資料狀態） 之許多替代實施例係可能的且在本發明之範疇内。將提及 _ 彡許其他可能的實施例’但此清單不能且並不意欲具有詳 盡性。 圖16展示了與二極體U1串聯形成之可切換記憶元件 U7。該可㈣記憶元件117由如所㈣使用電脈衝而在電 阻率狀態之間加以切換的半導體材料形成。該二極體較佳 地鄰近於如早先描述提供結晶模板之矽化物（諸如，矽化 鈷）而結晶，使得該二極體之半導體材料具有極低缺陷且 顯示出極小的切換性能或無切換性能。可切換記憶元件 H7較佳地經摻雜，且應摻雜至與頂部重摻雜區ιΐ6相同的 電導率類型。製造此裝置之方法描述於，167申請案中。 本文中已描述了製造之詳細方法，但可使用形成相同結 構之任何其他方法，而結果在本發明之範疇内。 前述實施方式已描述了本發明可呈現的許多形式中之僅 -些形式。為此’此實施方式係意欲作為說明且並不作為 限制。僅以下包括所有均等物之申請專利範圍才意欲界定 本發明之範疇。 【圖式簡單說明】 115019.doc -37- 1309081 圖1為說明在記憶體陣列中之記憶體單元之間需要電絕 緣之電路圖。 圖2為根據本發明之較佳實施例而形成的多狀態或可重 寫記憶體單元之透視圖。 圖3為包含圖2之記憶體單元的記憶層之一部分之透視 圖。 圖4為展示當在二極體上之反向偏壓下的電壓增加時本 發明之記憶體單元的讀取電流之改變的圖。 圖5為展示記憶體單元自V狀態變換至P狀態、自p狀態 變換至R狀態及自R狀態變換至S狀態的概率圖^ 圖6為展示記憶體單元自V狀態變換至p狀態、自p狀態 變換至S狀態及自S狀態變換至R狀態的概率圖。 圖7為展示記憶體單元自V狀態變換至R狀態、自r狀態 變換至S狀態及自S狀態變換至P狀態的概率圖。 圖8為可用於本發明之實施例中之垂直定向p_i_n二極體 的透視圖。 圖9為展示記憶體單元自V狀態變換至p狀態及自p狀態 變換至Μ狀態的概率圖。 圖10為根據本發明之較佳實施例而形成的多狀態或可重 寫記憶體單元之透視圖。 圖11為展示記憶體單元自V狀態變換至ρ狀態、自ρ狀態 變換至R狀態及自R狀態變換至S狀態接著可在s狀態與尺狀 態之間重複的概率圖。 圖12為展示用以在正向偏壓下偏壓S單元之偏壓方案的 115019.doc -38- 1309081 電路圖。 圖13為展示一用以在&向偏壓下偏壓§單元之偏壓方案 的電路圖。 圖14說明了用以使一單元處於資料狀態之重複的讀取_ 驗證-寫入循環。 圖15a至圖i5c為說明形成根據本發明之一實施例而形成 之記憶層的階段的截面圖。
圖16為說明可用於本發明之一替代實施例的二極體及電 阻性切換元件之截面圖。 【主要元件符號說明】 2 多晶或微晶半導體二極體 4 底部重摻雜區 6 中間内稟區或輕度摻雜區 8 頂部重摻雜區 12 底部導體 14 介電斷裂反熔絲 16 頂部導體 100 基板 102 絕緣層 104 黏著層 106 導電層 108 介電材料 109 平坦表面 110 障壁層 115019.doc -39- 1309081
111 112 114 116 117 118 120 122
200 300 400 A B BO、B1 H、F
U U1、U2、 WO、W1 二極體 底部重摻雜區 内稟層 頂部重摻雜區 可切換記憶元件 反熔絲 黏著層 導電層 導體 柱 頂部導體 字線 位元線 位元線 半選擇之單元 所選擇之單元 未選擇之單元 U3 未選擇之單元 字線 115019.doc -40-
Claims (1)
1309081 十、申請專利範圍： 1 一種用於改變及感測—非揮發性 的方法，該方法包含： 匕體皁疋之資料狀態 將半導體材料自—第一穩定 〜也I且年狀態切換5 一筮一 穩疋電阻率狀態，該第二電阻 、 —雷Mi A % - 早狀1、之電阻率低於該第 阻率狀態之電阻率； 將該半導體材料自該第-穩 Λ 弟—穩疋電阻率狀態切換至一第 二穩定電阻率狀態，該第三電 ^ ^ ^ , 电丨羊狀態之電阻率高於該 第一電阻率狀態之電阻率；及 感测該第三電阻率狀態作為該 態， 々"X隱體早兀之一資料狀 其中該記憶體單元包含一第一導體 道触 之—部分、一第二 等體之一部分及一包含該丰導舻 彼一 ㈣平導體材枓之可切換記憶元 千’該可切換記憶元件安置於該坌 ^ 該第一導體與該第二導體 <間。 2 ·如凊求項1之方法，其中該第一雷 丹甲这弟電阻率狀態與該第三電 阻率狀態之間的電阻率差異至少為2倍。 3. ^求項1之方法，其中該第-電阻率狀態與該第三電 阻率狀態之間的該電阻率差異至少為5倍。 4. 如請求们之方法，其中該半導體材料為石夕或一石夕合 金、鍺或一錯合金。 5·如請求们之方法，其中該半導體材料之至少—部分推 雜有一Ρ型或η型摻雜劑。 6·如請求们之方法’其中該第二導體安置於該第一導體 115019.doc 1309081 上’该可切換記憶元件垂直安置於 導體之間。 導體與該第二 7·如明求項1之方法，豆中續記情#留__ 二極科— 隐體皁兀進-步包含—個 體該一極體安置於該第一導 間。 子菔畀°亥第二導體之 8.二：未項7之方法，其中該可切換記憶 體串聯》 1，、邊_極 I :請：項7之方法’其中該可切換記憶元件包含該二極 "。亥一極體包含該半導體材料。 10.如睛求項9之方法’其中該二極體為一垂直定向之 體接面二極體。 半導 11·如請求項H)之方法’其中該二極體為一 二極體。 12.如凊求項10之方法，其中該二極體為一 p_n二極體。 13·如請求項9之方法’其中該半導體材料為多 14.如請求項}之方法，盆中自 $被日曰。 '、中自該第一電阻率狀態至該第一 電阻率狀態之切換係藉由將一具有一第一振幅及一第： 極性之第一電脈衝施加至該可切換記憶元件而達成。 15_如請求項14之方法’其中自該第二電阻率狀態至該第三 電阻率狀態之切換係藉由施加一具有一第二振幅及一第 二極性之第二電脈衝而逹成，該第二極性與該第 相反。 16.如請求W之料，其中該非揮發性記憶體單元駐留於 一整體（m〇n〇lithic)三維記憶體陣列之—第_記憶層中，、 該第一記憶層整體形成於—基板上，其中至 ^ 夕 弟一 δ己 115019.doc 1309081 憶層整體形成於該第一記憶層上β 17. 一種用於改變及感測一非揮發性記憶體單元之資料狀態 的方法，該方法包含： 將半導體材料自一第一穩定電阻率狀態切換至一第二 穩定電阻率狀態，該第二電阻率狀態之電阻率低於該第 一電阻率狀態之電阻率； 將該半導體材料自該第二穩定電阻率狀態切換至一第 • 三穩定電阻率狀態，該第三電阻率狀態之電阻率高於該 第一電阻率狀態之電阻率； 將該半導體材料自該第三穩定電阻率狀態切換至一第 四穩疋電阻率狀態，該第四電阻率# % + + 矛电|且羊狀態之電阻率低於該 第二電阻率狀態之電阻率；及 感測該第四電阻率狀態作為 _ 態， 〜隱體早…資料狀 =該記憶體單元包含一第一導體之一部分、一第二 二二部：及一包含該半導體材料之可切換記憶元 之間。 於该第一導體與該第二導體 18·如請求項17之方法，其進一步包含·· 將該半導體材料自#笛 瘧〜 穩疋電阻率狀態切換至一第 心疋電阻率狀態，該第五電阻率狀離、 第四電阻率狀態之電阻率；及 m阻率高於該 感测該第五電阻率狀態作為 態。 °己德體早兀之一資料狀 U50l9.doc 1309081 19. 如請求項17之方法，其進一步包含感測該第三電阻率狀 態作為該記憶體單元之一資料狀態。 20. 如請求項17之方法，其中該記憶體單元包含一個二極 體。 21·如請求項20之方法，其中該二極體包含該半導體材料， 且其中該半導體材料為多晶或微晶。
22.如請求項2丨之方法’其中該二極體為一垂直定向之半導 體接面二極體。 23.如請求項22之方法，其中該記憶體單元駐留於一整體三 維記憶體陣列之一第一記憶層中，該第一記憶層整體形 成於一基板上，其中至少一第二記憶層整體形成於該第 一記憶層上。 24. 如請求項23之方法，其中該基板包含單晶矽。 25. -種用於改變及感測—非揮發性記憶體單元之資料狀態 的方法’該非揮發性記憶體單元包含—含半導體材料: 多晶或微晶半導體接面二極體’該二極體安置— 導體與一第二導體之間，該方法包含： 將該半導體材料自—坌番 目第電阻率狀態切換至一第_ f 阻率狀皞，嗜筮_泰„ 不一1： 〜° 一電阻率狀態之電阻率低0 Θ^ 率狀態之電阻率； 电丨且早低於該第-電阻 將該半導體材料自兮 阻率狀態，該第4;!率狀態切換至-第三電 率狀態之電阻率二 之電阻率高於該第二電阻 感測該第…率狀態作為該記憶趙單元之—資枓狀 U50l9.doc 1309081 態。 26. 如請求項25之方法，其中自該第— 乐電阻率狀態至該第二 電阻率狀態之切換係藉由在該第一道触 ^ ^導體與該第二導體之 間施加一第一電脈衝而達成，嗜笛 ^ , 又忑弟一電脈衝具有一第一 振幅及一第一極性。 27. 如請求項26之方法，其中該韭播政lL 褒非揮發性記憶體單元進一步 包含一安置於該第一導體盘續筮-措祕 一忒第一導體之間的介電斷裂 反熔絲’且其中該第一電脈栴估外人& 、 电脈衝使該介電斷裂反熔絲斷 裂。 28. 如請求項26之方法，其中自該第二電”狀態至該第三 電阻率狀態之切換係藉由在該第一導體與該第二導體： 間施加一第二電脈衝而達成，兮筮_ 咬取忒第一電脈衝具有一第二 振幅及一第二極性。 29·如清求項28之方法’其中兮t T涊第一極性與該第一極性相 反0 30.如請求項29之方法，其中，在 Ν Τ在3亥苐一電脈衝之施加期 間’該二極體被正向偏壓，且其中 儿丹甲，在该第二電脈衝之 施加期間’該二極體被反向偏壓。 31·，請求項3〇之方法，其進一步包含將該半導體材料自該 第二電阻率狀態切換至—第四電阻率狀態，該第四電阻 率狀態之電阻率低於马笛士 千他於该第二電阻率狀態之電阻率。 32.如請求項31之方法，其中 具中自該第二電阻率狀態至該第四 電阻率狀態之切換係藉由在該第—導體與該第二導體之 門施加第一電脈衝而達成，該第三電脈衝具有一第三 115019.doc !3〇9〇81 振幅及一第三極性。 其中該第三極性與該第二極性相 33·如請求項32之方法， 反〇 34.
如請求項33之方法， 當將一讀取電壓施 ’ ~第一電流在該 其中，在該第一電脈衝之施加前， 力於該第一導體與該第二導體之間時 第—導體與該第二導體之間流動，及 其2，在該第一電脈衝之施加後及在該第二電脈衝之 施加前’當將該讀取電壓施加於該第一導體與該第二導 、之間時，一第二電流在該第一導體與該第二導體之間 流動，及 中在5亥第二電脈衝之施加後及在該第三電脈衝之 ^將該讀取電壓施加於該第一導體與該第二導 3寺 弟二電流在該第一導體與該第二導體之間 流動，及
、’在該第三電脈衝之施加後，當將該讀取電壓施 於該第一導體與該第二導體之間時，一第四電流在該 第—導體與該第二導體之間流動， ”中第二電流為該第一電流之至少三倍， ”中6亥第四電流為該第三電流之至少三倍，及 八中°亥第二電流為該第四電流之至少三倍。 35·如請求項28之方法， 一中’在該第一電脈衝之施加前，當將一讀取電壓施 加於該篦__描 導體與該第二導體之間時，一第一電流在該 115019.doc -6 - 1309081 第一導體與該第二導體之間流動’及 其中’在該第一電脈衝之施加後及在該第二電脈衝之 施加‘，當將該讀取電壓施加於該第一導體與該第二導 體之門時，一第二電流在該第一導體與該第二導體之間 流動，及
其中在該第二電脈衝之施加後，當將該讀取電壓施 加於該第—導體與該第二導體之間時，一第三電流在該 第一導體與該第二導體之間流動， 乂 及 一極性相 中π亥第二電流為該第一電流之至少三倍， 其中該第二電流為該第三電流之至少三倍。 6.如响求項35之方法’其中該第二極性盥該 反。 、 方法包含： …卜 :半導體材料自—第一穩定電阻率狀態切換至一筹 心疋電阻率狀態，該第二電率 一雷, 半狀態之電阻率低於II 電阻率狀態之電阻率； 將該半導體材料自該第二穩定電阻 三穩定電阻率狀熊，兮筐— 〜刀換至一 第二雷阻f1 泰 午狀態之電阻率低於 布一電阻率狀態之電阻率；及 感測該第三電阻率狀態作為 態， U體早凡之一資料 ，、T钱纪儒體早元包含一第一導 » . 歷之一部分、一 導體之包含料導 升之可切換記 115019.doc 1309081 件，該可切換S己憶元件安置於該第一導體與該第二導體 之間。 3 8·如凊求項37之方法，其中該半導體材料為多晶或微晶。 39. 如凊求項38之方法，其中該可切換記憶元件包含一個二 極體，該一極體包含該半導體材料。 40. 如请求項38之方法，其中將該半導體材料自該第一電阻 率狀態切換至該第二電阻率狀態之該步驟包含在該第一 導體與該第二導體之間施加一第一電脈衝，該第一電脈 衝具有一第一極性。 41. 如請求項40之方法，其中將該半導體材料自該第二電阻 率狀態切換至該第三電阻率狀態之該步驟包含在該第一 導體與該第二導體之間施加一第二電脈衝，該第二電脈 衝具有一第二極性。 八甲該第二極性與該第一極性相 42.如請求項41之方法 反0 43·如請求項42之方法，其中，在兮笛 在該第一電脈衝期間，該二 極體被正向偏壓，且在該第二電脈衝 电胍衡期間，該二極體被 反向偏壓。 44.如請求項39之方法 體。 其中該二極體為— 半導體接面二極 45.如請求項44之方法， 向。 其中 該半導體接 面二極體被垂直定 46.如請求項45之方法， 47·如請求項45之方法， 其中該二極體為— 其中該二極體為— P_i-n二極體 p-n二極體。 〇 115019.doc 1309081 48. —種用於程式化及感測一記憶體陣列中之一第一記憶體 單元及一第二記憶體單元的方法，該第一記憶體單元包 含一第一底部導體之一部分及一第一頂部導體之一部 分，且該第二記憶體單元包含一第二底部導體之一部分 及一第二頂部導體之一部分，其中該方法包含： 在該第一記憶體單元之該第一底部導體部分與該第一 頂部導體部分之間施加一第一電脈衝以使該第一記憶體 I 單元處於一第一資料狀態，該第一電脈衝具有一第一極 P 性； 在該第一記憶體單元之該第一底部導體部分與該第一 頂部導體部分之間施加一讀取電壓； 在施加該讀取電壓的同時感測該第一記憶體單元之該 第一底部導體部分與該第一頂部導體部分之間的一第一 讀取電流，且其中該第一讀取電流對應於該第一記憶體 單元之該第一資料狀態； 在該第二記憶體單元之該第二底部導體部分與該第二 頂部導體部分之間施加一第二電脈衝以使該第二記憶體 單元處於一第二資料狀態，該第二電脈衝具有一第二極 性； 在該第二記憶體單元之該第二底部導體部分與該第二 頂部導體部分之間施加該讀取電壓；及 在施加該讀取電壓的同時感測該第二記憶體單元之該 第二底部導體部分與該第二頂部導體部分之間的一第二 讀取電流，且其中該第二讀取電流對應於該第二記憶體 115019.doc 1309081 單元之該第二資料狀態， 其中該第一極性與該第二極性相反， 其中該第一資料狀態及該第二資料狀態不對應於一電 阻率切換金屬氧化物或氮化物之該電阻率狀態。 49·如叫求項48之方法，其中該第一記憶體單元進一步包含 一第一二極體，該第一二極體安置於該第一底部導體部 为與該第一頂部導體部分之間，且該第二記憶體單元進 φ 一步包含一第二二極體’該第二二極體安置於該第二底 部導體部分與該第二頂部導體部分之間。 50.如切求項49之方法，其中在於該第一記憶體單元之該第 一底部導體部分與該第一頂部導體部分之間施加第一電 脈衝之该步驟期間，該第一二極體處於正向偏壓下，且 在於該第二記憶體單元之該第二底部導體部分與該第二 頂。卩導體部分之間施加該第二電脈衝之該步驟期間，該 第二二極體處於反向偏壓下。 | 5 1.如凊求項50之方法，其中該第一資料狀態與該第二資料 狀態並不相同。 52·如請求項51之方法 ’其中該第一二極體及該第二二極體 中之每一者包含半導體材料。
阻率狀態切換至一第二 s己憶體單元處於該第一資料狀態之該 一二極體之該半導體材料自一第一電 第二電阻率狀態。 115019.doc 1309081 率狀 低 54.如請求項53之方法，其令該第二電 於該第一電阻率狀態之電阻率。 认如請求項53之方法，其中該第—記憶體單元進一步 一介電斷裂反熔絲1在於㈣—記憶體單元之該第— 底部導體部分與該第-頂部導體部分之間施加該第 衝之該步驟進一步包含使該介電斷裂反炼絲斷裂。 56.·如請求項52之方法，其中在於該第二記憶體單元之該第 -底部導體部分與該第二頂部導體部分之間施加該第二 2脈衝以使該第二記憶體單元處於該第二資料狀態之該 鱼=包含將該第二二極體之該半導體材料自一第三電阻 ;'’態切換至一第四電阻率狀態。 ::項56之方法’其中該第四電阻率狀態之電阻率高 亥弟三電阻率狀態之電阻率。 5 8.如請求項56之 你却货 其中該第四電阻率狀態之電阻率低 該第三電阻率狀態之電阻率。 59. 如請求項49之方 豆 為半導體接面二極體第一二極體及該第二二極體 60. 如請求項59之方 φ . λ- ，、中該苐一二極體及該第二二極體 母一者包含半導體材料。 :;·Γ=Γ。之方法，其中該半導體材料為多晶或微晶。 及Α鍺Μ之方法，其中該半導體材料切、鍺或者石夕 及7或鍺之一合金。 63·如請求項59之方 苴 被垂直定向。 /、中4第一二極體及該第二二極體 115019.doc 1309081 64. 如請求項48之方法，其中該第一讀取電流與該第三讀取 電流之間的差異至少為2倍。 65. 如請求項48之方法，其中該記憶體陣列為一整體三維記 憶體陣列’該整體三維記憶體陣列包含一整體形成於一 基板上之第一記憶層及一整體形成於該第一記憶層上之 第二記憶層。 06.如請求項65之方法，其中該基板包含單晶矽。 67. 如請求項48之方法，其中在於該第一記憶體單元之該第 一底部導體部分與該第一頂部導體部分之間施加一第一 電脈衝以使該第一記憶體單元處於一第一資料狀態之該 步驟不包含使一介電斷裂反炼絲斷裂。 68. 如請求項48之方法，其中在於該第二記憶體單元之該第 二底部導體部分與該第二頂部導體部分之間施加一第二 電脈衝以使該第二記憶體單元處於一第二資料狀態之該 步驟’不包含使一介電斷裂反溶絲斷裂。 115019.doc 12-
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Cited By (45)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8760916B2 (en) | 2010-08-20 | 2014-06-24 | Shine C. Chung | Circuit and system of using at least one junction diode as program selector for memories |
| US8804398B2 (en) | 2010-08-20 | 2014-08-12 | Shine C. Chung | Reversible resistive memory using diodes formed in CMOS processes as program selectors |
| US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
| US8848423B2 (en) | 2011-02-14 | 2014-09-30 | Shine C. Chung | Circuit and system of using FinFET for building programmable resistive devices |
| US8861249B2 (en) | 2012-02-06 | 2014-10-14 | Shine C. Chung | Circuit and system of a low density one-time programmable memory |
| US8913415B2 (en) | 2010-08-20 | 2014-12-16 | Shine C. Chung | Circuit and system for using junction diode as program selector for one-time programmable devices |
| US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
| US8912576B2 (en) | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
| US8917533B2 (en) | 2012-02-06 | 2014-12-23 | Shine C. Chung | Circuit and system for testing a one-time programmable (OTP) memory |
| US8923085B2 (en) | 2010-11-03 | 2014-12-30 | Shine C. Chung | Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access |
| US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
| US9007804B2 (en) | 2012-02-06 | 2015-04-14 | Shine C. Chung | Circuit and system of protective mechanisms for programmable resistive memories |
| US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US9019742B2 (en) | 2010-08-20 | 2015-04-28 | Shine C. Chung | Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory |
| US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
| US9042153B2 (en) | 2010-08-20 | 2015-05-26 | Shine C. Chung | Programmable resistive memory unit with multiple cells to improve yield and reliability |
| US9070437B2 (en) | 2010-08-20 | 2015-06-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink |
| US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
| US9136261B2 (en) | 2011-11-15 | 2015-09-15 | Shine C. Chung | Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection |
| US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
| US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
| US9236141B2 (en) | 2010-08-20 | 2016-01-12 | Shine C. Chung | Circuit and system of using junction diode of MOS as program selector for programmable resistive devices |
| US9251893B2 (en) | 2010-08-20 | 2016-02-02 | Shine C. Chung | Multiple-bit programmable resistive memory using diode as program selector |
| US9324447B2 (en) | 2012-11-20 | 2016-04-26 | Shine C. Chung | Circuit and system for concurrently programming multiple bits of OTP memory devices |
| US9324849B2 (en) | 2011-11-15 | 2016-04-26 | Shine C. Chung | Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC |
| US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
| US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
| US9460807B2 (en) | 2010-08-20 | 2016-10-04 | Shine C. Chung | One-time programmable memory devices using FinFET technology |
| US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
| US9496265B2 (en) | 2010-12-08 | 2016-11-15 | Attopsemi Technology Co., Ltd | Circuit and system of a high density anti-fuse |
| US9711237B2 (en) | 2010-08-20 | 2017-07-18 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
| US9818478B2 (en) | 2012-12-07 | 2017-11-14 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
| US9824768B2 (en) | 2015-03-22 | 2017-11-21 | Attopsemi Technology Co., Ltd | Integrated OTP memory for providing MTP memory |
| US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
| US10229746B2 (en) | 2010-08-20 | 2019-03-12 | Attopsemi Technology Co., Ltd | OTP memory with high data security |
| US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
| US10535413B2 (en) | 2017-04-14 | 2020-01-14 | Attopsemi Technology Co., Ltd | Low power read operation for programmable resistive memories |
| US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
| US10726914B2 (en) | 2017-04-14 | 2020-07-28 | Attopsemi Technology Co. Ltd | Programmable resistive memories with low power read operation and novel sensing scheme |
| US10770160B2 (en) | 2017-11-30 | 2020-09-08 | Attopsemi Technology Co., Ltd | Programmable resistive memory formed by bit slices from a standard cell library |
| US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
| US10923204B2 (en) | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
| US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
| US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
| US12483429B2 (en) | 2021-06-01 | 2025-11-25 | Attopsemi Technology Co., Ltd | Physically unclonable function produced using OTP memory |
Families Citing this family (111)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100358147C (zh) * | 2000-08-14 | 2007-12-26 | 矩阵半导体公司 | 密集阵列和电荷存储器件及其制造方法 |
| US7767499B2 (en) * | 2002-12-19 | 2010-08-03 | Sandisk 3D Llc | Method to form upward pointing p-i-n diodes having large and uniform current |
| US20070164388A1 (en) * | 2002-12-19 | 2007-07-19 | Sandisk 3D Llc | Memory cell comprising a diode fabricated in a low resistivity, programmed state |
| US7618850B2 (en) * | 2002-12-19 | 2009-11-17 | Sandisk 3D Llc | Method of making a diode read/write memory cell in a programmed state |
| US8008700B2 (en) * | 2002-12-19 | 2011-08-30 | Sandisk 3D Llc | Non-volatile memory cell with embedded antifuse |
| US7176064B2 (en) * | 2003-12-03 | 2007-02-13 | Sandisk 3D Llc | Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide |
| US7660181B2 (en) * | 2002-12-19 | 2010-02-09 | Sandisk 3D Llc | Method of making non-volatile memory cell with embedded antifuse |
| US8018024B2 (en) * | 2003-12-03 | 2011-09-13 | Sandisk 3D Llc | P-i-n diode crystallized adjacent to a silicide in series with a dielectric antifuse |
| US7682920B2 (en) * | 2003-12-03 | 2010-03-23 | Sandisk 3D Llc | Method for making a p-i-n diode crystallized adjacent to a silicide in series with a dielectric antifuse |
| US7812404B2 (en) | 2005-05-09 | 2010-10-12 | Sandisk 3D Llc | Nonvolatile memory cell comprising a diode and a resistance-switching material |
| US7800934B2 (en) | 2005-09-28 | 2010-09-21 | Sandisk 3D Llc | Programming methods to increase window for reverse write 3D cell |
| US7834338B2 (en) * | 2005-11-23 | 2010-11-16 | Sandisk 3D Llc | Memory cell comprising nickel-cobalt oxide switching element |
| US7816659B2 (en) * | 2005-11-23 | 2010-10-19 | Sandisk 3D Llc | Devices having reversible resistivity-switching metal oxide or nitride layer with added metal |
| US7875871B2 (en) * | 2006-03-31 | 2011-01-25 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride |
| US7829875B2 (en) * | 2006-03-31 | 2010-11-09 | Sandisk 3D Llc | Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse |
| US7808810B2 (en) * | 2006-03-31 | 2010-10-05 | Sandisk 3D Llc | Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse |
| US7486587B2 (en) * | 2006-07-31 | 2009-02-03 | Sandisk 3D Llc | Dual data-dependent busses for coupling read/write circuits to a memory array |
| US7463546B2 (en) * | 2006-07-31 | 2008-12-09 | Sandisk 3D Llc | Method for using a passive element memory array incorporating reversible polarity word line and bit line decoders |
| US7499304B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Systems for high bandwidth one time field-programmable memory |
| US7570523B2 (en) * | 2006-07-31 | 2009-08-04 | Sandisk 3D Llc | Method for using two data busses for memory array block selection |
| US7554832B2 (en) * | 2006-07-31 | 2009-06-30 | Sandisk 3D Llc | Passive element memory array incorporating reversible polarity word line and bit line decoders |
| US7499355B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | High bandwidth one time field-programmable memory |
| US7633828B2 (en) * | 2006-07-31 | 2009-12-15 | Sandisk 3D Llc | Hierarchical bit line bias bus for block selectable memory array |
| US7542338B2 (en) | 2006-07-31 | 2009-06-02 | Sandisk 3D Llc | Method for reading a multi-level passive element memory cell array |
| US7542337B2 (en) | 2006-07-31 | 2009-06-02 | Sandisk 3D Llc | Apparatus for reading a multi-level passive element memory cell array |
| US8279704B2 (en) | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
| US7463536B2 (en) * | 2006-07-31 | 2008-12-09 | Sandisk 3D Llc | Memory array incorporating two data busses for memory array block selection |
| US7719874B2 (en) * | 2006-07-31 | 2010-05-18 | Sandisk 3D Llc | Systems for controlled pulse operations in non-volatile memory |
| US7495947B2 (en) * | 2006-07-31 | 2009-02-24 | Sandisk 3D Llc | Reverse bias trim operations in non-volatile memory |
| US7522448B2 (en) * | 2006-07-31 | 2009-04-21 | Sandisk 3D Llc | Controlled pulse operations in non-volatile memory |
| US7492630B2 (en) * | 2006-07-31 | 2009-02-17 | Sandisk 3D Llc | Systems for reverse bias trim operations in non-volatile memory |
| US7499366B2 (en) * | 2006-07-31 | 2009-03-03 | Sandisk 3D Llc | Method for using dual data-dependent busses for coupling read/write circuits to a memory array |
| US7596050B2 (en) * | 2006-07-31 | 2009-09-29 | Sandisk 3D Llc | Method for using a hierarchical bit line bias bus for block selectable memory array |
| US7524722B2 (en) * | 2006-10-12 | 2009-04-28 | Macronix International Co., Ltd. | Resistance type memory device and fabricating method and operating method thereof |
| US7542370B2 (en) * | 2006-12-31 | 2009-06-02 | Sandisk 3D Llc | Reversible polarity decoder circuit |
| US7525869B2 (en) * | 2006-12-31 | 2009-04-28 | Sandisk 3D Llc | Method for using a reversible polarity decoder circuit |
| US7477093B2 (en) * | 2006-12-31 | 2009-01-13 | Sandisk 3D Llc | Multiple polarity reversible charge pump circuit |
| US7495500B2 (en) * | 2006-12-31 | 2009-02-24 | Sandisk 3D Llc | Method for using a multiple polarity reversible charge pump circuit |
| US7888200B2 (en) | 2007-01-31 | 2011-02-15 | Sandisk 3D Llc | Embedded memory in a CMOS circuit and methods of forming the same |
| US7868388B2 (en) * | 2007-01-31 | 2011-01-11 | Sandisk 3D Llc | Embedded memory in a CMOS circuit and methods of forming the same |
| US7982209B2 (en) | 2007-03-27 | 2011-07-19 | Sandisk 3D Llc | Memory cell comprising a carbon nanotube fabric element and a steering element |
| US7586773B2 (en) | 2007-03-27 | 2009-09-08 | Sandisk 3D Llc | Large array of upward pointing p-i-n diodes having large and uniform current |
| US7667999B2 (en) | 2007-03-27 | 2010-02-23 | Sandisk 3D Llc | Method to program a memory cell comprising a carbon nanotube fabric and a steering element |
| US7558140B2 (en) * | 2007-03-31 | 2009-07-07 | Sandisk 3D Llc | Method for using a spatially distributed amplifier circuit |
| US7554406B2 (en) | 2007-03-31 | 2009-06-30 | Sandisk 3D Llc | Spatially distributed amplifier circuit |
| US7859036B2 (en) | 2007-04-05 | 2010-12-28 | Micron Technology, Inc. | Memory devices having electrodes comprising nanowires, systems including same and methods of forming same |
| US8072791B2 (en) * | 2007-06-25 | 2011-12-06 | Sandisk 3D Llc | Method of making nonvolatile memory device containing carbon or nitrogen doped diode |
| US7684226B2 (en) * | 2007-06-25 | 2010-03-23 | Sandisk 3D Llc | Method of making high forward current diodes for reverse write 3D cell |
| US7830697B2 (en) * | 2007-06-25 | 2010-11-09 | Sandisk 3D Llc | High forward current diodes for reverse write 3D cell |
| US8102694B2 (en) * | 2007-06-25 | 2012-01-24 | Sandisk 3D Llc | Nonvolatile memory device containing carbon or nitrogen doped diode |
| US7701746B2 (en) * | 2007-06-28 | 2010-04-20 | Sandisk 3D, Llc | Method of making memory cell with voltage modulated sidewall poly resistor |
| US20090003083A1 (en) * | 2007-06-28 | 2009-01-01 | Sandisk 3D Llc | Memory cell with voltage modulated sidewall poly resistor |
| US7846785B2 (en) * | 2007-06-29 | 2010-12-07 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| US8233308B2 (en) | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
| US7800939B2 (en) * | 2007-06-29 | 2010-09-21 | Sandisk 3D Llc | Method of making 3D R/W cell with reduced reverse leakage |
| US20090104756A1 (en) * | 2007-06-29 | 2009-04-23 | Tanmay Kumar | Method to form a rewriteable memory cell comprising a diode and a resistivity-switching grown oxide |
| US7902537B2 (en) * | 2007-06-29 | 2011-03-08 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US7824956B2 (en) | 2007-06-29 | 2010-11-02 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
| US7759666B2 (en) * | 2007-06-29 | 2010-07-20 | Sandisk 3D Llc | 3D R/W cell with reduced reverse leakage |
| US7846782B2 (en) | 2007-09-28 | 2010-12-07 | Sandisk 3D Llc | Diode array and method of making thereof |
| US20090086521A1 (en) * | 2007-09-28 | 2009-04-02 | Herner S Brad | Multiple antifuse memory cells and methods to form, program, and sense the same |
| US8349663B2 (en) * | 2007-09-28 | 2013-01-08 | Sandisk 3D Llc | Vertical diode based memory cells having a lowered programming voltage and methods of forming the same |
| US7706169B2 (en) * | 2007-12-27 | 2010-04-27 | Sandisk 3D Llc | Large capacity one-time programmable memory cell using metal oxides |
| US7764534B2 (en) * | 2007-12-28 | 2010-07-27 | Sandisk 3D Llc | Two terminal nonvolatile memory using gate controlled diode elements |
| US7706177B2 (en) | 2007-12-28 | 2010-04-27 | Sandisk 3D Llc | Method of programming cross-point diode memory array |
| US20090166610A1 (en) * | 2007-12-31 | 2009-07-02 | April Schricker | Memory cell with planarized carbon nanotube layer and methods of forming the same |
| US7981592B2 (en) * | 2008-04-11 | 2011-07-19 | Sandisk 3D Llc | Double patterning method |
| US7961494B2 (en) | 2008-04-11 | 2011-06-14 | Sandisk 3D Llc | Non-volatile multi-level re-writable memory cell incorporating a diode in series with multiple resistors and method for writing same |
| US8084366B2 (en) * | 2008-04-11 | 2011-12-27 | Sandisk 3D Llc | Modified DARC stack for resist patterning |
| US7713818B2 (en) * | 2008-04-11 | 2010-05-11 | Sandisk 3D, Llc | Double patterning method |
| US8450835B2 (en) * | 2008-04-29 | 2013-05-28 | Sandisk 3D Llc | Reverse leakage reduction and vertical height shrinking of diode with halo doping |
| US7944728B2 (en) * | 2008-12-19 | 2011-05-17 | Sandisk 3D Llc | Programming a memory cell with a diode in series by applying reverse bias |
| US7732235B2 (en) | 2008-06-30 | 2010-06-08 | Sandisk 3D Llc | Method for fabricating high density pillar structures by double patterning using positive photoresist |
| US8008213B2 (en) * | 2008-09-30 | 2011-08-30 | Sandisk 3D Llc | Self-assembly process for memory array |
| US8076056B2 (en) * | 2008-10-06 | 2011-12-13 | Sandisk 3D Llc | Method of making sub-resolution pillar structures using undercutting technique |
| US8080443B2 (en) * | 2008-10-27 | 2011-12-20 | Sandisk 3D Llc | Method of making pillars using photoresist spacer mask |
| US8114765B2 (en) * | 2008-12-31 | 2012-02-14 | Sandisk 3D Llc | Methods for increased array feature density |
| US7846756B2 (en) * | 2008-12-31 | 2010-12-07 | Sandisk 3D Llc | Nanoimprint enhanced resist spacer patterning method |
| US8084347B2 (en) * | 2008-12-31 | 2011-12-27 | Sandisk 3D Llc | Resist feature and removable spacer pitch doubling patterning method for pillar structures |
| US8279650B2 (en) | 2009-04-20 | 2012-10-02 | Sandisk 3D Llc | Memory system with data line switching scheme |
| WO2011004448A1 (ja) * | 2009-07-06 | 2011-01-13 | 株式会社日立製作所 | 半導体記憶装置およびその製造方法 |
| US8223525B2 (en) | 2009-12-15 | 2012-07-17 | Sandisk 3D Llc | Page register outside array and sense amplifier interface |
| US8213243B2 (en) | 2009-12-15 | 2012-07-03 | Sandisk 3D Llc | Program cycle skip |
| US8149607B2 (en) * | 2009-12-21 | 2012-04-03 | Sandisk 3D Llc | Rewritable memory device with multi-level, write-once memory cells |
| US7923305B1 (en) | 2010-01-12 | 2011-04-12 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| US8026178B2 (en) * | 2010-01-12 | 2011-09-27 | Sandisk 3D Llc | Patterning method for high density pillar structures |
| US8097498B2 (en) | 2010-01-25 | 2012-01-17 | Sandisk 3D Llc | Damascene method of making a nonvolatile memory device |
| US8187932B2 (en) | 2010-10-15 | 2012-05-29 | Sandisk 3D Llc | Three dimensional horizontal diode non-volatile memory array and method of making thereof |
| US8374051B2 (en) | 2011-03-03 | 2013-02-12 | Sandisk 3D Llc | Three dimensional memory system with column pipeline |
| US9053766B2 (en) | 2011-03-03 | 2015-06-09 | Sandisk 3D, Llc | Three dimensional memory system with intelligent select circuit |
| US8553476B2 (en) | 2011-03-03 | 2013-10-08 | Sandisk 3D Llc | Three dimensional memory system with page of data across word lines |
| US8699293B2 (en) | 2011-04-27 | 2014-04-15 | Sandisk 3D Llc | Non-volatile storage system with dual block programming |
| US8866121B2 (en) | 2011-07-29 | 2014-10-21 | Sandisk 3D Llc | Current-limiting layer and a current-reducing layer in a memory device |
| TWI506627B (zh) | 2011-08-30 | 2015-11-01 | Ind Tech Res Inst | 電阻式記憶體及其寫入驗證方法 |
| US8599599B2 (en) | 2011-09-01 | 2013-12-03 | Micron Technology, Inc. | Method, system, and device for phase change memory switch wall cell with approximately horizontal electrode contact |
| US8659001B2 (en) | 2011-09-01 | 2014-02-25 | Sandisk 3D Llc | Defect gradient to boost nonvolatile memory performance |
| US20130058158A1 (en) | 2011-09-01 | 2013-03-07 | Micron Technology, Inc. | Method, system, and device for l-shaped memory component |
| US8879299B2 (en) | 2011-10-17 | 2014-11-04 | Sandisk 3D Llc | Non-volatile memory cell containing an in-cell resistor |
| US8637413B2 (en) | 2011-12-02 | 2014-01-28 | Sandisk 3D Llc | Nonvolatile resistive memory element with a passivated switching layer |
| US8698119B2 (en) | 2012-01-19 | 2014-04-15 | Sandisk 3D Llc | Nonvolatile memory device using a tunnel oxide as a current limiter element |
| US8710481B2 (en) | 2012-01-23 | 2014-04-29 | Sandisk 3D Llc | Non-volatile memory cell containing a nano-rail electrode |
| US8686386B2 (en) | 2012-02-17 | 2014-04-01 | Sandisk 3D Llc | Nonvolatile memory device using a varistor as a current limiter element |
| US20140241031A1 (en) | 2013-02-28 | 2014-08-28 | Sandisk 3D Llc | Dielectric-based memory cells having multi-level one-time programmable and bi-level rewriteable operating modes and methods of forming the same |
| US8947944B2 (en) | 2013-03-15 | 2015-02-03 | Sandisk 3D Llc | Program cycle skip evaluation before write operations in non-volatile memory |
| US8947972B2 (en) | 2013-03-15 | 2015-02-03 | Sandisk 3D Llc | Dynamic address grouping for parallel programming in non-volatile memory |
| US9923139B2 (en) * | 2016-03-11 | 2018-03-20 | Micron Technology, Inc. | Conductive hard mask for memory device formation |
| US10199434B1 (en) | 2018-02-05 | 2019-02-05 | Sandisk Technologies Llc | Three-dimensional cross rail phase change memory device and method of manufacturing the same |
| US10468596B2 (en) | 2018-02-21 | 2019-11-05 | Sandisk Technologies Llc | Damascene process for forming three-dimensional cross rail phase change memory devices |
| US10580976B2 (en) | 2018-03-19 | 2020-03-03 | Sandisk Technologies Llc | Three-dimensional phase change memory device having a laterally constricted element and method of making the same |
| US10622063B2 (en) | 2018-06-27 | 2020-04-14 | Sandisk Technologies Llc | Phase change memory device with reduced read disturb and method of making the same |
| KR20240111461A (ko) * | 2023-01-10 | 2024-07-17 | 삼성전자주식회사 | 정적 랜덤 액세스 메모리의 메모리 셀 어레이 및 이를 포함하는 정적 랜덤 액세스 메모리 |
Family Cites Families (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB8400959D0 (en) * | 1984-01-13 | 1984-02-15 | British Petroleum Co Plc | Semiconductor device |
| US4646266A (en) * | 1984-09-28 | 1987-02-24 | Energy Conversion Devices, Inc. | Programmable semiconductor structures and methods for using the same |
| US5166760A (en) * | 1990-02-28 | 1992-11-24 | Hitachi, Ltd. | Semiconductor Schottky barrier device with pn junctions |
| WO1994026083A1 (en) * | 1993-04-23 | 1994-11-10 | Irvine Sensors Corporation | Electronic module comprising a stack of ic chips |
| US5555204A (en) * | 1993-06-29 | 1996-09-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US5535156A (en) * | 1994-05-05 | 1996-07-09 | California Institute Of Technology | Transistorless, multistable current-mode memory cells and memory arrays and methods of reading and writing to the same |
| US5559732A (en) * | 1994-12-27 | 1996-09-24 | Syracuse University | Branched photocycle optical memory device |
| US5751012A (en) * | 1995-06-07 | 1998-05-12 | Micron Technology, Inc. | Polysilicon pillar diode for use in a non-volatile memory cell |
| US5693556A (en) * | 1995-12-29 | 1997-12-02 | Cypress Semiconductor Corp. | Method of making an antifuse metal post structure |
| US5723358A (en) * | 1996-04-29 | 1998-03-03 | Vlsi Technology, Inc. | Method of manufacturing amorphous silicon antifuse structures |
| US5835396A (en) * | 1996-10-17 | 1998-11-10 | Zhang; Guobiao | Three-dimensional read-only memory |
| US5915167A (en) * | 1997-04-04 | 1999-06-22 | Elm Technology Corporation | Three dimensional structure memory |
| DE19715245C2 (de) * | 1997-04-12 | 1999-09-02 | Leybold Systems Gmbh | Vakuumbehandlungsvorrichtung zum Aufbringen dünner Schichten |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| US6111784A (en) * | 1997-09-18 | 2000-08-29 | Canon Kabushiki Kaisha | Magnetic thin film memory element utilizing GMR effect, and recording/reproduction method using such memory element |
| US5991193A (en) * | 1997-12-02 | 1999-11-23 | International Business Machines Corporation | Voltage biasing for magnetic ram with magnetic tunnel memory cells |
| US6034882A (en) * | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6483736B2 (en) * | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US6377502B1 (en) * | 1999-05-10 | 2002-04-23 | Kabushiki Kaisha Toshiba | Semiconductor device that enables simultaneous read and write/erase operation |
| JP4666723B2 (ja) * | 1999-07-06 | 2011-04-06 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US6187617B1 (en) * | 1999-07-29 | 2001-02-13 | International Business Machines Corporation | Semiconductor structure having heterogeneous silicide regions and method for forming same |
| US6306718B1 (en) * | 2000-04-26 | 2001-10-23 | Dallas Semiconductor Corporation | Method of making polysilicon resistor having adjustable temperature coefficients |
| US6420215B1 (en) * | 2000-04-28 | 2002-07-16 | Matrix Semiconductor, Inc. | Three-dimensional memory array and method of fabrication |
| US8575719B2 (en) * | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US7247876B2 (en) * | 2000-06-30 | 2007-07-24 | Intel Corporation | Three dimensional programmable device and method for fabricating the same |
| US6777773B2 (en) * | 2000-08-14 | 2004-08-17 | Matrix Semiconductor, Inc. | Memory cell with antifuse layer formed at diode junction |
| CN100358147C (zh) * | 2000-08-14 | 2007-12-26 | 矩阵半导体公司 | 密集阵列和电荷存储器件及其制造方法 |
| US6541312B2 (en) * | 2000-12-22 | 2003-04-01 | Matrix Semiconductor, Inc. | Formation of antifuse structure in a three dimensional memory |
| US6486065B2 (en) * | 2000-12-22 | 2002-11-26 | Matrix Semiconductor, Inc. | Method of forming nonvolatile memory device utilizing a hard mask |
| US6916740B2 (en) * | 2001-06-25 | 2005-07-12 | Hewlett-Packard Development Company, L.P. | Method of forming smooth polycrystalline silicon electrodes for molecular electronic devices |
| US6584029B2 (en) * | 2001-08-09 | 2003-06-24 | Hewlett-Packard Development Company, L.P. | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells |
| US6567301B2 (en) * | 2001-08-09 | 2003-05-20 | Hewlett-Packard Development Company, L.P. | One-time programmable unit memory cell based on vertically oriented fuse and diode and one-time programmable memory using the same |
| US6525953B1 (en) | 2001-08-13 | 2003-02-25 | Matrix Semiconductor, Inc. | Vertically-stacked, field-programmable, nonvolatile memory and method of fabrication |
| WO2003050872A1 (en) * | 2001-12-12 | 2003-06-19 | Matsushita Electric Industrial Co., Ltd. | Nonvolatile memory |
| EP1450373B1 (en) | 2003-02-21 | 2008-08-27 | STMicroelectronics S.r.l. | Phase change memory device |
| US6693823B2 (en) * | 2002-01-02 | 2004-02-17 | Intel Corporation | Minimization of metal migration in magnetic random access memory |
| US6559516B1 (en) * | 2002-01-16 | 2003-05-06 | Hewlett-Packard Development Company | Antifuse structure and method of making |
| US6735111B2 (en) | 2002-01-16 | 2004-05-11 | Micron Technology, Inc. | Magnetoresistive memory devices and assemblies |
| US7038248B2 (en) * | 2002-02-15 | 2006-05-02 | Sandisk Corporation | Diverse band gap energy level semiconductor device |
| US6778421B2 (en) * | 2002-03-14 | 2004-08-17 | Hewlett-Packard Development Company, Lp. | Memory device array having a pair of magnetic bits sharing a common conductor line |
| JP4103497B2 (ja) * | 2002-04-18 | 2008-06-18 | ソニー株式会社 | 記憶装置とその製造方法および使用方法、半導体装置とその製造方法 |
| US6952043B2 (en) * | 2002-06-27 | 2005-10-04 | Matrix Semiconductor, Inc. | Electrically isolated pillars in active devices |
| US7071008B2 (en) * | 2002-08-02 | 2006-07-04 | Unity Semiconductor Corporation | Multi-resistive state material that uses dopants |
| US6834008B2 (en) * | 2002-08-02 | 2004-12-21 | Unity Semiconductor Corporation | Cross point memory array using multiple modes of operation |
| US6965137B2 (en) * | 2002-08-02 | 2005-11-15 | Unity Semiconductor Corporation | Multi-layer conductive memory device |
| US6813177B2 (en) | 2002-12-13 | 2004-11-02 | Ovoynx, Inc. | Method and system to store information |
| JP2006511965A (ja) * | 2002-12-19 | 2006-04-06 | マトリックス セミコンダクター インコーポレイテッド | 高密度不揮発性メモリを製作するための改良された方法 |
| US7800932B2 (en) * | 2005-09-28 | 2010-09-21 | Sandisk 3D Llc | Memory cell comprising switchable semiconductor memory element with trimmable resistance |
| US7285464B2 (en) * | 2002-12-19 | 2007-10-23 | Sandisk 3D Llc | Nonvolatile memory cell comprising a reduced height vertical diode |
| US20050158950A1 (en) * | 2002-12-19 | 2005-07-21 | Matrix Semiconductor, Inc. | Non-volatile memory cell comprising a dielectric layer and a phase change material in series |
| US7176064B2 (en) * | 2003-12-03 | 2007-02-13 | Sandisk 3D Llc | Memory cell comprising a semiconductor junction diode crystallized adjacent to a silicide |
| US6946719B2 (en) * | 2003-12-03 | 2005-09-20 | Matrix Semiconductor, Inc | Semiconductor device including junction diode contacting contact-antifuse unit comprising silicide |
| US8008700B2 (en) | 2002-12-19 | 2011-08-30 | Sandisk 3D Llc | Non-volatile memory cell with embedded antifuse |
| US6914801B2 (en) * | 2003-05-13 | 2005-07-05 | Ovonyx, Inc. | Method of eliminating drift in phase-change memory |
| US7511352B2 (en) * | 2003-05-19 | 2009-03-31 | Sandisk 3D Llc | Rail Schottky device and method of making |
| US6873543B2 (en) * | 2003-05-30 | 2005-03-29 | Hewlett-Packard Development Company, L.P. | Memory device |
| TWI225716B (en) | 2003-06-27 | 2004-12-21 | Taiwan Semiconductor Mfg | Magnetoresistive random access memory structure and method for manufacturing the same |
| JP2005109659A (ja) * | 2003-09-29 | 2005-04-21 | Toshiba Corp | 半導体集積回路装置 |
| US6847544B1 (en) * | 2003-10-20 | 2005-01-25 | Hewlett-Packard Development Company, L.P. | Magnetic memory which detects changes between first and second resistive states of memory cell |
| US6999366B2 (en) * | 2003-12-03 | 2006-02-14 | Hewlett-Packard Development Company, Lp. | Magnetic memory including a sense result category between logic states |
| US6951780B1 (en) * | 2003-12-18 | 2005-10-04 | Matrix Semiconductor, Inc. | Selective oxidation of silicon in diode, TFT, and monolithic three dimensional memory arrays |
| US7224013B2 (en) * | 2004-09-29 | 2007-05-29 | Sandisk 3D Llc | Junction diode comprising varying semiconductor compositions |
| US7812404B2 (en) * | 2005-05-09 | 2010-10-12 | Sandisk 3D Llc | Nonvolatile memory cell comprising a diode and a resistance-switching material |
| US20060250836A1 (en) * | 2005-05-09 | 2006-11-09 | Matrix Semiconductor, Inc. | Rewriteable memory cell comprising a diode and a resistance-switching material |
| US7453755B2 (en) | 2005-07-01 | 2008-11-18 | Sandisk 3D Llc | Memory cell with high-K antifuse for reverse bias programming |
-
2006
- 2006-07-31 US US11/496,986 patent/US7800933B2/en not_active Expired - Lifetime
- 2006-09-27 KR KR1020087007845A patent/KR101256967B1/ko not_active Expired - Fee Related
- 2006-09-27 TW TW095135852A patent/TWI309081B/zh not_active IP Right Cessation
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- 2006-09-27 DE DE602006019113T patent/DE602006019113D1/de active Active
- 2006-09-27 EP EP06815745A patent/EP1929525B1/en not_active Not-in-force
- 2006-09-27 JP JP2008533629A patent/JP2009510664A/ja active Pending
- 2006-09-27 AT AT06815745T patent/ATE492905T1/de not_active IP Right Cessation
Cited By (64)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
| US9019742B2 (en) | 2010-08-20 | 2015-04-28 | Shine C. Chung | Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory |
| US9042153B2 (en) | 2010-08-20 | 2015-05-26 | Shine C. Chung | Programmable resistive memory unit with multiple cells to improve yield and reliability |
| US8817563B2 (en) | 2010-08-20 | 2014-08-26 | Shine C. Chung | Sensing circuit for programmable resistive device using diode as program selector |
| US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
| US10923204B2 (en) | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
| US9070437B2 (en) | 2010-08-20 | 2015-06-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink |
| US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
| US8873268B2 (en) | 2010-08-20 | 2014-10-28 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices |
| US8913415B2 (en) | 2010-08-20 | 2014-12-16 | Shine C. Chung | Circuit and system for using junction diode as program selector for one-time programmable devices |
| US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
| US10229746B2 (en) | 2010-08-20 | 2019-03-12 | Attopsemi Technology Co., Ltd | OTP memory with high data security |
| US10127992B2 (en) | 2010-08-20 | 2018-11-13 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
| US9460807B2 (en) | 2010-08-20 | 2016-10-04 | Shine C. Chung | One-time programmable memory devices using FinFET technology |
| US8929122B2 (en) | 2010-08-20 | 2015-01-06 | Shine C. Chung | Circuit and system of using a junction diode as program selector for resistive devices |
| US9385162B2 (en) | 2010-08-20 | 2016-07-05 | Shine C. Chung | Programmably reversible resistive device cells using CMOS logic processes |
| US8760916B2 (en) | 2010-08-20 | 2014-06-24 | Shine C. Chung | Circuit and system of using at least one junction diode as program selector for memories |
| US9349773B2 (en) | 2010-08-20 | 2016-05-24 | Shine C. Chung | Memory devices using a plurality of diodes as program selectors for memory cells |
| US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
| US8804398B2 (en) | 2010-08-20 | 2014-08-12 | Shine C. Chung | Reversible resistive memory using diodes formed in CMOS processes as program selectors |
| US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
| US8854859B2 (en) | 2010-08-20 | 2014-10-07 | Shine C. Chung | Programmably reversible resistive device cells using CMOS logic processes |
| US9767915B2 (en) | 2010-08-20 | 2017-09-19 | Attopsemi Technology Co., Ltd | One-time programmable device with integrated heat sink |
| US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
| US9754679B2 (en) | 2010-08-20 | 2017-09-05 | Attopsemi Technology Co., Ltd | One-time programmable memory devices using FinFET technology |
| US9711237B2 (en) | 2010-08-20 | 2017-07-18 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
| US8760904B2 (en) | 2010-08-20 | 2014-06-24 | Shine C. Chung | One-Time Programmable memories using junction diodes as program selectors |
| US9236141B2 (en) | 2010-08-20 | 2016-01-12 | Shine C. Chung | Circuit and system of using junction diode of MOS as program selector for programmable resistive devices |
| US9251893B2 (en) | 2010-08-20 | 2016-02-02 | Shine C. Chung | Multiple-bit programmable resistive memory using diode as program selector |
| US9305973B2 (en) | 2010-08-20 | 2016-04-05 | Shine C. Chung | One-time programmable memories using polysilicon diodes as program selectors |
| US9293220B2 (en) | 2010-11-03 | 2016-03-22 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US9281038B2 (en) | 2010-11-03 | 2016-03-08 | Shine C. Chung | Low-pin-count non-volatile memory interface |
| US9076513B2 (en) | 2010-11-03 | 2015-07-07 | Shine C. Chung | Low-pin-count non-volatile memory interface with soft programming capability |
| US9343176B2 (en) | 2010-11-03 | 2016-05-17 | Shine C. Chung | Low-pin-count non-volatile memory interface with soft programming capability |
| US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
| US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
| US8923085B2 (en) | 2010-11-03 | 2014-12-30 | Shine C. Chung | Low-pin-count non-volatile memory embedded in a integrated circuit without any additional pins for access |
| US9496265B2 (en) | 2010-12-08 | 2016-11-15 | Attopsemi Technology Co., Ltd | Circuit and system of a high density anti-fuse |
| US9881970B2 (en) | 2011-02-14 | 2018-01-30 | Attopsemi Technology Co. LTD. | Programmable resistive devices using Finfet structures for selectors |
| US11011577B2 (en) | 2011-02-14 | 2021-05-18 | Attopsemi Technology Co., Ltd | One-time programmable memory using gate-all-around structures |
| US9548109B2 (en) | 2011-02-14 | 2017-01-17 | Attopsemi Technology Co., Ltd | Circuit and system of using FinFET for building programmable resistive devices |
| US8848423B2 (en) | 2011-02-14 | 2014-09-30 | Shine C. Chung | Circuit and system of using FinFET for building programmable resistive devices |
| US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
| US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
| US8912576B2 (en) | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
| US9324849B2 (en) | 2011-11-15 | 2016-04-26 | Shine C. Chung | Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC |
| US9136261B2 (en) | 2011-11-15 | 2015-09-15 | Shine C. Chung | Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection |
| US8861249B2 (en) | 2012-02-06 | 2014-10-14 | Shine C. Chung | Circuit and system of a low density one-time programmable memory |
| US9007804B2 (en) | 2012-02-06 | 2015-04-14 | Shine C. Chung | Circuit and system of protective mechanisms for programmable resistive memories |
| US8917533B2 (en) | 2012-02-06 | 2014-12-23 | Shine C. Chung | Circuit and system for testing a one-time programmable (OTP) memory |
| US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
| US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
| US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
| US9324447B2 (en) | 2012-11-20 | 2016-04-26 | Shine C. Chung | Circuit and system for concurrently programming multiple bits of OTP memory devices |
| US10586593B2 (en) | 2012-12-07 | 2020-03-10 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
| US9818478B2 (en) | 2012-12-07 | 2017-11-14 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
| US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
| US9824768B2 (en) | 2015-03-22 | 2017-11-21 | Attopsemi Technology Co., Ltd | Integrated OTP memory for providing MTP memory |
| US10535413B2 (en) | 2017-04-14 | 2020-01-14 | Attopsemi Technology Co., Ltd | Low power read operation for programmable resistive memories |
| US10726914B2 (en) | 2017-04-14 | 2020-07-28 | Attopsemi Technology Co. Ltd | Programmable resistive memories with low power read operation and novel sensing scheme |
| US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
| US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
| US10770160B2 (en) | 2017-11-30 | 2020-09-08 | Attopsemi Technology Co., Ltd | Programmable resistive memory formed by bit slices from a standard cell library |
| US12483429B2 (en) | 2021-06-01 | 2025-11-25 | Attopsemi Technology Co., Ltd | Physically unclonable function produced using OTP memory |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070072360A1 (en) | 2007-03-29 |
| WO2007038709A1 (en) | 2007-04-05 |
| KR20080073285A (ko) | 2008-08-08 |
| TW200737496A (en) | 2007-10-01 |
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| EP1929525A1 (en) | 2008-06-11 |
| KR101256967B1 (ko) | 2013-04-26 |
| DE602006019113D1 (de) | 2011-02-03 |
| US7800933B2 (en) | 2010-09-21 |
| ATE492905T1 (de) | 2011-01-15 |
| JP2009510664A (ja) | 2009-03-12 |
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