TWI308455B - Clamping circuit - Google Patents

Description

1308455 九 '發明說明： 【發明所屬之技術領域】 本發明疋有關於—種箝位電路（clamping circuit)，且 特另]疋有關於一種用以回復視訊信號（video signai)之直 流位準的箝位電路。 【先前技術】 在許多不同的應用系統中皆會對視訊信號執行處 鲁理’包括電視、視訊擷取設備、磁帶錄影機（vide〇 cassette recorder, VCR)以及攝錄像機（camc〇rder)。當傳送視訊信 號時’直流參考位準可能會遺失。因此，通常會將箝位 電路"又置於視訊接收器（vide0 receiver)中，用以將視訊信 號之直流位準回復為介於視訊接收器之供應範圍内的參 考位準。 第1A圖係顯示傳統箝位電路10，具有耦合電容 ci、兩個電流源14與16以及比較器18。耦合電容ci ♦係接收將要被箝制之視訊輸入信號％。比較器ΐδ係輛 接於搞合電容C1與第二電流源16之間，透過轉合電容 ci於正輸入端接收視訊輪入信號Vin，並且於負輸入端 接收參考電壓Vref，因而產生充f控㈣號（eharging control signal)。此外，電流源14係耦接於麵合電容 與接地點之間，且電流源16係耦接於電源線Vcc與耦合 電谷ci之間，用以接收來自比較器18之充電控制信號。 當接收視訊輸入信號Vin時，比較器18係對視訊輸入信 0758-A31712TWF;MTKI-05-195;maggielin 6 1308455 -^ .號Vin的振幅與參考電壓Vref的振幅執行比較而產生充 電控制信號至第二電流源16。例如，當交流搞合信號Vac 小於參考電壓Vref時，比較器18係產生低位準狀態（即 邏輯”〇”）的充電控制信號而導通電流源16，因而對耦合 電容C1充電並且會拉高交流耦合信號Vac的位準。當視 訊輸入信號Vin大於參考電壓Vref時，電流源16為不導 通且充電控制信號為高位準狀態（即邏輯”1”）。電流源14 係為弱電流源（weak current source)，持續對耦合電容C1 • 放電並且緩慢的降低視訊輸入信號Vin的位準。第1B圖 與第1C圖係分別顯示視訊輸入信號Vin被箝位電路10 箝制前後的波形圖。比較第1B圖與第1C圖的波形便可 發現，透過箝位電路10可將較低位準的視訊輸入信號 Vin箝制為一既定參考電壓位準Vref。 然而，傳統箝位電路需要使用額外的電流源（例如用 來對耦合電容充電的電流源16)，如此一來便會增加晶片 所佔用的面積以及成本。 【發明内容】 有鑑於此，本發明提供一種箝位電路，用以回復視 訊信號的直流位準。根據本發明實施例所述之箝位電路 包括耦合電容、鎖存器、邏輯元件、充電開關以及定電 流源。耦合電容包括第一端子，用以接收輸入信號，以 及第二端子，用以輸出交流耦合信號。鎖存器，耦接至 弟·一端子’包括麵接至電源線的偏壓電流源’用以分別 0758-A31712TWF;MTKI-05-195;maggielin 7 1308455 於第一節點與第二節點產 收第-輪出信號鱼第；：出信號。邏輯元件係用以接 與第二輪出信號產ί:::信號，並根據第-輪出信號 矛一鈿子與偏壓電流 聊鞍於 充電開關，使得偏芦間’透過充電控制信號可導通 古^ ι电/瓜源的電流流向耦合電容，& # -父流耦合信號的位準“以拉 接地點之間。疋電机源係耦接於第二端子與 根據本發明另—實 容、鎖存器、邏輯元件、充電二=立!；包括輕合電 電容，包括第一端子，用==以及疋電流源。耦合 子，用以輪出交流⑽二輸 =，以及第二端 =”源、第一 _s電晶體二:二電 二閉極1=源輪接至電源線。第-pm〇s電晶體， 節點;以接收交流輕合信號，汲極，用以於第一 ;p點f產生第-輸出信號’以及源極，麵接至偏壓ΐ. 二tPM0! 體’具有閑極，用以接收參考電C 以於第—節點處產生第二輸出信號，以及源極， 耦接至偏壓電流源’其中第一輸出信號與 出、 係根據交流耦合信號以及參考電 ^ ^° 用以接收第-輸出罐第生：邏輯竭 出信號與第二輪出信號士=二ΠΙ-輪 係輕接於第二端子與偏壓電流°充電開關 ^ 嫁之間，當交流耦合信轳 率小於參考電㈣位準時，充電開_«充^ 〇758-A3l712TWF;MTKI-05-195· ^ggielin 1308455 --制信號而導通5以使偏壓電流源的電流流向耗合電容並 且拉高交流耦合信號的位準。定電流源係耦接於第二端 子與接地點之間，定電流源係持續對電容放電，以降低 交流耦合信號的位準。 【實施方式】 為讓本發明之上述和其他目的、特徵、和優點能更 明顯易懂，下文特舉出較佳實施例，並配合所附圖式， φ 作詳細說明如下： 實施例： 第2圖係顯示根據本發明實施例所述之箝位電路 200，包括耦合電容C1、鎖存器204、邏輯元件206、充 電開關S1以及定電流源210。耦合電容C1係於端子201 接收視訊輸入信號Vin並且於端子202輸出交流耦合信 號Vac。鎖存器204係耦接至端子202，包括兩個PMOS • 電晶體Mpl與Mp2、兩個NMOS電晶體Mnl與Mn2以 及偏壓電流源214。鎖存器204係根據交流耦合信號Vac 於節點203處產生輸出信號VO-，並根據參考電壓Vref 於節點205處產生輸出信號VO+。PMOS電晶體Mpl具 有一閘極，於端子202處柄接至定電流源210與輕合電 容C1，用以接收交流耦合信號Vac，一源極，與電晶體 Mp2之源極共同耦接至偏壓電流源214,以及一汲極，耦 接至NMOS電晶體Mn2之閘極，以於節點203處產生輸 075 8-A31712TWF;MTKI-05-195 ;maggielin 9 1308455

m W ' '出虎V〇_。PMOS電晶體Mp2具有·一閘極，用以接收 參考電壓Vref ’以及一汲極，耦接至NMOS電晶體Mnl 之閘極’以於節點205處產生輸出信號V〇+ D nm〇S電 曰曰體Μη 1與Mn2之源極係共同耦接至接地點。偏壓電流 源214係耦接於電源線vcc與位於端子2〇2處的充電開 關si之間。定電流源210係耦接於接地點與位於端子2〇2 處的耦合電容C1之間。邏輯元件206係接收輸出信號 VO-與VO+而產生充電控制信號cp至充電開關si，其 _ 中充電開關S1係耦接於偏壓電流源214與位於端子202 處的執合電容C1之間。耦接於節點203與205之間的重 置開關212係由重置信號Reset所控制。重置信號Reset 係由具有振盪器（例如27 MHz振盪器）之時序元件216所 提供，其中重置信號Reset係用以啟動箝位電路2〇〇的操 作。例如，當解除重置信號Reset時（即邏輯，，〇，，），箝位電 路200係開始將交流耦合信號Vac之直流電位箝制為參 考電壓Vref的位準。相反的，當設定重置信號Reset時（即 邏輯”1”），重置開關212便會導通而將輸出信號ν〇+與 VO-箝制為相同的位準，以清除箝位電路2〇〇先前的狀 態。 第3A圖係顯示當解除重置信號Reset以及交流耦合 信號Vac大於參考電壓Vref時，箝位電路2〇〇的操作。 當接收交流耦合信號Vac時，鎖存器2〇4係根據交流耦 合信號Vac與參考電壓Vref而產生輸出信號v〇_與 vo+。在此實施例中，由於交流耦合信號Vac大於參考 075B.A31712TWF;MTKl-05.195;maggielill 10 1308455 » - .-電壓Vref，因此節點203處的輸出信號VO-為邏輯”0”， 而節點205處的輸出信號VO+為邏輯”1”。因此，NMOS 電晶體Mn2為不導通，如此一來PMOS電晶體Mp2亦為 不導通。在此實施例中，電晶體Mnl與Mn2的閘極-源 極電壓係分別被設定為”足夠低”與”足夠高”。 當接收輸出信號VO-與VO+時，邏輯元件206係根 據輸出信號VO-與VO+的位準而產生充電控制信號CP， 並根據充電控制信號CP而使得充電開關S1為導通或不 • 導通。例如，當輸出信號VO-大於輸出信號VO+時可透 過設定充電控制信號CP而導通充電開關S1，而當輸出 信號VO-小於或等於輸出信號VO+時可透過解除充電控 制信號CP使充電開關S1為不導通。 第4A圖係顯示根據本發明一實施例所述之第2圖 中邏輯元件206的示意圖。邏輯元件206包括比較器40, 分別於正輸入端與負輸入端接收輸出信號VO-與VO+， 並且產生充電控制信號CP至充電開關S1。當重置信號 Φ Reset被設定時，比較器40的比較狀態會被清除。當於 重置信號Reset的解除期間接收輸出信號VO-與VO+ 時，比較器會對輸出信號VO-與VO+執行比較。在第3A 圖的情況下，其中輸出信號VO-係小於輸出信號VO+， 充電控制信號CP係透過比較器40而被解除（即邏 輯”〇”），使得充電開關S1為不導通。 第4B圖係顯示根據本發明另一實施例所述之第2 圖中邏輯元件206的示意圖。第4B圖中的邏輯元件206 075 8-A31712TWF;MTKI-05-195 ;maggielin 11 1308455 包括預鎖存電路（pre-latch circuit) 41、RS正反器44以及 反或邏輯閘43。預鎖存電路41係接收輸出信號VO-與 V〇+以及重置信號Reset，以產生放大輸出信號Ve與 Vf ° RS正反器44係接收放大輸出信號Ve與Vf並產生 反相信號Q至反或邏輯閘43。反或邏輯閘43係接收反 才目#號* Q以及重置信號Reset而產生放電控制信號CP至 充電開關S1。

第5圖係顯示第4圖中預鎖存電路41的示意圖。預 鎖存電路41包括四個NMOS電晶體Mn3〜Mn6以及兩個 PMOS電晶體Mp3〜Mp4。NM〇s電晶體Mn3具有一閘 極’用以接收輸出信號VO-，以及一汲極，用以於節點 5〇1處產生放大輸出信號ve。NMOS電晶體Mn4具有一 間極用以接收輸出信號VO+，以及一没極，用以於節 點503處產生放大輸出信號Vf。NMOS電晶體Mn5與 Mn6的源極係接收重置信號Reset，且NM〇s電晶體Mn5 ? Mn6的及極係分別搞接至郎點5〇1與節點 電晶體Mn5與Mn6的源極係與NM〇s電晶體與Mn4 的源極共同耦接至接地點。PMOS電晶體Mp3具有一閘 極，耦接至節點503，一源極，耦接至電源線V:，以I 一汲極，耦接至節點501。PM0S電晶體Mp4且有一閘 極，耦接至節點501，一源極，耦接至電源線乂^， 一汲極，耦接至節點503。 如第3A圖的假設，當解除重置信號玟以以時，電晶 體Mn5與Mn6係為不導通。由於輪出信銳仰_與Vo: 0758-A31712TWF;MTKI-〇5-195;maggielin 12 1308455 、分別為邏輯”G”與”1”’使得電晶豸施！導通而將節點5〇3 處的放大輸出信號vf拉低至邏輯，，〇”，如此一來pM〇s 電晶體Mp3會被導通。因此，透過電晶體脚3的汲極電 流可將節點501處的放大輪出信號Ve拉高至邏輯”1”， 如此一來PMOS電晶體Mp4係為不導通。 第6圖係顯示第4B圖中Rs正反器料與反或邏輯 閘43的示意圖，透過將反或邏輯閘47與判的輸出信號 Q’與Q分別提供至反或邏輯閘48與47的輸入端，其中 反或邏輯閘47的其中-個輸人端係接收放大輸幻言號 Ve’且反或邏輯閉48的其中—個輸人端係接收放大輸出 信號Vf。反或邏輯閘49的—個輸入端係接收反或邏輯問 48的輸出信號〇,而另一個輸入端係接收重置信號 Reset’以產生充電控制信號cpeRS正反器料的操作係 整理於第1表’可以察覺的是，當信號Vf與Ve分別為 邏，輯,，〇與1恰，反或邏輯閘48的輸出信號q係為邏 輯1田接收到反或邏輯閘48的輸出信號Q時，反或 邏輯閘49因而產生充電控制信號CP。反或邏輯閘49的 操作係整理於第2表中，其中當信號為邏輯”！，，且重置信 號Reset為邏輯，，〇，’時’充電控制信號⑶會透過反或邏輯 閘49而被解除，因而使充電開關μ為不導通。 0758及31712丁师_-05-195;咖_汾 13 1308455 第1表 Vf Ve Q Q 0 0 Q Q, 0 1 1 0 1 0 0 1 1 1 ? ? 第2表 Reset Q CP 0 0 1 0 1 0 1 0 0 1 1 0

由於電晶體Mp2與Mn2以及充電開關S1為不導 通，如第3 A圖所示，偏壓電流源214之電流Ibias係直接 流向接地點。因此，於解除重置信號Reset期間，當交流 耦合信號Vac大於參考電壓Vref時，耦合電容C1沒有 被充電；反之，定電流源210係持續地使小漏電流Ileakage 遠離耦合電容Cl，因而降低交流耦合信號Vac的位準。 第3B圖係顯示當解除重置信號Reset以及當交流耦 合信號Vac小於參考電壓Vref時，箝位電路200的操作。 當接收交流耦合信號Vac時，由於交流耦合信號Vac小 於參考電壓Vref，因此節點203處的輸出信號VO-以及 0758-A31712TWF;MTKI-05-195;maggielin 14 1308455 . » _·_節點205處的輸出信號VO+會分別被拉至邏輯”1”與邏 輯”0”。接下來，邏輯元件206係設定充電控制信號CP 至充電開關S1 (即CP=邏輯”1”）而導通充電開關S1。例 如，在第4A圖所示之邏輯元件206中，由比較器40所 產生的充電控制信號CP會被設定（即邏輯”1”），以導通充 電開關S1。 此外，在第4B圖與第5圖所示之預鎖存電路41中， 由於重置信號Reset為邏輯”0”，因此電晶體Mn5與Mn6 係為不導通。電晶體Mn3會被導通而將節點5 01處的放 大輸出信號Ve拉低至邏輯”0”，由於輸出信號VO-與VO+ 分別為邏輯”1”與”0”，因此可導通PMOS電晶體Mp4。 因此，透過電晶體Mp4的没極電流，節點503處的放大 器輸出信號Vf會被拉高至邏輯”1”，因而使PMOS電晶 體Mp3為不導通。從第1表可看出，當信號Vf與Ve分 別為邏輯”1”與”〇”時，反或邏輯閘43的輸入信號係為邏 輯”0”。因此，根據第2表，當信號為邏輯”0”且重置信號 • Reset為邏輯”0”時，透過反或邏輯閘43可設定充電控制 信號CP，因而導通充電開關S1。 當充電開關S1導通時，電晶體Mpl的閘極電壓係 相同於其源極電壓，因此PMOS電晶體Mpl為不導通。 相同於交流耦合信號Vac之電晶體Mp2的源極電壓係小 於其閘極處的參考電壓Vref，如此一來，；PMOS電晶體 Mp2亦為不導通。因此，偏壓電流源214的電流Ibias係 流向耦合電容C1，以對電容C1充電並且拉高交流耦合 0758-A31712TWF;MTKI-05-l 95 ;maggielin 15 1308455 • *

，-信號Vac的位準。同時，當定電流源210使小漏電流I leakage 遠離耦合電容Cl時，由於電流Ileakage遠小於電流Ibias， 因此交流耦合信號Vac的位準仍然會被拉高。 第3C圖係顯示箝位電路200的重置操作。當設定 重置信號Reset時（即重置信號Reset為邏輯”1”），輸出信 號VO-與VO+的位準係相同，以清除先前的箝制狀態， 且邏輯元件206(如第4A圖與第4B圖所示）係解除充電控 制信號CP以使充電開關S1為不導通。因此，偏壓電流 # 源214的電流Ibias會流向接地點（如第3C圖所示），而沒 有對耦合電容C1充電。 第7圖係顯示第2圖之箝位電路200的操作特性的 波形圖，其中從第7圖中可以察覺，於解除重置信號Reset 期間，輸出信號VO+(在圖中以實線表示）與VO-(在圖中 以虛線表示）被箝制為相同的位準。當解除重置信號Reset 時，箝位電路係開始將交流耦合信號Vac箝制為參考電 壓Vref的位準。當交流耦合信號Vac小於參考電壓Vref • 時，充電控制信號CP會被設定，以導通充電開關S1， 使得偏壓電流Ibias流向耦合電容C1而對耦合電容C1充 電。相反的，當交流搞合信號Vac大於參考電壓Vref時， 充電控制信號CP會被解除，使得充電開關S1不導通而 無法對耦合電容C1充電。此時，定電流源210持續的使 弱漏笔 biL Ileakage 遠離電容C1，使得交流耗合信號Vac的 位準下降。 根據本發明實施例，箝位電路包括鎖存器，具有偏 075 8-A31712TWF;MTKI-05-195 ;maggielin 16 1308455 壓電流源，用以對接收視訊輸入信號充電，因而箝制視 訊輪入信號的直流位準。因此，在箝位電路中不需要外 :電流源來拉高視訊輸入信號的位準，如此一來可降低 晶片面積。再者，不同於傳統箝位電路中，用以對耦人 電容充電的電流源會根據視訊輸入信號的位準以及夫者 電，的位準而導通或不導通，·在此實施例_偏屢電流源 水通為導通，域透過控制偏㈣流源的流向，便可於 必要時拉高視訊輸入信號的位準。 —本發明雖以較佳實施例揭露如上，然其並非用以限 ^本發明的範圍，任何熟習此項技藝者，在不脫離本發 ^之精神和範#可做些許的更動與潤飾，因此本 =明之保護_ t視後附之申請專利範圍所界定者為 【圖式簡單說明】 第1A圖係顯示傳統箝位電路的示意圖。 〜1B圖與第1C圖係分別顯示視訊輸人信號Vin被 推位笔路箝制前後的波形圖。 第2圖係顯示根據本發明實施例所述之箱 示意圖。 第3A ®至第3C圖係顯示在不同的狀態下，第2圖 中甜位電路之操作的示意圖。 ，4A圖係顯不根據本發明一實施例，第2圖中 軏兀件的示意圖。 〇758-A31712TWF；MTKI-〇5-195;maggieliB 17 1308455 第4B圖係顯示根據本發明另一實施例，第2圖中 邏輯元件的方塊圖。 第5圖係顯示第4B圖中預鎖存電路的示意圖。 第6圖係顯示第4B圖中RS正反器與反或邏輯閘的 示意圖。 第7圖係顯示第2圖中箝位電路之操作特性的波形 圖。

【主要元件符號說明】 10、200〜箝位電路； 18、40〜比較器； 14、16、210、214〜電流源； 44〜RS正反器； 41〜預鎖存電路； 204〜鎖存器； 43、47、48、49〜反或邏輯閘； 201、202~端子； 203、205、5CH、503〜節點； 206〜邏輯元件； 212〜重置開關； 216〜時序元件； C1〜耦合電容； CP〜充電控制信號； Ibias、Ileakage〜電流； S1〜充電開關； Reset〜重置信號；

Ve、Vf〜放大輸出信號；Vin〜視訊輸入信號； Vcc〜電源線； Vref〜參考電壓；

Vac〜交流麵合信號；

Mpl、Μρ2、Mp3、Mp4〜PMOS ; 18 075 8-Α31712TWF;MTKI-05-195 ;maggielin .1308455

Mnl、Mn2、Mn3、Mn4、Mn5、Mn6〜NMOS ; Q、Q,、VO+、VO-〜輸出信號。

0758-A31712TWF;MTKI-05-195;maggielin 19

Claims (1)

1308455 ，.十、申請專利範圍： 1. 一種箝位電路，包括： 一耦合電容，包括一第一端子，用以接收一輸入信 號，以及一第二端子，用以輸出一交流耦合信號； 一鎖存器，麵接至上述第二端子，包括一偏壓電流 源，耦接至一電源線，用以根據上述交流耦合信號與一 參考電壓分別於一第一節點與一第二節點處產生一第一 輸出信號以及一第二輸出信號； I 一邏輯元件，用以接收上述第一輸出信號與第二輸 出信號，並根據上述第一輸出信號與第二輸出信號產生 一充電控制信號； 一充電開關，耦接於上述第二端子與上述偏壓電流 源之間，透過上述充電控制信號可導通上述充電開關， 使得上述偏壓電流源的電流流向上述耦合電容，以拉高 上述交流耦合信號的位準；以及 一定電流源，耦接於上述第二端子與接地點之間。 • 2.如申請專利範圍第1項所述之箝位電路，其中上 述鎖存器更包括： 一第一 PMOS電晶體，具有一閘極，用以接收上述 交流耦合信號，一汲極，用以於上述第一節點產生上述 第一輸出信號，以及一源極，耦接至上述偏壓電流源； 以及 一第二PMOS電晶體，具有一閘極，用以接收上述 參考電壓，一汲極，用以於上述第二節點產生上述第二 0758-A31712TWF;MTKI-05-195;maggielin 20 1308455

輪出信號，以及一源極， 3.如申請專利範圍第 述鎖存器更包括： 耦接至上述偏壓電流源 2項所述之箝位電路， 其中上 # —第一 NMOS電晶體，具有一閘極 二節點，一汲極，耦接至上述第一節點 雜接至接地點；以及 耦接至上述第 以及一源極， 一節I

汲極，耦接至上述第二節點，以及 稍按主上述 源極 輕接至接地點 、、土如申μ專利la圍第i項所述之箝位電路，其中當 上述交流輕合信號的位準小於上述參考電壓的位準:根據上述邏輯元件所產生的上述充電控 市!J 15唬而被導通。

一 5·如申請專利範圍第丨項所述之箝位電路，更包括 -重置開關，純於上述第—節點與上述第二節點之 間，上述重置開關係由一重置信號所控制。 _ 申請專利範圍第5項所述之箝位電路，其中於 设定ΐ述重置信號期間，上述重置開關會被導通，以將 上述第輸出k號的位準與上述第二輸出信號的位準箝 制為相同。 7·如申睛專利範圍第5項所述之箝位電路，1中上 述箝位電路更包括一時序元件，具有一振盪器，用以產 生上述重置信號。 8_如申請專利範圍第1項所述之箝位電路，其中上 075 8-A31712TWF；MTKI 〇5-195；maggielm 21 1308455 述疋電机源係持續的對上述耦合電容放電，η 流耦合信號的位準下降。 使侍上述交 如巾請專利第1項所述之箝位電路，宜中上 述邏，元件包括—比較器，用以對上述第1. 上述弟二輪出信號執行比較，以根據比較結果：：:: 充電控制信號。 產生上述 =如申請專利範㈣9項所述之箝位電路，盆中告 出信號的位準大於上述第二輸出信號 =較器會設定上述充電控制信號，”通上: 糊=利範圍第5項所述之箱位電路，其中上 m3鎖存電路，用以接收上述第—輸出信號、第二 、::第。I:及重置信號，並根據上述第一輸出信號與上 4一輸出信號產生—第—放大輸出信號以及 大輸出信號； 乐一敌 RS正反器，耦接至上述預鎖存電路，用以根 乂第7放大輪出信號與第二放大輸出信號而產生一反 相5虎，以及 技你Γ第—反或邏輯閉，耦接至上述RS正反器，用以 制信號信號以及上述重置信號而產生上述充電控 如申π專利範圍弟11項所述之箝位電路，1 上述預鎖存電路包括： /、 〇758_A317I2TWF 細ai195;fflaggielin 22 1308455 - 一第三NMOS電晶體，具有一閘極，用以接收上述 第一輸出信號，一汲極，用以於一第三節點產生上述第 一放大輸出信號，以及一源極，耦接至接地點； 一第四NM0S電晶體，具有一閘極，用以接收上述 第二輸出信號，一汲極，用以於一第四節點產生上述第 二放大輸出信號，以及一源極，耦接至接地點； 一第三PM0S電晶體，具有一閘極，耦接至上述第 四節點，一源極，1¾接至上述電源線，以及一汲極，粞 • 接至上述第三節點； 一第四PM0S電晶體，具有一閘極，耦接至上述第 三節點，一源極，耦接至上述電源線，以及一汲極，耦 接至上述第四節點； 一第五NM0S電晶體，具有一閘極，用以接收上述 重置信號，一没極，耦接至上述第三節點，以及一源極， 耦接至接地點；以及 一第六NM0S電晶體，具有一閘極，用以接收上述 ® 重置信號，一没極，輕接至上述第四節點，以及一源極， 耦接至接地點。 13. 如申請專利範圍第11項所述之箝位電路，其中 上述RS正反器包括一第二反或邏輯閘以及一第三反或 邏輯閘，分別用以接收上述第一放大輸出信號以及第二 放大輸出信號，其中上述第三反或邏輯閘係產生上述反 相信號至上述第一反或邏輯閘。 14. 一種箝位電路，包括： 0758-A31712TWF;MTKI-05-195;maggielin 23 1308455 ^ - 一搞合電容，包括一第一端子，用以接收一輸入信 號，以及一第二端子，用以輸出一交流耦合信號； 一鎖存器，耦接至上述第二端子，包括： 一偏壓電流源，耦接至一電源線； 一第一 PMOS電晶體，具有一閘極，用以接收上述 交流竊合信號，一没極，用以於一第一節點處產生一第 一輸出信號，以及一源極，耦接至上述偏壓電流源；以 及 • 一第二PMOS電晶體，具有一閘極，用以接收一參 考電壓，一汲極，用以於一第二節點處產生一第二輸出 信號，以及一源極，輕接至上述偏壓電流源； 其中上述第一輸出信號與第二輸出信號係根據上述 交流耦合信號以及上述參考電壓而產生； 一邏輯元件，用以接收上述第一輸出信號與第二輸 出信號，並根據上述第一輸出信號與第二輸出信號而產 生一充電控制信號； • 一充電開關，耦接於上述第二端子與上述偏壓電流 源之間，當上述交流耦合信號的位準小於上述參考電壓 的位準時，上述充電開關會根據上述充電控制信號而導 通，以使上述偏壓電流源的電流流向上述耦合電容並且 拉高上述交流耦合信號的位準；以及 一定電流源，耦接於上述第二端子與接地點之間， 上述定電流源係持續對上述電容放電，以降低上述交流 耦合信號的位準。 075 8-A31712TWF;MTKI-05-195 ;maggielin 24 1308455 上㈣咖第14項所述之箝位電路，其中 節點 第、NMOS電晶體，具有一閉極，搞接至上述第 . 汲極，耦接至上述第一節點，以及一源極， 耦接至接地點，·以及 一狄-第二NM0S電晶體，具有—難，減至上述第 卽點，一沒極，輕接至一欣 搞接至接地點。弟-即點’以及-源極’ 16.如申請專利範圍帛14項所述之箱位電路，更包 「重置開關’接於上述第—節點與第二節點之間， 上述重置開關係由一重置信號所控制。 如申請專利範圍第16項所述之箝位電路，其中 述重置信號期間’上述重置開關會被導通，以 :―輸出信號與第二輸出信號的位準箝制為相 18.如申請專利範圍第16項所述之箝位電路， 2 路更包括-時序元件，具有-振蓋器，用以 屋生上述重置信號。 …、19.如申請專利範圍第14項所述之箝位電路，其中 S邏件包括一比較器’用以對上述第-輪出信號 電=信號執行比較，以根據比較結果產生上述充 20·如申請專利範圍第14項所述之箝位 上述邏輯元件包括： ，、中 〇758'A31?12TWF；MTKl-〇5-195；maggielin 25 ^308455 鎖存電路’用以接收上述第—輪出信 二 4二=置信號’以根據上述第-輸出信號與第 出信號 —放大輸出信號以及—第二放大輸 用以根據 產生一反 、+— RS正反器，耦接至上述預鎖存電路， 上述第-放大輪出信號與第二放大輸出信號而 相信號；以及

—第一反或邏輯閘，耦接至上述Rs正反器， Si述反相信號以及上述重置信號而產生上述充電控 21·如申請專利範圍第20項所述之箝位電路，並中 上述預鎖存電路包括： /、 狄—第三NMOS電晶體，具有一閘極，用以接收上述 輸出信號，—汲極，用以於—第三節點處產生上述 笫放大輸出信號，以及一源極，耦接至接地點； 々一 了第四NMOS電晶體，具有一閘極，用以接收上述 :-輸出信號’一汲極’用以於一第四節點處產生上述 第一放大輸出信號，以及一源極，耦接至上述接地點； 第一 PMOS電晶體，具有一閘極，搞接至上述第 四節點，一源極，耦接至上述電源線，以及一汲極，耦 接至上述弟三節點； 一一 一第四PM0S電晶體，具有一閘極，耦接至上述第 三節點，一源極，耦接至上述電源線，以及一汲極，耦 接至上述第四節點； 0758-A31712TWF；MTKl-05-195；maggielin 26 1308455 -- 一第五NMOS電晶體，具有一閘極，用以接收上述 重置信號，一汲極，耦接至上述第三節點，以及一源極， 耦接至接地點；以及 一第六NM0S電晶體，具有一閘極，用以接收上述 重置信號，一汲極，耦接至上述第四節點，以及一源極， 耦接至接地點。 22.如申請專利範圍第20項所述之箝位電路，其中 上述RS正反器包括一第二反或邏輯閘以及一第三反或 • 邏輯閘，分別用以接收上述第一放大輸出信號以及第二 放大輸出信號，其中上述第三反或邏輯閘係產生上述反 相信號至上述第一反或邏輯閘。

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