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TWI308341B - Semiconductor device for domain crossing - Google Patents

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TWI308341B
TWI308341B TW092137314A TW92137314A TWI308341B TW I308341 B TWI308341 B TW I308341B TW 092137314 A TW092137314 A TW 092137314A TW 92137314 A TW92137314 A TW 92137314A TW I308341 B TWI308341 B TW I308341B
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signals
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dll
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Inventor
Nak-Kyu Park
Original Assignee
Hynix Semiconductor Inc
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Publication date
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Description

1308341 玖、發明說明： (一） 發明所屬之技術領域 本發明係有關一種半導體裝置，且更特別的是有關一種 同步動態隨機存取記憶體SDRAM及雙資料速率DDR，DDRII 和DDRIII SDRAM內用於定域交連之半導體裝置。 (二） 先前技術 一般而言，半導體記憶體裝置會於操作期間發生定域交 連作用。例如，某些區塊係使用內部區塊當作操作的參考 値而其他區塊則使用一延遲閉鎖迴路（DLL)的時脈當作操 作的參考値。除此之外，從接收器定域到發報機定域的轉 換會受定域交連作用的支配。 第1圖係用以顯示習知記憶體裝置內所包含的一種用於 定域交連之半導體裝置的方塊圖示。 如圖所示，該習知記憶體裝置包含：一第一正反器131 ;一記憶體單元140 ; —第二正反器150 ;複數個管線閂鎖 電路180; —驅動器190; —第三正反器132; —定域交連 電路161 ; —控制及產生區塊162 ; —第二讀取控制器17〇 :一內部時脈產生器11〇;以及一延遲閉鎖迴路（DLL)區塊 120 ° 爲了讀取並書寫資料，該習知記憶體裝置進一步包含更 多具特定功能的區塊。不過，第1圖中只對用於定域交連 之特定功能區塊作詳細說明。 可透過該內部時脈產生器110由一外部時脈ext_clk產 生一內部時脈INT_CLK。該DLL區塊120可由一外部時脈 -5- 1308341 ΕΧΤ — CLK產生一 DLL時脈DLL_CLK。此中，係將DLL時 脈通過第一讀取控制器、第二讀取控制器170及驅動器190 時的延遲時間定義爲飛時。習知記憶體裝置中，係令資料 接達作業與外部時脈EXT_CLK同步。結果，應當於該DLL 區塊120內藉由補償該飛時產生該DLL時脈以便支援該半 導體記憶體裝置的可靠度。 此中，較之使用內部時脈INT_CLK當作參考時脈的第一 正反器131和第三正反器132,該控制及產生區塊162、第 二讀取控制器170、複數個管線閂鎖電路180及驅動器190 係使用DLL時脈當作參考時脈。亦即，發生定域交連作用 。對參考時脈的定域交連作用而言，使用的是定域交連電 路 1 6 1。 第2圖係用以說明一種習知定域交連電路161的方塊圖 不 。 如圖所示，該習知定域交連電路161包含：第一和第二 輸出致能信號產生器210和230; — DLL時脈延遲區塊220 ;—資料控制器240 ; —資料輸出控制器2 5 0 ;以及第一和 第二資料對齊信號產生器260和270。 第一輸出致能信號產生器2 1 0會接收一讀取指令信號 DASP_RD及內部時脈INT —CLK並輸出一初始輸出致倉g信 號OEOO。該DLL時脈延遲區塊220會接收一列位址選通 脈衝（CAS)潛伏延遲CL以及由該DLL區塊120產生的上升 DLL時脈信號RCLK_DLL及下降DLL時脈信號FCLK_DLL ，並產生一輸出致能信號以回應以該CAS潛伏延遲CL爲 -6- 1308341 基礎選出的時脈信號。然後，該第二輸出致能信 2 3 0會產生複數個輸出致能信號以回應該初始輸 號OEOO以及輸出致能時脈信號。 資料控制器240會接該CAS潛伏延遲CL以及 出致能信號並定出使所輸出資料與外部時脈同步 段。該資料輸出控制器250會接收複數個輸出致 定出具有資料選通脈衝信號的主動區段。 在接收到每一個位址信號例如A D D 0、內部時脈 、上升DLL時脈信號RCLK_ DLL及下降DLL時 FCLK__DLL、CAS潛伏延遲CL以及輸出致能時脈 ，每一個資料對齊信號產生器例如2 6 0都會輸 齊信號以回應所輸入位址信號ADD0及CAS潛{: 的邏輯數値。 第3圖係用以說明如第2圖所示之習知定域交 DLL時脈延遲區塊220的方塊圖示。
如圖所示，該DLL時脈延遲區塊220包含：第 上升時脈延遲區塊321A到321C;第一到第三下降 區塊322A到322C;以及第一和第二多工器321D 該DLL時脈延遲區塊220會接收上升DLL時 RCLK_DLL及下降DLL時脈信號FCLK — DLL。可將 時脈信號RCLK_DLL輸入到第一到第三上升時脈 321A到321C上。此中，該第一到第三上升時脈 321A到321C各具有不同的延遲數値。結果’可 到第三上升時脈延遲區塊3 2 1 A到3 2 1 C輸出各具 號產生器 出致能信 複數個輸 的正確時 能信號並 INT_CLK 脈信號 信號之後 出資料對 尺延遲CL 連電路內 一到第三 時脈延遲 和 322D。 脈信號 上升DLL 延遲區塊 延遲區塊 由該第一 有不同的 1308341 延遲數値的第一到第三已延遲上升DLL時脈RCLK_DLL_0E1 、RCLK_DLL_OE2及 RCLK_DLL_OE3。該第一多工器 321D 會輸出至少上升DLL時脈信號RCLK_DLL以及第一到第三 已延遲上升 DLL 時脈 RCLK_DLL_0E1、RCLK_DLL_OE2 和RCLK_DLL_OE3中之一以回應該CAS潛伏延遲。 同樣地，該第一到第三下降時脈延遲區塊322 A到3 22 C 會接收下降DLL時脈信號FCLK_DLL並且輸出第一到第三 已延遲下降 DLL 時脈 FCLK_DLL_0E1、FCLK_DLL_OE2 和 FCLK_DLL_OE3。然後，該第二多工器3 22D會輸出至少下 降DLL時脈信號FCLK_DLL及第一到第三已延遲下降DLL 時脈 FCLK_DLL_OEl、FCLK_DLL_OE2 和 FCLK_DLL_OE3 中之一以回應該CAS潛伏延遲。 第4圖係用以顯示如第2圖所示之習知定域交連電路內 第二輸出致能信號產生器23 0的電路圖示。 該第二輸出致能信號產生器2 3 0包含複數個正反器。可 將該複數個正反器分成兩組：一組用以接收該第一多工器 32 1D之輸出信號的正反器432 A到43 2F ;以及另一組用以 接收該第二多工器322D之輸出信號的正反器433A到433F 。可依與第一已延遲上升DLL時脈信號RCLK_DLL_0E1 同步的方式將初始輸出致能信號OE00輸入到一第一正反器 431上再將之輸出到兩組正反器中的432A和433A上。該 複數個正反器可分別接收複數個輸出致能信號OE10_DLL， OE15_DLL到OE6 5_DLL，OE70_DLL以回應所輸入之已延遲 上升DLL時脈及已延遲下降DLL時脈。此中，該複數個輸 -8- 1308341 出致會 g 信號 OE10 —DLL，OE15_DLL 至 lj OE65_DLL，OE70_DLL 係用以定出在使之與外部時脈EXT_CLK的上升及下降緣 同步之後將資料輸出到外部電路上的正確時段。 第5圖係用以顯示如第2圖所示之習知定域交連電路內 資料控制器240的電路圖示。 該資料控制器 240會接收複數個輸出致能信號 OE10_DLL, OE15_DLL到OE65_DLL, Ο E 7 0 _D L L並輸出一資料前置致 能信號QSEN_PRE及一資料致能信號QSEN以回應CAS潛 伏延遲CL4到CL10。如圖所示，該資料控制器240包含： 第一和第二信號選擇區塊54 1和543;以及第一和第二邏 輯電路542和544。具有複數個反相器及複數個反及（N AND) 閘的每一個信號選擇區塊都會接收由另一組正反器43 3 A到 43 3 F輸出的複數個輸出致能信號〇E15_DLL到OE65_DLL 並選出其中之一以回應CAS潛伏延遲CL4到CLIO。該第 一和第二邏輯電路5 42和5 44會接收由該第一和第二信號 選擇區塊541和543輸出的至少一個輸出信號，並輸出資 料前置致能信號QSEN_PRE及一資料致能信號QSEN。 第6A和6B圖係用以顯示如第2圖所示之習知定域交連 電路內資料輸出控制器250的電路圖示。 如圖所示，該資料輸出控制器250包含：一上升輸卑致 能信號產生器651 ; —下降輸出致能信號產生器652 ; —信 號處理區塊653;及一第三邏輯電路654。 該上升輸出致能信號產生器651會接收由該第二輸出致 -9- 1308341
能信號產生器230內一組正反器433A到433F輸出的複數 個輸出致能信號〇E20_DLL到OE60_DLL並選出其中之一 以回應CAS潛伏延遲CL4到CL10。該下降輸出致能信號 產生器65 2會接收由該第二輸出致能信號產生器23 0內一組 正反器433A到433F輸出的複數個輸出致能信號〇E15_DLL 到OE6 5_DLL並選出其中之一以回應CAS潛伏延遲CL4到 CL10。該信號處理區塊653會接收由一組正反器433A到 43 3 F輸出的複數個輸出致能信號〇E20_DLL到OE60_DLL 並將信號接受nor_nand_nor計算的結果輸出到第三邏 輯電路654上。然後，該第三邏輯電路654會輸出一控制 信號以定出在使之與外部時脈EXT_CLK的上升及下降緣 同步之後將資料選通脈衝信號（DQS)輸出到外部電路上的 主動時段。 第7圖係用以顯示如第2圖所示之習知定域交連電路內 第一資料對齊信號產生器260的電路圖示。
該第一資料對齊信號產生器260具有複數個正反器。每 一個正反器都會在時脈端子上接收到各已延遲上升DLL時 脈例如 RCLK_DLL_OE 卜 RCLK_DLL_OE2 和 RCLK_DLL_OE3 以及上升DLL時脈RCLK_DLL並輸出各資料對齊信號例如 SOSEZ15，SOSEZ25, SOSEZ35, SOSEZ45 及 SOSEZ55。同 樣地圖中未顯示的是，該第二資料對齊信號產生器2 70具 有複數個正反器，分別都會在時脈端子上接收到各已延遲 下降 DLL 時月肢例如 FCLK_DLL_OEl > FCLK_DLL_OE2 fP FCLK —DLL_OE3以及下降DLL時脈FCLK_DLL並輸出各資 -10- 1308341 料對齊信號。 第8A到8C圖係用以證明如第2圖所示之習知定域交連 電路操作的時序圖。詳言之，第8B圖說明的是該習知單一 時脈定域交連電路在CAS潛伏延遲爲3時的操作情形，而 第8C圖說明的是該習知時脈定域交連電路在c AS潛伏延 遲爲5時的操作情形。 如第8 A圖所示，係假設其CAS潛伏延遲爲6時的操作 情形。在輸入讀取指令RD之後，應該使一資料輸出致能信 號ROUTEN活化以回應該CAS潛伏延遲。亦即，假如係在 初始時序「0」上輸入該讀取指令RD，可在該外部時脈 EXT — CLK的第六時序「 0」之前$資半斗胃出致肯gf言號ROUTEN 活化。 於習知交連電路中，可使DLL時脈CLK_DLL通過複數 個正反器。爲回應該CAS潛伏延遲CL，也可藉由複數個 正反器使該初始輸出致能信號OE00受到延遲。不過，假 如該半導體系統的操作因此變得比較快，因爲無法保證每 一個正反器的設定時間使因複數個正反器受到延遲的DLL 時脈變得不穩定。因此，無法固定該輸出致能信號的總延 遲時間ΔΤ以回應該CAS潛伏延遲CL。於是，無法保證能 活化該資料輸出致能信號ROUTEN以回應該CAS潛伏延遲 CL。 除此之外，可因低功率電壓、溫度及複雜程序之類造成 半導體系統的不正常操作。假如無法充分地保證高頻半導 體系統內所包含每一個正反器的設定時間，則很容使該高 1308341 頻半導體系統出錯。 (三）發明內容 因此’本發明的目的是提供一種具有定域交連電路 導體系統，其中該定域交連電路可偵測內部時脈與延 鎖迴路（DLL)時脈之間的相位差，用以感測DLL時脈從 時脈產生器送到資料輸出驅動器的飛時，並在將相位 飛時列入該定域交連電路的考量下保護該半導體系統 不致因低功率電壓、溫度及複雜程序之類因素造成該 體系統出現不正常的操作。 根據本發明某一槪念所提供的一種用於半導體裝置 供定域交連操作的設備，包含：一定域交連感測區塊 用於產生複數個選取信號以回應一操作模式信號、第 第二DLL時脈信號以及一 CAS潛伏延遲；一輸出致能 產生器，係用於產生複數個輸出致能信號以回應該複 選取信號；一資料控制區塊，係用於控制該半導體裝 的資料輸出操作以回應各輸出致能信號及CAS潛伏延 以及複數個資料對齊區塊，各用以使資料輸出操作中 於一位址信號的資料對齊以回應各選取信號、第一和 DLL時脈信號以及該位址信號。 根據本發明另一槪念提供的一種用於提供定域交連 的半導體裝置，包含：一定域交連感測區塊，係用於 複數個選取信號以回應一操作模式信號、第一和第二 時脈信號以·及一 CAS潛伏延遲；一輸出致能信號產生 係用於產生複數個輸出致能信號以回應該複數個選取 之半 遲閉 DLL 差及 使之 半導 以提 ，係 一和 信號 數個 置內 遲； 對應 操作 產生 DLL 器， 信號 -12- 1308341 :一資料控制區塊，係用於控制該半導體裝置內的資料輸 出操作以回應各輸出致能信號及該CAS潛伏延遲；以及複 數個資料對齊區塊，各用以使資料輸出操作中對應於一位 址信號的資料對齊以回應各選取信號、第一和第二DLL時 脈信號以及該位址信號。 (四）實施方式
以下’將參照各附圖詳細說明根據本發明用於定域交連 之半導體裝置。 第9圖係用以說明一種根據本發明之定域交連電路的方 塊圖示。 該定域交連電路包含：一定域交連感測區塊920;—第 一輸出致能信號產生器9 1 0 ; —第二輸出致能信號產生器 9 3 0 ;—資料控制器940 ; —資料輸出控制器950 ; —第一 資料對齊信號產生器960;以及一第二資料對齊信號產生 器 970。 因內部時脈INT_CLK而致能的定域交連感測區塊920會 接收到一再新狀態信號SREF、一 DLL失能信號DIS_DLL 以及一 RAS閒置信號RASIDLE。於是，該定域交連感測區 塊920會偵測該上升DLL時脈信號RCLK_DLL及下降DLL 時脈信號FCLK — DLL的相位以回應CAS潛伏延遲CL，並 產生一設定選取信號SELB以及複數個輸出選取信號A, B 和C以回應其偵測結果。 該第一輸出致能信號產生器910可藉由一讀取指令產生 一與內部時脈INT_CLK同步的輸出初始化信號OEOO。該 -13- 1308341 第二輸出致能信號產生器93 0會接收複數個輸出選取信號 A，B和C以及該輸出初始化信號OEOO並產生複數個已延 遲輸出致能信號。 該資料控制器940會接收複數個已延遲輸出致能信號並 產生用以決定所輸出資料之正確時間的資料致能信號。該 資料輸出控制器950會接收複數個已延遲輸出致能信號並 產生用以決定一資料選通脈衝信號之主動時段的資料選通 脈衝致能信號。 該第一資料對齊信號產生器960會接收一第一位址ADD0 並產生一用以使所輸入信號對齊的第一資料對齊信號以回 應該第一位址ADD 0以及該定域交連感測區塊920的偵測 結果。而該第二資料對齊信號產生器97 0會接收一第二位 址ADD1並產生一用以使所輸入信號對齊的第一資料對齊信 號以回應該第二位址ADD 1以及該定域交連感測區塊920的 偵測結果。 第10圖係用以說明根據本發明之定域交連電路內定域 交連感測區塊920的方塊圖示。 該定域交連感測區塊920包含：一感測控制信號產生器 1010 ; —相位偵測器1 020 ; —讀取路徑塑造區塊1 03 0 ;以 及一潛伏延遲偵測器1 040。
該感測控制信號產生器1010會產生一感測起始信號STARTZ 以回應該再新狀態信號SREF、DLL失能信號DIS —DLL以 及RAS閒置信號RAS IDLE。該相位偵測器1 020會將上升 DLL時脈信號RCLK — DLL與下降DLL時脈信號FCLK — DLL -14- 1308341 作比較以回應該感測起始信號STARTZ，並產生一於該CAS 潛伏延遲CL期間受到活化的設定選取信號SELB以及一用 以定出相位偵測時段的相位偵測信號fpvt_detd以回應 該設定選取信號SELB。 該讀取路徑塑造區塊1 03 0係藉由一等於透過資料讀取 路徑所發生之延遲時間的預定數値使該相位偵測信號 FPVT_DETD產生延遲，並產生一已延遲相位偵測信號 FPVT — DETD。該潛伏延遲偵測器1 040會將該已延遲相位 偵測信號FPVT_DETD與和內部時脈INT_CLK同步的CAS 潛伏延遲作比較，並產生複數個輸出選取信號Α,Β和C。 第11圖係用以顯示根據本發明之定域交連電路內感測 控制信號產生器1〇1〇的方塊圖示。 如圖所示，該感測控制信號產生器1 0 1 0會接收該再新狀 態信號SREF、DLL失能信號DIS_DLL以及RAS閒置信號 RASIDLE。首先，該第一邊緣脈波區塊1 1 1 1和第二邊緣脈 波區塊1 1 1 2會分別輸出第一邊緣脈波和第二邊緣脈波以 回應該再新狀態信號SREF、DLL失能信號DIS_DLL以及 RAS閒置信號RASIDLE。然後，產生該感測起始信號STARTZ 以回應該RAS閒置信號RASIDLE、內部時脈INT_CLK以 及第一邊緣脈波和第二邊緣脈波。 第1 2圖係用以說明根據本發明之定域交連電路內相位 偵測器1020的方塊圖示。 該相位偵測器1 〇 2 0包含：一內部對D L L相位偵測區塊 ;一潛伏延遲感測起始區塊；以及一相位偵測選取區塊。 1308341 該內部對DLL相位偵測區塊具有第一到第三正反器1211 到1213以及一第一多工器431。該第一正反器1211可使 供應電壓VDD與內部時脈INT_CLK同步’而該第二和第 三正反器1 2 1 2和1 2 1 3則分別可使該第一正反器1 2 1 1的輸 出信號與上升DLL時脈信號RCLK_DLL和下降DLL時脈 信號FCLK_DLL同步。
然後，該相位偵測選取區塊會接收該第二和第三正反器 1212和1213的輸出信號F與R，並產生該設定選取信號 SELB ° 之後，該內部對DLL相位偵測區塊內所包含的第一多工 器431可選出該第二和第三正反器1212和1213的輸出信 號F與R之一以回應該設定選取信號SELB。 接下來於，可於該潛伏延遲感測起始區塊1241內使由該 第一多工器431輸出的選取信號OE01與上升DLL時脈信 號RCLK — DLL同步。該潛伏延遲感測起始區塊1241會輸出 該相位偵測信號FPVT — DET。 第1 3圖係用以說明如第1 2圖所示之相位偵測器上內所 ® 包含正反器例如1211和1241的方塊圖示。 如圖所示，每一個正反器都能使輸入到端子D上的資料 信號與輸入到端子CLK上的時脈信號同步，並將已呈同步 的資料信號輸出到端子Q上。 第HA到14C圖係用以說明如第1〇圖所示之定域交連 電路內潛伏延遲偵測器1 040的方塊圖示。 如圖所示，該潛伏延遲偵測器1 0 4 0包含：一第一正反器 -16- 1308341 群組1 4 1 0 ;—飛時時序感測區塊1 4 3 0 ;以及一選取器1 4 5 0 具有複數個正反器的第一正反器群組1410可使供應電 壓
VDD與內部時脈INT__CLK同步。詳言之，第一正反器群 組1410所包含的每一個正反器都會接收時脈端上的內部 時脈、重設端子上的感測起始信號以及輸入端子上的供應 電壓。於是，可將第一正反器群組1410內最後一固正反器 的輸入及輸出信號M0和Ml輸出到該飛時時序感測區塊 1 430 上。 由讀取路徑塑造區塊1030輸出的已延遲相位偵測信號 FPVT — DETD會產生延遲。結果，可將因延遲區塊1420出現 延遲的第一控制信號EN輸出到該飛時時序感測區塊1430 上。 參照第14B圖，該飛時時序感測區塊1430會接收該輸入 及輸出信號M0和Ml以及第一控制信號EN並產生複數個 飛時偵測信號D1到D3以回應該輸入及輸出信號M0和Ml。 參照第14C圖，該選取器1450會輸出複數個輸出選取信 號A，B和C以回應該複數個飛時偵測信號D 1到D3。此中 ’ 「CL6789A」意指 CL6，CL7，CL8，CL9 和 CLIO 之一。 第15圖係用以說明如第9圖所示之定域交連電路內第二 輸出致能信號產生器93 0的電路圖示。 如上所述，該第二輸出致能信號產生器93 0會接收複數 個輸出選取信號A，B和C而輸出初始化信號OE00並產生 -17- 1308341 複數個已延遲的輸出致能信號例如〇E2-40 ° 如圖所示，該第二輸出致能信號產生器930包含第二到 第四多工器1514, 1524和1534以及複數個正反器1511，1512, •••1 5 3 5。 該第二多工器1514會選出一用於產生複數個已延遲輸 出致能信號的基礎控制信號以回應該設定選取信號SELB 。亦即，由該設定選取信號SELB判定是否以上升DLL時 脈信號RCLK — DLL或以下降DLL時脈信號FCLK_DLL爲 基礎產生複數個已延遲輸出致能信號。 該第十三正反器1531會使該基礎控制信號與上升DLL時 脈信號RCLK_DLL同步。在接收到來自第十三正反器1531 的輸出信號之後，第十四正反器1532和第十五正反器1533 會分別輸出與上升DLL時脈信號RCLK_DLL同步的輸出控 制信號RB和RC。然後第四多工器1 5 3 4會接收由第十三 到第十五正反器輸出的控制信號RA，RB和RC並選出其中 之一以回應由選取器1 450輸出的複數個輸出選取信號A， B和C。然後，第十六到第十八正反器會輸出複數個已延 遲輸出致能信號中某些與上升DLL時脈信號RCLK_DLL同 步的已延遲輸出致能信號例如OE70。 同樣地’可透過第二多工器及第八到第十二正反器可輸 出複數個已延遲輸出致能信號中與下降DLL時脈信號 FCLK — DLL·同步的其他已延遲輸出致會g信號例如〇Εό5。 第16A和16B圖係用以說明如第9圖所示之定域交連電 路內資料輸出控制器9 5 0的方塊圖示。 1308341 該資料輸出控制器950包含：一上升輸出致能信號產生 器1610; —下降輸出致能信號產生器1 62 0:以及一輸出重 設信號產生器1 63 0。 該上升輸出致能信號產生器1610會接收複數個已延遲輸 出致能信號中某些與上升DLL時脈信號RCLK_DLL同步的 已延遲輸出致能信號例如OE60並選出其中之一以回應CAS 潛伏延遲例如C 1 8。可藉由區塊1 6 1 4使所選出的信號出現 延遲然後再將之輸出當作上升輸出致能信號ROUTEN。 亦即，該資料輸出控制器95 0包含複數個致能信號產生 器，可分別用於接收複數個已延遲輸出致能信號例如OE 50 ，並藉由傳送出複數個輸出致能信號之一而單獨地產生資 料選通脈衝致能信號亦即輸出致能信號ROUTEN以回應一 已修正的CAS潛伏延遲，其中係藉由對至少兩個CAS潛伏 延遲例如CL7和CL9施行反或（NOR)作業得到該已修正CAS 潛伏延遲。 同樣地，該下降輸出致能信號產生器1 620會接收複數個 已延遲輸出致能信號中與下降DLL時脈信號FCLK_DLL同 步的其他已延遲輸出致能信號例如OE55並選出其中之一 以回應C A S潛伏延遲例如C L 7。可藉由區塊1 6 2 4使所選 出的信號出現延遲然後再將之輸出當作下降輸出致能信號 FOUTEN。 該輸出重設信號產生器1630會接收該初始輸出致能信 號 OEOO以及複數個已延遲輸出致能信號中某些與上升 DLL時脈信號RCLK — DLL同步的已延遲輸出致能信號例如 1308341 OE60。然後，該輸出重設信號產生器163〇會透過如第16B 圖所示之邏輯操作輸出一資料輸出重設信號RST_douz。 第1 7圖係用以說明如第9圖所示之定域交連電路內資料 控制器940的方塊圖示。 如圖所示’該資料控制器9 4 0會接收由該第二輸出致能 信號產生器93 0輸出之複數個已延遲輸出致能信號中的某 些已延遲輸出致能信號例如〇E2_45。然後，使用每二個已 延遲輸出控制信號，例如OE55，/OE65，複數個之致能控 制信號被每一個N AND閘，例如1 7 1 3所產生。 亦即，該資料控制器940包含複數個致能控制信號產生 器’可分別用於接收複數個已延遲輸出致能信號例如 OE2_4 5，並藉由傳送出複數個輸出致能信號之一而單獨地 產生資料選通脈衝致能信號以回應一已修正的CAS潛伏延 遲，其中係藉由對至少兩個CAS潛伏延遲例如CL7和CL9 施行反或（NOR)作業得到該已修正CAS潛伏延遲。 之後，第一到第四傳輸閘1715，1711，1726和1721可分 別送出複數個致能控制信號以回應CAS潛伏延遲。然後， 第五和第六邏輯電路會輸出一前置資料致能信號qsEN_pre 以及一資料致能信號qsEN。此中，能以該資料致能信號 qsEN定出一輸出資料的正確時段。 第18圖係用以說明如第9圖所示之定域交連電路內第一 資料對齊信號產生器960的電路圖示。此中，由於如第9 圖所示之第一資料對齊信號產生器9 60和第二資料對齊信 號產生器970具有相同的結構，故省略有關第二資料對齊 1308341 信號產生器970的說明。 如上所述，該第一資料對齊信號產生器9 60會接收第一 位址ADD 0,並產生一用以使輸入資料對齊的第一資料對齊 信號以回應該第一位址ADD0以及定域交連感測區塊920 的偵測結果。 如圖所示，該第一資料對齊信號產生器960包含：一第 五多工器1824;—第六多工器1834; —第五正反器1831 φ ;第六和第七組正反器；以及一信號產生器1840。 該第五多工器1824會選出上升DLL時脈信號RCLK_DLL 及下降DLL時脈信號FCLK_DLL之一以回應該設定選取信 號SELB。然後，該第五正反器1831會在輸入端子上接收 來自該第五多工器1824的輸出信號，在時脈端子上接收上 升DLL時脈信號RCLK_DLL以及在重設端子上接收感測起 始信號STARTZ，並使來自該第五多工器1 8 24的輸出信號 與上升DLL時脈信號RCLK_DLL同步。 該第六組正反器1832和1833會接收來自該第五正反器 1831的輸出信號FA，其中該第五正反器1831具有複數個 ® 正反器可分別在時脈端子上接收下降DLL時脈信號 FCLK — DLL，在重設端子上接收感測起始信號STARTZ以及 在輸入端子上接收來自最後一個正反器的輸出信號。然後 ，每一個正反器都會單獨地產生與下降DLL時脈信號 FCLK — DLL同步的前置對齊控制信號例如FB。 該第六多工器1 8 3 4會自該第五正反器1831的輸出信號 FA以及前置對齊控制信號例如FB和FC中選出一個信號 -21- 1308341 以回應複數個輸出選取信號A，B和c。 該第七組正反器1835和1836會接收來自第六多工器 1834的輸出信號SOS EZ1_3 5，其中該第七組正反器1835 和1 83 6具有複數個正反器可分別在時脈端子上接收下降DLL 時脈信號FCLK — DLL，在重設端子上接收感測起始信號 STARTZ以及在輸入端子上接收來自最後一個正反器的輸 出信號。然後，每一個正反器都會單獨地產生與下降DLL ^ 時脈信號 FCLK_DLL同步的對齊控制信號 SOSEZ45和 SOSEZ55。 該信號產生器1 840會接收來自第六多工器1 8 3 4的輸出 信號S0SEZ1_35以及對齊控制信號SOSEZ45和SOSEZ55 ，並輸出資料對齊信號S0SEZ_RD以回應CAS潛伏延遲 CL。 第1 9圖係用以說明如第9圖所示之定域交連電路操作的 時序圖。此中，假設該C AS潛伏延遲爲7。此中，係假設 其CAS潛伏延遲爲7。 首先’在時序「0」上輸入該讀取指令RD。然後，該相 φ 位偵測器1 020會在內部時脈INT_CLK的預定時序「1」上 感測上升DLL時脈信號RCLK_DLL或下降DLL時脈信號 FCLK_DLL的相位。此中，該預定時序「1」係用以保證該 定域交連電路在輸入資料之後的設定時間。該預定時序「1」 係以諸如高頻、低功率電壓、溫度及複雜程序之類狀況爲 基礎定出的。 例如參照第19圖，當該定域交連電路的操作頻率很高時 ’該相位偵測器 1 020會感測到下降 DLL時脈信號 -22- 1308341 FCLK —DLL。在使用標準頻率的其他例子裡，該相位偵測器 1 020會感測到上升DLL時脈信號RCLK — DLL。最後，當操 作頻率很低時，該相位偵測器1 020會感測到下降DLL時 脈信號 FCLK_DLL。 第20A和20B圖係用以證明一種具有如第9圖所示之定 域交連電路之半導體記憶體裝置操作實例的時序圖。 0 以下將參照第20A圖，詳細說明該定域交連電路的操作。 首先，可藉由感測控制信號產生器1 〇 1 〇使感測起始信號 STARTZ變爲邏輯的低位準。於該相位偵測器1 020內，第 一正反器1211依與內部時脈INT_CLK之上升邊緣同步的方 式輸出一呈邏輯高位準的輸出信號。然後在使該第一正反 器1211之輸出信號處於邏輯高位準之後，可在時序「B」 而不是時序「a」上偵測到該輸出信號，因爲無法保證第二 正反器1212和第三正反器1213之設定時間的緣故。 此時，可活化第三正反器1213的輸出信號R，然後再活 化第二正反器1212的輸出信號F。結果，該設定選取信號 · SELB會變爲邏輯的低位準且該第一多工器43 1會將所選出 的輸出信號R及F之一輸出到第四正反器1241上。 之後，讀取路徑塑造區塊100會接收該第四正反器1241 的輸出信號FPVT_DET並在施行飛時延遲作用之後輸出相 位偵測信號FPVT_DETD。 然後於該潛伏延遲偵測器1 040中，將相位偵測信號 FPVT — DETD輸入到延遲區塊1420上並將之轉換成第一控 -23- 1308341 制信號ΕΝ。該飛時時序感測區塊1 43 0會接收由輸出該第 一正反器1410之輸出信號Μ0和Ml以及第一控制信號ΕΝ ，並產生複數個飛時偵測信號D1到D3以回應輸出信號M0 和Μ 1。 參照第20Β圖，其中顯示的是三種用以說明該定域交連 電路在操作頻率、功率電壓及溫度下操作狀況的時序圖。 必然地，可藉由使用由第二輸出致能信號產生器930產 生的輸出致能信號操作本發明的定域交連電路。 除此之外，根據本發明的定域交連電路可偵測出內部時 脈與延遲閉鎖迴路（DLL)時脈之間的微小相位差並感測出 DLL時脈從DLL時脈產生器送到資料輸出驅動器上的飛時 。然後，該定域交連電路可保護半導體裝置使之不受諸如 高頻、低功率電壓、溫度及複雜程序之類狀況的影響以回 應該相位差及飛時。 雖則已針對各較佳實施例說明了本發明，熟悉習用技術 的人應該鑑賞的是可在不偏離本發明所附申請專利範圍之 精神及架構下作各種改變和修正。 (五）圖式簡單說明 本發明的上述及其他目的、特性、及優點將會因爲以下 參照各附圖對顯示用實施例的詳細說明而變得更明顯。 第1圖係用以顯示習知記憶體裝置內所包含的一種用於 定域交連之半導體裝置的方塊圖示。 第2圖係用以說明一種習知定域交連電路的方塊圖示。 第3圖係用以說明如第2圖所示之習知定域交連電路內 -24- 1308341 DLL時脈延遲區塊的方塊圖示。 第4圖係用以顯示如第2圖所示之習知定域交連電路內 第二輸出致能信號產生器的電路圖示。 第5圖係用以顯示如第2圖所示之習知定域交連電路內 資料控制器的電路圖示。 第6A和6B圖係用以顯示如第2圖所示之習知定域交連 電路內資料輸出控制器的電路圖示。 第7圖係用以顯示如第2圖所示之習知定域交連電路內 第一資料對齊信號產生器的電路圖示。 第8 A到8 C圖係用以證明如第2圖所示之習知定域交連 電路操作的時序圖。 第9圖係用以說明一種根據本發明之定域交連電路的方 塊圖示。 第10圖係用以說明根據本發明之定域交連電路內定域 交連感測區塊的方塊圖示。 第11圖係用以顯示根據本發明之定域交連電路內感測 控制信號產生器的方塊圖示。 第1 2圖係用以說明根據本發明之定域交連電路內相位 偵測器的方塊圖示。 第1 3圖係用以說明如第1 2圖所示之相位偵測器上內側 部位的方塊圖示。 第14A到14C圖係用以說明如第1〇圖所示之定域交連 電路內潛伏延遲偵測器的方塊圖示。 第15圖係用以說明如第9圖所示之定域交連電路內第二 -25- 1308341 輸出致能信號產生器的電路圖示。 第1 6A和1 6B圖係用以說明如第9圖所示之定域交連電 路內資料輸出控制器的方塊圖示。 第17圖係用以說明如第9圖所示之定域交連電路內資料 控制器的方塊圖示。 第18圖係用以說明如第9圖所示之定域交連電路內第一 資料對齊信號產生器的電路圖示。 · 第1 9圖係用以說明如第9圖所示之定域交連電路操作的 時序圖。 第2〇A和2〇B圖係用以證明一種具有如第9圖所示之定 域交連電路之半導體記憶體裝置操作實例的時序圖。 主要部分之代表符號說明 100 讀 取 路 徑 塑 造 區 塊 110 內 部 時 脈 產 生 器 120 延 遲 閉 鎖 迴 路 區 塊 13 1 第 — 正 反 器 13 2 第 ~~* 正 反 器 140 記 憶 體 單 元 150 第 二 正 反 器 16 1 定 域 交 連 電 路 162 控 制 及 產 生 區 塊 170 第 二 讀 取 控 制 器 1 80 管 線 閂 鎖 電 路 190 驅 動 器 2 10 第 — 輸 出 致 能 信 號產生器 -26- 1308341 220 230 240 250 260 270
32 1 A-321C 3 2 1 D 322A-322C 3 22D 43 1 432A-432F, 433A-433-F 54 1 542 543 544 65 1 652 653 654 9 10 920 930 940 950 DDL時脈延遲區塊 第二輸出致能信號產生器 資料控制器 資料輸出控制器 第一資料對齊信號產生器 第二資料對齊信號產生器 第一到第三上升時脈延遲區塊 第一多工器 第一到第三下降時脈延遲區塊 第二多工器 第一正反器 正反器 第一信號選擇區塊 第一邏輯電路 第二信號選擇區塊 第二邏輯電路 上升輸出致能信號產生器 下降輸出致能信號產生器 信號處理區塊 第三邏輯電路 第一輸出致能信號產生器 定域交連感測區塊 第二輸出致能信號產生器 資料控制器 資料輸出控制器
-27- 1308341 960 第一資料對齊信號產生器 970 第二資料對齊信號產生器 10 10 感測控制信號產生器 1020 相位偵測器 103 0 讀取路徑塑造區塊 1040 潛伏延遲偵測器 1111 第一邊緣脈波區塊 1112 第二邊緣脈波區塊 1211-1213 第一到第三正反器 124 1 潛伏延遲偵測用起始區塊 1410 第一正反器組 1420 延遲區塊 1430 飛時時序感測區塊 1450 選取器 1511-1513 正反器 1514,1524,1534 第一到第四多工器 1531-1535 正反器 16 10 上升輸出致能信號產生器 1614,1624 延遲區塊 1620 下降輸出致能信號產生器 1630 輸出重設信號產生器 1711,1715,1721,172 第一到第四傳輸閘 17 13 反及閘 17 16 第五邏輯電路 1727 第六邏輯電路 1824 第五多工器 1308341 183 1 第五正反器 1832,1833 18 3 4 1835,1836 18 60 第六正反器組 第六多工器 第七正反器組 信號產生器
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Claims (1)

1308341 第92137314號「用於定域交連之半導體裝置」專利案 (2008年7月修正） 拾、申請專利範圍： 1. 一種用於半導體裝置以提供定域交連操作的設備，包含： 一定域交連感測區塊，係回應一操作模式信號、第一 和第二延遲閉鎖廻路（DLL)時脈信號以及一 CAS潛伏延 遲，用於產生複數個選取信號； 一輸出致能信號產生器，係回應該複數個選取信號用 於產生複數個輸出致能信號； 一資料控制區塊，係回應該輸出致能信號及CAS潛伏 延遲，用於控制該半導體裝置內的資料輸出操作；以及 複數個資料對齊區塊，各回應選取信號、第一和第二 DLL時脈信號以及位址信號，用以使資料輸出操作中對 應於該位址信號的資料對齊。 2. 如申請專利範圍第1項之設備，其中該操作模式信號包 含一再新狀態信號、一 DLL失能信號以及一RAS閒置信 號。 3 ·如申請專利範圍第1項之設備，其中該輸出致能信號產 生器包含： 一第一輸出致能信號產生器，係回應一讀取指令，用 於產生與內部時脈同步的初始化信號；以及 一第二輸出致能信號產生器，根據選取信號，藉由延 遲該初始化信號以產生該等致能信號。 4_如申請專利範圍第3項之設備，其中該第二輸出致能信 1308341 號產生器包含： 一選取區塊，回應該選取信號，用於 號並選出與該第一和第二DLL時脈信號 二初始化信號之一； —第一產生區塊，回應第一 DLL時脈 出的初始化信號，用於產生該等致能信 信號；以及 一第二產生區塊，回應該第二DLL時 選出的初始化信號，用於產生該等致能 能信號。 5 .如申請專利範圍第4項之設備，其中該 多工器（MUX)。 6 .如申請專利範圍第5項之設備，其中該 正反器，用以接收輸入端子上來自該多 、在時脈端子上之第一 DLL時脈信號以 之選取信號，並使來自第一多工器的 DLL時脈信號同步。 7.如申請專利範圍第4項之設備，其中該 含： 第一正反器群組，用於接收來自該選 號，其中該第一正反器群組具有複數個 接收時脈端子上的第一 D L L時脈信號、 取信號以及輸入端子上最後一個正反器 單獨地產生與該第一 DLL時脈信號同步 接收該初始化信 同步之第一與第 信號，根據所選 號中的若干致能 脈信號，根據所 信號中的其他致 選取區塊包含一 選取區塊包含一 工器的輸出信號 及在重設端子上 輸出信號與第一 第一產生區塊包 取區塊之輸出信 正反器，其分別 重設端子上的選 的輸出信號，並 的第一控制信號 1308341 —多工器（MUX)，回應各選取信號，用於選出第一控 制信號之一：以及 第二正反器群組’用於接收來自該多工器之輸出信號 並產生該等致能信號。 8. 如申請專利範圍第4項之設備’其中該第二產生區塊包 含： 第一正反器群組，用於接收來自該選取區塊之輸出信 號，其中該第一正反器群組具有複數個正反器，其分別 接收時脈端子上的第二DLL時脈信號、重設端子上的選 取信號以及輸入端子上最後一個正反器的輸出信號，並 單獨地產生與該第二DLL時脈信號同步的第二控制信號 I t —多工器（MUX)’回應該等選取信號，用於選出第二 控制信號之一；以及 第二正反器群組，用於接收來自該多工器之輸出信號 並產生該等致能信號。 9. 如申請專利範圍第2項之設備，其中該定域交連感測區 塊包含： 一感測控制信號產生器，回應該再新狀態信號、DLL 失能信號以及R a S閒置信號，用於產生一感測起始信號 一相位偵測器’回應該感測起始信號，用於比較該第 一 D L L時脈信號與第二D L L時脈信號，並產生該C A S潛 -3- 1308341 伏延遲期間所致能的該等選取信號之一’以及回應該感 測起始信號定出相位偵測時段的相位偵測信號； 一讀取路徑塑造區塊，藉由等於透過資料讀取路徑所 發生之延遲時間的預定數値’延遲該相位偵測信號’並 產生一已延遲相位偵測信號；以及
一潛伏延遲偵測器，用於比較該已延遲相位偵測信號 與和該內部時脈同步的c A S潛伏延遲，並產生其他選取 信號。 1 〇 .如申請專利範圍第9項之設備，其中該相位偵測器包含： 一第一多工器，回應設定選取信號，用於選出第一 dll 時脈信號和第二DLL時脈信號之一；以及 一正反器，用以接收輸入端子上來自第一多工器的輸 出信號、時脈端子上之該第一 DLL時脈信號以及重設端 子上之感測起始信號。 i 1 .如申請專利範圍第9項之設備，其中該潛伏延遲偵測器 包含： 一第一正反器區塊，具有複數個正反器，各用以接收 時脈端子上之內部時脈、重設端子上之感測起始信號以 及輸入端子上之供應電壓，用以產生第一及第二延遲感 測信號； 一延遲區塊，用於延遲該感測起始信號： 一飛時時序感測區塊，回應該第一及第二延遲感測信 號，用於產生複數個飛時偵測信號；以及 一選取器，回應該等複數個飛時偵測信號，用於輸出 -4- 1308341 該等複數個輸出致能信號。 1 2.如申請專利範圍第1項之設備，其中該資料控制區塊包 含： 一資料控制器，用於接收該等致能信號並產生定出輸 出資料正確時段的資料致能信號；以及 一資料輸出控制器，用於接收該等輸出致能信號，並 產生定出資料選通信號之主動時段的資料選通致能信號 φ 〇 13.如申請專利範圍第12項之設備，其中該資料輸出控制器 包含： 複數個致能信號產生器，回應一已修正的C AS潛伏延 遲，分別用於接收該等致能信號，並藉由傳送出該等致 能信號之一，單獨地產生該資料選通致能信號； 其中該已修正CAS潛伏延遲係藉由對至少兩個CAS潛 伏延遲執行反或（NOR)作業而得到。 1 4 ·如申請專利範圍第1 2項之設備，其中該資料控制器包含： 複數個控制信號產生器，回應一已修正的CAS潛伏延 ® 遲，分別用於接收該等致能信號，並藉由傳送出該等致 能信號之一，單獨地產生該資料致能信號； 其中該已修正CAS潛伏延遲係藉由對至少兩個CAS潛 伏延遲施行反或（NOR)作業而得到。 1 5 ·如申請專利範圍第1項之設備，其中該對齊區塊包含： —第一產生區塊，回應該第一和第二DLL時脈信號， 根據該位址信號用於產生複數個對齊初始信號；以及 -5- 1308341 —第二產生區塊，回應該選取信號，根據該等對齊初 始信號用於產生一資料對齊信號。 1 6 .如申請專利範圍第1 5項之設備，其中該第一產生區塊包 含： 一多工器，回應該選取信號，用於選出該第一和第二 DLL時脈信號之一；
第一正反器，用於接收輸入端子上來自該多工器的輸 出信號以及時脈端子上之第一 D L L時脈信號，並使來自 該多工器的輸出信號與該第一 DLL時脈信號同步，以輸 出該對齊初始信號之一；以及 第二正反器群組，用於接收來自該第一正反器之輸出 信號，其中該第二正反器群組具有複數個正反器，分別 接收時脈端子上的該第二DLL時脈信號以及輸入端子上 最後一個正反器的輸出信號，並單獨地產生與該第二 DLL時脈信號同步的另一對齊初始信號。
1 7 .如申請專利範圍第1 5項之設備，其中該第二產生區塊包 含： 一多工器，回應該等選取信號，用於選出各對齊初始 信號之一； 第一正反器群組，用於接收來自該多工器之輸出信號 ，其中該正反器群組具有複數個正反器，分別接收時脈 端子上的第二DLL時脈信號以及輸入端子上之最後正反 器的輸出信號，並單獨地產生與該第二DLL時脈信號同 步的對齊控制信號；以及 -6- 1308341 一信號產生器，回應該CAS潛伏延遲，用於接收來自 該多工器之輸出信號以及該等對齊控制信號，並輸出該 資料對齊信號。 18. —種用於提供定域交連操作的半導體裝置，包括： 一定域交連感測區塊，回應一操作模式信號、第一和 第二延遲閉鎖迴路（DLL)時脈信號以及一CAS潛伏延遲 ，用於產生複數個選取信號； 一輸出致能信號產生器，回應該複數個選取信號，用 於產生複數個輸出致能信號； 一資料控制區塊，回應該等輸出致能信號及C A S潛伏 延遲，用於控制該半導體裝置內的資料輸出操作；以及 複數個資料對齊區塊，每一區塊回應該等選取信號、 第一和第二DLL時脈信號以及位址信號，用以使資料輸 出操作中對應於該位址信號的資料對齊。 19. 如申請專利範圍第18項之半導體裝置，其中該操作模式 信號包含一再新狀態信號、一 DLL失能信號以及—RAS 閒置信號。 2〇·如申請專利範圍第I8項之半導體裝置，其中該輸出致能 信號產生器包含： 一第一輸出致能信號產生器，回應一旨賣取指令，用於 產生與內部時脈同步的初始化信號；以及 一第二輸出致能信號產生器，根據該等選取信號藉由 延遲該初始化信號，產生該等致能信號。 2 1.如申請專利範圍第2〇項之半導體裝置，其中該第二輸出 1308341 致能信號產生器包含： 一選取區塊，回應該選取信號，用於接收該初始化信 號並選出與該等第一和第二DLL時脈信號同步的第—和 第二初始化信號之一； 一第一產生區塊，回應該第一 DLL時脈信號，用以根 據所選出的初始化信號，產生該等致能信號中的若干致 能信號；以及 一第二產生區塊，回應該第二DLL時脈信號，用以根 據所選出的初始化信號，產生該等致能信號中的其他致 能信號。 2 2.如申請專利範圍第21項之半導體裝置，其中該選取區塊 包含一多工器。 2 3.如申請專利範圍第22項之半導體裝置，其中該選取區塊 包含一正反器，用以接收在輸入端子上來自該多工器的 輸出信號、時脈端子上之該第一 DLL時脈信號及重設端 子上之選取信號，並使來自該第一多工器的輸出信號與 該第一DLL時脈信號同步。 24.如申請專利範圍第21項之半導體裝置，其中該第一產生 區塊包含： 第一正反器群組，用於接收來自該選取區塊之輸出信 號，其中該第一正反器群組具有複數個正反器，分別接 收時脈端子上的該第一 DLL時脈信號、重設端子上的該 選取信號以及輸入端子上最後正反器的輸出信號，並單 獨地產生與該第一 DLL時脈信號同步的第一控制信號： 1308341 一多工器，回應該等選取信號，用於選出第一控制信 號之一；以及 第二正反器群組，用以接收來自該多工器之輸出信號 並產生該等致能信號。 25·如申請專利範圍第21項之半導體裝置，其中該第二產生 區塊包含：
第一正反器群組，用於接收來自該選取區塊之輸出信 號’其中該第一正反器群組具有複數個正反器可分別接 收時脈端子上的該第二DLL時脈信號、重設端子上的該 選取信號以及輸入端子上最後正反器的輸出信號，並單 獨地產生與該第二DLL時脈信號同步的第二控制信號； 一多工器，回應各選取信號，用於選出第二控制信號 之一；以及 第二正反器群組，用於接收來自該多工器之輸出信號 並產生該等致能信號。 26.如申請專利範圍第19項之半導體裝置，其中該定域交連 感測區塊包含： 一感測控制信號產生器，回應該再新狀態信號、該DLL 失能信號以及該R A S閒置信號’用於產生感測起始信號 一相位偵測器，回應該感測起始信號，用於比較該第 一 DLL時脈信號與第二DLL時脈信號，並產生一於該CAS 潛伏延遲期間受到活化的選取信號之一，以及一相位偵 測信號，回應該感測起始信號，用以定出相位偵測時段 -9- 1308341 一讀取路徑塑造區塊，藉由等於透過資料讀取路徑所 發生之延遲時間的預定數値’延遲該相位偵測信號並產 生一已延遲相位偵測信號；以及 一潛伏延遲偵測器’用於將該已延遲相位偵測信號與 和該內部時脈同步的CAS潛伏延遲作比較’並產生其他 選取信號。 27. 如申請專利範圍第26項之半導體裝置，其中該相位偵測 器包含： 一第一多工器，回應該設定選取信號’用於選出該第 —DLL時脈信號和該第二DLL時脈信號之一；以及 一正反器，用以在輸入端子上接收來自該第一多工器 的輸出信號、時脈端子上之該第一dll時脈信號以及重 設端子上之該感測起始信號。 28. 如申請專利範圍第26項之半導體裝置，其中該潛伏延遲 偵測器包含= 正反器區塊，具有複數個正反器，每一正反器用以接 收時脈端子上之內部時脈、重設端子上之感測起始信號 以及輸入端子上之供應電壓，用以產生第一和第二延遲 感測信號； 一延遲區塊，用於延遲該感測起始信號； 一飛時時序感測區塊，回應該第一和該第二延遲感測 信號，用於產生複數個飛時偵測信號；以及 一選取器，回應該等複數個飛時偵測信號’用以輸出 1308341 該等複數個輸出致能信號。 29.如申請專利範圍第1 8項之半導體裝置，其中該資料控制 區塊包含： 一資料控制器，用於接收該等致能信號並產生定出所 輸出資料正確時段之資料致能信號；以及 一資料輸出控制器’用於接收該等輸出致能信號並產 生定出資料選通信號之主動時段的資料選通致能信號。 3 0.如申請專利範圍第29項之半導體裝置，其中該資料輸出 控制器包含： 複數個致能信號產生器，回應一已修正的CAS潛伏延 遲’分別用於接收該等致能信號，並藉由傳送該等致能 信號之一，單獨地產生該資料選通致能信號； 其中該已修正CAS潛伏延遲係藉由對至少兩個CAS潛 伏延遲施行反或（NOR)作業而得到。 3 1 .如申請專利範圍第29項之半導體裝置，其中該資料控制器 包含：複數個控制信號產生器，回應一已修正的C A S潛 伏延遲’分別用於接收該等致能信號，並藉由傳送該等 致能信號之一，單獨地產生資料致能信號； 其中該已修正C A S潛伏延遲係藉由對至少兩個c A S潛 伏延遲施行反或（NOR)作業而得到。 32.如申請專利範圍第18項之半導體裝置，其中該對齊區塊 包含： 一第一產生區塊，回應該第一和第二DLL時脈信號， 根據該位址信號，用以產生複數個對齊初始信號；以及 1308341 一第二產生區塊’回應該選取信號，根據該等對齊初 始信號，用以產生一資料對齊信號。 3 3. 34. 如申請專利範圍第32項之半導體裝置，其中該第一產生 區塊包含： 一多工器，回應該選取信號，用於選出該第一和第二 DLL時脈信號之一；
第一正反器’用於接收輸入端子上來自該多工器的輸 出信號以及時脈端子上之第一 DLL時脈信號，並使來自 該多工器的輸出信號與該第一 DLL時脈信號同步，以輸 出該對齊初始信號之一；以及 第二正反器群組，用於接收來自該第一正反器之輸出 信號’其中該第二正反器群組具有複數個正反器，其分 別接收時脈端子上的該第二DLL時脈信號以及輸入端子 上最後正反器的輸出信號，並單獨地產生與該第二DLL 時脈信號同步的另一對齊初始信號。 如申請專利範圍第32項之半導體裝置，其中該第二產生 區塊包含： 一多工器’回應該等選取信號，用於選出該等對齊初 始信號之一； 第一正反器群組，用於接收來自該多工器之輸出信號 ，其中該第一正反器群組具有複數個正反器，其分別接 收時脈端子上的該第二DLL時脈信號以及輸入端子上最 後正反器的輸出信號，並單獨地產生與該第二DLL時脈 信號同步的對齊控制信號；以及 一信號產生器，回應CAS潛伏延遲，用於接收來自該 -12- 1308341 多工器之輸出信號以及該等對齊控制信號，並輸出該資 料對齊信號。 -13- 1308341 第2圖 (習知技術)
1308341 r?年7月g日修正替換頁 第9圖
1308341 柒、指定代表圖： (一） 本案指定代表圖為：第（20B)圖。 (二) 本代表圖之元件代表符號簡單說明：無 捌、本案若有化學式時，請揭示最能顯示發明特徵的化學式:
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