TWI306265B - Pseudo sram capable of operating in continuous burst mode and method of controlling burst mode operation thereof - Google Patents

Description

1306265 九、發明說明： 【發明所屬之技術領域】 本發明係關於半導體記憶體元件，且更特定言之，本發 明係關於偽靜態隨機存取記憶體（SRAM)及其操作控制方 法。 【先前技術】 半導體記憶體元件包括SRAM及動態隨機存取記憶體 (DRAM)。與DRAM相比而言，SRAM優點在於：由於其具 有含鎖存結構之記憶體單元且具有快速操作速度及低功率 消耗，故其無需用於資料保持能力之刷新操作。然而，SRAM 缺點在於：歸因於具有鎖存結構之記憶體單元所佔據之面 積，故其在尺寸上比DRAM更大且更昂貴。 同時，DRAM包括若干記憶體單元，每一者具有一電晶 體及一電容器。因為在上文所構造之記憶體單元中會產生 漏電流，所以隨著時間的流逝，儲存於DRAM記憶體單元 中之資料歸因於漏電流而丟失。因此，DRAM缺點在於： 為了保留資料，其需週期性地執行刷新操作。此外，DRAM 之操作速度比SRAM之操作速度低且功率消耗比SRAM 高。然而，與SRAM相比而言，因為DRAM包括其佔據面積 小於SRAM之佔據面積的記憶體單元，所以其在整合水平及 價格方面具有優勢。

近年來，隨著半導體記憶體元件之整合水平變得愈來愈 高且存在對更高速度之需求，所以藉由實施使用DRAM單 元之SRAM而開發出諸如偽SRAM之僅具有SRAM及DRAM 107856.doc 1306265 之優點的高效能半導體記憶體器件。偽SRAM為一半導體記 憶體元件，其包括具有DRAM單元結構及SRAM之周邊電路 的圯憶體單元。在偽SRAM中，即使當DRAM單元執行刷新 知作時，額外之SRAM快取記憶體亦可連續執行資料之讀取 及寫入操作。因此，藉由在外部隱藏dram單元之刷新操 作，偽SRAM可以與SRAM之方式類似的方式操作。 然而，先前技術之偽SRAM並不支持在短脈衝群中讀取或 寫入i料之短脈衝群模式以回應於一存取命令。因此，先 前技術之偽SRAM對連接至一字線之唯一記憶體單元上之 資料執行讀取或寫入操作以回應於一存取命令。結果產生 問題，因為無論何時改變為執行讀取或寫入操作而應被賦 能之字線，先前技術之偽SRAM需接收對應之新外部位址訊 號。 【發明内容】 、本發明之優點在於其提供可以一方式在連續短脈衝群模 式下執行資料之讀取及寫入㈣的偽SRAM，使縣於已被 接收之外部位址訊號而連續產生逐漸上升的短脈衝群列及 行位址訊號，而直至接收到新外部位址訊號。 本發明之另一優點在於其提供一種控制偽sram之短脈 衝群模式操作的m中可以—方式在連續短脈衝群模 式下執订資料之讀取及寫人操作，使得基於已被接收之外 η址況號而連續產生逐漸上升之短脈衝群列及行位址訊 號’直至接收到新外部位址訊號。 在一實施例中，減本發明之一態樣之偽狀趨可包括一 107856.doc 1306265

記憶體單元陣列、-短脈衝群模式控制器、一讀取及寫入 控制器、-列解竭器、一字線驅動器及一行解碼器。記憶 體單元陣列可包括複數個DRAM單元。短脈衝群模式控制 II接收外㈣址訊號以回應於—外部時脈訊號及外部控制 訊號’基於該外部位址訊號而連續產生短脈衝群列位址訊 號及短脈衝群行位址訊號且產生短脈衝群操作控制訊號及 字線控制訊號以回應於該外部控制訊號、一預充電控制訊 號及潛伏控制訊號。讀取及寫入控制器產生驅動器控制訊 號以回應於字線控制訊號及預充電控制訊號。列解碼器解 碼短脈衝群列位址訊號。字線驅動器賦能記憶體單元陣列 之若干字線中之一者，其對應於由列解碼器解碼之結果， 或去能記憶體單元陣列之若干字線之部分或全部以回應於 驅動器控制訊號。行解碼器接收短脈衝群行位址訊號以回 應於短脈衝群操作控制訊號且賦能記憶體單元陣列之位元 線，其對應於短脈衝群行位址訊號。 一種控制根據本發明之另一態樣之偽SRAM之短脈衝群 模式的方法可包括以下步驟：υ接收外部位址訊號以回應 於一外部時脈訊號及外部控制訊號，2)自外部位址訊號而 連續產生逐漸上升之短脈衝群列位址訊號及短脈衝群行位 址訊號’ 3)產生一短脈衝群操作控制訊號及一字線控制訊 號以回應於外部控制訊號，4)產生一驅動器控制訊號以回 應於字線控制訊號及預充電控制訊號，5)解碼短脈衝群列 位址訊號’ 6)賦能記憶體單元陣列之字線之一者，其對應 於解碼結果，以回應於驅動器控制訊號，7)接收短脈衝群 107856.doc 1306265 行位址訊號以回應於短脈衝群操作控制訊號，8)去能記憶 體單元陣列之位元線，其對應於短脈衝群行位址訊號。 ^ 【實施方式】 • 現將參考隨附圖式結合較佳實施例來描述本發明。 圖1為根據本發明之實施例之偽方塊圖。圖丨示意 性展示與偽SRAM之短脈衝群操作相關的部件。 參看圖1 ’偽SRAM 100包括一供電偵測器1〇1、一主控制 . 器102、一模式暫存器1〇3、一短脈衝群模式控制器1〇4、一 ® 讀取/寫入控制器105、一記憶體單元陣列1 〇6、一列解碼器 1 、一字線驅動器108、一行解碼器1〇9、一感應放大器電 路110及一資料I/O電路m。 供電偵測器101感應到外部電源電壓變成設定電壓並產 生一供電偵測訊號（PWRUP)。當外部電源電壓變成設定電 壓時（意即，當賦能偽SRAM 100時），供電偵測器101將供電 偵測訊號（PWRUP)輸出為邏輯高且當去能偽sram 100時 將供電偵測訊號（P WRUP)輸出為邏輯低。 鲁 主控制器102輸出一模式暫存器設定訊號（SET)以回應晶 片選擇訊號（CSB)、位址有效訊號（AdvB)、寫入賦能訊號 (WEB)及輸出賦能訊號（〇EB)，所有此等訊號皆為外部控制 訊號。此外，主控制器1〇2產生一預充電訊號（pCG)以回應 外部時脈訊號（EXCLK)、晶片選擇訊號（CSB)、位址有效訊 號（ADVB)及第一内部控制訊號（NORM)。當將晶片選擇訊 號（CSB)及位址有效訊號（Advb)被去能至低位準時，在設 定時間流逝後，主控制器1〇2將預充電控制訊號（PCG)產生 107856.doc 1306265 為高脈衝訊號。此外，當第一内部控制訊號（NORM)變為邏 輯高時，主控制器1〇2將預充電控制訊號（PCG)產生為高脈 衝訊號。 模式暫存器103儲存外部位址訊號（EXADD1至 EXADDK)(K為一整數）以回應模式暫存器設定訊號（SET)且 根據由外部位址訊號（EXADD1至EXADDK)設定之值而輸 •出潛伏控制訊號（BCM1至BCMi)(i為一整數）。術語”潛伏” - 意指與自當將一讀取命令輸入至偽SRAM 100時至當將偽 φ SRAM 100之讀取資料輸出至外部裝置時的時脈週期數目 相關的資訊。此外，術語“潛伏”亦意指與自當將一寫入命 令輸入至偽SRAM 1〇〇時至當將寫入資料寫入偽SRAM 1〇〇 之記憶體單元時的時脈週期數目相關的資訊。舉例而言， 當在模式暫存器103中將一潛伏值設定為3時，模式暫存器 103將潛伏控制訊號（BcM3)輸出為邏輯高且將潛伏控制訊 號（BCM1、BCM2、BCM4至BCMi)輸出為邏輯低。 短脈衝群模式控制器1 〇4接收外部位址訊號（EXADD 1至 鲁 EXADDK)以回應外部時脈訊號（EXCLK)、晶片選擇訊號 (CSB)及位址有效訊號（AdvB)。當晶片選擇訊號（CSB)及位 址有效訊號（ADVB)為邏輯低時，短脈衝群模式控制器1 〇4 接收與外部時脈訊號（EXCLK)同步之外部位址訊號 (EXADD 1至EXADDK)。在設定時間期間（意即，在輪入外 部位址訊號（EXADD 1至EXADDK)的同時），位址有效訊號 (ADVB)變為邏輯低且接著將其改變為邏輯高。因此，無論 何時位址有效訊號（ADVB)變為邏輯低，短脈衝群模式控制 107856.doc 1306265 · 器104接收新外部位址訊號（EXADD1至EXADDK)。 此外’短脈衝群模式控制器104基於外部位址訊號 (EXADD1至EXADDK)而連續產生自外部位址訊號 (EXADD 1至EXADDK)逐漸上升的短脈衝群列位址訊號 (CAX1至CAXn)(n為整數）及短脈衝群行位址訊號（CAY1至 C AYn)(n為一整數）。短脈衝群模式控制器1 〇4連續產生短脈 衝群列位址訊號（CAX1至CAXn)及短脈衝群行位址訊號 (CAY1至CAYn)直至位址有效訊號（ADVB)自邏輯高轉為邏 輯低或晶片選擇訊號（CSB)變為邏輯高。 此外，短脈衝群模式控制器104產生一第一内部控制訊號 (NORM)、一短脈衝群操作控制訊號（WTRD—STB)及一字線 控制訊號（ROWACT)以回應外部時脈訊號（EXCLK)、晶片選 擇訊號（CSB)、位址有效訊號（ADVB)、寫入賦能訊號 (WEB)、外部位址訊號（EXADD1至EXADDK)、預充電控制 訊號（PCG)及潛伏控制訊號（BCM1至BCMi)。 讀取/寫入控制器105產生一驅動器控制訊號（DRV_CON) 以回應字線控制訊號（ROWACT)及預充電控制訊號 (PCG)。當賦能字線控制訊號（ROWACT)為邏輯高時，讀取 /寫入控制器105賦能驅動器控制訊號（DRV_CON)，且當賦 能預充電控制訊號（PCG)時，讀取/寫入控制器105去能驅動 器控制訊號（DRV_CON)。 記憶體單元陣列106包括具有一 DRAM單元結構的複數 個記憶體單元（未圖示）。 列解碼器107解碼短脈衝群列位址訊號（CAX1至CAXn)且 107856.doc -10· 1306265 產生一短脈衝群列解碼訊號（未圖示）。 字線驅動器108連續賦能記憶體單元陣列106之字線WL1 至WLE(E為一整數）（逐個）以回應於當賦能驅動器控制訊號 (DRV-CON)時之短脈衝群列解碼訊號。此外，當去能驅動 器控制訊號（DRV_CON)時，字線驅動器108去能記憶體單元 陣列10 6之全部字線。 當將短脈衝群操作控制訊號（WTRD_STB)被賦能至邏輯 局時’行解碼器109接收短脈衝群行位址訊號（CAY 1至 CAYn) °行解碼器1〇9解碼所接收之短脈衝群行位址訊號 (CAYlSCAYn)且產生一短脈衝群解碼訊號（未圖示）。結 果’將對應於短脈衝群行解碼訊號之位元線（BL1至Blf中 之一者）(F為一整數）的輸出資料自記憶體單元陣列ι〇6輸入 至感應放大器電路110。 感應放大器電路110感應且放大自由行解碼器1〇9選定之 位元線（BL1至BLF中之一者）（所接收的輸出資料，或將寫入 資料（DI)輸出至選定之位元線（BL1至BLF中之一者）。 資料I/O電路111將自感應放大器電路11〇接收之輸出資 料作為讀取資料（DO)而輸出至外部裝置。此外，冑料而電

路111將自外部裝置接收之寫人資料（DI)輸出至感應放大哭 電路110。 M 圖2為圖1中所示之短脈衝群模式控制器的詳細方塊圖。 參看圖2，短脈衝群模式控制器1〇4包括一緩衝器單元 2〇〇、—行位址偵測器300、一短脈衝群操作控制器4⑻及一 予線控制器5 〇 〇。 107856.doc 1306265 緩衝器單元200產生一内部位址有效訊號（ADV)以回應 外部時脈訊號（EXCLK)、晶片選擇訊號（CSB)及位址有致訊 號（ADVB)。此外，緩衝器單元2〇0產生一内部時脈訊號 (INCLK)及一控制訊號（CTDB)以回應外部時脈訊號 (EXCLK)，且產生一控制訊號（CSB_c〇NUx回應晶片選擇 訊號（CSB)。緩衝器單元2〇〇產生一内部寫入控制訊號 (WEBC)以回應外部時脈訊號（EXCLK)、控制訊號 (CSB_CON)及寫入賦能訊號（WEB)。 寫入賦能訊號（WEB)在偽SRAM 100之寫入操作中變為邏 輯低且在偽SRAM 100之讀取操作中變為邏輯高。當控制訊 號（CSB一CON)及寫入賦能訊號（Web)皆變為邏輯低時，緩 衝器單元200將内部寫入控制訊號（WEBC)輸出為低位準。 此外，當寫入賦能訊號（WEB)變為邏輯高時，緩衝器單元 200將内部寫入控制訊號（WEBC)輸出為高位準。 此外，緩衝器單元200產生短脈衝群列位址訊號（CAX1至 CAXn)及短脈衝群行位址訊號（CAY1至CAYn)以回應外部 時脈訊號（EXCLK)及外部位址訊號（EXADD1至 EXADDK)。此外，緩衝器單元200產生一位址移相债測訊 號（ATDSUM)以回應外部時脈訊號（EXCLK)、晶片選擇訊號 (CSB)及外部位址訊號（EXADD1至EXADDK)。當接收外部 位址訊號（EXADD1至EXADDK)或晶片選擇訊號（CSB)轉為 邏輯低時，緩衝器單元200將位址移相偵測訊號（ATDSUM) 產生為低脈衝訊號形式。 行位址偵測器300產生一第一偵測訊號（RST—WL)及一第 107856.doc •12- 1306265 二偵測訊號（REEN—PAGE)以回應内部時脈訊號（INCLK)、 内部寫入控制訊號（WEBC)、内部位址有效訊號（ADV)、潛 伏控制訊號（BCM2至BCMi)及短脈衝群行位址訊號（CAY1 至CAYn)〇更具體言之，當短脈衝群行位址訊號（CAY1至 CAYn)代表末行位址時（例如，所有短脈衝群行位址訊號 (CAY1至CAYn)為邏輯'1')，行位址偵測器300產生第一偵測 訊號（RST_WL)產生為一高脈衝訊號，且接著在設定時間流 逝之後將第二偵測訊號（REEN_PAGE)產生為一高脈衝訊 號。 短脈衝群操作控制器400包括一第一短脈衝群控制電路 600及一第二短脈衝群控制電路700。 第一短脈衝群控制電路600產生一選通控制訊號 (WTRD—CON)以回應供電偵測訊號（P WRUP)、潛伏控制訊 號（BCM1至BCMi)、第一及第二偵測訊號（RST_WL、 REEN_PAGE)、内部時脈訊號（INCLK)、控制訊號 (CSB_CON)、内部寫入控制訊號（WEBC)及内部位址有效訊 號（ADV)。更具體言之，當第二偵測訊號（REEN_PAGE)為 高位準時，第一短脈衝群控制電路600賦能選通控制訊號 (WTRD_CON)。此外，當内部位址有效訊號（ADV)為高位準 時，在設定時間流逝之後，第一短脈衝群控制電路600賦能 選通控制訊號（WTRD_CON)。當第一偵測訊號（RST_WL)為 高位準時，第一短脈衝群控制電路600去能選通控制訊號 (WTRD_CON)。 第二短脈衝群控制電路700產生一短脈衝群操作控制訊 107856.doc -13 - 1306265 號（WTRD_STB)以回應選通控制訊號（WTRD—CON)。更具體 言之，當賦能選通控制訊號（WTRD_CON)時，第二短脈衝 群控制電路700週期性地且重複地將短脈衝群操作控制訊 號（WTRD_STB)產生為一高脈衝訊號。 字線控制器500包括一第一字線控制電路800及一第二字 線控制電路900。 第一字線控制電路800產生一第一内部控制訊號（NORM) 及一第二内部控制訊號（RST_NQ)以回應供電偵測訊號 (PWRUP)、第一偵測訊號（RST—WL)及位址移相偵測訊號 (ATDSUM) 〇更具體言之，第一字線控制電路800起初將第 一内部控制訊號（NORM)產生為邏輯高並持續一設定時間 以回應位址移相偵測訊號（ATDSUM)。此外，當第一偵測訊 號（RST_WL)為高位準時，第一字線控制電路800將第一内 部控制訊號（NORM)產生為邏輯高並持續一設定時間。 第二字線控制電路900產生一字線控制訊號（R0WACT)以 回應供電偵測訊號（PWRUP)、第一内部控制訊號（NORM)、 控制訊號（CSB_CON)及預充電控制訊號（PCG)。更具體言 之，當第一内部控制訊號（NORM)及預充電控制訊號（PCG) 皆為高位準時，第二字線控制電路900將字線控制訊號 (RO WACT)輸出為一高脈衝訊號。 圖3為圖2中所示之緩衝器單元20〇的詳細電路圖。 參看圖3’緩衝器單元200包括一内部時脈產生電路210、 一控制訊號產生電路220、一位址缓衝器230及一位址計數 器 240。 107856.doc • 14· 1306265 内部時脈產生電路2 1 0可包括串聯之反相器12 11至12 1 5。 由反相器12 11至12 1 3延遲輸入至反相器1211之外部時脈訊 號（丑乂(：1^)，且自反相器1213輸出延遲訊號（01)。反相器 12 14使延遲訊號（D1)反相且將反相訊號輸出為一内部時脈 訊號（INCLK)。此外，反相器1215使内部時脈訊號（11^(：1^) 反相且輸出反相之内部時脈訊號（INCLKB)。 控制訊號產生電路220包括第一至第四產生電路250至 280。第一產生電路250包括一延遲電路D251及反相器 1251、1252。延遲電路D251使延遲訊號（D1)延遲一第一預 定時間且輸出一延遲訊號（D2)。將反相器1251及1252串聯連 接至延遲電路D251之輸出端。反相器1251及1252進一步使 延遲訊號（D2)延遲一第二預定時間且將延遲訊號輸出為一 控制訊號（CTDB)。第二產生電路260包括串聯之反相器1261 至1264。由反相器1261至1264將輸入至反相器1261之晶片選 擇訊號（CSB)延遲一第三預定時間，且自反相器1264輸出控 制訊號（CSB_CON)。 第三產生電路270包括反相器1271至1275、傳遞閘極 TG271及TG272及鎖存電路LA271及LA272。反相器1271至 1275串聯連接。傳遞閘極TG271及鎖存電路LA271串聯連接 於反相器1272與反相器1273之間。傳遞閘極TG272及鎖存電 路LA272串聯連接於反相器1273與反相器1274之間。將位址 有效訊號（ADVB)輸入至反相器1271且接著由反相器1271及 1272將其延遲。 開啟或關閉傳遞閘極TG271以回應内部時脈訊號 107856.doc -15- 1306265 (INCLK)及反相之内部時脈訊號（INCLKB)。當内部時脈訊 號（INCLK)為邏輯低時，開啟傳遞閘極TG271。當傳遞閘極 TG271開啟時，傳遞閘極TG271接收反相器1272之輸出訊號 且將輸出訊號作為第一傳遞訊號（P1)而輸出至鎖存電路 LA271 。 鎖存電路LA271包括反相器1276及1277，並鎖存第一傳遞 訊號（P1)且輸出鎖存訊號。反相器1273使鎖存電路LA271之 輸出訊號反相。 開啟或關閉傳遞閘極TG272以回應反相之内部時脈訊號 (INCLKB)及内部時脈訊號（INCLK)。更具體言之，當内部 時脈訊號（INCLK)為邏輯高時，開啟傳遞閘極TG272。結 果，傳遞閘極TG27 1及TG272交替地開啟以回應内部時脈訊 號（INCLK)及反相内部時孤訊號（INCLKB)。當傳遞閘極 TG272開啟時，其接收反相器1273之輸出訊號且將輸出訊號 作為第二傳遞訊號（P2)輸出至鎖存電路LA272。 此外，鎖存電路LA272包括反相器127 8及1279。鎖存電路 LA272鎖存自傳遞閘極TG272接收之第二傳遞訊號（P2)並 輸出經鎖存之訊號。 反相器1274及1275延遲鎖存電路LA272之輸出訊號且將 延遲訊號作為内部位址有效訊號（ADV)而輸出。當將位址 有效訊號（ADVB)賦能為邏輯高時，内部位址有效訊號 (ADV)被賦能為邏輯高。此外，内部位址有效訊號（ADV) 處於高位準之時間長於位址有效訊號（ADVB)處於低位準 之時間。 107856.doc -16· 1306265 第四產生電路280包括一反或（NOR)閘極NR281、反相器 1281至1283、傳遞閘極TG281及TG282及鎖存電路LA281及 LA282。 反或閘極NR28 1輸出一邏輯訊號（LG 1)以回應控制訊號 (CSB_CON)及寫入賦能訊號（WEB)。當控制訊號 (CSB_CON)及寫入賦能訊號（WEB)皆為邏輯低時，反或閘 極NR281將邏輯訊號（LG1)輸出為邏輯高。 將反相器1281至1283串聯連接至反或閘極NR281之輸出 端子。此外，傳遞閘極TG281及鎖存電路LA281串聯連接於 反相器1281與反相器1282之間。傳遞閘極TG282及鎖存電路 LA2 82串聯連接於反相器1282與反相器1283之間。反相器 1281使邏輯訊號（LG1)反相。 開啟或關閉傳遞閘極TG28 1及TG282以回應内部時脈訊 號（INCLK)及反相之内部時脈訊號（INCLKB)。更具體言 之，當内部時脈訊號（INCLK)為邏輯低時，開啟傳遞閘極 TG28卜當内部時脈訊號（INCLK)為邏輯高時，開啟傳遞閘 極TG282。因此，交替開啟傳遞閘極TG281及TG282以回應 内部時脈訊號（INCLK)及反相之内部時脈訊號（INCLKB)。 當傳遞閘極TG28 1開啟時，其接收反相器128 1之輸出訊號 且將其作為第三傳遞訊號（P3)而輸出。鎖存電路LA281鎖存 第三傳遞訊號（P3)並輸出鎖存訊號。反相器1282使鎖存電路 LA281之輸出訊號反相。當傳遞閘極TG282開啟時，傳遞閘 極TG282接收反相器1282之輸出訊號且將輸出訊號作為第 四傳遞訊號（P4)而輸出。鎖存電路LA282鎖存第四傳遞訊號 107856.doc -17- 1306265 (P4)且輸出經鎖存之訊號。反相器1283使鎖存電路[入282之 輸出訊號反相且將反相之訊號作為内部寫入控制訊號 (WEBC)而輸出。 當位址有效訊號（ADVB)為低位準時，位址緩衝器23〇接 收與内部時脈訊號（INCLK)及反相之内部時脈訊號 (INCLKB)同步之外部位址訊號（EXADD1至EXADDK)。位 址緩衝器230基於外部位址訊號（EXADD1至EXADDK)而輸 出内部列位址訊號（AX1至ΑΧη)及内部行位址訊號（AY1至 AYn)。 此外’位址緩衝器230輸出位址移相偵測訊號（ATdsuM) 以回應晶片選擇訊號（CSB)及位址有效訊號（Advb)。更具 體言之’當晶片選擇訊號（CSB)或位址有效訊號（ADVB)轉 為低位準時，位址緩衝器23〇將位址移相偵測訊號 (ATDSUM)產生為低脈衝訊號。 位址計數器240產生短脈衝群列位址訊號（CAXi至CAXn) 及短脈衝群行位址訊號（CAY1至CAYn)以回應内部時脈訊 號（INCLK)、内部列位址訊號（AX1至ΑΧη)及内部行位址訊 號（ΑΥ1至AYn)。更具體言之，位址計數器24〇產生自内部 列位址訊號（AX1至ΑΧη)逐漸上升的短脈衝群列位址訊號 (CAX1至CAXn) ’且產生自内部行位址訊號（ΑΥ1至AYn)逐 漸上升的短脈衝群行位址訊號（CAY 1至CAYn)。 圖4為圖3中所示之延遲電路D251的詳細電路圖。 參看圖4，延遲電路D251包括反相器1253至1257及反及 (NAND)閘極ND251。反相器1253至1257串聯連接。將延遲 107856.doc -18- 1306265 訊號（D1)輸入至反相器1253。由反相器1253至1257將延遲訊 號（D1)延遲一設定時間（Τ’參見圖5)。自反相器1257輸出延 遲訊號（DIB)。 反及閘極ND25 1輸出延遲訊號（D2)以回應延遲訊號 (Dl、DIB)。更具體言之’當延遲電路Dl、DIB皆為邏輯高 時，反及閘極ND251將延遲訊號（D2)輸出為邏輯低。因此， 如圖5中所示，延遲訊號（D2)變為邏輯低並持續時間（τ)。 圖6為展示圖2中所示之行位址偵測器3〇〇的詳細電路 圖。圖6至圖8展示施加有潛伏控制訊號（BCM2至BCM6)之 行位址偵測器300的一實例。 參看圖6，行位址偵測器300包括一控制時脈產生電路 3 1 0、一末行情測電路320、一第一摘測訊號產生器33 〇及一 第二偵測訊號產生器340。 控制時脈產生電路3 10包括反相器13 11至13 16及反及閉極 ND311 及 ND312。 反相器13 11使内部時脈訊號（1^^1^)反相且將反相之訊 號輸出為一反相之控制時脈訊號（ICLKB)。 反相器13 12使反相之控制時脈訊號（1(：[尺”反相且輸出 一控制拎脈訊號（ICLK)。因此，内部時脈訊號（INCLK)在通 過反相器1311及1312時被延遲，且接著將其輸出為控制時脈 訊號（ICLK)。㈣時脈訊號（ICLK)具有與外部時脈訊號 (EXCLK)之相位相同的相位。 反相器13 13使内部寫入控制訊號（WEBC)反相且將反相 之訊號輸出為一内部訊號（IWE)。 107856.doc -19- 1306265 反相器13 14使内部訊號（IWE)反相且輸出一反相之内部 訊號（IWEB)。内部寫入控制訊號（WEBC)在偽SRAM 100之 寫入操作中變為邏輯低且在偽SRAM 100之讀取操作中變 為邏輯高。 反及閘極ND3 11輸出一反相之讀取時脈訊號（ICLKB_r) 以回應控制時脈訊號（ICLK)及反相之内部訊號（IWEB)。 反相器13 15使反相之讀取時脈訊號（ICLKB_r)反相且輸 出一讀取時脈訊號（ICLK_r)。更具體言之，當反相之内部 訊號（IWEB)為邏輯低時（意即，當内部寫入控制訊號 (WEBC)為邏輯低時），反及閘極ND3 11不管控制時脈訊號 (ICLK)之邏輯位準而連續將反相之讀取時脈訊號 (ICLKB_r)輸出為邏輯高。此外，當反相之内部訊號（IWEB) 為邏輯高時（意即，當内部寫入控制訊號（WEBC)為邏輯高 時），反及閘極ND311輸出與控制時脈訊號（ICLK)同步之反 相之讀取時脈訊號（ICLKB_r)。 反及閘極ND312輸出一反相之寫入時脈訊號（ICLKB_w) 以回應控制時脈訊號（ICLK)及内部訊號（IWE)。反相器1316 使反相之寫入時脈訊號（ICLKB_w)反相且輸出一寫入時脈 訊號（ICLK—w)。 更具體言之，當内部訊號（IWE)為邏輯高時（意即，當内 部寫入控制訊號（WEBC)為邏輯低時），反及閘極ND312輸出 與控制時脈訊號（ICLK)同步之反相寫入時脈訊號 (ICLKB—w)。此外，當内部訊號（IWE)為邏輯低時（意即，當 内部寫入控制訊號（WEBC)為邏輯高時），反及閘極ND3 12 107856.doc • 20· 1306265 不管控制時脈訊號（ICLK)之邏轾 辑值而連繽將反相之寓入蛀 脈訊號（ICLKB一w)輸出為邏輯高。 ’’ ’ •目此，當内部寫入控制訊號(WEBC)為邏輯低時(意即， 在偽s編刚之寫入操作中），控制時脈產生電路31〇輪出 寫入時脈訊號（ICLK—w)及反相之寫入時脈訊號 (ICLKB_w)。此外’當内部寫人控制訊號（webc)為邏輯言 日夺（意即，在偽SRAM 100之讀取操作中），控制時脈產生= -㈣〇輸出讀取時脈訊號（ICLK—〇及反相之讀取時脈訊號 φ (ICLKB_r)。 … 末行偵測電路320包括一第一伯測電路321、一第二偵測 電路322、一驅動器323、一輸出電路324及一鎖存重設電路 325 ° 第一偵測電路321包括反相器121及122及一延遲電路 D321。反相器121及122延遲内部位址有效訊號（ADV)且輸出 一有效之移相偵測訊號（ADv—LOWDET)。延遲電路D321延 遲内部位址有效訊號（ADV)且輸出一延遲之訊號（DL1)。延 籲遲電路D321之構造及操作與上述延遲電路D251之構造及 操作（參考圖4及圖5對其進行了描述）大體相同。省略其描 述。 第二偵測電路322包括反及閘極NG1至NGS(S為一整 數）、一反或閘極NR321、反相器123至125及一延遲電路 D322。 反及閘極NG1輸出一邏輯訊號（l 1)以回應短脈衝群行位 址訊號（CAY 1至CAY3)。當短脈衝群行位址訊號（cAY 1至 107856.doc •21 - 1306265 CAY3)為邏輯高時，反及閘極NG1將邏輯訊號（L1)輸出為邏 輯低。反及閉極NG2輸出一邏輯訊號（L2)以回應短脈衝群行 位址訊號（CAY4至CAY6)。 此外，反及閘極NGS輸出一邏輯訊號（LS)(S為一整數）以 回應短脈衝群行位址訊號（CAY(n-l)及CAYn)。此外，反及 閘極NG3至NG(S-l)(未圖示）輸出邏輯訊號（L3至L(S-l))以 回應短脈衝群行位址訊號（CAY7至CAY(n-2))。 當邏輯訊號（L1至LS)變為邏輯低時，反或閘極NR321將 邏輯訊號（LGS)輸出為邏輯高。反相器123及124延遲邏輯訊 號（LGS)。延遲電路D322延遲反相器124之輸出訊號且輸出 延遲之訊號（DL2)。延遲電路D322之構造及操作與上述延遲 電路D251之構造及操作（參考圖4及圖5對其進行了描述）大 體相同。省略其描述。 反相器125使延遲訊號（DL2)反相且輸出一反相訊號 (DL2B)。因此，當短脈衝群行位址訊號（CAY1至CAYn)皆為 高位準時，反相之訊號（DL2B)在設定時間期間變為邏輯高。 驅動器323包括一 PMOS電晶體P21及一 NMOS電晶體 N21。驅動器323將第一内部偵測訊號（DET)輸出至輸出節 點N01以回應延遲之訊號（DL1)及反相之訊號（DL2B)。更具 體言之，當延遲之訊號（DL1)為低位準時，開啟PMOS電晶 體P2 1以回應延遲之訊號（DL1)。 此外，當反相之訊號（DL2B)為邏輯高時，開啟NMOS電 晶體N21以回應反相之訊號（DL2B)。當PMOS電晶體P21開 啟且NMOS電晶體N2 1關閉時，驅動器323將第一内部偵測 107856.doc -22- 1306265 訊號（DEy)作為邏輯高而輸出至輸出節點NOl。相反，當 PMOS電晶體P21關閉且NMOS電晶體N21開啟時，驅動器 323將第一内部偵測訊號（DET)作為邏輯低而輸出至輸出節 點 N01。 輸出電路324包括鎖存電路LA321及LA322、反相器126及 127、傳遞閘極TG21及反或閘極NR322。 鎖存電路LA321鎖存第一内部偵測訊號（DET)且輸出鎖 存之訊號（LAT1)。反相器126及127延遲鎖存之訊號（LAT1) 且將延遲之訊號作為第二内部偵測訊號（DET_CON)而輸 出。開啟或關閉傳遞閘極TG21以回應控制時脈訊號（ICLK) 及反相之控制時脈訊號（ICLKB)。當控制時脈訊號（ICLK) 為邏輯低時，開啟傳遞閘極TG21以接收第二内部偵測訊號 (DET_CON)且將其輸出至鎖存電路LA322。 鎖存電路LA322鎖存第二内部偵測訊號（DET—CON)且輸 出鎖存之訊號（LAT2)。反或閘極NR322輸出第三内部偵測 訊號（FNL_DET)以回應鎖存之訊號（LAT2)及有效移相偵測 訊號（ADV—LOWDET)。當鎖存之訊號（LAT2)及有效移相偵 測訊號（ADV_LOWDET)皆為邏輯低時，反或閘極NR322將 第三内部偵測訊號（FNL_DET)輸出為邏輯高。 因此，當短脈衝群行位址訊號（CAY1至CAYn)皆為高位準 且有效移相偵測訊號（ADVJLOWDET)為低位準時（意即，當 内部位址有效訊號（ADV)為低位準時），末行偵測電路320 將第三内部偵測訊號（FNL_DET)輸出為邏輯高。 鎖存重設電路325包括一 PMOS電晶體P22、一 NMOS電晶 107856.doc -23- 1306265 · 體N22及一反相器128。開啟或關閉PMOS電晶體P22以回應 供電偵測訊號（PWRUP)且將一内部電壓（VCC)輸出至鎖存 電路LA32卜因此，鎖存電路LA321經重設以將鎖存之訊號 (LAT1)輸出為邏輯低。 反相器128使供電偵測訊號（PWRUP)反相且輸出反相之 供電偵測訊號（PWRUPB)。開啟或關閉NMOS電晶體N22以 回應反相之供電偵測訊號（PWRUPB)且將一接地電壓（VSS) 輸出至鎖存電路LA322。因此，鎖存電路LA322經重設以將 鎖存之訊號（LAT2)輸出為邏輯高。 第一偵測訊號產生器330產生一第一偵測訊號（RST—WL) 及一輸出訊號（DT0UT)以回應第三内部偵測訊號 (FNL_DET)、潛伏控制訊號（BCM2至BCM6)、控制時脈訊 號（ICLK 及 ICLKB)、讀取時脈訊號（ICLK_rAICLKB_r)、寫 入時脈訊號（ICLK_w及ICLKB_w)、反相之供電偵測訊號 (PWRUPB)及有效移相偵測訊號（ADV_LOWDET)。 第二偵測訊號產生器340產生一第二偵測訊號 (REEN_PAGE)以回應輸出訊號（DT0UT)、潛伏控制訊號 (BCM2至BCM6)、控制時脈訊號（ICLK及ICLKB)、讀取時 脈訊號（ICLK—r及ICLKB_r)、寫入時脈訊號（ICLK—w及 ICLKB_w)、反相之供電偵測訊號（PWRUPB)及有效移相偵 測訊號（ADV—LOWDET)。 圖7為圖6中所示之第一偵測訊號產生器330的詳細電路 圖。 參看圖7，第一偵測訊號產生器3 3 0包括移相電路3 3 1至 107856.doc -24- 1306265 338、傳遞電路T1至Τ5、反相器1336及1337及一偵測訊號輸 出單元339。 移相電路331至335串聯連接。舉例而言，移相電路331 之輸出端子（出）可連接至移相電路332之輸入端子（入）。移 相電路332之輸出端子（出）連接至移相電路333之輸入端子 (入）等。同時將有效移相偵測訊號（ADV—LOWDET)、控制 時脈訊號（ICLK)及反相之控制時脈訊號（ICLKB)輸入至移 相電路331至338。此外，移相電路331至338經重設以回應 • 反相之供電訊號（PWRUPB)。 將第三内部偵測訊號（FNL_DET)輸入至移相電路331之 輸入端子（入）。移相電路331輸出一移相訊號（SOI)以回應第 三内部偵測訊號（FNL_DET)、有效移相偵測訊號 (ADV_LOWDET)、控制時脈訊號(ICLK)及反相之控制時脈 訊號（ICLKB)。將移相訊號（S01)輸入至移相電路332之輸出 端子（入）。 移相電路332輸出一移相訊號（S02)以回應移相訊號 籲 （SOI)、有效移相偵測訊號（ADV_LOWDET)、控制時脈訊號 (ICLK)及反相之控制時脈訊號（ICLKB)。移相電路333至335 類似於移相電路332而操作且分別輸出移相訊號（s〇3至 S05)。 傳遞電路T1至T5分別連接至移相電路331至335，且分別 被賦能或去能以回應潛伏控制訊號（BCM2至BCM6)。傳遞 電路T1至T5中之每一者包括一反相器（1331至1335之一）及 一傳遞閘極（TG31至TG35之一）。 107856.doc 25· 1306265 舉例而言，傳遞電路T1可包括反相器133 1及傳遞閘極 TG31。反相器1331至1335分別使潛伏控制訊號（BCM2至 BCM6)反相。分別開啟或關閉傳遞閘極TG31至TG35以回應 潛伏控制訊號（BCM2至BCM6)及反相器1331至1335之輸出 訊號。 當賦能傳遞電路Τ1至Τ5時，它們將移相訊號（SOI至S05) 輸出至節點DN1。更具體言之，當賦能潛伏控制訊號（BCM2 至BCM6)之一者時，其餘訊號被去能。因此，賦能傳遞電 路（T1至T5之一）且將自對應之移相電路（331至335之一）接 收的移相訊號（S01至S05之一）輸出至節點DN1。 反相器1336及13 37延遲自傳遞電路T1至T5之一者經由節 點DN1而接收之移相訊號（S01至S05之一）。 移相電路336輸出一輸出訊號（DT0UT)以回應自反相器 1337所接收之移相訊號（S01至S05之一）、有效移相偵測訊 號（ADV_LOWDET)、控制時脈訊號（ICLK)及反相之控制時 脈訊號（ICLKB)。 移相電路33 7輸出一移相訊號（S06)以回應自反相器1337 接收之移相訊號（S01至S05之一）、有效移相偵測訊號 (ADV-LOWDET)、控制時脈訊號（ICLK)及反相之控制時脈 訊號（ICLKB)。 移相電路338輸出一移相訊號（S07)以回應移相訊號 (S06)、有效移相偵測訊號（ADV_LOWDET)、控制時脈訊號 (ICLK)及反相之控制時脈訊號（ICLKB)。 偵測訊號輸出單元339包括傳遞閘極TG36及TG37、一鎖 107856.doc -26· 1306265 存電路LA31、反相器1338及1339、一延遲電路D31及一鎖存 重設電路N3 1。 開啟或關閉傳遞閘極TG36以回應寫入時脈訊號 (ICLK一w)及反相之寫入時脈訊號（ICLKB_w)。更具體言 之’當寫入時脈訊號（ICLK_w)為邏輯高時，開啟傳遞閘極 TG36以接收移相訊號（S07)且接著將其輸出至鎖存電路 LA31。 開啟或關閉傳遞閘極TG37以回應讀取時脈訊號（ICLK_r) 擊及反相之讀取時脈訊號（ICLKB_r)。更具體言之，當讀取時 脈訊號（ICLK_r)為邏輯高時，開啟傳遞閘極TG3 7以將自反 相器13 3 7接收之移相訊號（SOI至S05之一）輸出至鎖存電路 LA31。當讀取時脈訊號（iCLK_r)及寫入時脈訊號（ICLK_W) 之一者為邏輯高時’讀取時脈訊號（ICLK_r)及寫入時脈訊 號（ICLK_w)之另一者為邏輯低。因此’開啟傳遞閘極τ〇36 或TG37之一者。 鎖存電路LA31包括一反相器134〇。鎖存電路LA31鎖存自 •傳遞閘極TG36接收之移相訊號（807)或自傳遞閘極TG37接 收之移相訊號（S01至S05之一），且接著輸出鎖存之訊號 (LAT31)。 反相器1338使鎖存之訊號（乙八丁31)反相。延遲電路〇31延 遲反相器1338之輸出訊號且輸出延遲之訊號（DL31)。延遲 電路D31之構造及操作與上述延遲電路Β251之構造及操作 (參考圖4及圖5對其進行了描述）大體相同。省略其描述。 反相器1339使延遲訊號（DL3丨）反相且將反相之訊號作為 107856.doc 1306265 第一 {貞測訊號（RST_WL)而輸出。 鎖存重設電路N31重設鎖存電路LA31以回應反相之供電 • 偵測訊號（PWRUPB)。可使用NMOS電晶體建構鎖存重設電 路N31。當反相之供電偵測訊號（pwRUPB)為邏輯高時，將 接地電壓（VSS)輸出至鎖存電路LA31。因此，鎖存電路lasi 經重設以將鎖存訊號（LAT3 1)輸出為邏輯高。 因此，在偽SRAM 100之讀取操作中，第一偵測訊號產生 -器330使用移相電路331至335之部分或全部來延遲第三内 # 部偵測訊號（FNL-DET) ’且將延遲之訊號作為與讀取時脈 訊號（ICLK_r)同步之第一偵測訊號（RST_WL)而輸出。 此外’在偽SRAM 100之寫入操作中，第一偵測訊號產生 器330將第三内部偵測訊號（FNL_DET)延遲一其中由移相 電路337及338延遲其之時間之多，而非一其中在偽sram 100之讀取操作中延遲第三内部偵測訊號（FNL_DET)之時 間’且第一偵測訊號產生器33〇將延遲之訊號作為與寫入時 脈訊號（ICLK-W)同步之第一偵測訊號（RST_WL)而輸出。

籲 如上文所述，將其中第一偵測訊號產生器330在偽SRAM 100之讀取操作中輸出第一偵測訊號（RST—WL)之時間與其 中第一债測訊號產生器33〇在偽SRAM 100之寫入操作中輸 出第一偵測訊號（rST_wl)之時間設定為彼此不同。 圖8為圖6中所示之第二偵測訊號產生器340的詳細電路 圖。 參看圖8 ’第二偵測訊號產生器340包括移相電路34丨至 347 '傳遞電路T11至T14及一偵測訊號輸出單元348。 107856.doc s) •28- 1306265 移相電路341至345串聯連接《舉例而言，移相電路342 之輸入端子（入）連接至移相電路341之輸出端子（出）。移相 電路343之輸入端子（入）連接至移相電路342之輸出端子 (出）等。同時將有效移相偵測訊號（ADv_l〇WDET)、控制 時脈訊號（ICLK)及反相之控制時脈訊號（ICLKB)輸入至移 相電路341至347。此外’移相電路341至347經重設以回應 反相之供電訊號（PWRUPB)。 將自第一偵測訊號產生器330之移相電路336輸出之輸出 訊號（DTOUT)輸入至移相電路341之輸入端子（入）。移相電 路341輸出一移相訊號（soil)以回應輸出訊號（DT〇uT)、有 效移相偵測訊號（ADV_LOWDET)、控制時脈訊號（ICLK)及 反相之控制時脈訊號（ICLKB)。將移相訊號（SOI 1)輸入至移 相電路342之輸入端子（入）。 移相電路342輸出一移相訊號（S012)以回應移相訊號 (soil)、有效移相偵測訊號（ADV_LOWDET)、控制時脈訊 號（ICLK)及反相之控制時脈訊號（ICLKB)。 移相電路343至345類似於移相電路342而操作且分別輸 出移相訊號（SO 13至S015)。 傳遞電路T11至T14分別連接至移相電路342至345，且分 別被賦能或去能以回應潛伏控制訊號（BCM3至BCM6)。傳 遞電路T11至T14之每一者包括一反相器（1341至1344之一） 及一傳遞閘極（TG41至TG44之一）。舉例而言，傳遞電路T11 可包括反相器1341及傳遞閘極TG41。反相器1341至1344分 別使潛伏控制訊號（BCM3至BCM6)反相。分別開啟或關閉 107856.doc •29· 1306265 傳遞閘極TG41至TG44以 應潛伏控制訊號（BCM3至 BCM6)及反相器1341至1344之认 輸出訊號。 傳遞電路T11至T14經賦能 S015)輸出至節點DN2。更具 (BCM3至BCM6)之一者時， Λ分別將移相訊號（S012至 體言之，當賦能潛伏控制訊號 其餘訊號被去能。因此，傳遞 電路Τ11至Τ14之一者經賦能 將自對應之移相電路（342至 345之一）接收之移相訊號（s 2至S015之一）輸出至節點 DN2。

移相電路346之輸入端子（w 八）連接至節點DN2。移相電路 346輸出一移相訊號（s〇 16) 回應自節點ND2接收之移相 訊號（S012至S015之—、 )、有效移相偵測訊號 (ADV一L0WDET)、控制時脈 唬（ICLK)及反相之控制時脈 訊號（ICLKB)。移相電路347鉍 '殊出一移相訊號（SO 1 7)以回應 移相訊號（S016)、有效移相偵测訊號、控 制時脈訊號（ICLK)及反相之控制時脈訊號（ICLKB)。 福測訊號輸出單元348包括傳遞閘極TG45、TG46、一鎖 存電路LA41、反相器1345及1346、一延遲電路D41及一鎖存 重設電路N4 1。 開啟或關閉傳遞閘極TG45以回應寫入時脈訊號 (ICLK，)及反相之寫入時脈訊號（ICLKB_w)。更具體言 之’當寫入時脈訊號（ICLK_W)為邏輯高時，開啟傳遞閘極 TG45以接收移相訊號（SO 17)且接著將其輸出至鎖存電路 LA41。 開啟或關閉傳遞閘極TG46以回應讀取時脈訊號（ICLK_r) 107856.doc -30- 1306265 及反相之讀取時脈訊號（ICLKB_r)。更具體言之，當讀取時 脈訊號（ICLK_r)為邏輯高時’開啟傳遞閘極TG46以將自節 點DN2接收之移相訊號（SO 12至SO 1 5之一）輸出至鎖存電路 LA41。當讀取時脈訊號（ICLK—r)及寫人時脈訊號（iclk w) 之一者為邏輯高時’讀取時脈訊號（ICLK一r)及寫入時脈訊 號（ICLK一w)之另一者為邏輯低。因此，傳遞閘極TG36或 TG37之一開啟。

鎖存電路[八41包括反相器1347及1348。鎖存電路乙八41鎖 存自傳遞閘極TG45接收之移相訊號（S017)或自傳遞閘極 丁046接收之移相訊號（8012至8015之一），且接著輸出鎖存 之訊號（LAT41)。 反相器1345反相鎖存訊號（LAT41)且輸出反相之訊號。延 遲電路D41延遲反相器1345之輸出訊號且輸出延遲之訊號 (DL41)。延遲電路D41之構造及操作與上述延遲電路]〇251 之構造及操作（參考圖4及圖5對其進行了描述）大體相同。省 略其描述。 反相器1346使延遲訊號（DL41)反相且將反相之訊號作# 第二價測訊號（REEN—PAGE)而輸出。如上文所述，以與驾 一偵測訊號產生器3 3 0之方式相同的方式，將一其中第二心 測訊號產生器340在偽SRAM i 〇〇之讀取操作中輸出第二# 測訊號（REEN PAGE)之時間與：^中笸一站，， 一 了』兴具肀第一偵測訊號產生i 340在偽SRAM 100之寫入择作中％ 奸 保作中輸出第二偵測訊號 (REEN一PAGE)之時間設定為彼此不同。 鎖存重設電路N41重設鎖存雷改τ Δ/Ι1 里又蜎仔電路LA4i以回應反相之供電 107856.doc •31- 1306265 偵測訊號（P WRUPB)。可使用NMOS電晶體建構鎖存重設電 路N41。當反相之供電偵測訊號（PWRUPB)為邏輯高時，鎖 存重設電路N41將接地電壓（VSS)輸出至鎖存電路LA41。因 此，鎖存電路LA41經重設以將鎖存之訊號（LAT41)輸出為 邏輯高。 圖9為圖7及圖8中所示之移相電路的詳細電路圖。 移相電路332至338、移相電路341至347之構造及操作與 移相電路331之構造及操作大體相同。因此，僅將移相電路 3 3 1描述為一實例。 參看圖9，移相電路331包括傳遞閘極TG331及TG332、鎖 存電路LA331及LA332、一反或閘極NR331、一反相器145 及鎖存重設電路N42及N43。 開啟或關閉傳遞閘極TG33 1以回應控制時脈訊號（ICLK) 及反相之控制時脈訊號（ICLKB)。當控制時脈訊號（ICLK) 為邏輯高時，開啟傳遞閘極TG3 3 1以接收一輸入訊號（IN) 且接著將其輸出至鎖存電路LA33卜輸入訊號（IN)為自末行 偵測電路32〇輸出之第三内部偵測訊號（FNL_DET)。 鎖存電路LA331包括反相器141及142。鎖存電路LA331鎖 存輸入訊號（IN)且輸出鎖存之訊號（LAT42)。 反或閘極NR3 3 1輸出一邏輯訊號（LG11)以回應鎖存之訊 號（LAT42)及有效移相偵測訊號（ADV_LOWDET)。當鎖存之 訊號（LAT42)及有效移相偵測訊號（ADV_LOWDET)皆為邏 輯低時，反或閘極NR3 31將邏輯訊號（LG11)輸出為邏輯高。 開啟或關閉傳遞閘極TG332以回應控制時脈訊號（ICLK) 107856.doc • 32- 1306265 及反相之控制時脈訊號（ICLKB)。當控制時脈訊號（ICLK) 為邏輯低時，開啟傳遞閘極TG332以接收邏輯訊號（LG11) 且接著將該訊號輸出至鎖存電路LA332。因此，當傳遞閘 極TG331開啟時，傳遞閘極TG332關閉。當傳遞閘極TG331 關閉時，傳遞閘極TG332開啟。鎖存電路LA332包括反相器 143及144。鎖存電路LA332鎖存邏輯訊號（LG11)且輸出鎖存 之訊號（LAT43)。 反相器145使鎖存訊號（LAT43)反相且將反相之訊號輸出 為一輸出訊號（OUT)(意即，作為移相訊號（SOI))。 可使用NMOS電晶體建構鎖存重設電路N42及N43之每一 者。當反相之供電偵測訊號（PWRUPB)為邏輯高時，鎖存重 設電路N42及N43將接地電壓（VSS)輸出至鎖存電路LA331 及LA332。因此’鎖存電路LA331及LA332經重設以將鎖存 之訊號（LAT42及LAT43)輸出為邏輯高。 圖10為圖2中所示之第一短脈衝群控制電路600的詳細電 路圖。 參看圖10 ’第一短脈衝群控制電路600包括一鎖存訊號產 生器601、一控制電路602及一選通控制訊號產生器6〇3。 鎖存訊號產生器601產生鎖存訊號（鎖存2至鎖存8、鎖存 lb至鎖存7b)以回應内部時脈訊號（INCLK)、供電偵測訊號 (PWRUP)及内部位址有效訊號（ADV)。 控制電路602包括一驅動器電路6〇4、一鎖存電路6〇5、反 相器162及163及鎖存重設電路6〇6至608。 驅動益電路604包括一反相器mi、一 PMOS電晶體P61及 107856.doc ，33- 1306265 一 NMOS電晶體N61。驅動器電路604將一邏輯高或邏輯低 之控制訊號（CTL)輸出至輸出節點N02以回應第一偵測訊 號（RST—WL)及第二偵測訊號（REEN_PAGE)。 更具體言之，反相器161使自行位址偵測器300接收之第 二偵測訊號（REEN_PAGE)反相。開啟或關閉PMOS電晶體 P61以回應反相器161之輸出訊號。開啟或關閉NMOS電晶體 N61以回應自行位址偵測器300接收之第一偵測訊號 (RST_WL)。 當第二偵測訊號（REEN_PAGE)為邏輯高時，開啟PMOS 電晶體P61以將控制訊號（CTL)作為邏輯高輸出至輸出節點 N02。此外，當第一偵測訊號（RST—WL)為邏輯高時，開啟 NMOS電晶體N61以將控制訊號（CTL)作為邏輯低輸出至輸 出節點N02。當第一偵測訊號（RST_WL)及第二偵測訊號 (REEN_PAGE)之任一者為邏輯高時，另一偵測訊號為邏輯 低。因此，PMOS電晶體P61及NMOS電晶體N61之一者開 啟。因此，驅動器電路604輸出邏輯高或邏輯低之控制訊號 (CTL)。 鎖存電路605包括反相器164及165。鎖存電路605鎖存控制 訊號（CTL)且輸出鎖存之訊號（LAT60)。反相器162及163延 遲鎖存之訊號（LAT60)且將延遲之訊號作為一末行偵測訊 號（DYI_last)而輸出。 鎖存重設電路606包括一延遲電路D61及一 PMOS電晶體 P62。延遲電路D61延遲内部位址有效訊號（ADV)且輸出延 遲之訊號（DL61)。延遲電路D61之構造及操作與上述延遲電 107856.doc -34- 1306265 路D251之構造及操作（參考圖4及圖5對其進行了描述）大體 相同。省略其描述。 開啟或關閉PMOS電晶體P62以回應延遲之訊號（DL61)。 當PMOS電晶體P62開啟時，其將内部電壓（vcc)輸出至鎖 存電路605 ^因此’鎖存電路605經重設以將鎖存之訊號 (LAT60)輸出為邏輯低。 此外，鎖存重設電路607包括一反相器166及一 NM0S電晶 體N62。反相器166使供電偵測訊號（pWRUp)反相。開啟或 關閉NMOS電晶體N62以回應反相器166之輸出訊號。當反相 器166開啟時，其將接地電壓（vss)輸出至鎖存電路6〇5。因 此，鎖存電路605經重設以將鎖存之訊號（LAT6〇)輸出為邏 輯高。 此外，鎖存重設電路608包括一延遲電路D62、一反相器 167及一 NMOS電晶體N63。 延遲電路D62延遲自緩衝器單元2〇〇接收之控制訊號 (CSB_CON)且輸出一延遲之訊號（DL62)。延遲電路D62之構 造及操作與上述延遲電路D251之構造及操作（參考圖4及圖 5對其進行了描述）大體相同。省略其描述。 反相器167使延遲之訊號（DL62)反相。 開啟或關閉NMOS電晶體N63以回應反相器167之輸出訊 號。當NMOS電晶體N63開啟時，其將接地電壓（VSS)輸出 至鎖存電路605。因此’鎖存電路605經重設以將鎖存之訊 號（LAT60)輸出為邏輯高。 選通控制訊號產生器603產生選通控制訊號 107856.doc •35· 1306265 (WTRD_CON)以回應鎖存訊號（鎖存2至鎖存8、鎖存^至鎖 存7b)及末行偵測訊號（DYI_last)。 圖11為圖10中所示之鎖存訊號產生器6〇ι的詳細電路圖。 參看圖11，鎖存訊號產生器6〇1包括反相器1611至16丨4及 移相電路611至618。 反相器1611使内部位址有效訊號（ADV)反相且輸出反相 之内部位址有效訊號（ADVb)。 反相器1612使内部時脈訊號（INCLK)反相且輪出反相之 訊號。由反相器1612反相之訊號與由控制時脈產生電路31〇 產生之反相之控制時脈訊號（ICLKB)大體相同。因此，在下 文中’將由反相器16 12反相之訊號稱作反相之控制時脈訊 號（ICLKB)。 反相器1613使反相之控制時脈訊號（ICLKB)反相且輸出 控制時脈訊號（ICLK)。控制時脈訊號（ICLK)具有與外部時 脈訊號（EXCLK)之相位相同的相位。 反相器16 14使供電偵測訊號（PWRUP)反相且輸出反相之 供電偵測訊號（PWRUPB)。 移相電路611至618串聯連接。舉例而言，移相電路611之 輸出端子（出）可連接移相電路612之輸入端子（入移相電 路612之輸出端子（出）可連接移相電路613之輸入端子（入） 等。 同時將控制時脈訊號（ICLK)及反相之控制時脈訊號 (ICLKB)輸入至移相電路611至618。移相電路611至618經重 設以回應反相之供電偵測訊號（PWRUPB)。 107856.doc -36- 1306265 向移相電路611之輸入端子（入）輸入反相之内部位址有效 訊號（ADVb)。移相電路611輸出一移相訊號（s〇21)及一鎖存 訊號（鎖存1 b)以回應反相之内部位址有效訊號（ADVb)、控 制時脈訊號（ICLK)及反相之控制時脈訊號（ICLKB)。 將移相訊號（S021)輸入至移相電路612之輸入端子（入）。 移相電路612輸出一移相訊號（8〇22)及鎖存訊號（鎖存2至 鎖存2b)以回應移相訊號（s〇21)、控制時脈訊號（ICLK)及反 相之控制時脈訊號（ICLKB)。移相電路6 13至61 8分別以與移 鲁 相電路612之方式相同的方式操作且輸出移相訊號（s〇23至 8025)及鎖存訊號（鎖存3至鎖存8、鎖存31?至鎖存71?)。 圖12為圖11中所示之移相電路的詳細電路圖。移相電路 611至618之構造及操作大體相同。因此，僅將移相電路6ιι 描述為一實例。 參看圖12，移相電路611包括傳遞閘極TG6u&TG6i2、 鎖存電路LA611、LA612、反相器I51、152及鎖存重設電路 ❿ N51及N52。除了料處外，移相電路611之構造及操作與 上述移相電路331之構造及操作（參考圖9對其進行了描述） 相同。因此，僅將相異處描述為一實例。 移相電路611不同於移相電路33丨在於反相器Ι5ι連接於 鎖存電路LA611與傳遞閘極TG612之間，從而替代移相電路 331之反或閘極NR3W。在輸入至傳遞閘極tg6u及 之訊號方面，移相電路611與移相電路331亦彼此不同。同 時’鎖存電路LA611將鎖存之訊號（LAT51)作& 一鎖存訊號 (鎖存b)(意即，鎖存lb)而輸出。此外，反相器ΐ5ι使鎖存訊 107856.doc -37· 1306265 、（）反相且將反相之訊號作為-鎖存訊號（鎖存）（音 即，鎖存1)而輪出。 〜 圖為圖1 〇中所不之選通控制訊號產生器的詳細電路 ® ° ®13展示施加有潛伏控制訊號（BCM2SBCM6)之選通 控制訊號產生器6 〇3的實例。 參看圖13，選通控制訊號產生器6〇3包括第一等待訊號產 生器621至626、-第二等待訊號產生器627、傳遞電路63ι 至635、傳遞閑極641至645及一輸出邏輯電路65〇。第一等 待訊號產生器621至626之每一者包括輸入端子(山)及一 輸出端子(出）。第二等待訊號產生器627包括輸入端子(&至 h)及一輸出端子（出）。 第一等待訊號產生器621經由輸入端子（a)而接收一鎖存 汛號（鎖存lb)且經由輪入端子而接收鎖存訊號（鎖存2)。 此外，將一接地電壓（vss)輸入至第一等待訊號產生器621 之輸入端子(b至f)。帛一等待訊號產生器621產生一等待訊 號（WTR2)以回應鎖存訊號（鎖存lb、鎖存2)。 第一等待訊號產生器622經由輸入端子（a)而接收鎖存訊 號（鎖存lb) ’經由輸入端子（b)而接收一鎖存訊號（鎖存2b)， 且經由輸入端子（g)而接收一鎖存訊號（鎖存3)。此外，將接 地電壓（VSS)輸入至帛一等待訊號產生器622之輸入端子（c 至f)第等待讯號產生器622產生一等待訊號（WTR3)以回 應鎖存訊號（鎖存1 b、鎖存2b、鎖存3)。 此外，第一等待訊號產生器623經由輸入端子（a)而接收鎖 存訊號（鎖存1 b) ’經由輪入端子（b)而接收鎖存訊號（鎖存 107856.doc 1306265 2b) ’經由輸入端子（d)而接收一鎖存訊號（鎖存3b)，且經由 輸入端子（g)而接收—鎖存訊號（鎖存句。將接地電壓（VSS) 輸入至第—等待訊號產生器623之其它輸人端子（e、e、f)。 第專待扎號產生器623產生一等待訊號（WTR4)以回應鎖 存訊號（鎖存1b、鎖存2b、鎖存3b、鎖存4)。 〜 弟荨待訊號產生器624經由輸入端子（a)而接收鎖存訊 號（鎖存lb) ’經由輸入端子（b)而接收鎖存訊號（鎖存2b)，經 由輸知子（d)而接收鎖存訊號（鎖存3b)，經由輸入端子⑴ 而接收一鎖存訊號（鎖存4b)，且經由輸入端子（g)而接收一 鎖存訊號（鎖存5)。將接地電壓（vss)輸入至第一等待訊號產 生器624之其它輸入端子（c、匀。第一等待訊號產生器 產生一等待訊號（WTR5)以回應鎖存訊號（鎖存lb、鎖存孔、 鎖存3b、鎖存4b、鎖存5)。 第一等待訊號產生器625經由輸入端子（a)而接收鎖存訊 號（鎖存lb)，經由輸入端子（b)而接收鎖存訊號（鎖存2b)，經 由輸入端子（c)而接收鎖存訊號（鎖存3b)，經由輸入端子（d) 而接收鎖存訊號（鎖存4b)，經由輸入端子（e)而接收一鎖存 訊號（鎖存5b)，且經由輸入端子（g)而接收鎖存訊號（鎖存 6)。將接地電壓（VSS)輸入至第一等待訊號產生器625之輸 入端子（f)。第一等待訊號產生器625產生一等待訊號 (WTR6)以回應鎖存訊號（鎖存lb、鎖存2b、鎖存3b、鎖存4b、 鎖存5b、鎖存6)。 第一等待訊號產生器626經由輸入端子（a)而接收鎖存訊 號（鎖存1 b) ’經由輸入端子（b)而接收鎖存訊號（鎖存2b)，經 107856.doc -39· 1306265 ::入如子⑷而接收鎖存訊號(鎖存3b)，經由輸入 I接收鎖存訊號（鎖存4b)，經由輸入 號（鎖夠，經由輸入端子⑺而接收—鎖存收鎖= 且經由輪入唑工,、 貝仔訊號（鎖存6b) ’ ' (g)而接收一鎖存訊號（鎖存7)。第一等待訊 號產生器626產生一黧炷切咕^^ lb ,έ/.9κ 4待訊唬（WTR7)以回應鎖存訊號（鎖存 、鎖存几、鎖存3b、鎖存仆、鎖存讣、鎖存讣、鎖存”。 /二等待訊號產生器627經由輸入端子⑷而接收鎖存訊 號（鎖存1b)’經由輸入端子⑻而接收鎖存訊號（鎖存2b)，經 由輸入端子⑷而接㈣存訊號（鎖存3b)，經由輸人端子⑷ 而接收鎖存訊號（鎖存4b)，、經由輸入端子⑷而接收鎖存訊 號（鎖存5b)，經由輸入端子⑺而接收鎖存訊號（鎖存讣”經 由輸入端子（g)而接收一鎖存訊號（鎖存7b)，且經由輸入端 子（h)而接收一鎖存訊號（鎖存8)。第二等待訊號產生器627 產生一等待訊號（WTR8)以回應鎖存訊號（鎖存lb、鎖存2b、 鎖存3b、鎖存4b、鎖存5b、鎖存6b、鎖存7b、鎖存8)。 傳遞電路631至635分別連接至第一等待訊號產生器62ι 至625之輸出端子（出）。傳遞電路631至635之每一者包括一 傳遞閘極（TG63 1至TG635之一）及一反相器（163工至1635之 一）。舉例而言，傳遞電路63 1可包括傳遞閘極TG63 1及反相 器163卜 反相器163 1至1635分別使潛伏控制訊號（BCM2至BCM6) 反相’且分別輸出反相之潛伏控制訊號（BCM2B至 BCM6B)。開啟或關閉傳遞閘極TG631至TG635以分別回應 潛伏控制訊號（BCM2至BCM6)及反相之潛伏控制訊號 107856.doc -40- 1306265 (BCM2B至 BCM6B)。 舉例而言，可開啟或關閉傳遞閘極TG63 1以回應潛伏控 制訊號（BCM2)及反相之潛伏控制訊號（BCM2B)。當賦能傳 遞電路631至635時（意即，傳遞閘極TG631至TG635開啟）， 它們將等待訊號（WTR2至WTR6)輸出至節點DN3。更具體言 之’潛伏控制訊號（BCM2至BCM6)之一經賦能且其餘訊號 經去能。因此，傳遞電路631至635之一經賦能以將自第一 等待訊號產生器621至625之對應一者接收之等待訊號 (WTR2至WTR6之一）輸出至節點DN3。 傳遞閘極641至645分別連接至第一等待訊號產生器623 至626及第二等待訊號產生器627。開啟或關閉傳遞閘極641 至645以分別回應潛伏控制訊號（BCM2至BCM6)及反相之 潛伏控制訊號（BCM2B至BCM6B)。當傳遞閘極641至645開 啟時，它們將等待訊號（WTR4至WTR8)輸出至輸出邏輯電 路 650 0 更具體言之，潛伏控制訊號（BCM2至BCM6)之一者經賦 能且其餘訊號經去能。因此，開啟傳遞閘極64 1至645之一 者以將所接收之等待訊號（WTR4至WTR8之一）輸出至輸出 邏輯電路650。 輸出邏輯電路650包括反相器651、656及657及反或閘極 652至655 。 反相器651使内部寫入控制訊號（WEBC)反相。反或閘極 652輸出一讀取選通控制訊號（CON_r)以回應反相器651之 輸出訊號及一自節點DN3接收之等待訊號（WTR2至WTR6 I07856.doc -41- 1306265 之一者）。當反相器651之輸出訊號及等待訊號（WTR2至 WTR6之一）皆為邏輯低時，反或閘極652將讀取選通控制訊 號（CON_r)輸出為邏輯高。 反或閘極653輸出一寫入選通控制訊號（c〇n_w)以回應 内部寫入控制訊號（WEBC)及一自傳遞閘極641至645接收 之等待訊號（WTR4至WTR8之一）。 反或閘極654輸出一邏輯訊號（c〇Ni)以回應讀取選通控 制訊號（CON_r)及寫入選通控制訊號（c〇N_w)。 反或閘極655輸出一邏輯訊號（c〇N2)以回應邏輯訊號 (CON1)及一自控制電路602接收之末行偵測訊號 (DYI_last) 〇 反相器656及657延遲邏輯訊號（c〇N2)。反相器657將延遲 之訊號作為選通控制訊號（WTRD_CON)而輸出。 圖14為圖13中所示之第一等待訊號產生器的詳細電路 .圖。 第一等待訊號產生器621至626之構造及操作大體相同， 除了其輸入訊號及輸出訊號之外。僅將第一等待訊號產生 器621描述為一實例。 參看圖14，第一等待訊號產生器621包括反或閘極661至 665、一反及閘極666及反相器667至669。 反或閘極661輸出一邏輯訊號（wl)以回應分別經由輸入 端子（a至c)而接收之鎖存訊號（鎖存丄b)及接地電壓（vss)。 當鎖存訊號（鎖存lb)為邏輯低時，反或閘極661將邏輯訊號 (wi)輸出為邏輯高。反或閘極662將邏輯訊號（w2)輸出為高 107856.doc 1306265 位準以回應經由輸入端子（d至f)接收之接地電壓（VSS)。 反及閘極666輸出一邏輯訊號（W3)以回應邏輯訊號（wi 及W2)。當邏輯訊號（W1及W2)皆為邏輯高時，反及閘極666 將邏輯訊號（W3)輸出為邏輯低。 反相器667及668延遲經由輸入端子（g)而接收之鎖存訊號 (鎖存2)。反相器669延遲經由輸入端子（g)而接收之鎖存訊 號（鎖存2)。 反或閘極663輸出一邏輯訊號（W4)以回應反相器668之輸 出訊號及邏輯訊號（W3)。此外，反或閘極664輸出一邏輯訊 號（W5)以回應反相器669之輸出訊號及邏輯訊號（W3)。反或 閘極665將一等待訊號（WTR2)輸出至輸出端子（出）以回應 邏輯訊號（W4及W5)。 圖15為圖13中所示之第二等待訊號產生器627的詳細電 路圖。 參看圖15’第二等待訊號產生器627包括反或閘極671至 676、一反及閘極677及反相器678至680。除了反或閘極673 之外’第二等待訊號產生器627之構造及操作與上述第一等 待訊號產生器62 1之構造及操作（參考圖14對其進行了描述） 相同。省略其描述。 反或閘極671包括輸入端子（&至c)。反或閘極672包括輸入 端子（d、e)。反或閘極673包括輸入端子（f、g)。此外，反 相器678及680連接至輸入端子化）。反及閘極677接收來自反 或閘極671至673之邏輯訊號（W11及W13)。 圖1 6為圖2中所示之第二短脈衝群控制電路7〇〇的詳細電 I07856.doc •43- 1306265 路圖。 參看圖16,第二短脈衝群控制電路700包括反相器701至 705、S或閘極706、—延遲電路7〇7及一反及閘極7〇8。 反相器7G1及702延遲自緩衝器單元接收之控制訊號 (CTDB)反或閘極706輪出—邏輯訊號（W21)以回應反相器 702之輸出Λ號及-自緩衝器單元接收之控制訊號 (CSB一CON)。延ϋ電路7〇7包括串聯連接之反相器川至 716。反相器711至716延遲邏輯訊號（W21)且輸出一延遲之 訊號（W22)。 此外，反及閘極708輸出一邏輯訊號（W23)以回應自第一 短脈衝群控制電路6〇〇接收之選通控制訊號 (WTRD_CON)。反相器703至705延遲邏輯訊號（W23)且將延 遲之訊號作為短脈衝群操作控制訊號（WTRD_STB)而輸出。 圖17為圖2中所示之第一字線控制電路8〇〇的詳細電路 圖。 參看圖17，第一字線控制電路8〇〇包括驅動器電路81〇及 820、鎖存電路830及840、一輸出邏輯電路85〇及鎖存重設 電路 860、870。 驅動器電路810包括一反相器811、一PM〇s電晶體812及 NMOS電晶體813及814。驅動器電路81〇將邏輯低或邏輯高 之控制訊號（CTL1)輸出至輸出節點NOl 1以回應自第二字 線控制電路900接收之第二内部控制訊號（rst_Nq)及自緩 衝器單元200接收之位址移相偵測訊號（ATDSUM)。 更具體言之’反相器811使第二内部控制訊號（rst_nq) 107856.doc -44- 1306265 反相且輸出一反相之第二内部控制訊號（RST_NQB)。 開啟或關閉PMOS電晶體812以回應反相之第二内部控制 訊號（RST_NQB)。當開啟PMOS電晶體812時，其將内部電 壓（VCC)施加至輸出節點N011。因此，在輸出節點N011中 產生邏輯高之控制訊號（CTL1)。 NMOS電晶體813及814串聯連接於輸出節點N011與接地 電壓（VSS)之間。開啟或關閉NMOS電晶體813以回應反相之 第二内部控制訊號（RST_NQB)。開啟或關閉NMOS電晶體 814以回應位址移相偵測訊號（ATDSUM)。當PMOS電晶體 8 12開啟時，NMOS電晶體8 13關閉。開啟NMOS電晶體8 13 及814以將接地電壓（¥88)施加至輸出節點>^011。因此，在 輸出節點N011中產生邏輯低之控制訊號（CTL1)。 驅動器電路820包括一 PMOS電晶體821及NMOS電晶體 822 、 823 ° 驅動器電路820將邏輯低或邏輯高之控制訊號（CTL2)輸 出至一輸出節點Ν 012以回應反相之第二内部控制訊號 (RST_NQB)及自行位址偵測器300接收之第一偵測訊號 (RST_WL)。更具體言之，開啟或關閉PMOS電晶體821及 NMOS電晶體822以回應反相之第二内部控制訊號 (RST_NQB)。驅動器電路820之構造及操作與驅動器電路 810之構造及操作相同。 鎖存電路830包括反相器831及832。鎖存電路830鎖存控 制訊號（CTL1)且輸出一鎖存之訊號（LAT81)。鎖存電路840 包括反相器841及842。鎖存電路840鎖存控制訊號（CTL2) I07856.doc -45- 1306265 · 且輸出一鎖存之訊號（LAT82)。輸出邏輯電路850包括反相 器851至856及一反及閘極857。 反相器851使鎖存訊號（LA丁81)反相且反相器852使鎖存 之訊號（LAT82)反相。反及閘極857輸出一邏輯訊號（NL)以 回應反相器851及852之輸出訊號。反相器853至856延遲邏 輯訊號（NL)且將延遲之訊號作為第一内部控制訊號 (NORM)而輸出。 鎖存重設電路860及870將内部電壓（VCC)施加至鎖存電 路830及840以回應供電偵測訊號（PWRUp)。因此，鎖存電 路830及840經重設以將鎖存之訊號（LAT8丨及LAT82)輸出 為邏輯低。可使用一PMOS電晶體建構鎖存重設電路86〇及 870之每一者。 圖18為圖2中所示之第二字線控制電路9〇〇的詳細電路 圖。參看圖18,第二字線控制電路90〇包括鎖存重設電路91〇 及970、鎖存電路920及950、一驅動器電路94〇、一第一輸 出邏輯電路930及一第二輸出邏輯電路96〇。 鎖存重设電路910包括一反相器911及一 pM〇s電晶體 912。反相器911使預充電控制訊號（pCG)反相且輸出一反相 之預充電控制訊號（PCGB)。開啟或關閉pM〇s電晶體912以 回應反相之預充電控制訊號（PCGB)。開啟PMOS電晶體912 以將内部電壓（VCC)輸出至鎖存電路920。 鎖存電路92〇包括反相器921及922。由鎖存重設電路91〇 來鎖存鎖存電路920且輸出一邏輯低之鎖存訊號（LAT91)。 第一輸出邏輯電路930包括反相器31至39、反及閘極4〇 107856.doc -46·

1306265 至42及一延遲電路43。反相器31及32延遲自緩衝器單元200 接收之控制訊號（CSB_CON)且輸出一延遲之訊號（DCSB)。 反相器33延遲延遲之訊號（DCSB)。反相器34使鎖存之訊號 (LAT91)反相。反及閘極40輸出一邏輯訊號（NL1)以回應第 一内部控制訊號（NORM)及反相器33及34之輸出訊號。反相 器35使邏輯訊號（NL1)反相。延遲電路43延遲反相器35之輸 出訊號且輸出一延遲之訊號（DL91)。延遲電路43之構造及 操作與參考圖4及圖5而描述之上述延遲電路D251之構造及 操作大體相同。省略其描述。 反相器36使延遲訊號（DL91)反相且將反相之訊號作為第 二内部控制訊號（RST_NQ)而輸出。反及閘極41輸出一邏輯 訊號（NL2)以回應第二内部控制訊號（RST_NQ)、供電偵測 訊號（PWRUP)及一邏輯訊號（NL3)。反及閘極42輸出邏輯訊 號（NL3)以回應邏輯訊號（NL2)及延遲之訊號（DCSB)。反相 器37至39延遲邏輯訊號（NL2)且輸出一延遲之訊號（DNL2)。 驅動器電路940包括PMOS電晶體941及942及一 NMOS電 晶體943。驅動器電路940將邏輯低或邏輯高之控制訊號 (CTT)輸出至一輸出節點N021以回應反相之預充電控制訊 號（PCGB)及延遲之訊號（DNL2)。更具體言之，開啟或關閉 PMOS電晶體941以回應反相之預充電控制訊號（PCGB)。 PMOS電晶體942連接於PMOS電晶體941與輸出節點N021 之間且經開啟或關閉以回應延遲之訊號（DNL2)。開啟PMOS 電晶體941及942以將内部電壓（VCC)施加至輸出節點 N02 1。因此，在輸出節點N02 1中產生邏輯高之控制訊號 107856.doc -47- 1306265 (CTT) 〇 NMOS電晶體943連接於輸出節點N021與接地電壓 (VSS)之間。開啟或關閉NMOS電晶體943以回應延遲之訊號 (DNL2)。開啟NMOS電晶體943以將接地電壓（VSS)施加至 輸出節點N021。因此，在輸出節點N021中產生邏輯低之控 制訊號（CTT)。 鎖存電路950包括反相器951及952。鎖存電路950鎖存控 制訊號（CTT)且輸出一鎖存之訊號（LAT92)。 第二輪出邏輯電路960包括一延遲電路961、反相器962 至966及一反或閘極967。延遲電路961延遲鎖存之訊號 (LAT92)且輸出一延遲之訊號（DL92)。延遲電路961之構造 及操作與參考圖4及圖5而描述之上述延遲電路D25 1之構造 及操作大體相同。省略其描述。反相器962及963延遲延遲 之訊號（DL92)且反相器964使供電偵測訊號（PWRUP)反 相。反或閘極967輸出一邏輯訊號（NL3)以回應反相器963及 964之輸出訊號。反相器965、966延遲邏輯訊號（NL3)且將 延遲之訊號作為字線控制訊號（ROWACT)而輸出。 下文將參考圖19詳細描述偽SRAM 100之短脈衝群讀取 或寫入操作。圖19為展示與根據本發明實施例之偽SRAM 100之短脈衝群讀取或寫入操作相關之訊號的時序圖。首先 下文將詳細描述偽SRAM 100之寫入操作。 最初將晶片選擇訊號（CSB)及寫入賦能訊號（WEB)去能 至低位準。因此’偽SRAM 100經賦能以回應晶片選擇訊號 (CSB)且供電偵測器1〇丨將供電偵測訊號（Pwrup)輸出為邏 輯高。 107856.doc -48 1306265 其後，短脈衝群模式控制器104之緩衝器單元200產生内 部時脈訊號（INCLK及INCLKB)及控制訊號（CTDB)以回應 外部時脈訊號（EXCLK)且將控制訊號（CSB—CON)輸出為低 位準以回應晶片選擇訊號（CSB)。 此外，緩衝器單元200將内部寫入控制訊號（WEBC)輸出 為低位準以回應寫入賦能訊號（WEB)、内部時脈訊號 (INCLK及INCLKB)及控制訊號（CSB_CON)。此外，當位址 有效訊號（ADVB)變為低位準時，緩衝器單元2〇〇接收外部 位址訊號（EXADD1至EXADDK)且基於該等外部位址訊號 (EXADD1至EXADDK)而產生短脈衝群列位址訊號（CAX1 至CAXn)及短脈衝群行位址訊號（CAY1至CAYn)。 緩衝器單元200連續產生短脈衝群列位址訊號（caX 1至 CAXn)及短脈衝群行位址訊號（CAY1至CAYn)直至位址有 效訊號（ADVB)自邏輯高轉為邏輯低或晶片選擇訊號（CSB) 變為邏輯高。當位址有效訊號（ADVB)轉為邏輯低時，緩衝 器單元200接收新的外部位址訊號且產生短脈衝群列位址 訊號及短脈衝群行位址訊號以回應於此。 同時’在短脈衝群操作控制器400中，在設定時間期間第 一短脈衝群控制電路600之控制電路602起初將末行偵測訊 號（DYI_last)輸出為邏輯低以回應控制訊號（CSB_C0N)。當 末行偵測訊號（DYI_last)為低位準時，第一短脈衝群控制電 路600之選通控制訊號產生器603賦能選通控制訊號 (WTRD_CON)為邏輯高。此時，選通控制訊號產生器6〇3在 自一時間點之設定延遲時間之後（其中末行偵測訊號 107856.doc -49- 1306265 (DYI_last)變為邏輯低）賦能選通控制訊號（WTRD_CON)以 回應潛伏控制訊號（BCM2至BCM6)及鎖存訊號（鎖存2至鎖 存8、鎖存lb至鎖存7b)。 當選通控制訊號（WTRD_CON)為高位準時，短脈衝群操 作控制器400之第二短脈衝群控制電路700週期性且重複產 生短脈衝群操作控制訊號（WTRD_STB)產生為高脈衝訊號 以回應控制訊號（CTDB)。 在將晶片選擇訊號（CSB)及位址有效訊號（ADVB)去能為 邏輯低後，一設定時間流逝之後，主控制器1 02起始將預充 電控制訊號（PCG)產生為高脈衝。字線控制器500之第二字 線控制電路900將字線控制訊號（ROWACT)輸出為邏輯高之 脈衝訊號以回應預充電控制訊號（PCG)及供電偵測訊號 (PWRUP)。 因此，讀取/寫入控制器1 05賦能驅動器控制訊號 (DRV—CON)以回應字線控制訊號（ROWACT)。此外，列解 碼器107解碼短脈衝群列位址訊號（CAX1至CΑΧη)。字線驅 動器108賦能對應於列解碼器107之解碼結果的字線（例 如，WL1)以回應驅動器控制訊號（DRV—CON)。 無論何時將短脈衝群操作控制訊號（WTRD_STB)產生為 高脈衝訊號，行解碼器109始終接收短脈衝群行位址訊號 (CAY1至CAYn)。行解碼器109賦能對應之位元線以回應所 接收之短脈衝群行位址訊號（CAY1至CAYn)。 其後，當短脈衝群行位址訊號（CAY 1至CAYn)代表一末行 位址時（例如，短脈衝群行位址訊號（CAY 1至CAYn)皆為邏 107856.doc -50- 1306265 輯'1’），行位址偵測器300將第一偵測訊號（rst_WL)產生為 高脈衝訊號且在設定時間流逝之後將第二偵測訊號 (REEN_PAGE)產生為南脈衝訊號。 控制電路602將末行偵測訊號（DYI_last)輸出為邏輯高以 回應第一偵測訊號（RST_WL)。選通控制訊號產生器603去 能選通控制訊號（WTRD_CON)以回應末行偵測訊號 (DYI_last)。因此，第二短脈衝群控制電路700連續地將短 脈衝群操作控制訊號（WTRD_STB)輸出為邏輯低以回應選 通控制訊號（WTRD_CON)。 此外，第一字線控制電路800在設定時間期間將第一内部 控制訊號（NORM)輸出為邏輯高以回應第一偵測訊號 (RST_WL)。因此，主控制器102將預充電控制訊號（PCG) 輸出為高脈衝訊號以回應第一内部控制訊號（NORM)。讀取 /寫入控制器105去能驅動器控制訊號（DRV_CON)以回應預 充電控制訊號（PCG)。字線驅動器108去能整個字線以回應 驅動器控制訊號（DRV_CON)。 其後，第二字線控制電路900將字線控制訊號（ROWACT) 輸出為高脈衝訊號以回應第一内部控制訊號（NORM)及預 充電控制訊號（PCG)。讀取/寫入控制器105再次賦能驅動器 控制訊號（DRV_CON)以回應字線控制訊號（ROWACT)。字 線驅動器108賦能對應於由列解碼器107解碼之結果的下一 個字線（例如，WL2)以回應驅動器控制訊號（DRV_CON)。 其後，控制電路602將末行偵測訊號（DYI_last)輸出為邏 輯低以回應第二偵測訊號（REEN_PAGE)。選通控制訊號產 107856.doc -51 -

1306265 生器603再次賦能選通控制訊號（WTRD—c〇N)以回應末行 偵測汛號(DYI_last)。因此，第二短脈衝群控制電路週 期性且重複地產生短脈衝群操作控制訊號（WTRD-Stb)作 為高脈衝訊號以回應選通控制訊號（WTRD—c〇N)。一其後， 偽SRAM 100重複執行以上操作。 同時，除了寫入賦能訊號（WEB)變為邏輯高及輸出每一 訊號之時間點不同之外，偽SRAM 1〇〇之讀取操作與偽 SRAM⑽之寫人操作相同，因此，為了避免冗餘，省略關 • 於偽SRANI 1〇〇之讀取操作的描述。 如以上所述，本發明之優勢在於：當將一存取命令及一 外部位址訊號輸入至偽811八^1僅一次時，偽811八]^可執行連 續的短脈衝群模式操作。 k ¥參考較佳實施例而作出上文描述，但應瞭解，熟習 此項技術者在不偏離本發明及附加申請專利範圍之精神及 範疇的情況下可對本發明作改變及修改。 ^ 【圖式簡單說明】 圖1為根據本發明之實施例之偽SRAM的方塊圖； 圖2為圖1中所示之短脈衝群模式控制器的詳細方塊圖； 圖3為圖2中所示之緩衝器單元的詳細電路圖； 圖4為圖3中所示之延遲電路的詳細電路圖； 圖5為展示與圖4中所示之延遲電路之操作相關的訊號之 時序圖； 圖6為圖2中所示之行位址偵測器的詳細電路圖； 圖7為圖6中所示之第一偵測訊號產生器的詳細電路圖； I07856.doc -52- 1306265

電路 圖8為圖6中所示之第二偵測訊號產生器的詳細電路 圖9為圖7及圖8中所示之移相電路的詳細電路圖； 圖1〇為® 2中所示之第—短脈衝群控制電路的詳細 圖11為S11G中所示之鎖存訊號產生器的詳細電路圖； 圖12為圖所示之移相電路的詳細電路圖； 圖13為圖1G中所示之選通控制訊號產生器的詳細電路

圖圖14為圖13中所示之第—潛伏訊號產生器的詳細電取 圖圖15為圖13中所示之第二潛伏訊號產生器的詳細電路 圖；為圖2中所不之第二短脈衝群控制電路的詳細電路 圖17為圖2中所示之第一字線控制電路的詳細電路圖； • 目18為圖2中所示之第二字線控制電路的詳細電路圖；及 钱圖9為展π與根據本發明實施例之偽狄細之短脈衝群 只取或寫入操作相關之訊號的時序圖。 【主要元件符號說明】 100 偽 SRAM 101 供電偵測器 102 主控制器 103 模式暫存器 104 知脈衝群模式控制器 107856.doc .53- 1306265 105 讀取/寫入控制器 106 記憶體單元陣列 107 列解碼器 108 字線驅動器 109 行解碼器 110 感應放大電路 111 資料I/O電路 200 緩衝器單元 • 300 行位址偵測器 400 短脈衝群操作控制器 500 字線控制器 600 第一短脈衝群控制電路 700 第二短脈衝群控制電路 800 第一字線控制電路 900 第二字線控制電路 • 107856.doc -54-

Claims (2)

13 Ο 68 6510071 ο 號專利申請案 ——-----— 中文申請專利範圍替換本(97年8月）I S卩彳狂替換一 十、申請專利範圍： 逆^1一一―:丨 1 一種偽靜態隨機存取記憶體，其包含： 一记憶體單元陣列，其包括複數個動態隨機存取記憶 體單元； 一短脈衝群模式控制器，其接收複數個外部位址訊號 以回應一外部時脈訊號及複數個外部控制訊號，基於該 等外部位址訊號而連續產生複數個短脈衝群列位址訊號 及複數個短脈衝群行位址訊號，且產生一短脈衝群操作 控制訊號及一字線控制訊號以回應該等外部控制訊號、 一預充電控制訊號及潛伏控制訊號； 一讀取及寫入控制器，其產生一驅動器控制訊號以回 應該子線控制訊號及該預充電控制訊號； 一列解碼器’其解碼該等短脈衝群列位址訊號； 一字線驅動器，其賦能對應於一由該列解碼器解碼之 結果的該記憶體單元陣列之複數個字線之一者或去能該 5己憶體單元陣列之該等複數個字線以回應該驅動器控制 訊號；及 一行解碼器，其接收該等短脈衝群行位址訊號以回應 S亥知脈衝群操作控制訊號且賦能對應於該等短脈衝群行 位址訊號的該記憶體單元陣列之位元線。 2.如請求項1之偽靜態隨機存取記憶體，其中該等外部控制 訊號包括一位址有效訊號、一晶片選擇訊號、一寫入賦 能訊號及一輸出賦能訊號， 其中當將該等外部位址訊號輸入至該短脈衝群模式控 107856-970801.doc 1306265 · 表g曰修正替換頁 97. 1 - — 制器時’去能該位址有效訊號，及 當去能該晶片選擇訊號及該位址有效訊號時，該短脈 衝群模式控制器接收該等外部位址訊號，產生自該等外 部位址訊號逐漸上升之該等短脈衝群列位址訊號及該等 短脈衝群行位址訊號，且連續產生該等短脈衝群列位址 汛號及該等短脈衝群行位址訊號直至再次去能該位址有 效訊號或賦能該晶片選擇訊號。 3 ·如明求項2之偽靜態隨機存取記憶體，其中該短脈衝群模 式控制器進一步包括一主控制器，該主控制器產生一第 一内部控制訊號以回應該等外部控制訊號、該預充電控 制訊號及該等潛伏控制訊號’產生該預充電控制訊號以 回應該等外σ卩控制訊號及該第一内部控制訊號，且產生 一模式暫存器設定訊號以回應該等外部控制訊號及該等 外部位址訊號。 4_如請求項3之偽靜態隨機存取記憶體，其進一步包含一模 式暫存器，該模式暫存器產生對應於一由該模式暫存器 設定訊號設定之模式及該等外部位址訊號㈣等潛伏控 制訊號。 5. 6. 如π求項3之偽靜態隨機存取記憶體，其中當去能該晶片 選擇訊號及該位址有效訊號時，在—設定時間流逝之 :’ 4 ί控制器將該預充電控制訊號產生為-高脈衝訊 ' §乂第内°卩控制訊號變為邏輯高時將該預充電 控制訊號產生為一高脈衝訊號。 %求項5之偽靜態隨機存取記憶體，其中當賦能該字線 107856-970801.doc 1306265 二 1:. -f''· 91. B. 控制訊號時’該讀取及寫入控制器賦能該驅動器控制訊 號’且當賦能該預充電控制訊號時去能該驅動器控制訊 號，且 無論何時賦能該驅動器控制訊號，該字線驅動器賦能 對應於由該列解碼器解碼之該結果的該記憶體單元陣列 之複數個字線之一者，且當去能該驅動器控制訊號時去 能該記憶體單元陣列之該等複數個字線。 如請求項2之偽靜態隨機存取記憶體，其中該短脈衝群模 式控制器包括： 一緩衝器單元，其產生第一控制訊號及第二控制訊 號、一位址移相偵測訊號、一内部時脈訊號、一内部寫 入控制訊號、一内部位址有效訊號、該等短脈衝群列位 址訊號及該等短脈衝群行位址訊號以回應該外部時脈訊 號、該等外部控制訊號及該等外部位址訊號； 一行位址偵測器，其接收該内部時脈訊號、該内部寫 入控制訊號、該内部位址有效訊號、該等潛伏控制訊號 及該等短脈衝群行位址訊號，判定該等短脈衝群行位址 訊號是否代表一末行位址，且根據該判定結果而產生一 第一偵測訊號及一第二偵測訊號； -短脈衝群操作控制器，其產生該短脈衝群操作控制 訊號以回應該第-控制訊號及該第二控制訊號、該内部 時脈訊號、該内部寫入控制訊號、該内部位址有效訊號、 該第-㈣訊號、該第二㈣訊號及該等潛伏控制訊 號；及 107856-97080 l.doi 1306265 ______ 年月日修正替換頁 R 彳 _ 字線控制器，其產生一第一内部控制訊號及該字線 控制訊號以回應該位址移相偵測訊號、該第一偵測訊 5虎、該第二控制訊號及該預充電控制訊號。 汝π求項7之偽靜態隨機存取記憶體，其中該緩衝器單元 包括： 一内部時脈產生電路，其將料部時脈訊號延遲一第 預疋時間且產生一延遲之訊號，並將該延遲之訊號延 遲第一預疋時間以輸出該内部時脈訊號； 一控制訊號產生電路，其輸出該第一控制訊號及該第 一控制訊號、該内部位址有效訊號及該内部寫入控制訊 號以回應該外部時脈訊號、該延遲之訊號、該晶片選擇 訊號、該位址有效訊號及該寫入賦能訊號； 位址緩衝器，其輸出複數個内部列位址訊號、複數個 内部行位址訊號及該位址移相偵測訊號以回應該晶片選 擇訊號、該位址有效訊號、該内部時脈訊號及該等外部位 址訊號；及 位址§十數器，其輸出該等短脈衝群列位址訊號及該 等短脈衝群行位址訊號以回應該内部時脈訊號、該等内 部列位址訊號及該等内部行位址訊號。 9.如明求項7之偽靜態隨機存取記憶體，其中該行位址偵測 器包括： 控制時脈產生電路，其產生一讀取時脈訊號及一寫 入時脈訊號之一者及一控制時脈訊號以回應該内部時脈 訊號及該内部寫入控制訊號； 107856-970801.doc

1306265 一末行偵測電路，其輸出一有效移相偵測訊號及—内 部偵測訊號以回應該内部位址有效訊號及該等短脈衝群 行位址訊號； 一第一偵測訊號產生器，其輸出該第一偵測訊號及— 輸出訊號以回應該讀取時脈訊號及該寫入時脈訊號之一 者、该控制時脈訊號、該等潛伏控制訊號、該内部偵蜊 訊號及該有效移相偵測訊號；及 一第二偵測訊號產生器，其輪出該第二偵測訊號以回 應該項取時脈訊號及該寫入時脈訊號之一者、該控制時 脈Λ號、忒等潛伏控制訊號、該有效移相偵測訊號及該 輸出訊號。 10. 4求項9之偽靜態隨機存取記憶體，其中當該内部位址有 效讯娩為邏輯低且該等短脈衝群行位址訊號皆為邏輯高 時’遠末行價測電路將該内部偵測訊號輸出為邏輯高。 11 ·如凊求項1 〇之偽靜態隨機存取記憶體，其中當該内部偵 測訊號為一邏輯高時，該第一偵測訊號產生器將該第— 偵測訊號輸出為一高脈衝訊號，且在一第一預定時間流 逝之後將該輪出訊號輸出為一與該讀取時脈訊號及該寫 入時脈訊號之—者同步的邏輯高以回應該等潛伏控制訊 號。 2·如明求項9之偽靜態隨機存取記憶體，其中當去能該寫入 賦能訊號時’該緩衝器單元去能該内部寫入控制訊號， 且田賦此該寫入賦能訊號時賦能該内部寫入控制訊 號，且 107856-970801.doc 1306265 ^ , im 1 _____I 虽去能該内部寫入控制訊號時’該控制時脈產生電路 f生該寫人時脈訊號’且當賦能該㈣寫人控制訊號時 產生該讀取時脈訊號。 A如請求項9之偽靜態隨機存取記憶體，其中該第一镇測訊 號產生器包括： 第移相電路，其產生一第一移相訊號以回應該内 部，測訊號、該有效移相偵測訊號及該控制時脈訊號； 弟二至第】移相電路’其分別接收第-至第（j-i)(j為-2數）移相訊號且分別輸出該等第二至第J移相訊號以回 -該有效移相偵測訊號及該控制時脈訊號； 第:至第j傳遞電路，其分別接收該等第—至第⑹）移 …氏號賦肖b或去能該等傳遞電路以回應該等潛伏控制 Λ號’且分別將當賦能時所接收之該等第一至第屮”移 相訊號輪出至一輸出節點； 〜第（I )移相電路，其輸出該輸出訊號以回應自該輸 出即點接收之該等第一至第J移相訊號之一者、該有效移 相偵測訊號及該控制時脈訊號； 上第（2)移相電路，其輪出一第（J+1)移相訊號以回應 2亥輸出即點接收之該等第一至第j移相訊號之一者、該 移相偵測訊號及該控制時脈訊號； α第（J+3)移相電路，其輸出一第（J+2)移相訊號以回應 該弟（J +1)移相1妹· , '、 〇處該有效移相偵測訊號及該控制時脈 訊號；及 備測訊號輪屮留 勒出早7L ’其將該第（J + 2)移相訊號或自該 ^7856-970801.000 1306265 j χ：- 輸出節點接收之該等第一至第J移相訊號之一者作為該第 -偵測訊號而輪出以回應該讀取時脈訊號及該寫入時脈 訊號之一者， 其中當賦能該等第一至第J傳遞電路之任一者時， 其餘電路被去能。 ~ 14·:凊求項13之偽靜態隨機存取記憶體，其中該偵測訊號 輸出單元將該第（J+2)移相訊號作為該第一偵測訊號而輸 出以回應該讀取時脈訊號，且將自該輸出節點接收之該 等第-至第J移相訊號之一者作為該第一偵測訊號而輸出 以回應該寫入時脈訊號。 15·，睛求項U之偽靜態隨機存取記憶體，其中當該輸出訊 號為-邏輯高時U二預定時間流逝之後，該第二 偵測λ唬產生器將該第二偵測訊號輪出為一與該讀取時 脈讯號及該寫入時脈訊號之一者同步的高脈衝訊號以回 應邊等潛伏控制訊號。 16.如叫求項9之偽靜態隨機存取記憶體，其中該第二偵測訊 號產生器包括： —第一移相電路，其產生—第-移相訊號以回應該輪 出讯號、該有效移相制訊號及該控制時脈訊號； 第二至紅移相電路，其分別接收第-至第（L-1)(L為— 2數）移相訊號且分別輸出該等第二至第l移相訊號以回 f文移相偵測訊號及該控制時脈訊號； : 帛（L'1}傳遞電路，其分別接收該等第二至第L 移相訊號’賦能或去能該等傳遞電路以回應該等潛伏控 107856-970801.d〇( 1306265 年月日修正替換頁 制訊號，且分別將當《能^¥收之該等第二至紅移相 訊號輸出至一輸出節點； 一第（L+1)移相電路，其輸出一第（L+ i)移相訊號以回應 自該輸出節點接收之該等第二至第£移相訊號之一者、該 有效移相偵測訊號及該控制時脈訊號； ▲ -第（L+2)移相電路，其輸出-第（L+2)移相訊號以回應 «亥第（L+1)移相㈣、該有效移相㈣訊號及該控制時脈 訊號；及 -偵測訊號輸出單元’其將自該輸出節點接收之該等 第二至第L移相訊號之一者或該第（L+2)移相訊號作為該 第二偵測訊號而輸出以回應該讀取時脈訊號及該寫入時 脈訊就之一者， 其中當賦能該等第-至第叫）傳遞電路之一者時，該 等其餘電路被去能。 士。月^項1 6之偽靜態隨機存取記憶體，其中該㈣訊號 輸出:元將自該輸出節點接收之該等第二至紅移相訊 叙者作為該第二谓測訊號而輸出以回應該讀取時脈 訊唬’且將該第(L+2)移相訊號作為該第二偵測訊號而輸 出以回應該寫入時脈訊號。 18.如研求項7之偽靜態隨機存取記憶體，其中該短脈衝群操 作控制器包括： -第-短脈衝群控制電路’其產生一選通控制訊號以 回應該第二控制訊號、該内部時脈訊號、該内部寫入控 制讯唬、該内部位址有效訊號、該第一偵測訊號、該第 107856-97080] .do. 1306265 _ 、j · 『 ——.· ·™*· I h a I / « ^ * ^- . *.___________________i 〜谓測訊號及該等潛伏控制訊號；及 —第二短脈衝群控制電路，其產生該短脈衝群操作控 制訊號以回應該第一控制訊號及該第二控制訊號及該選 通控制訊號。 19 l ^ • s青求項18之偽靜態隨機存取記憶體，其中當該第二偵 叫说號為一高位準時，該第一短脈衝群控制電路賦能該 選通控制訊號’或當該内部位址有效訊號為一高位準時 y- 没定時間流逝之後賦能該選通控制訊號，且當該第 偵測訊號為一高位準時去能該選通控制訊號， §賦自b 3亥選通控制訊號時’該第二短脈衝群控制電路 將一週期性重複的高脈衝訊號產生為該短脈衝群操作控 制訊號以回應該第一控制訊號及該第二控制訊號，且 無論何時該第二短脈衝群控制電路將該短脈衝群操作 控制δίΐ號產生為一高脈衝訊號，該行解碼器接收該等短 脈衝群行位址訊號以回應該短脈衝群操作控制訊號。 2〇.如請求項18之偽靜態隨機存取記憶體，其中該第一短脈 衝群控制電路包括： 一鎖存訊號產生器，其產生複數個鎖存訊號以回應該内 部時脈訊號及該内部位址有效訊號； —控制電$，其輸出一纟行偵測訊號以回應該内部位 址有效訊號、該第一偵測訊號及該第二偵測訊號及該第 二控制訊號；及 —選通控制訊號產生器，其輸出該選通控制訊號以回 應該内部寫入控制訊號、該等鎖存訊號、該等潛伏控制 107856-970801.doc 1306265 年月曰修正替換頁1 97. B. L,»____________] 訊號及該末行偵測訊號。 21. 22. 如哨求項20之偽靜態隨機存取記憶體，其中該鎖存訊號 產生器包括： 第一移相電路，其輸出一第一移相訊號及一第一鎖 存訊號以回應該内部位址有效訊號之一反相之訊號及該 内部時脈訊號之一反相之訊號； 第二至第Μ移相電路，其分別接收第一至第（m_1)(m 正數）移相讯號，且分別輸出第二至第M移相訊號及第 二至第Μ鎖存訊號以回應該内部時脈訊號之該反相之訊 號；及 第（Μ+1)移相電路’其輸出_ (Μ+ι)鎖存訊號以回應 該第Μ移相訊號及該内部時脈訊號之該反相之訊號。 如請求項2丨之偽靜態隨機存取記憶體，其中該選通控制 訊號產生器包括： 第一至第（Μ-2)等待訊號產生器，其分別產生第一至第 (Μ-2)等待訊號以回應該等第—至第⑷）鎖存訊號； 第一至第（Μ-2)傳遞電路，其分別接收該等第一至第 (Μ-2)等待訊號，賦能或去能該等傳遞電路以回應該等等 待控制訊號，且將當賦能時所接收之該等第一至第（μ_2) 等待訊號輸出至該輸出節點； -第（Μ-1)等待訊號產生器，其產生一第（μ」）等待訊號 以回應該等第一至第M鎖存訊號； -第Μ等待訊號產生器，其產生—第M等待訊號以回應 該等第一至第（M+1)鎖存訊號； " 107856-970801.doc •10- A〇U6265 年月日修正替換頁 第〜至壤 ____________ 等待气^ (Μ-2)傳遞閘極，其分別接收該等第三至第Μ 制訊號虎^能或去能該等傳遞閘極以回應該等潛伏控 待訊鞔·且77別輸出當賦能時所接收之該等第三至第Μ等 及 —輪出邏轾雷％ 給Φ # ’/、輸出該選通控制訊號以回應自該 和出印點接收之兮望 等第二卜之該4第一至弟（Μ-2)等待訊號之一者、該 古> a至第“等待訊號之一者、該内部寫入控制訊號及該 禾仃偵測訊號。 、'員7之偽靜態隨機存取記憶體，其中該字線控制器 包括： 予線控制電路，其產生該第一内部控制訊號以 '、、X位址移相偵測訊號、該第一偵測訊號及該第二控 制訊號；及 ^第二字線控制電$，其產生該字線控制訊號以回應 °亥第一控制訊號及該預充電控制訊號。 24·如請求項23之偽靜態隨機存取記憶體，其中當該第1 測訊就為-南位準時，在—設定時間期間，該第一字線 控制電料該第-内部控制訊號輸出為—邏輯高，且 曰該第Θ邛控制訊號及該預充電控制訊號皆為—高 位準時’該第二字線控制電路將該字線控制訊號輸出為 一高脈衝訊號。 25. —種偽靜態隨機存取記憶體，其包含： -記憶體單元陣列’其包括複數個動態隨機存取記情 體單元；及 107856-970801.doc • 11 - 1306265 森肩j修正替換頁 a -短脈衝龍式控制1!，其產生㈣個短脈衝群位址訊 號及内部控制訊號以回應__外部時脈訊號、複數個外部 控制訊號、複數個外部位址訊號、—預充電控制訊號及 稷數個潛伏控制訊號’使得在短脈衝群模式下自該等複 數個動m機存取記憶體單元之某些單元讀取資料或在 短脈衝群模式τ將資料寫人該等複數㈣態隨機存取記 憶體單元之某些單元中。 26. 27. 28. 如請求項25之偽靜態隨機存取記憶體，其進一步包含一 周邊電路’該周邊電路在短脈衝群模式下自該等複數個 動態隨機存取記憶體單元之某些單元讀取該資料或在短 脈衝群模式下將該資料寫人該等複數個動態隨機存取記 憶體單元之某些單元中以回應該等短脈衝群位址訊號及 該等内部控制訊號。 如請求項26之偽靜態隨機存取記憶體，其中該等短脈衝 群位址訊號包括複數個短脈衝群列位址訊號及複數個短 脈衝群行位址訊號，且 s亥短脈衝群模式控制器基於該等外部位址訊號而連續 產生該等短脈衝群列位址訊號及該等短脈衝群行位址訊 號’且產生該短脈衝群操作控制訊號及該字線控制訊號 以回應該等外部控制訊號、該預充電控制訊號及該等潛 伏控制訊號。 如請求項27之偽靜態隨機存取記憶體，其中該周邊電路包 括一讀取及寫入控制器，該讀取及寫入控制器產生一驅動 器控制訊號以回應該字線控制訊號及該預充電控制訊號； 107856-970801.doc 12 1306265 一 〇 UU. 一列解碼器’其解碼該等短脈衝群列位址訊號； 一字線驅動器，其賦能對應於由該列解碼器解碼之該 結果的該記憶體單元陣列之複數個字線之一者以回應該 驅動器控制訊號，或去能該記憶體單元陣列之該等複數 個字線；及 行解碼器，其接收該等短脈衝群行位址訊號以回應 該短脈衝群操作控制訊號且賦能對應於該等短脈衝群行 位址訊號的記憶體單元陣列之位元線。 29. 如請求項27之偽靜態隨機存取記憶體，其中該等外部控 制訊號包括一位址有效訊號、一晶片選擇訊號、一寫入 賦能訊號及一輸出賦能訊號， 其中當將該等外部位址訊號輸入至該短脈衝群模式控 制器時去能該位址有效訊號，且 當去能該晶片選擇訊號及該位址有效訊號時，該短脈 衝群模式控制器接收該等外部位址訊號，且產生自該等 外部位址訊號逐漸上升之該等短脈衝群列位址訊號及該 等短脈衝群行位址訊號。 30. 如凊求項29之偽靜態隨機存取記憶體，其中該短脈衝群 模式控制器進一步包括一主控制器，該主控制器產生一 第一内部控制訊號以回應該等外部控制訊號、該預充電 控制訊號及該等潛伏控制訊號，產生該預充電控制訊號 、回應該專外σ卩控制讯號及該第一内部控制訊號，且產 生模式暫存盗设定訊號以回應該等外部控制訊號及該 等外部位址訊號。 107856-970801.doc •13· I3〇6265 ___—_ 9专I f修正替換頁 31·如請求項30之偽靜態隨機存#進__步包含__ 存器，該模式暫存器產生對應於__由該模式暫存 器設定訊號設定之模式及該等外部位址訊號的該等潛伏 控制訊號。 32·如叫求項30之偽靜態隨機存取記憶體，其中當去能該晶 片選擇訊號及該位址有效訊號時，該主控制器將該預充 電控制訊號產生為一高脈衝訊號，且在一設定時間流逝 之後，當該第一内部控制訊號變為邏輯高時將該預充電 控制訊號產生為一高脈衝訊號。 33. 如μ求項32之偽靜態隨機存取記憶體，其中當賦能該字 、’I控制π號n賣取及寫人控制器賦能該驅動器控制訊 唬且田賦月b 5亥預充電控制訊號時去能該驅動器控制訊 號，且 無論何時賦能該驅動器控制訊號，該字線驅動器賦能 對應於由該列解碼器解碼之該結果的該記憶體單元陣列 之複數個字線之—者，且當去能該驅動器控制訊號時去 能該記憶體單元陣列之該等複數個字線。 34. 如清求項29之傷靜態隨機存取記憶體，其中該短脈衝群 模式控制器包括： 一緩衝单元，直吝/}：贫 I. ^ 具產生第一控制訊號及第二控制訊 號、一位址移_測訊號、—内部時脈訊號、-内部寫 入控制訊號、1部位址有效訊號、料短脈衝群列位 址訊號及該等短脈衝群行位址訊號，以回應該外部時脈 訊號、該等外部控制訊號及該等外部位址訊號； 107856-970801.doc -14- 1306265 r____________ 年月日條正替垵百I Η.. 1 >____________J 一行位址❹j||，其接收該内部時脈訊號、該内部寫 入控制訊號、該内部位址有效訊號、該等潛伏控制訊號 =X等短脈衝群4位址訊號，判定該等短脈衝群行位址 訊號是否代表-末行位址，且根據該判定結果而產生一 第一债測訊號及一第二偵測訊號； :短脈衝群操作控帝J器，其產生該短脈衝群操作控制 訊號以回應該第一控制訊號及該第二控制訊號、該内部 時脈訊號、該内部寫入控制訊號、該内部位址有效訊號、 該第一偵測訊號、該第二偵測訊號及該等潛伏控制訊 號；及 一子線控制器’其產生一第一内部控制訊號及該字線 控制訊號以回應該位址移相偵測訊號、該帛一镇測訊 號、該第二控制訊號及該預充電控制訊號。 .如明求項3 4之偽靜態隨機存取記憶體，其中該缓衝器單 元包括： 内部時脈產生電路，其將該外部時脈訊號延遲一第 一預定時間且產生-延遲之訊冑，且將該延遲之訊號延 遲一第二預定時間以輸出該内部時脈訊號； 一控制訊號產生電路，其輸出該第一控制訊號及該第 一控制訊號、該内部位址有效訊號及該内部寫入控制訊 唬以回應该外部時脈訊號、該延遲之訊號、該晶片選擇 訊號、該位址有效訊號及該寫入賦能訊號； 一位址緩衝器，其輸出複數個内部列位址訊號、複數個 内邛行位址sfL號及該位址移相偵測訊號以回應該晶片選 107856-970801 .doc -15- 1306265 擇訊號、該位址有效窗 址訊號；及

f曰修正替換頁 該"舄部蒔舨訊號及該等外部位 一位址計數器，其輪屮兮楚& π, 出5亥4短脈衝群列位址訊號及該 等短脈衝群行位址訊號以 口應β亥内部時脈訊號、該等内 部列位址訊號及該等内部行位址訊號。 36·如請求項34之偽靜態隨機存取記憶體，其中該行位址偵 測器包括： 一控制時脈產生電路，其產生一讀取時脈訊號及一寫 入時脈訊號之一者及一控制時脈訊號以回應該内部時脈 訊號及該内部寫入控制訊號； 一末行偵測電路，其輸出一有效移相偵測訊號及—内 部偵測訊號以回應該内部位址有效訊號及該等短脈衝群 行位址訊號； 一第一偵測訊號產生器，其輸出該第一偵測訊號及一 輸出訊號以回應該讀取時脈訊號及該寫入時脈訊號之一 者、邊控制時脈訊號、該等潛伏控制訊號，該内部偵測 訊號及該有效移相偵測訊號；及 一第二偵測訊號產生器，其輸出該第二偵測訊號以回 應該讀取時脈訊號及該寫入時脈訊號之一者、該控制時 脈訊號、該等潛伏控制訊號、該有效移相偵測訊號及該 輸出訊號。 3 7·—種偽靜態隨機存取記憶體，其包含： 一記憶體單元陣列，其包括複數個動態隨機存取記憶 體單元； I07856-970801.doc -16- 1306265 一 , 19?.. 8.1： —_J 一短脈衝群模式控制器’其產生複數個短脈衝群列位址 訊號、複數個短脈衝群行位址訊號，一短脈衝群操作控 制訊號及一字線控制訊號，使得在短脈衝群模式下自該 等複數個動態隨機存取記憶體單元之某些單元讀取資料 或在短脈衝群模式下將資料寫入該等複數個動態隨機存 取記憶體單元之某些單元中； 一讀取及寫入控制器，其產生一驅動器控制訊號以回 應該字線控制訊號及該預充電控制訊號； 一列解碼器’其解碼該等短脈衝群列位址訊號； 一字線驅動器，其賦能對應於由該列解碼器解碼之該 結果的該記憶體單元陣列之複數個字線之一者或去能該 記憶體單元陣列之該等複數個字線，以回應該驅動器控 制訊號；及 一行解碼盗，其接收該等短脈衝群行位址訊號以回應 該短脈衝群操作控制訊號且賦能對應於該等短脈衝群行 位址訊號的該記憶體單元陣列之位元線， 其中該短脈衝群模式控制器包括： 一緩衝器單元，其產生第一控制訊號及第二控制訊 號、一位址移相偵測訊號、一内部時脈訊號、一内部 寫入控制訊號、一内部位址有效訊號、該等短脈衝群 列位址訊號及該等短脈衝群行位址訊號，以回應一外 部時脈訊號、複數個外部控制訊號及複數個外部位址訊 號； 一行位址偵測器，其接收該内部時脈訊號' 該内部 107856-970801.doc -17· 1306265 9导I p正替換頁 寫入控制訊號、該内部位址有效訊號、複數個潛伏杵制 訊號及該等短脈衝群行位址訊號，判定該等短_群 行位址訊號是否代表一末行位址，且根據該判而定產 生一第一偵測訊號及一第二偵測訊號； 一短脈衝群操作控制器，其產生該短脈衝群操作控 制訊號以回應該第一控制訊號及該第二控制訊號、該 内部時脈訊號、該内部寫人控制訊號'該内部位址有

效訊號、該第一偵測訊號、該第二偵測訊號及該等潛 伏控制訊號；及 子線控制斋，其產生一第一内部控制訊號及該字 線控制訊號以回應該位址移相偵測訊號、該第一偵測 訊號、該第二控制訊號及該預充電控制訊號。 38.如請求項37之偽靜態隨機存取記憶體，其中該等外部控 制讯號包括一位址有效訊號、一晶片選擇訊號、一寫入 賦能訊號及一輸出賦能訊號， 其令當將該等外部位址訊號輸入至該短脈衝群模式控 制器時去能該位址有效訊號，且 當去能該晶片選擇訊號及該位址有效訊號時，該短脈 衝群模式控制器接收該等外部位址訊號，產生自該等外 部位址訊號逐漸上升之該等短脈衝群列位址訊號及該等 短脈衝群行位址訊號，且連續產生該等短脈衝群列位址 訊號及該等短脈衝群行位址訊號直至再次去能該位址有 效訊號或賦能該晶片選擇訊號。 39·如請求項38之偽靜態隨機存取記憶體，其中該短脈衝群 107856-970801.doc -18 - 1306265 壬月曰修正替換頁 模式控制裔進一步包括1主5奉·}器了該主控弟j器產生該 預充電控制訊號以回應該等外部控制訊號及該第一内部 控制汛號，且產生一模式暫存器設定訊號以回應該等外 部控制訊號及該等外部位址訊號。 0’如明求項39之偽靜態隨機存取記憶體，其進一步包含一 換式暫存益’該模式暫存器產生對應於一由該模式暫存

器》又疋afl 5虎所设定之模式及該等外部位址訊號的該等潛 伏控制訊號。 41 ·如》月求項39之❺靜態隨機存取記憶體，《中當去能該晶 片選擇訊號及該位址有&訊號時，n定時間流逝之 後，忒主控制器將該預充電控制訊號產生為-高脈衝訊 號’且當該第—内部控制訊號變為邏輯高時將該預充電 控制訊號產生為一高脈衝訊號。 42’如明求項41之偽靜態隨機存取記憶體，其中當賦能該字 線控制訊號時’該讀取及寫人控制器賦能該驅動器控制 訊號，且當賦能該預充電控制訊號時去能該驅動器控制 訊號，且 無論何時賦能該驅動器控制訊號，該字線驅動器賦能 對應，一由該列解碼器解碼之結果的該記憶體單元陣列 /等複數個字線之—者，且當去能該驅動器控制訊號 時去能該記憶體單元陣列之該等複數個字線。 43_如請求項38之偽靜態隨機存取記憶體，#中該緩衝 元包括： 内卩盼脈產生電路，其將該外部時脈訊號延遲一第 107856-970801.doc • 19· 1306265 睡！ 預疋柃間且產生一延遲之訊號，且將該延遲之訊號延 遲一苐一預定時間以輸出該内部時脈訊號； 一控制訊號產生電路，其輪出該第一控制訊號及該第 一控制訊號、該内部位址有效訊號及該内部寫入控制訊 號以回應該外部時脈訊號、該延遲之訊號、該晶片選擇 訊號、該位址有效訊號及該寫入賦能訊號； 一位址緩衝器，其輸出複數個内部列位址訊號、複數個

内部行位址訊號及該位址移相偵測訊號以回應該晶片選 擇訊號、該位址有效訊號、該内部時脈訊號及該等外部位 址訊號；及 一位址計數器’其輸出該等短脈衝群列位址訊號及該 等知脈衝群行位址訊號以回應該内部時脈訊號、該等内 部列位址訊號及該等内部行位址訊號。 44·如請求項37之偽靜態隨機存取記憶體，其中該行位址偵 測器包括： 一控制時脈產生電路’其產生一讀取時脈訊號及一寫 入時脈訊號之一者及一控制時脈訊號以回應該内部時脈 訊號及該内部寫入控制訊號； 一末行偵測電路，其輸出一有效移相偵測訊號及—内 部偵測訊號以回應該内部位址有效訊號及該等短脈衝群 行位址訊號； 一第一偵測訊號產生器，其輸出該第一偵測訊號及— 輸出訊號以回應該讀取時脈訊號及該寫入時脈訊號之— 者、該控制時脈訊號、該等潛伏控制訊號、該内部偵測 107856-97080I.doc -20· 1306265 年月日修正替換頁

97. A i 訊號及該有效移相偵測訊號；及 一第二偵測訊號產生器，其輸出該第二偵測訊號以回 應該讀取時脈訊號及該寫入時脈訊號之一者、該控制時 脈訊號、S亥4潛伏控制訊说、該有效移相偵測訊號及該 輸出訊號。 4 5. —種控制一偽靜態隨機存取記憶體之一短脈衝群模式操 作之方法，該方法包含以下步驟： 接收複數個外部位址訊號以回應一外部時脈訊號及複 數個外部控制訊號且連續產生自該等外部位址訊號逐漸 上升之複數個短脈衝群列位址訊號及複數個短脈衝群行 位址訊號； 產生一短脈衝群操作控制訊號及一字線控制訊號以回 應該等外部控制訊號、一預充電控制訊號及潛伏控制訊 號； 產生一驅動器控制訊號以回應該字線控制訊號及該預 充電控制訊號； 解碼該等短脈衝群列位址訊號； 賦能對應於-解碼結果的一記憶體單元陣列之複數個 子線之一者以回應該驅動器控制訊號；及 接收該等短脈衝群行位址訊號以回應該短脈衝群操作 控，㈣且賦能對應於該等短脈衝群行位址訊號的該記 憶單元陣列之位元線。 46.如明求項45之方法，其中該等外部控制訊號包括一位址 有效訊號、_ Βμ·ρρ_^ t 日日片&擇訊號、一寫入賦能訊號及一輸出 107856-970801.doc -21 ·

1306265 賦能訊號，且 其中當接收該等外部位址訊號時將該位址有效訊號去 能一設定時間，且當賦能該偽靜態隨機存取記憶體時去 能該晶片選擇訊號。 47. 如請求項46之方法，其進一步包含： 當去能該晶片選擇訊號及該位址有效訊號時，在一設 疋時間流逝之後’將該預充電控制訊號產生為一脈衝訊 號形式，或當該第一内部控制訊號變為邏輯高時產生以 該脈衝訊號形式之該預充電控制訊號； 輸出一模式暫存器設定訊號以回應該等外部控制訊號 及該等外部位址訊號；及 產生對應於一由該模式暫存器設定訊號設定之模式及 該等外部位址訊號的該等潛伏控制訊號。 48. 如請求項47之方法，其中在產生該短脈衝群操作控制訊 號及該字線控制訊號之該步驟中，該字線控制訊號為一 脈衝訊號，該脈衝訊號經週期性地產生以回應該等外部 控制訊號、該預充電控制訊號及該等潛伏控制訊號直至 再次去能該位址有效訊號或賦能該晶片選擇訊號， 產生該驅動器控制訊號之該步驟包括： 無論何時週期性地產生該字線控制訊號，賦能該驅 動器控制訊號；及 無論何時產生該預充電控制訊號，去能該驅動器控 制訊號， 其中’其中產生該字線控制訊號之一時間點與其中產 107856-970801.doc -22- 1306265 p修正替換頁 > is ι —、。 49:預充電控制訊fe：·㈤此不同。 訊"I ^員:8,方法，其進—步包含當去能該驅動器控制 ° i日^能該記憶體單元陣列之複數個字線，且 …在賦a對應於該解碼結果的該記憶體單元陣列之該等 、 者的D亥步驟中’無論何時賦能該驅動器控制訊 號，根據該解碼結果而逐個賦能該等字線。 5 0.如請求項47$ t、、上 方法，其中產生該短脈衝群操作控制訊號

及該字線控制訊號之該步驟包括： 產生°亥第一控制訊號及該第二控制訊號、該位址移相 偵測錢、該内部時脈訊號、該内部寫人控制訊號及該 内部位址有效訊號’以回應該外部時脈訊號、該等外部 控制讯號及該等外部位址訊號； 基於該内部時脈訊號、該内部寫入控制訊號、該内部 位址有效訊號、該等潛伏控制訊號及該等短脈衝群行位 址訊號而判定該等短脈衝群行位址訊號是否代表一末行 位址’且根據該判定而產生一第一偵測訊號及—第二偵 測訊號； 產生該短脈衝群操作控制訊號以回應該第一控制訊號 及該第二控制訊號、該内部時脈訊號、該内部寫入控制 訊號、該内部位址有效訊號、該第一偵測訊號、該第二 偵測訊號及該等潛伏控制訊號；及 產生該第一内部控制訊號及該字線控制訊號以回應該 位址移相偵測訊號、該第一偵測訊號、該第二控制訊號 及該預充電控制訊號。 107856-970801.doc -23- 1306265

C 1 .如請求項50之方法，其中產生該第一控制訊號及該第二 控制訊號、該位址移相偵測訊號、該内部時脈訊號、該 内部寫入控制訊號及該内部位址有效訊號之該步驟包 括： 將該外部時脈訊號延遲一第一預定時間且產生一延遲 之訊號； 將該延遲之訊號延遲一第二預定時間且產生該内部時 脈訊號； 輸出該第一控制訊號及該第二控制訊號、該内部位址 有效訊號及該内部寫入控制訊號以回應該外部時脈訊 號、該延遲之訊號、該晶片選擇訊號、該位址有效訊號 及該寫入賦能訊號；及 輸出複數個内部列位址訊號、複數個内部行位址訊號及 該位址移相偵測訊號以回應該晶片選擇訊號、該位址有 效訊號、該内部時脈訊號及該等外部位址訊號。 52.如請求項5丨之方法，其中在連續產生該等短脈衝群列位 址。號及该荨短脈衝群行位址訊號之該步驟中，基於該 内部時脈訊號及該等内部列位址訊號而產生該等短脈衝 群列位址訊號’且基於該内部時脈訊號及該等内部行位 址訊號而產生該等短脈衝群行位址訊號。 53·如請求項50之方法，其中產生該第—偵測訊號及該第二 偵測訊號之該步驟包括： 產生一讀取時脈訊號及一寫入時脈訊號之任—者及一 控制時脈訊號以回應該内部時脈訊號及該内部寫入控制 107856-97080 l.doi -24 - 1306265 訊號； 輸出有效移相偵測訊號及—内部偵測訊號以回應該 内部位址有效訊號及該等短脈衝群行位址訊號； “輸出6亥第一偵測訊號及一輸出訊號以回應該讀取時脈 /虎及肩寫入時脈訊號之任一者、該控制時脈訊號、該 等潛伏控制訊號、該内部偵測訊號及該有效移相摘測訊 號；及 輪出4第一偵測訊號以回應該讀取時脈訊號及該寫入 時脈Λ號之任一者、該控制時脈訊號、該等潛伏控制訊 號、該有效移相偵測訊號及該輸出訊號。 54. 如請求項53之方法，其中在輸出該有效移相侦測訊號及 該内部偵測訊號之該步驟中，當該内部位址有效訊號為 邏輯低時且當該等短脈衝群行位址訊號皆為邏輯高 時’該内部偵測訊號變為邏輯高，且 在輸出該第一偵測訊號及該輸出訊號之該步驟中，當 °亥内部偵測訊號為一邏輯高時，將該第一偵測訊號輸出 為一高脈衝訊號且在一第一預定時間流逝之後將該輸出 訊號輸出為一與該讀取時脈訊號及該寫入時脈訊號之任 一者同步的邏輯高以回應該等潛伏控制訊號。 55. 如請求項54之方法’其中當去能該寫入賦能訊號時去 能該内部寫入控制訊號，且當賦能該寫入賦能訊號時， 賦能該内部寫入控制訊號，且 產生該讀取時脈訊號及該寫入時脈訊號之任一者及該 控制時脈訊號之該步驟包括： 107856-970801.doc -25- 1306265 i—这m......—— 將該内部時脈訊號延遲— 咕&、 馆疋時間且將該延遲之訊 〜作為該控制時脈訊號而輪出； 產生與該控 當該内部寫入控制訊號變為被去能時 制時脈訊號同步之該寫入時脈訊號；及 產生與該控 當該内部寫入控龍號變為被賦能時 制時脈訊號同步之該讀取時脈訊號。 56.如請求項53之方法，其中輪出 ^ ojv 执出s亥弟一偵測訊號及該輸出

訊號之該步驟包括以下步驟： 產生一第-移相訊號以回應該内部摘測訊號、該有效 移相偵測訊號及該控制時脈訊號； 分別，收第一至第（J_1)(J為一整數）移相訊號且分別輸 出該等第二至第J移相訊號以回應該有效移㈣測訊號及 該控制時脈訊號； 將該等第-至第I移相訊號之—者輸出至—輸出節點以 回應該等潛伏控制訊號； 輸出該輸出訊號以回應自該輸出節點接收之該等第一 至第J移相訊號之-者、該有效移相❹】訊號及該控制時 脈訊號； 輸出一第（J+1)移相訊號以回應自該輸出節點接收之該 等第一至第J移相訊號之一者、該有效移相偵測訊號及該 控制時脈訊號； 輪出一第（J+2)移相訊號以回應該第（；+1)移相訊號、該 有效移相偵測訊號及該控制時脈訊號；及 將該第（J+2)移相訊號作為該第一偵測訊號而輸出以回 107856-970801.d〇( -26- 1306265 應該讀取時脈訊號，或將自兮松 尺竹目該輸出節點接收之該等第一 至第j移相訊號之一者作為贫筮 沾、， 卞马及第一價測訊號而輸出以回應 該寫入時脈訊號。 57.如請求項53之方法，其中輪屮兮笙 , Y彻出該苐二偵測訊號之該步驟 包括以下步驟： 產生-第-移相訊號以回應該輸出訊號、該有效移相 偵測訊號及該控制時脈訊號； *別接收該等第—至第（L])(L為-整數）移相訊號，且 刀别輸出β亥等第一至第L移相訊號以回應該有效移相偵 測訊號及該控制時脈訊號； 將該等第二至第L移相訊號之一者輸出至一輸出節點 以回應該等潛伏控制訊號； 輸出帛(L+1)移相讯號以回應自該輸出節點接收之該 等第二至第L移相訊號之-者、該有效移相债測訊號及該 控制時脈訊號； • 輸出—第（L + 2)移相訊號以回應該第（L+1)移相訊號、該 有效移相偵測訊號及該控制時脈訊號；及 將自該輸出節點接收之該等第二至第！^移相訊號之一 者作為該第二偵測訊號而輪出以回應該讀取時脈訊號， 或將該第（L+2)移相訊號作為該第二偵測訊號而輸出以回 應該寫入時脈訊號。 58.如凊求項5〇之方法，其中產生該短脈衝群操作控制訊號 之該步輝包括以下步驟： 產生一選通控制訊號以回應該第二控制訊號、該内部 107856*970801.doc -27- 1306265

時脈訊號、該内部寫入控制訊號、該内部位址有效訊號、 该第一偵測訊號、該第二偵測訊號及該等潛伏控制訊 號；及 產生该短脈衝群操作控制訊號以回應該第一控制訊號 及该第二控制訊號及該選通控制訊號。 5 9.如明求項5 8之方法，其中在產生該選通控制訊號之該步 驟中，當該第二偵測訊號為一高位準時賦能該選通控制 汛旒，或當該内部位址有效訊號為一高位準時，在一設 疋時間流逝之後，賦能該選通控制訊號，且當該第一偵 測訊號為一高位準時去能該選通控制訊號， 在產生該短脈衝群操作控制訊號之該步驟中，當賦能 该選通控制訊號時，將一週期性重複之高脈衝訊號產生 為該短脈衝群操作控制訊號以回應該第一控制訊號及該 弟一控制訊號’且 在賦能該記憶體單元陣列之該（等）位元線之該步驟 中，無論何時將該短脈衝群操作控制訊號產生為一高脈 衝。ίΐ號’賦1此對應於該等短脈衝群行位址訊號的該記憶 體單元陣列之該（等）位元線。 60.如請求項58之方法，其中產生該選通控制訊號之該等步 驟包括： 產生複數個鎖存訊號以回應該内部時脈訊號及該内部 位址有效訊號； 輸出一末行位址偵測訊號以回應該内部位址有效訊 號、該第一偵測訊號及該第二偵測訊號及該第二控制訊 107856-970801.doc • 28· 9fJ·严刪 1306265 號；及 ，輸出該選通控制訊號以回應該内部寫入控制訊號、該 等鎖存訊號、該等潛伏控制訊號及該末㈣測訊號。 61胃求項60之方法’其中產生該等鎖存訊號之該等步驟 包括以下步驟： 輸出—第一移相訊號及一第一鎖存訊號以回應該内部 位址有效訊號之一反相之訊號及該内部時脈訊號之一反 相之訊號；

分別接收第一至第（Μ-1 )(M為一整數）移相訊號，且分別 輸出第二至第M移相訊號及第二及第河鎖存訊號以回應 該内部時脈訊號之該反相之訊號；及 輸出一第（Μ+1)鎖存訊號以回應該第μ移相訊號及該内 部時脈訊號之該反相之訊號。 62.如請求項61之方法，其中產生該選通控制訊號之該等步 驟包括： 分別產生第一至第（Μ-2)等待訊號以回應該等第一至第 (Μ-1)鎖存訊號； 將該等第一至第（Μ_2)等待訊號之—者輸出至一輪出節 點以回應該等潛伏控制訊號； 產生一第（Μ-1)等待訊號以回應該等第一至第]VI鎖存訊 號； 產生一第Μ等待訊號以回應該等第一至第（Μ+1)鎖存訊 號； 輸出該等第三至第Μ等待訊號之一者以回應該等潛伏 -29- 107856-970801.do. 1306265

, liilH.上，.............'〜i 控制訊號；及 輸出該選通控制訊號以回應自 笙 sm 叫即點接收之該等 弟一至弟（M-2)等待訊號之一者、該等 〇 卑二至第Μ等待訊 號之一者、該内部寫入控制訊號及該束 爪订偵測訊號。 I07856-97080l.doc 30-