JP2003297080A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 リストア動作時、コラムリカバリ動作時、ま
たはリフレッシュ動作時に、次のアドレス変化検出信号
（ＡＴＤ）が与えられたときも、データ破壊を生じるこ
となく正確にデータアクセスを行なう。 【解決手段】 内部でアレイが選択状態にあるか否かを
複合ゲート（１７０）で検出し、この複合ゲートの出力
信号とアドレス変化検出信号（ＡＴＤ）のタイミング関
係に従って、内部行活性化信号（／ｉｎｔＲＥ）を活性
化する。またアドレス変化検出信号が与えられたときに
は、内部のアレイが選択状態にあるかを示す遅延リスト
ア期間信号（／ＲＳＴＲＤ）とアドレス変化検出信号の
発生タイミングとに従って内部行活性化信号を非活性化
して次の行アクセスを許可する。これにより、内部の状
態が確実に初期状態に復帰した後に、次の動作に移行す
ることができる。
たはリフレッシュ動作時に、次のアドレス変化検出信号
（ＡＴＤ）が与えられたときも、データ破壊を生じるこ
となく正確にデータアクセスを行なう。 【解決手段】 内部でアレイが選択状態にあるか否かを
複合ゲート（１７０）で検出し、この複合ゲートの出力
信号とアドレス変化検出信号（ＡＴＤ）のタイミング関
係に従って、内部行活性化信号（／ｉｎｔＲＥ）を活性
化する。またアドレス変化検出信号が与えられたときに
は、内部のアレイが選択状態にあるかを示す遅延リスト
ア期間信号（／ＲＳＴＲＤ）とアドレス変化検出信号の
発生タイミングとに従って内部行活性化信号を非活性化
して次の行アクセスを許可する。これにより、内部の状
態が確実に初期状態に復帰した後に、次の動作に移行す
ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、特に、内部で実行されるリフレッシュ動作を外
部から完全に隠すことのできる完全ヒドンリフレッシュ
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に関する。より特定的には、この発明は、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）と互換
性を有するインターフェイスを備えるダイナミック型半
導体記憶装置に関する。
に関し、特に、内部で実行されるリフレッシュ動作を外
部から完全に隠すことのできる完全ヒドンリフレッシュ
ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモ
リ）に関する。より特定的には、この発明は、ＳＲＡＭ
（スタティック・ランダム・アクセス・メモリ）と互換
性を有するインターフェイスを備えるダイナミック型半
導体記憶装置に関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）は、一般に、１つのメモリセルが１つ
のトランジスタと１つのキャパシタとで構成される。し
たがってメモリセルの占有面積が小さく、大記憶容量の
記録装置を実現するに適している。しかしながら、この
ＤＲＡＭは、キャパシタに電荷の形態で情報を格納して
おり、時間が経過すると、このキャパシタの蓄積電荷が
流出し、データが損なわれる。したがって、この電荷の
リークによるデータの破壊を防止するために、周期的に
記憶データを再書込するリフレッシュ動作が必要とな
る。データアクセスを行う通常動作モード時において
は、外部のメモリコントローラが、リフレッシュの実行
タイミングを制御する。
クセス・メモリ）は、一般に、１つのメモリセルが１つ
のトランジスタと１つのキャパシタとで構成される。し
たがってメモリセルの占有面積が小さく、大記憶容量の
記録装置を実現するに適している。しかしながら、この
ＤＲＡＭは、キャパシタに電荷の形態で情報を格納して
おり、時間が経過すると、このキャパシタの蓄積電荷が
流出し、データが損なわれる。したがって、この電荷の
リークによるデータの破壊を防止するために、周期的に
記憶データを再書込するリフレッシュ動作が必要とな
る。データアクセスを行う通常動作モード時において
は、外部のメモリコントローラが、リフレッシュの実行
タイミングを制御する。
【０００３】一方、ＳＲＡＭ（スタティック・ランダム
・アクセス・メモリ）は、メモリセルが、４個のトラン
ジスタと２個の負荷素子とで構成され、その占有面積
は、ＤＲＡＭセルに比べて大きい。しかしながら、ＳＲ
ＡＭセルは、基本的に、フリップフロップで構成されて
おり、電源が供給されている限り、データを記憶するた
め、リフレッシュを行なう必要がない。したがって、一
般に、携帯機器などにおいては、制御の容易性から、Ｓ
ＲＡＭが主記憶として用いられている。
・アクセス・メモリ）は、メモリセルが、４個のトラン
ジスタと２個の負荷素子とで構成され、その占有面積
は、ＤＲＡＭセルに比べて大きい。しかしながら、ＳＲ
ＡＭセルは、基本的に、フリップフロップで構成されて
おり、電源が供給されている限り、データを記憶するた
め、リフレッシュを行なう必要がない。したがって、一
般に、携帯機器などにおいては、制御の容易性から、Ｓ
ＲＡＭが主記憶として用いられている。
【０００４】携帯機器などの分野においても、高機能化
により、画像データなどの大量のデータを取扱うことを
要求されてきており、主記憶装置の記憶容量も、十分大
きくすることが要求されている。このような大記憶容量
の記憶装置を、ＳＲＡＭで構成した場合、占有面積が大
きくなり、システム全体の小型化に対する大きな障害と
なる。
により、画像データなどの大量のデータを取扱うことを
要求されてきており、主記憶装置の記憶容量も、十分大
きくすることが要求されている。このような大記憶容量
の記憶装置を、ＳＲＡＭで構成した場合、占有面積が大
きくなり、システム全体の小型化に対する大きな障害と
なる。
【０００５】そこで、外部からのリフレッシュ制御を不
要とするヒドンリフレッシュＤＲＡＭが、ＳＲＡＭに代
わる大記憶容量の主記憶装置として提案されている。こ
のようなヒドンリフレッシュＤＲＡＭにおいては、内部
で所定の間隔で、リフレッシュ要求を発行し、このリフ
レッシュ要求に従って内部でリフレッシュ動作を実行す
る。外部からのデータアクセスと内部でのリフレッシュ
要求が競合した場合には、仲裁回路により、早く指定さ
れた方の動作を実行する。たとえば、リフレッシュ要求
がデータアクセス（データの書込またはデータの読出）
よりも早いタイミングで与えられた場合には、まずリフ
レッシュ動作を実行し、このリフレッシュ動作完了後
に、外部からのデータアクセスに従ってデータアクセス
動作を実行する。
要とするヒドンリフレッシュＤＲＡＭが、ＳＲＡＭに代
わる大記憶容量の主記憶装置として提案されている。こ
のようなヒドンリフレッシュＤＲＡＭにおいては、内部
で所定の間隔で、リフレッシュ要求を発行し、このリフ
レッシュ要求に従って内部でリフレッシュ動作を実行す
る。外部からのデータアクセスと内部でのリフレッシュ
要求が競合した場合には、仲裁回路により、早く指定さ
れた方の動作を実行する。たとえば、リフレッシュ要求
がデータアクセス（データの書込またはデータの読出）
よりも早いタイミングで与えられた場合には、まずリフ
レッシュ動作を実行し、このリフレッシュ動作完了後
に、外部からのデータアクセスに従ってデータアクセス
動作を実行する。
【０００６】このような完全ヒドンリフレッシュ型ＤＲ
ＡＭは、ＶＳＲＡＭ（バーチャルスタティックＲＡＭ）
と呼ばれている。このようなメモリの一例は、たとえば
ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サー
キッツ（Journal of Solid State Circuits) 、第２３
巻、第１号の第１２頁から第１７頁においてサワダ等の
「バーチャル・スタティックＲＡＭモードを備える３０
μＡデータ保持シュードスタティックＲＡＭ（A 30uA D
ata-Retention Pseudostatic RAM with Virtually Stat
ic RAM Mode） 」において開示されている。
ＡＭは、ＶＳＲＡＭ（バーチャルスタティックＲＡＭ）
と呼ばれている。このようなメモリの一例は、たとえば
ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サー
キッツ（Journal of Solid State Circuits) 、第２３
巻、第１号の第１２頁から第１７頁においてサワダ等の
「バーチャル・スタティックＲＡＭモードを備える３０
μＡデータ保持シュードスタティックＲＡＭ（A 30uA D
ata-Retention Pseudostatic RAM with Virtually Stat
ic RAM Mode） 」において開示されている。
【０００７】
【発明が解決しようとする課題】外部からリフレッシュ
動作を完全に隠して外部リフレッシュ制御を不要とする
完全ヒドンリフレッシュ型ＤＲＡＭにおいては、内蔵の
タイマ回路を用いてリフレッシュ要求を発行し、そのリ
フレッシュ要求に従って内部で発生されるリフレッシュ
アドレスに従ってリフレッシュを実行する。このリフレ
ッシュタイマは、外部からのデータアクセスと非同期で
動作しており、外部からのデータアクセス指示とリフレ
ッシュ要求とが競合するとデータの破壊が生じるため、
前述のように、リフレッシュ要求とデータアクセス要求
との仲裁を行なう必要がある。
動作を完全に隠して外部リフレッシュ制御を不要とする
完全ヒドンリフレッシュ型ＤＲＡＭにおいては、内蔵の
タイマ回路を用いてリフレッシュ要求を発行し、そのリ
フレッシュ要求に従って内部で発生されるリフレッシュ
アドレスに従ってリフレッシュを実行する。このリフレ
ッシュタイマは、外部からのデータアクセスと非同期で
動作しており、外部からのデータアクセス指示とリフレ
ッシュ要求とが競合するとデータの破壊が生じるため、
前述のように、リフレッシュ要求とデータアクセス要求
との仲裁を行なう必要がある。
【０００８】この仲裁回路として、前述の文献において
は、チップイネーブル信号／ＣＥに応答するノーマルア
クセス要求と内部で発生されるリフレッシュ要求とを受
けるフリップフロップを用いていずれが先に活性化され
たかを判定している。この先行技術の構成の場合、ＮＡ
ＮＤ型フリップフロップで判定回路を構成している。し
たがって、このリフレッシュ要求とデータアクセス要求
が競合したときに、リフレッシュおよびデータアクセス
を続いて実行するためには、一方の要求を示す信号が非
活性状態となったときにも、他方の信号は活性状態に維
持する必要がある。このため、リフレッシュ要求の活性
化期間は、内部でリフレッシュが実行される期間以上と
なりまたデータアクセス要求信号もその活性化期間は、
このリフレッシュ動作が完了する期間以上に設定する必
要がある。このため、外部からのデータアクセスとし
て、たとえば、クロック信号に同期してワンショットの
パルスの形で、データアクセス要求を指示するコマンド
を印加することができない。
は、チップイネーブル信号／ＣＥに応答するノーマルア
クセス要求と内部で発生されるリフレッシュ要求とを受
けるフリップフロップを用いていずれが先に活性化され
たかを判定している。この先行技術の構成の場合、ＮＡ
ＮＤ型フリップフロップで判定回路を構成している。し
たがって、このリフレッシュ要求とデータアクセス要求
が競合したときに、リフレッシュおよびデータアクセス
を続いて実行するためには、一方の要求を示す信号が非
活性状態となったときにも、他方の信号は活性状態に維
持する必要がある。このため、リフレッシュ要求の活性
化期間は、内部でリフレッシュが実行される期間以上と
なりまたデータアクセス要求信号もその活性化期間は、
このリフレッシュ動作が完了する期間以上に設定する必
要がある。このため、外部からのデータアクセスとし
て、たとえば、クロック信号に同期してワンショットの
パルスの形で、データアクセス要求を指示するコマンド
を印加することができない。
【０００９】また、この先行技術においては、たとえば
リフレッシュ要求に従ってリフレッシュが完了し内部が
プリチャージ動作移行時にデータアクセス要求が発行さ
れた場合、この外部からのデータアクセス要求を受付け
て、内部動作を開始する。したがって、内部回路が、完
全に所定の初期状態に復帰せずに、データアクセス動作
が行なわれる可能性があり、正確なデータアクセス動作
を保証することができない。
リフレッシュ要求に従ってリフレッシュが完了し内部が
プリチャージ動作移行時にデータアクセス要求が発行さ
れた場合、この外部からのデータアクセス要求を受付け
て、内部動作を開始する。したがって、内部回路が、完
全に所定の初期状態に復帰せずに、データアクセス動作
が行なわれる可能性があり、正確なデータアクセス動作
を保証することができない。
【００１０】また、通常データアクセス要求が非活性化
され、内部でプリチャージ動作が行なわれているとき
に、リフレッシュ要求が発行された場合には、同様の問
題が生じる。
され、内部でプリチャージ動作が行なわれているとき
に、リフレッシュ要求が発行された場合には、同様の問
題が生じる。
【００１１】また、上述の先行文献においては、チップ
イネーブル信号／ＣＥに従って、データアクセス要求を
活性化している。したがって、ＳＲＡＭのインターフェ
イスにおいて通常、広く用いられるアドレス変化検出信
号を利用するインターフェイスに対して、適用すること
ができないという問題が生じる。すなわち、上述の文献
において、チップイネーブル信号を、データアクセスに
応じてトグルする必要があり、チップイネーブル信号／
ＣＥをＬレベルに固定した状態で、アドレス信号を変化
させて、そのアドレス信号の変化によりメモリサイクル
を規定することができない。したがって、アドレス変化
検出型のインターフェイスに対応することができず、Ｓ
ＲＡＭと完全に互換性を有するＤＲＡＭを実現すること
ができない。
イネーブル信号／ＣＥに従って、データアクセス要求を
活性化している。したがって、ＳＲＡＭのインターフェ
イスにおいて通常、広く用いられるアドレス変化検出信
号を利用するインターフェイスに対して、適用すること
ができないという問題が生じる。すなわち、上述の文献
において、チップイネーブル信号を、データアクセスに
応じてトグルする必要があり、チップイネーブル信号／
ＣＥをＬレベルに固定した状態で、アドレス信号を変化
させて、そのアドレス信号の変化によりメモリサイクル
を規定することができない。したがって、アドレス変化
検出型のインターフェイスに対応することができず、Ｓ
ＲＡＭと完全に互換性を有するＤＲＡＭを実現すること
ができない。
【００１２】また、連続してデータアクセスが行なわれ
る場合において、上述の文献の構成においては、連続し
て、そのデータアクセスが受付けられる。この文献にお
いては、ワード線は、所定時間経過後に、自動的に非活
性状態へ駆動されている。しかしながら、この所定時間
経過の前に次のデータアクセス指示が与えられた場合に
は、内部回路がプリチャージ状態に復帰する前に、次の
データアクセス動作が行なわれることになり、データの
衝突が生じ、正確なデータアクセスを保証することがで
きないという問題が生じる。
る場合において、上述の文献の構成においては、連続し
て、そのデータアクセスが受付けられる。この文献にお
いては、ワード線は、所定時間経過後に、自動的に非活
性状態へ駆動されている。しかしながら、この所定時間
経過の前に次のデータアクセス指示が与えられた場合に
は、内部回路がプリチャージ状態に復帰する前に、次の
データアクセス動作が行なわれることになり、データの
衝突が生じ、正確なデータアクセスを保証することがで
きないという問題が生じる。
【００１３】それゆえ、この発明の目的は、内部動作状
態に対する外部からのデータアクセス指示の印加タイミ
ングにかかわらず、正確にデータアクセスを行なうこと
のできる完全ヒドンリフレッシュ型ＤＲＡＭを提供する
ことである。
態に対する外部からのデータアクセス指示の印加タイミ
ングにかかわらず、正確にデータアクセスを行なうこと
のできる完全ヒドンリフレッシュ型ＤＲＡＭを提供する
ことである。
【００１４】この発明の他の目的は、ＳＲＡＭインター
フェイスと完全に互換性を有するインターフェイスを備
える完全ヒドンリフレッシュ型ＤＲＡＭを提供すること
である。
フェイスと完全に互換性を有するインターフェイスを備
える完全ヒドンリフレッシュ型ＤＲＡＭを提供すること
である。
【００１５】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、複数のメモリセルと、メモリセルの選択動作
の活性化を示す活性化信号を生成する内部動作制御回路
と、この活性化信号とメモリセル選択指示とに応答し
て、活性化信号が活性状態のときにこのメモリセル選択
指示が印加されたときには、このメモリセル選択指示に
よる動作を、活性化信号の非活性化まで待ち合わせる仲
裁制御回路を含む。
憶装置は、複数のメモリセルと、メモリセルの選択動作
の活性化を示す活性化信号を生成する内部動作制御回路
と、この活性化信号とメモリセル選択指示とに応答し
て、活性化信号が活性状態のときにこのメモリセル選択
指示が印加されたときには、このメモリセル選択指示に
よる動作を、活性化信号の非活性化まで待ち合わせる仲
裁制御回路を含む。
【００１６】好ましくは、内部動作制御回路は、所定間
隔で内部で生成されるリフレッシュ要求に従って活性化
信号を活性化する。リフレッシュ要求は、メモリセルの
記憶データの再書込を指示する。
隔で内部で生成されるリフレッシュ要求に従って活性化
信号を活性化する。リフレッシュ要求は、メモリセルの
記憶データの再書込を指示する。
【００１７】また、これに代えて、内部動作制御回路
は、行列状に配列されるメモリセルの行選択動作期間お
よび列選択動作期間のいずれかの期間の間活性化信号を
活性化する。
は、行列状に配列されるメモリセルの行選択動作期間お
よび列選択動作期間のいずれかの期間の間活性化信号を
活性化する。
【００１８】また、これに代えて好ましくは、メモリセ
ルは、データが破壊的に読出されて読出データのリスト
ア動作が必要なダイナミック型メモリセルであり、内部
動作制御回路は、このメモリセルの選択メモリセルのデ
ータのリストア動作が完了するまで活性化信号を活性化
する。
ルは、データが破壊的に読出されて読出データのリスト
ア動作が必要なダイナミック型メモリセルであり、内部
動作制御回路は、このメモリセルの選択メモリセルのデ
ータのリストア動作が完了するまで活性化信号を活性化
する。
【００１９】また、これに代えて、メモリセル選択指示
は、データアクセスを指示する外部からのデータアクセ
ス指示であり、内部動作制御回路は、この外部からのデ
ータアクセス指示が与えられてからこのデータアクセス
が完了して内部回路が初期状態に復帰するまで活性化信
号を活性化する。
は、データアクセスを指示する外部からのデータアクセ
ス指示であり、内部動作制御回路は、この外部からのデ
ータアクセス指示が与えられてからこのデータアクセス
が完了して内部回路が初期状態に復帰するまで活性化信
号を活性化する。
【００２０】また、これに代えて、内部動作制御回路
は、外部からのアドレス信号の変化に応答してメモリセ
ル選択指示としてアドレス変化検出信号を生成するアド
レス変化検出回路を含む。
は、外部からのアドレス信号の変化に応答してメモリセ
ル選択指示としてアドレス変化検出信号を生成するアド
レス変化検出回路を含む。
【００２１】好ましくは、メモリセルは、破壊的にデー
タが読出されて、読出データのリストア動作が必要なダ
イナミック型メモリセルであり、アドレス変化検出回路
は、このアドレス信号の変化に応答してリストア期間以
上の活性化幅を有する信号をアドレス変化検出信号とし
て出力する。
タが読出されて、読出データのリストア動作が必要なダ
イナミック型メモリセルであり、アドレス変化検出回路
は、このアドレス信号の変化に応答してリストア期間以
上の活性化幅を有する信号をアドレス変化検出信号とし
て出力する。
【００２２】また、これに代えて、好ましくは、アドレ
ス変化検出回路は、連続するアドレス信号の変化の間隔
が所定期間以上のとき、各アドレス信号の変化に応答し
てアドレス変化検出信号を生成する。
ス変化検出回路は、連続するアドレス信号の変化の間隔
が所定期間以上のとき、各アドレス信号の変化に応答し
てアドレス変化検出信号を生成する。
【００２３】また、好ましくは、この半導体記憶装置に
おいては、行列状に配列されるメモリセルに対し、行お
よび列選択を行なう回路が時分割的に活性化され、内部
動作制御回路は、この活性化信号として、行選択回路お
よび列選択回路の活性化を示す行および列選択活性化信
号を生成し、仲裁制御回路は、行活性化信号が活性状態
にありかつ列活性化信号の非活性状態のときにメモリセ
ル選択指示が与えられると、列選択活性化信号を非活性
状態に維持する。
おいては、行列状に配列されるメモリセルに対し、行お
よび列選択を行なう回路が時分割的に活性化され、内部
動作制御回路は、この活性化信号として、行選択回路お
よび列選択回路の活性化を示す行および列選択活性化信
号を生成し、仲裁制御回路は、行活性化信号が活性状態
にありかつ列活性化信号の非活性状態のときにメモリセ
ル選択指示が与えられると、列選択活性化信号を非活性
状態に維持する。
【００２４】これに代えて、内部動作制御回路は、好ま
しくは、メモリセルから破壊的に読出されたデータの再
書込を行なうリストア動作期間完了まで活性状態となる
リストア活性化信号を活性化信号として出力し、仲裁制
御回路は、この活性化信号が活性状態のときにメモリセ
ル選択指示が印加されるとリフレッシュを行なうための
リフレッシュ要求信号を無視する。
しくは、メモリセルから破壊的に読出されたデータの再
書込を行なうリストア動作期間完了まで活性状態となる
リストア活性化信号を活性化信号として出力し、仲裁制
御回路は、この活性化信号が活性状態のときにメモリセ
ル選択指示が印加されるとリフレッシュを行なうための
リフレッシュ要求信号を無視する。
【００２５】またこれに代えて、好ましくは、内部動作
制御回路は、データが破壊的に読出されたデータを再書
込を行なうリストア動作期間完了まで活性状態となるリ
ストア活性化信号を活性化信号として出力し、仲裁制御
回路は、好ましくは、この活性化信号が活性状態のとき
に、リフレッシュを要求するリフレッシュ要求が発行さ
れると、このリフレッシュを、メモリセル選択動作完了
後に活性化するリフレッシュ活性化回路と、このリスト
ア期間中にメモリセル選択指示が印加されるとこのリフ
レッシュ活性化回路を非活性状態に維持する回路とを含
む。
制御回路は、データが破壊的に読出されたデータを再書
込を行なうリストア動作期間完了まで活性状態となるリ
ストア活性化信号を活性化信号として出力し、仲裁制御
回路は、好ましくは、この活性化信号が活性状態のとき
に、リフレッシュを要求するリフレッシュ要求が発行さ
れると、このリフレッシュを、メモリセル選択動作完了
後に活性化するリフレッシュ活性化回路と、このリスト
ア期間中にメモリセル選択指示が印加されるとこのリフ
レッシュ活性化回路を非活性状態に維持する回路とを含
む。
【００２６】また、これに代えて、好ましくは、内部動
作制御回路は、このメモリセルから破壊的に読出された
データの再書込を行なうリストア動作が完了するまで活
性状態となるリストア活性化信号を第１の活性化信号と
して出力し、かつリフレッシュ要求に従ってリフレッシ
ュ実行時リフレッシュ実行中活性化するリフレッシュ活
性化信号を第２の活性化信号として出力し、仲裁制御回
路は、この活性化信号の活性化中にメモリセル選択指示
が印加されると、リフレッシュ完了後メモリセル選択指
示に従ってメモリセル選択動作を活性化する。
作制御回路は、このメモリセルから破壊的に読出された
データの再書込を行なうリストア動作が完了するまで活
性状態となるリストア活性化信号を第１の活性化信号と
して出力し、かつリフレッシュ要求に従ってリフレッシ
ュ実行時リフレッシュ実行中活性化するリフレッシュ活
性化信号を第２の活性化信号として出力し、仲裁制御回
路は、この活性化信号の活性化中にメモリセル選択指示
が印加されると、リフレッシュ完了後メモリセル選択指
示に従ってメモリセル選択動作を活性化する。
【００２７】この発明の第２の観点に係る半導体記憶装
置は、複数のメモリセルと、外部からのアドレス信号の
変化を検出し、アドレス信号の変化検出時、所定の時間
幅を有するアドレス変化検出信号を生成するアドレス変
化検出回路と、このアドレス変化検出信号の活性化に応
答して内部動作を初期化し、かつ次いでこの外部アドレ
ス信号に従ってメモリセルの選択動作を行なうメモリセ
ル選択動作を活性化する内部制御回路を含む。
置は、複数のメモリセルと、外部からのアドレス信号の
変化を検出し、アドレス信号の変化検出時、所定の時間
幅を有するアドレス変化検出信号を生成するアドレス変
化検出回路と、このアドレス変化検出信号の活性化に応
答して内部動作を初期化し、かつ次いでこの外部アドレ
ス信号に従ってメモリセルの選択動作を行なうメモリセ
ル選択動作を活性化する内部制御回路を含む。
【００２８】好ましくは、内部制御回路は、アドレス変
化検出信号に応答して、外部アドレス信号に従って、行
列状に配列されるメモリセルの行および列選択動作を時
分割的に活性化する。
化検出信号に応答して、外部アドレス信号に従って、行
列状に配列されるメモリセルの行および列選択動作を時
分割的に活性化する。
【００２９】好ましくは、内部制御回路は、内部回路が
活性状態にあることを示す活性化信号を生成する回路
と、アドレス変化検出信号と活性化信号とに従って内部
動作の競合を回避するための回路とを含む。
活性状態にあることを示す活性化信号を生成する回路
と、アドレス変化検出信号と活性化信号とに従って内部
動作の競合を回避するための回路とを含む。
【００３０】また、好ましくは、内部制御回路は、連続
するアドレス変化が、所定時間内に生じた場合には、後
のアドレス変化検出を無視する。
するアドレス変化が、所定時間内に生じた場合には、後
のアドレス変化検出を無視する。
【００３１】これに代えて、好ましくは、内部制御回路
は、メモリセルの記憶データのリフレッシュを行なうリ
フレッシュ動作期間中にアドレス変化検出信号が活性化
されると、このリフレッシュ動作が完了するまでアドレ
ス変化検出信号による内部動作の開始を待ち合わせる。
は、メモリセルの記憶データのリフレッシュを行なうリ
フレッシュ動作期間中にアドレス変化検出信号が活性化
されると、このリフレッシュ動作が完了するまでアドレ
ス変化検出信号による内部動作の開始を待ち合わせる。
【００３２】また、これに代えて、内部制御回路は、メ
モリセルから破壊的に読出されたデータの再書込を行な
うリストア期間完了前にアドレス変化が検出されると、
後続の列選択動作の実行を停止してリストア動作完了後
に内部回路を初期化してこのアドレス信号によるメモリ
選択動作を開始する。ここで、この半導体記憶装置にお
いては、メモリセルの行および列選択動作は時分割的に
活性化される。
モリセルから破壊的に読出されたデータの再書込を行な
うリストア期間完了前にアドレス変化が検出されると、
後続の列選択動作の実行を停止してリストア動作完了後
に内部回路を初期化してこのアドレス信号によるメモリ
選択動作を開始する。ここで、この半導体記憶装置にお
いては、メモリセルの行および列選択動作は時分割的に
活性化される。
【００３３】また、好ましくは、アドレス変化検出回路
は、アドレス信号の変化に応答してメモリセルデータの
リストアに必要な期間以上の活性化期間幅を有するアド
レス変化検出信号を生成する。アドレス変化検出信号の
前縁が、アクセス完了を指示しかつアドレス変化検出信
号の後縁がアクセス開始を指示する。
は、アドレス信号の変化に応答してメモリセルデータの
リストアに必要な期間以上の活性化期間幅を有するアド
レス変化検出信号を生成する。アドレス変化検出信号の
前縁が、アクセス完了を指示しかつアドレス変化検出信
号の後縁がアクセス開始を指示する。
【００３４】メモリセル選択動作の活性化期間を示す活
性化信号の活性化時において、メモリセル選択指示が印
加された場合には、その内部回路が確実に初期状態に復
帰した後に、次の動作を行なうことができ、データの破
壊を防止することができる。
性化信号の活性化時において、メモリセル選択指示が印
加された場合には、その内部回路が確実に初期状態に復
帰した後に、次の動作を行なうことができ、データの破
壊を防止することができる。
【００３５】活性化信号が、リフレッシュ動作実行時に
活性化されている場合には、リフレッシュが完了し、内
部回路が初期状態に復帰した後に、データアクセスを行
なうことができ、リフレッシュおよびデータアクセスの
記憶を確実に防止して、データアクセスを行なうことが
できる。
活性化されている場合には、リフレッシュが完了し、内
部回路が初期状態に復帰した後に、データアクセスを行
なうことができ、リフレッシュおよびデータアクセスの
記憶を確実に防止して、データアクセスを行なうことが
できる。
【００３６】また、アドレス信号の変化を検出し、この
アドレス変化をメモリサイクルの開始／終了タイミング
を決定するタイミング信号として用いることにより、Ｓ
ＲＡＭインターフェイスと完全に互換性を有するインタ
ーフェイスを有するＤＲＡＭを実現することができる。
アドレス変化をメモリサイクルの開始／終了タイミング
を決定するタイミング信号として用いることにより、Ｓ
ＲＡＭインターフェイスと完全に互換性を有するインタ
ーフェイスを有するＤＲＡＭを実現することができる。
【００３７】
【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、制御入力端子群１０を介して与えられるチップイ
ネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライ
トイネーブル信号／ＷＥ、下位バイトイネーブル信号／
ＬＢおよび上位バイトイネーブル信号／ＵＢを受けて各
種内部動作を制御する信号を生成する主制御回路２０を
含む。
明の実施の形態１に従う半導体記憶装置の全体の構成を
概略的に示す図である。図１において、半導体記憶装置
１は、制御入力端子群１０を介して与えられるチップイ
ネーブル信号／ＣＥ、出力イネーブル信号／ＯＥ、ライ
トイネーブル信号／ＷＥ、下位バイトイネーブル信号／
ＬＢおよび上位バイトイネーブル信号／ＵＢを受けて各
種内部動作を制御する信号を生成する主制御回路２０を
含む。
【００３８】チップイネーブル信号／ＣＥは、この半導
体記憶装置１が選択されて、データアクセスが可能な状
態に設定されたことを示す。出力イネーブル信号／ＯＥ
は、データ出力を指示する。ライトイネーブル信号／Ｗ
Ｅは、データの書込を指示する。
体記憶装置１が選択されて、データアクセスが可能な状
態に設定されたことを示す。出力イネーブル信号／ＯＥ
は、データ出力を指示する。ライトイネーブル信号／Ｗ
Ｅは、データの書込を指示する。
【００３９】この半導体記憶装置１は、１例として、１
６ビットのデータＤＱ０−ＤＱ１５を入出力する。下位
バイトイネーブル信号／ＬＢは、下位バイトデータＤＱ
０−ＤＱ７が有効であることを示す。上位バイトイネー
ブル信号／ＵＢは、上位バイトデータＤＱ８−ＤＱ１５
が有効であることを示す。
６ビットのデータＤＱ０−ＤＱ１５を入出力する。下位
バイトイネーブル信号／ＬＢは、下位バイトデータＤＱ
０−ＤＱ７が有効であることを示す。上位バイトイネー
ブル信号／ＵＢは、上位バイトデータＤＱ８−ＤＱ１５
が有効であることを示す。
【００４０】半導体記憶装置１は、主制御回路２０の制
御のもとに、アドレス入力端子群１５を介して与えられ
るアドレスビットＡ０−Ａ６を受けて内部列アドレス信
号ビットＡ０−Ａ６を生成する列アドレスバッファ２１
と、行アドレス入力端子群１６を介して与えられる外部
アドレス信号ｅｘｔＡ７−ｅｘｔＡ２０をバッファ処理
して内部行アドレス信号ビットＡ７−Ａ２０を生成する
行アドレスバッファ２２を含む。これらの外部アドレス
信号ビットｅｘｔＡ０−ｅｘｔＡ２０は、同時に与えら
れ、通常のＳＲＡＭと同様、出力イネーブル信号／ＯＥ
またはライトイネーブル信号／ＷＥが、チップイネーブ
ル信号／ＣＥの活性化時活性化されると、列アドレスバ
ッファ２１および行アドレスバッファ２２により取込ま
れて内部列アドレス信号ビットＡ０−Ａ６および内部行
アドレス信号ビットＡ７−Ａ２０が生成される。
御のもとに、アドレス入力端子群１５を介して与えられ
るアドレスビットＡ０−Ａ６を受けて内部列アドレス信
号ビットＡ０−Ａ６を生成する列アドレスバッファ２１
と、行アドレス入力端子群１６を介して与えられる外部
アドレス信号ｅｘｔＡ７−ｅｘｔＡ２０をバッファ処理
して内部行アドレス信号ビットＡ７−Ａ２０を生成する
行アドレスバッファ２２を含む。これらの外部アドレス
信号ビットｅｘｔＡ０−ｅｘｔＡ２０は、同時に与えら
れ、通常のＳＲＡＭと同様、出力イネーブル信号／ＯＥ
またはライトイネーブル信号／ＷＥが、チップイネーブ
ル信号／ＣＥの活性化時活性化されると、列アドレスバ
ッファ２１および行アドレスバッファ２２により取込ま
れて内部列アドレス信号ビットＡ０−Ａ６および内部行
アドレス信号ビットＡ７−Ａ２０が生成される。
【００４１】半導体記憶装置１は、さらに、行列状に配
列される複数のメモリセルを有するメモリセルアレイ２
６と、行アドレスバッファ２２からの内部行アドレス信
号ビットＡ７−Ａ２０をデコードし、メモリセルアレイ
２６のアドレス指定された行を選択状態へ駆動する行デ
コーダ２４と、列アドレスバッファ２１からの内部列ア
ドレス信号ビットＡ０−Ａ６をデコードし、メモリセル
アレイ２６のアドレス指定された列を選択する列選択信
号を生成する列デコーダ２３と、メモリセルアレイ２６
の選択行のメモリセルのデータの検知、増幅およびラッ
チを行なうセンスアンプと、列デコーダ２３からの列選
択信号に従ってメモリセルアレイ２６のアドレス指定さ
れた列を内部データバスＩＯＰに結合する入出力制御回
路とを含む。図１においては、センスアンプと入出力制
御回路（列選択回路）を１つのブロック２５で示す。
列される複数のメモリセルを有するメモリセルアレイ２
６と、行アドレスバッファ２２からの内部行アドレス信
号ビットＡ７−Ａ２０をデコードし、メモリセルアレイ
２６のアドレス指定された行を選択状態へ駆動する行デ
コーダ２４と、列アドレスバッファ２１からの内部列ア
ドレス信号ビットＡ０−Ａ６をデコードし、メモリセル
アレイ２６のアドレス指定された列を選択する列選択信
号を生成する列デコーダ２３と、メモリセルアレイ２６
の選択行のメモリセルのデータの検知、増幅およびラッ
チを行なうセンスアンプと、列デコーダ２３からの列選
択信号に従ってメモリセルアレイ２６のアドレス指定さ
れた列を内部データバスＩＯＰに結合する入出力制御回
路とを含む。図１においては、センスアンプと入出力制
御回路（列選択回路）を１つのブロック２５で示す。
【００４２】半導体記憶装置１は、さらに、下位バイト
データ端子群１１に対して設けられる下位入力バッファ
２７および下位出力バッファ２８と、上位バイトデータ
端子群１２に対して設けられる上位入力バッファ２９お
よび上位出力バッファ３０を含む。下位入力バッファ２
７は、活性化時、下位バイトデータ端子群１１に与えら
れたデータビットＤＱ０−ＤＱ７をバッファ処理して内
部書込データを生成して内部データバスＩＯＰに伝達す
る。
データ端子群１１に対して設けられる下位入力バッファ
２７および下位出力バッファ２８と、上位バイトデータ
端子群１２に対して設けられる上位入力バッファ２９お
よび上位出力バッファ３０を含む。下位入力バッファ２
７は、活性化時、下位バイトデータ端子群１１に与えら
れたデータビットＤＱ０−ＤＱ７をバッファ処理して内
部書込データを生成して内部データバスＩＯＰに伝達す
る。
【００４３】下位入力バッファ２７は、下位バイトデー
タ端子群１１に与えられた下位バイトデータビットＤＱ
０−ＤＱ７を活性化時バッファ処理して内部書込下位デ
ータビットを生成して内部データバスＩＯＰに伝達す
る。下位出力バッファ２８は、活性化時この内部データ
バスＩＯＰに伝達されたデータから外部下位バイトデー
タビットＤＱ０−ＤＱ７を生成して下位バイトデータ端
子群１１へ伝達する。
タ端子群１１に与えられた下位バイトデータビットＤＱ
０−ＤＱ７を活性化時バッファ処理して内部書込下位デ
ータビットを生成して内部データバスＩＯＰに伝達す
る。下位出力バッファ２８は、活性化時この内部データ
バスＩＯＰに伝達されたデータから外部下位バイトデー
タビットＤＱ０−ＤＱ７を生成して下位バイトデータ端
子群１１へ伝達する。
【００４４】上位入力バッファ２９は、上位バイトデー
タ端子群１２に与えられた上位バイトデータビットＤＱ
８−ＤＱ１５を活性化時バッファ処理して内部書込上位
データビットを生成して内部データバスＩＯＰに伝達す
る。上位出力バッファ３０は、この活性化時内部データ
バスＩＯＰに伝達された内部上位バイトデータをバッフ
ァ処理して、上位データビットＤＱ８−ＤＱ１５を生成
する。
タ端子群１２に与えられた上位バイトデータビットＤＱ
８−ＤＱ１５を活性化時バッファ処理して内部書込上位
データビットを生成して内部データバスＩＯＰに伝達す
る。上位出力バッファ３０は、この活性化時内部データ
バスＩＯＰに伝達された内部上位バイトデータをバッフ
ァ処理して、上位データビットＤＱ８−ＤＱ１５を生成
する。
【００４５】この半導体記憶装置１は、さらに、主制御
回路２０からの内部チップイネーブル信号／ｉｎｔＣＥ
と内部ノーマルロウ活性化信号／ｉｎｔＲＥとを受け、
リフレッシュ実行可能時、リフレッシュ活性化信号／Ｒ
ＥＦＥを生成して主制御回路２０へ与えるリフレッシュ
制御回路４０を含む。内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥは、内部でメモリセルアレイが選択状態にあ
り、すなわちメモリセルアレイ２６が選択状態（初期状
態に復帰するリカバリ期間を含む）の間、活性状態に維
持され、１つのメモリサイクルの期間を決定する。
回路２０からの内部チップイネーブル信号／ｉｎｔＣＥ
と内部ノーマルロウ活性化信号／ｉｎｔＲＥとを受け、
リフレッシュ実行可能時、リフレッシュ活性化信号／Ｒ
ＥＦＥを生成して主制御回路２０へ与えるリフレッシュ
制御回路４０を含む。内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥは、内部でメモリセルアレイが選択状態にあ
り、すなわちメモリセルアレイ２６が選択状態（初期状
態に復帰するリカバリ期間を含む）の間、活性状態に維
持され、１つのメモリサイクルの期間を決定する。
【００４６】リフレッシュ活性化信号／ＲＥＦＥが活性
化されると、主制御回路２０は、メモリセルアレイ２６
のメモリセルのリフレッシュ動作を実行する。図１にお
いては、このリフレッシュのためのリフレッシュアドレ
スを発生する回路および行アドレスバッファ２２からの
内部行アドレスとリフレッシュアドレスとを切換えるた
めのマルチプレクサは、図面を簡略化するために示して
いない。
化されると、主制御回路２０は、メモリセルアレイ２６
のメモリセルのリフレッシュ動作を実行する。図１にお
いては、このリフレッシュのためのリフレッシュアドレ
スを発生する回路および行アドレスバッファ２２からの
内部行アドレスとリフレッシュアドレスとを切換えるた
めのマルチプレクサは、図面を簡略化するために示して
いない。
【００４７】リフレッシュ制御回路４０は、タイマを含
み、このタイマの計時動作に従って所定の間隔でリフレ
ッシュ要求を出力する。したがって、このリフレッシュ
要求はデータアクセス指示と非同期で発行される。リフ
レッシュ制御回路４０において、リフレッシュ要求と内
部チップイネーブル信号／ｉｎｔＣＥと内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥとに従ってリフレッシュ活性
化信号／ＲＥＦＥを生成することにより、リフレッシュ
動作とノーマルデータアクセスとの競合を防止する。
み、このタイマの計時動作に従って所定の間隔でリフレ
ッシュ要求を出力する。したがって、このリフレッシュ
要求はデータアクセス指示と非同期で発行される。リフ
レッシュ制御回路４０において、リフレッシュ要求と内
部チップイネーブル信号／ｉｎｔＣＥと内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥとに従ってリフレッシュ活性
化信号／ＲＥＦＥを生成することにより、リフレッシュ
動作とノーマルデータアクセスとの競合を防止する。
【００４８】主制御回路２０は、さらに、リフレッシュ
活性化信号／ＲＥＦＥの活性化時データアクセス指示
（チップイネーブル信号／ＣＥがＬレベルでありかつ出
力イネーブル信号／ＯＥまたはライトイネーブル信号／
ＷＥがＬレベル）が与えられたときに、このリフレッシ
ュが完了するまで、ノーマルデータアクセスを待ち合わ
せる制御を行なう。
活性化信号／ＲＥＦＥの活性化時データアクセス指示
（チップイネーブル信号／ＣＥがＬレベルでありかつ出
力イネーブル信号／ＯＥまたはライトイネーブル信号／
ＷＥがＬレベル）が与えられたときに、このリフレッシ
ュが完了するまで、ノーマルデータアクセスを待ち合わ
せる制御を行なう。
【００４９】図２は、図１に示すリフレッシュ制御回路
４０の構成を示す図である。図２において、リフレッシ
ュ制御回路４０は、リフレッシュ要求が発行されたこと
を示すリフレッシュフラグＲＥＦＬＧを生成する指令信
号活性化回路５０と、内部チップイネーブル信号／ｉｎ
ｔ／ＣＥおよび内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを受け、リフレッシュ実行可能判定期間を設定するリ
フレッシュウィンドウ信号ＲＥＦＷＩＮを生成する判定
回路６０と、指令信号活性化回路５０からのリフレッシ
ュフラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥ
ＦＷＩＮとに従ってリフレッシュ活性化信号／ＲＥＦＥ
を生成するリフレッシュ活性化回路を含む。
４０の構成を示す図である。図２において、リフレッシ
ュ制御回路４０は、リフレッシュ要求が発行されたこと
を示すリフレッシュフラグＲＥＦＬＧを生成する指令信
号活性化回路５０と、内部チップイネーブル信号／ｉｎ
ｔ／ＣＥおよび内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを受け、リフレッシュ実行可能判定期間を設定するリ
フレッシュウィンドウ信号ＲＥＦＷＩＮを生成する判定
回路６０と、指令信号活性化回路５０からのリフレッシ
ュフラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥ
ＦＷＩＮとに従ってリフレッシュ活性化信号／ＲＥＦＥ
を生成するリフレッシュ活性化回路を含む。
【００５０】リフレッシュ活性化回路は、リフレッシュ
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮを受けるＮＡＮＤ回路４１と、ＮＡＮＤ回路４１
の出力信号を反転するインバータ４２と、ＮＡＮＤ回路
４１の出力信号／ＲＥＦＳＦを所定時間遅延する遅延回
路４３と、インバータ４２の出力信号φＡ１と遅延回路
４３の出力信号を受けて信号／ＲＥＦＳを生成するＮＡ
ＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号／ＲＥＦ
Ｆの活性化に応答してセットされるセット／リセットフ
リップフロップ４５と、セット／リセットフリップフロ
ップ４５の出力信号をバッファ処理してリフレッシュ活
性化信号／ＲＥＦＥを生成するバッファ回路４８と、バ
ッファ回路４８の出力するリフレッシュ活性化信号／Ｒ
ＥＦＥを所定時間遅延してセット／リセットフリップフ
ロップ４５をリセットするリセット信号φＡ２を生成す
る遅延回路４９を含む。
フラグＲＥＦＬＧとリフレッシュウィンドウ信号ＲＥＦ
ＷＩＮを受けるＮＡＮＤ回路４１と、ＮＡＮＤ回路４１
の出力信号を反転するインバータ４２と、ＮＡＮＤ回路
４１の出力信号／ＲＥＦＳＦを所定時間遅延する遅延回
路４３と、インバータ４２の出力信号φＡ１と遅延回路
４３の出力信号を受けて信号／ＲＥＦＳを生成するＮＡ
ＮＤ回路４４と、ＮＡＮＤ回路４４の出力信号／ＲＥＦ
Ｆの活性化に応答してセットされるセット／リセットフ
リップフロップ４５と、セット／リセットフリップフロ
ップ４５の出力信号をバッファ処理してリフレッシュ活
性化信号／ＲＥＦＥを生成するバッファ回路４８と、バ
ッファ回路４８の出力するリフレッシュ活性化信号／Ｒ
ＥＦＥを所定時間遅延してセット／リセットフリップフ
ロップ４５をリセットするリセット信号φＡ２を生成す
る遅延回路４９を含む。
【００５１】インバータ４２と、遅延回路４３およびＮ
ＡＮＤ回路４４により、ＮＡＮＤ回路４１の出力信号／
ＲＥＦＳＦの立下がりに応答してワンショットのパルス
信号を生成するワンショットパルス発生回路が構成され
る。
ＡＮＤ回路４４により、ＮＡＮＤ回路４１の出力信号／
ＲＥＦＳＦの立下がりに応答してワンショットのパルス
信号を生成するワンショットパルス発生回路が構成され
る。
【００５２】リフレッシュフラグＲＥＦＬＧは、指令信
号活性化回路５０において、所定の周期でリフレッシュ
要求が発行されるとセットされ、リフレッシュ動作が完
了するとリセットされる。したがって、このリフレッシ
ュフラグＲＥＦＬＧが立っているときには、リフレッシ
ュを実行すべきであることが示される。
号活性化回路５０において、所定の周期でリフレッシュ
要求が発行されるとセットされ、リフレッシュ動作が完
了するとリセットされる。したがって、このリフレッシ
ュフラグＲＥＦＬＧが立っているときには、リフレッシ
ュを実行すべきであることが示される。
【００５３】図３は、図２に示すリフレッシュ制御回路
の動作を概略的に示す図である。この図３においては、
内部ノーマルロウ活性化信号／ｉｎｔＲＥの状態は考慮
していない。判定回路６０は、内部でのデータアクセス
完了時において、内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥが非活性化されると、リフレッシュウィンドウ信号
ＲＥＦＷＩＮを所定時間Ｈレベルに駆動し、リフレッシ
ュが、このデータアクセスに続いて実行可能か否かを判
定する期間を設定する。
の動作を概略的に示す図である。この図３においては、
内部ノーマルロウ活性化信号／ｉｎｔＲＥの状態は考慮
していない。判定回路６０は、内部でのデータアクセス
完了時において、内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥが非活性化されると、リフレッシュウィンドウ信号
ＲＥＦＷＩＮを所定時間Ｈレベルに駆動し、リフレッシ
ュが、このデータアクセスに続いて実行可能か否かを判
定する期間を設定する。
【００５４】データアクセス完了時において、判定回路
６０からのリフレッシュウィンドウ信号ＲＥＦＷＩＮが
所定期間Ｈレベルとなる。このとき、指令信号活性化回
路５０からのリフレッシュフラグＲＥＦＬＧがＬレベル
であれば、ＮＡＮＤ回路４１の出力信号／ＲＥＦＳＦは
Ｈレベルを維持し、セット／リセットフリップフロップ
４５の状態は変化しないため、リフレッシュ活性化信号
／ＲＥＦＥも、Ｈレベルを維持する。したがって、この
場合においてはリフレッシュは実行されない。
６０からのリフレッシュウィンドウ信号ＲＥＦＷＩＮが
所定期間Ｈレベルとなる。このとき、指令信号活性化回
路５０からのリフレッシュフラグＲＥＦＬＧがＬレベル
であれば、ＮＡＮＤ回路４１の出力信号／ＲＥＦＳＦは
Ｈレベルを維持し、セット／リセットフリップフロップ
４５の状態は変化しないため、リフレッシュ活性化信号
／ＲＥＦＥも、Ｈレベルを維持する。したがって、この
場合においてはリフレッシュは実行されない。
【００５５】次いで、指令信号活性化回路５０の内部
で、リフレッシュ要求が発行されると、リフレッシュフ
ラグＲＥＦＬＧがＨレベルに立上がる。データアクセス
完了時において、判定回路６０からのリフレッシュウィ
ンドウ信号ＲＥＦＷＩＮがＨレベルに立上がる。リフレ
ッシュフラグＲＥＦＬＧがＨレベルであれば、ＮＡＮＤ
回路４１の出力信号／ＲＥＦＳＦがＬレベルとなり、応
じてインバータ４２の出力信号φＡ１がＨレベルとな
る。遅延回路４３の出力信号はこのときにはＨレベルで
あるため、ＮＡＮＤ回路４４の出力信号／ＲＥＦＳがＬ
レベルとなり、セット／リセットフリップフロップ４５
がセットされ、リフレッシュ活性化信号／ＲＥＦＥがＨ
レベルとなる。このリフレッシュ活性化信号／ＲＥＦＥ
の活性化期間中に、内部でリフレッシュが実行される。
遅延回路４９の遅延時間が経過すると、この遅延回路４
９の出力信号φＡ２がＬレベルとなり、応じてセット／
リセットフリップフロップ４５がリセットされ、リフレ
ッシュ活性化信号／ＲＥＦＥが非活性化されてリフレッ
シュが完了する。応じて、このリフレッシュ活性化信号
／ＲＥＦＥの非活性化に応答して、指令信号活性化回路
５０においてリフレッシュフラグＲＥＦＬＧを非活性化
し、待ち合わせ中のリフレッシュは存在しないことが示
される。
で、リフレッシュ要求が発行されると、リフレッシュフ
ラグＲＥＦＬＧがＨレベルに立上がる。データアクセス
完了時において、判定回路６０からのリフレッシュウィ
ンドウ信号ＲＥＦＷＩＮがＨレベルに立上がる。リフレ
ッシュフラグＲＥＦＬＧがＨレベルであれば、ＮＡＮＤ
回路４１の出力信号／ＲＥＦＳＦがＬレベルとなり、応
じてインバータ４２の出力信号φＡ１がＨレベルとな
る。遅延回路４３の出力信号はこのときにはＨレベルで
あるため、ＮＡＮＤ回路４４の出力信号／ＲＥＦＳがＬ
レベルとなり、セット／リセットフリップフロップ４５
がセットされ、リフレッシュ活性化信号／ＲＥＦＥがＨ
レベルとなる。このリフレッシュ活性化信号／ＲＥＦＥ
の活性化期間中に、内部でリフレッシュが実行される。
遅延回路４９の遅延時間が経過すると、この遅延回路４
９の出力信号φＡ２がＬレベルとなり、応じてセット／
リセットフリップフロップ４５がリセットされ、リフレ
ッシュ活性化信号／ＲＥＦＥが非活性化されてリフレッ
シュが完了する。応じて、このリフレッシュ活性化信号
／ＲＥＦＥの非活性化に応答して、指令信号活性化回路
５０においてリフレッシュフラグＲＥＦＬＧを非活性化
し、待ち合わせ中のリフレッシュは存在しないことが示
される。
【００５６】したがって、内部においてデータアクセス
が実行されているときには、そのデータアクセス完了時
にリフレッシュウィンドウ信号ＲＥＦＷＩＮを活性化し
て、リフレッシュフラグＲＥＦＬＧの状態を判定する。
この判定結果に従ってリフレッシュを実行することによ
り、データアクセス実行中にリフレッシュ要求が発行さ
れても、そのリフレッシュはデータアクセス完了まで待
ち合わされることになり、リフレッシュとデータアクセ
スとの競合を防止することができる。
が実行されているときには、そのデータアクセス完了時
にリフレッシュウィンドウ信号ＲＥＦＷＩＮを活性化し
て、リフレッシュフラグＲＥＦＬＧの状態を判定する。
この判定結果に従ってリフレッシュを実行することによ
り、データアクセス実行中にリフレッシュ要求が発行さ
れても、そのリフレッシュはデータアクセス完了まで待
ち合わされることになり、リフレッシュとデータアクセ
スとの競合を防止することができる。
【００５７】図４は、図２に示す指令信号活性化回路５
０の構成の一例を示す図である。図４において、指令信
号活性化回路５０は、所定の周期でリフレッシュサイク
ル信号（リフレッシュ要求）／ＲＥＦＣＹＣを生成する
タイマ回路５１と、リフレッシュ活性化信号／ＲＥＦＥ
を反転するインバータ５７と、インバータ５７の出力信
号を所定期間遅延する遅延回路５８と、遅延回路５８の
出力信号とリフレッシュ活性化信号／ＲＥＦＥを受ける
ＮＡＮＤ回路５５と、リフレッシュサイクル信号／ＲＥ
ＦＣＹＣの活性化（立下り）に応答してセットされかつ
ＮＡＮＤ回路５５の出力信号の活性化（立下がり）に応
答してリセットされるフリップフロップ５２と、フリッ
プフロップ５２の出力信号を反転してリフレッシュフラ
グＲＥＦＬＧを生成するインバータ５６を含む。
０の構成の一例を示す図である。図４において、指令信
号活性化回路５０は、所定の周期でリフレッシュサイク
ル信号（リフレッシュ要求）／ＲＥＦＣＹＣを生成する
タイマ回路５１と、リフレッシュ活性化信号／ＲＥＦＥ
を反転するインバータ５７と、インバータ５７の出力信
号を所定期間遅延する遅延回路５８と、遅延回路５８の
出力信号とリフレッシュ活性化信号／ＲＥＦＥを受ける
ＮＡＮＤ回路５５と、リフレッシュサイクル信号／ＲＥ
ＦＣＹＣの活性化（立下り）に応答してセットされかつ
ＮＡＮＤ回路５５の出力信号の活性化（立下がり）に応
答してリセットされるフリップフロップ５２と、フリッ
プフロップ５２の出力信号を反転してリフレッシュフラ
グＲＥＦＬＧを生成するインバータ５６を含む。
【００５８】インバータ５７、遅延回路５８およびＮＡ
ＮＤ回路５５は、立上がりワンショットパルス発生回路
を構成し、リフレッシュ活性化信号／ＲＥＦＥの非活性
化に応答して遅延回路５８の有する遅延時間の時間幅を
有するワンショットのパルス信号を生成する。
ＮＤ回路５５は、立上がりワンショットパルス発生回路
を構成し、リフレッシュ活性化信号／ＲＥＦＥの非活性
化に応答して遅延回路５８の有する遅延時間の時間幅を
有するワンショットのパルス信号を生成する。
【００５９】タイマ回路５１は、たとえばリングオシレ
ータと、このリングオシレータの発振信号をカウントす
るカウンタ回路とで構成され、カウント値が所定値に到
達する毎に、リフレッシュサイクル信号／ＲＥＦＣＹＣ
を活性化する。
ータと、このリングオシレータの発振信号をカウントす
るカウンタ回路とで構成され、カウント値が所定値に到
達する毎に、リフレッシュサイクル信号／ＲＥＦＣＹＣ
を活性化する。
【００６０】セット／リセットフリップフロップ５２
は、このリフレッシュサイクル信号／ＲＥＦＣＹＣが活
性化されるとセットされてリフレッシュフラグＲＥＦＬ
Ｇをセットし、リフレッシュ活性化信号／ＲＥＦＥが非
活性化されるとリフレッシュフラグＲＥＦＬＧをリセッ
トする。このリフレッシュフラグＲＥＦＬＧを用いて、
図２に示す判定回路６０からのリフレッシュウィンドウ
信号ＲＥＦＷＩＮに基づいてリフレッシュの実行可否を
判定することにより、リフレッシュとデータアクセスの
競合を防止するための第１の対策を実現する。
は、このリフレッシュサイクル信号／ＲＥＦＣＹＣが活
性化されるとセットされてリフレッシュフラグＲＥＦＬ
Ｇをセットし、リフレッシュ活性化信号／ＲＥＦＥが非
活性化されるとリフレッシュフラグＲＥＦＬＧをリセッ
トする。このリフレッシュフラグＲＥＦＬＧを用いて、
図２に示す判定回路６０からのリフレッシュウィンドウ
信号ＲＥＦＷＩＮに基づいてリフレッシュの実行可否を
判定することにより、リフレッシュとデータアクセスの
競合を防止するための第１の対策を実現する。
【００６１】図５は、図２に示す判定回路６０の構成の
一例を示す図である。図５において、判定回路６０は、
内部ノーマルロウ活性化信号／ｉｎｔＲＥを受けるイン
バータ６２と、インバータ６２の出力信号を遅延する遅
延回路６４と、遅延回路６４の出力信号と内部ノーマル
ロウ活性化信号／ｉｎｔＲＥを受けるＡＮＤ回路６６
と、ＡＮＤ回路６６の出力信号と内部チップイネーブル
信号／ｉｎｔＣＥとを受けてリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＯＲ回路６８を含む。
一例を示す図である。図５において、判定回路６０は、
内部ノーマルロウ活性化信号／ｉｎｔＲＥを受けるイン
バータ６２と、インバータ６２の出力信号を遅延する遅
延回路６４と、遅延回路６４の出力信号と内部ノーマル
ロウ活性化信号／ｉｎｔＲＥを受けるＡＮＤ回路６６
と、ＡＮＤ回路６６の出力信号と内部チップイネーブル
信号／ｉｎｔＣＥとを受けてリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＯＲ回路６８を含む。
【００６２】インバータ６２、遅延回路６４およびＡＮ
Ｄ回路６６により、内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥの立上がりに応答してワンショットのパルスを発
生するワンショットパルス発生回路が生成される。この
内部ノーマルロウ活性化信号／ｉｎｔＲＥは、データア
クセスが実行されるときに活性化され、内部のメモリア
レイ活性化期間が完了すると、Ｈレベルに立上がり、デ
ータアクセスが完了したことが示される。したがって、
この内部ノーマルロウ活性化信号／ｉｎｔＲＥが、活性
状態（Ｌレベル）のときには、内部においてメモリセル
アレイが選択状態にあるかまたは初期状態（プリチャー
ジ状態）に復帰していないことが示される。
Ｄ回路６６により、内部ノーマルロウ活性化信号／ｉｎ
ｔＲＥの立上がりに応答してワンショットのパルスを発
生するワンショットパルス発生回路が生成される。この
内部ノーマルロウ活性化信号／ｉｎｔＲＥは、データア
クセスが実行されるときに活性化され、内部のメモリア
レイ活性化期間が完了すると、Ｈレベルに立上がり、デ
ータアクセスが完了したことが示される。したがって、
この内部ノーマルロウ活性化信号／ｉｎｔＲＥが、活性
状態（Ｌレベル）のときには、内部においてメモリセル
アレイが選択状態にあるかまたは初期状態（プリチャー
ジ状態）に復帰していないことが示される。
【００６３】内部チップイネーブル信号／ｉｎｔＣＥが
Ｌレベルであり、この半導体記憶装置が選択状態のとき
に、内部でデータアクセス完了時に、リフレッシュウィ
ンドウ信号ＲＥＦＷＩＮが、所定期間Ｈレベルとされ、
リフレッシュを実行すべきかどうかを判定するタイミン
グを与える。内部チップイネーブル信号／ｉｎｔＣＥが
Ｈレベルのときには、ＯＲ回路６８からのリフレッシュ
ウィンドウ信号ＲＦＥＷＩＮはＨレベルである。したが
って、半導体記憶装置が非選択状態であり、データアク
セスが行われていないときには、図４に示すタイマ回路
５１からのリフレッシュサイクル信号／ＲＥＦＣＹＣに
従ってリフレッシュが所定の周期で実行される。
Ｌレベルであり、この半導体記憶装置が選択状態のとき
に、内部でデータアクセス完了時に、リフレッシュウィ
ンドウ信号ＲＥＦＷＩＮが、所定期間Ｈレベルとされ、
リフレッシュを実行すべきかどうかを判定するタイミン
グを与える。内部チップイネーブル信号／ｉｎｔＣＥが
Ｈレベルのときには、ＯＲ回路６８からのリフレッシュ
ウィンドウ信号ＲＦＥＷＩＮはＨレベルである。したが
って、半導体記憶装置が非選択状態であり、データアク
セスが行われていないときには、図４に示すタイマ回路
５１からのリフレッシュサイクル信号／ＲＥＦＣＹＣに
従ってリフレッシュが所定の周期で実行される。
【００６４】図６は、図１に示す主制御回路２０に含ま
れる内部ノーマルロウ活性化信号を発生する部分の構成
を概略的に示す図である。図６において、主制御回路２
０は、内部ライトイネーブル信号／ｉｎｔＷＥと内部出
力イネーブル信号／ｉｎｔＯＥを受ける複合ＡＮＤゲー
ト１２２と、複合ＡＮＤゲート１２２の出力信号の後縁
（立上がり）に応答してワンショットのパルスを発生す
る後縁パルス発生回路１２４と、この複合ＡＮＤゲート
１２２の出力信号の前縁（立下がり）に応答してワンシ
ョットのパルス信号を生成する前縁パルス発生回路１２
６と、後縁パルス発生回路１２４の出力信号とリフレッ
シュ制御回路４０からのリフレッシュ活性化信号／ＲＥ
ＦＥとを受け、リフレッシュ動作と通常データアクセス
動作の競合を回避するシフタ１２７と、シフタ１２７の
出力信号／ＳＥＴに従ってセットされかつ前縁パルス発
生回路１２６の出力信号／ＲＳＴに従ってリセットされ
て内部ノーマルロウ活性化信号／ｉｎｔＲＥを生成する
セット／リセットフリップフロップ１２８を含む。この
セット／リセットフリップフロップ２８は、交差結合さ
れるＮＡＮＤゲート１２８ａおよび１２８ｂを含む。
れる内部ノーマルロウ活性化信号を発生する部分の構成
を概略的に示す図である。図６において、主制御回路２
０は、内部ライトイネーブル信号／ｉｎｔＷＥと内部出
力イネーブル信号／ｉｎｔＯＥを受ける複合ＡＮＤゲー
ト１２２と、複合ＡＮＤゲート１２２の出力信号の後縁
（立上がり）に応答してワンショットのパルスを発生す
る後縁パルス発生回路１２４と、この複合ＡＮＤゲート
１２２の出力信号の前縁（立下がり）に応答してワンシ
ョットのパルス信号を生成する前縁パルス発生回路１２
６と、後縁パルス発生回路１２４の出力信号とリフレッ
シュ制御回路４０からのリフレッシュ活性化信号／ＲＥ
ＦＥとを受け、リフレッシュ動作と通常データアクセス
動作の競合を回避するシフタ１２７と、シフタ１２７の
出力信号／ＳＥＴに従ってセットされかつ前縁パルス発
生回路１２６の出力信号／ＲＳＴに従ってリセットされ
て内部ノーマルロウ活性化信号／ｉｎｔＲＥを生成する
セット／リセットフリップフロップ１２８を含む。この
セット／リセットフリップフロップ２８は、交差結合さ
れるＮＡＮＤゲート１２８ａおよび１２８ｂを含む。
【００６５】内部ライトイネーブル信号／ｉｎｔＷＥお
よび内部出力イネーブル信号／ｉｎｔＯＥは、それぞ
れ、外部からのライトイネーブル信号／ＷＥおよび出力
イネーブル信号／ＯＥをバッファ回路でバッファ処理し
て生成される。この内部ライトイネーブル信号／ｉｎｔ
ＷＥおよび内部出力イネーブル信号／ｉｎｔＯＥの一方
が活性状態（Ｌレベル）に設定されると、データの書込
または読出動作が実行される。入力バッファおよび出力
バッファのいずれを活性化するかが、これらのイネーブ
ル信号／ｉｎｔＷＥおよび／ｉｎｔＯＥにより決定され
る。
よび内部出力イネーブル信号／ｉｎｔＯＥは、それぞ
れ、外部からのライトイネーブル信号／ＷＥおよび出力
イネーブル信号／ＯＥをバッファ回路でバッファ処理し
て生成される。この内部ライトイネーブル信号／ｉｎｔ
ＷＥおよび内部出力イネーブル信号／ｉｎｔＯＥの一方
が活性状態（Ｌレベル）に設定されると、データの書込
または読出動作が実行される。入力バッファおよび出力
バッファのいずれを活性化するかが、これらのイネーブ
ル信号／ｉｎｔＷＥおよび／ｉｎｔＯＥにより決定され
る。
【００６６】後縁パルス発生回路１２４は、この複合Ａ
ＮＤゲート１２２の出力信号の後縁（立上がり）に応答
してワンショットのパルス信号を発生する。シフタ１２
７は、リフレッシュ活性化信号／ＲＥＦＥが活性状態の
ときに後縁パルス発生回路１２４のパルスが発生された
場合には、その出力ＯＴからの信号／ＳＥＴの活性化
を、リフレッシュ活性化信号／ＲＥＦＥの非活性化まで
待ち合わせる。リフレッシュ活性化信号／ＲＥＦＥが非
活性状態のときには、シフタ１２７は、その入力ＩＮＡ
に与えられる後縁パルス発生回路１２４からのパルス信
号に従って、その出力ＯＴに信号／ＳＥＴを生成する。
ＮＤゲート１２２の出力信号の後縁（立上がり）に応答
してワンショットのパルス信号を発生する。シフタ１２
７は、リフレッシュ活性化信号／ＲＥＦＥが活性状態の
ときに後縁パルス発生回路１２４のパルスが発生された
場合には、その出力ＯＴからの信号／ＳＥＴの活性化
を、リフレッシュ活性化信号／ＲＥＦＥの非活性化まで
待ち合わせる。リフレッシュ活性化信号／ＲＥＦＥが非
活性状態のときには、シフタ１２７は、その入力ＩＮＡ
に与えられる後縁パルス発生回路１２４からのパルス信
号に従って、その出力ＯＴに信号／ＳＥＴを生成する。
【００６７】したがって、このシフタ１２７の機能によ
り、リフレッシュ実行中に、データアクセス指示が与え
られた場合には、内部のデータアクセスのための行アク
セス動作の開始がリフレッシュ完了まで待ち合わせられ
る。
り、リフレッシュ実行中に、データアクセス指示が与え
られた場合には、内部のデータアクセスのための行アク
セス動作の開始がリフレッシュ完了まで待ち合わせられ
る。
【００６８】図７は、図６に示すシフタの構成の一例を
示す図である。図７において、シフタ１２７は、入力Ｉ
ＮＡに与えられる信号（／ＳＥＴＦ）を受けるインバー
タ１２７ａと、インバータ１２７ａの出力信号と入力Ｉ
ＮＡに与えられる信号（／ＳＥＴＦ）とに従って選択的
に導通し、導通時、入力ＩＮＢに与えられた信号（／Ｒ
ＥＦＥ）を伝達するＣＭＯＳトランスミッションゲート
１２７ｂと、ＣＭＯＳトランスミッションゲート１２７
ｂを介して与えられた信号を反転するインバータ１２７
ｃと、インバータ１２７ｃと反並行に接続されてインバ
ータ１２７ｃの出力信号をインバータ１２７ｃの入力に
伝達するインバータ１２７ｄと、インバータ１２７ａの
出力信号と入力ＩＮＡに与えられる信号（／ＳＥＴＦ）
とに従って、選択的に導通するＣＭＯＳトランスミッシ
ョンゲート１２７ｅを含む。
示す図である。図７において、シフタ１２７は、入力Ｉ
ＮＡに与えられる信号（／ＳＥＴＦ）を受けるインバー
タ１２７ａと、インバータ１２７ａの出力信号と入力Ｉ
ＮＡに与えられる信号（／ＳＥＴＦ）とに従って選択的
に導通し、導通時、入力ＩＮＢに与えられた信号（／Ｒ
ＥＦＥ）を伝達するＣＭＯＳトランスミッションゲート
１２７ｂと、ＣＭＯＳトランスミッションゲート１２７
ｂを介して与えられた信号を反転するインバータ１２７
ｃと、インバータ１２７ｃと反並行に接続されてインバ
ータ１２７ｃの出力信号をインバータ１２７ｃの入力に
伝達するインバータ１２７ｄと、インバータ１２７ａの
出力信号と入力ＩＮＡに与えられる信号（／ＳＥＴＦ）
とに従って、選択的に導通するＣＭＯＳトランスミッシ
ョンゲート１２７ｅを含む。
【００６９】ＣＭＯＳトランスミッションゲート１２７
ｂおよび１２７ｅは互いに相補的に導通し、ＣＭＯＳト
ランスミッションゲート１２７ｅは、導通時インバータ
１２７ｃの出力信号を通過させる。ＣＭＯＳトランスミ
ッションゲート１２７ａは、入力ＩＮＡに与えられた信
号がＬレベルとなると非導通状態となり、ＣＭＯＳトラ
ンスミッションゲート１２７ｅは、入力ＩＮＡの信号が
Ｈレベルとなると非導通状態となる。
ｂおよび１２７ｅは互いに相補的に導通し、ＣＭＯＳト
ランスミッションゲート１２７ｅは、導通時インバータ
１２７ｃの出力信号を通過させる。ＣＭＯＳトランスミ
ッションゲート１２７ａは、入力ＩＮＡに与えられた信
号がＬレベルとなると非導通状態となり、ＣＭＯＳトラ
ンスミッションゲート１２７ｅは、入力ＩＮＡの信号が
Ｈレベルとなると非導通状態となる。
【００７０】シフタ１２７は、さらに、このＣＭＯＳト
ランスミッションゲート１２７ｅからの信号を反転する
インバータ１２７ｆと、インバータ１２７ｆとラッチ回
路を構成するインバータ１２７ｇを含む。このインバー
タ１２７ｆからの信号／ＳＨＩＦＴにより、後縁パルス
発生回路１２４からの出力信号／ＳＥＴＦをシフトさせ
るかどうかが指定される。
ランスミッションゲート１２７ｅからの信号を反転する
インバータ１２７ｆと、インバータ１２７ｆとラッチ回
路を構成するインバータ１２７ｇを含む。このインバー
タ１２７ｆからの信号／ＳＨＩＦＴにより、後縁パルス
発生回路１２４からの出力信号／ＳＥＴＦをシフトさせ
るかどうかが指定される。
【００７１】すなわち、このＣＭＯＳトランスミッショ
ンゲート１２７ｂおよび１２７ｅとインバータ１２７
ｃ，１２７ｄ，１２７ｆおよび１２７ｇにより、後縁パ
ルス発生回路１２４の出力信号／ＳＥＴＦの立下がり時
（活性化時）、リフレッシュ活性化信号／ＲＥＦＥが活
性状態にあるかの判定が行なわれて、その判定結果に従
ってシフト制御信号／ＳＨＩＦＴが生成される。
ンゲート１２７ｂおよび１２７ｅとインバータ１２７
ｃ，１２７ｄ，１２７ｆおよび１２７ｇにより、後縁パ
ルス発生回路１２４の出力信号／ＳＥＴＦの立下がり時
（活性化時）、リフレッシュ活性化信号／ＲＥＦＥが活
性状態にあるかの判定が行なわれて、その判定結果に従
ってシフト制御信号／ＳＨＩＦＴが生成される。
【００７２】シフタ１２７は、さらに、シフト制御信号
／ＳＨＩＦＴを反転するインバータ１２７ｈと、入力Ｉ
ＮＢに与えられる信号（／ＲＥＦＥ）の後縁（立上が
り）に応答してワンショットのパルス信号を生成する後
縁パルス発生回路１２７ｍと、シフト制御信号／ＳＨＩ
ＦＴと後縁パルス発生回路１２７ｍの出力信号を受ける
ＮＯＲゲート１２７ｊと、インバータ１２７ｈの出力信
号と入力ノードＩＮＡに与えられる信号（／ＳＥＴＦ）
とを受けるＮＯＲゲート１２７ｉと、ＮＯＲゲート１２
７ｉおよび１２７ｊの出力信号を受けて、出力ノードＯ
Ｔに信号（／ＳＥＴ）を生成するＮＯＲ回路１２７ｋを
含む。
／ＳＨＩＦＴを反転するインバータ１２７ｈと、入力Ｉ
ＮＢに与えられる信号（／ＲＥＦＥ）の後縁（立上が
り）に応答してワンショットのパルス信号を生成する後
縁パルス発生回路１２７ｍと、シフト制御信号／ＳＨＩ
ＦＴと後縁パルス発生回路１２７ｍの出力信号を受ける
ＮＯＲゲート１２７ｊと、インバータ１２７ｈの出力信
号と入力ノードＩＮＡに与えられる信号（／ＳＥＴＦ）
とを受けるＮＯＲゲート１２７ｉと、ＮＯＲゲート１２
７ｉおよび１２７ｊの出力信号を受けて、出力ノードＯ
Ｔに信号（／ＳＥＴ）を生成するＮＯＲ回路１２７ｋを
含む。
【００７３】すなわち、シフト制御信号／ＳＨＩＦＴが
Ｌレベルのときには、後縁パルス発生回路１２７ｍの出
力信号に従って出力ノードＯＴに信号（／ＳＥＴ）が生
成される。一方、シフト制御信号／ＳＨＩＦＴがＨレベ
ルのときには、入力ノードＩＮＡに与えられた信号に従
って出力ノードＯＴに信号（／ＳＥＴ）が生成される。
この出力ノードＯＴの信号／ＳＥＴにより内部ノーマル
ロウ活性化信号／ｉｎｔＲＥが活性化されて、データア
クセス動作が開始される。
Ｌレベルのときには、後縁パルス発生回路１２７ｍの出
力信号に従って出力ノードＯＴに信号（／ＳＥＴ）が生
成される。一方、シフト制御信号／ＳＨＩＦＴがＨレベ
ルのときには、入力ノードＩＮＡに与えられた信号に従
って出力ノードＯＴに信号（／ＳＥＴ）が生成される。
この出力ノードＯＴの信号／ＳＥＴにより内部ノーマル
ロウ活性化信号／ｉｎｔＲＥが活性化されて、データア
クセス動作が開始される。
【００７４】図８（Ａ）および図８（Ｂ）は、図７に示
すシフタ１２７の動作を示すタイミング図である。以
下、図８（Ａ）および図８（Ｂ）を参照して、図７に示
すシフタ１２７の動作について簡単に説明する。
すシフタ１２７の動作を示すタイミング図である。以
下、図８（Ａ）および図８（Ｂ）を参照して、図７に示
すシフタ１２７の動作について簡単に説明する。
【００７５】図８（Ａ）に示すように、入力ノードＩＮ
Ｂに与えられる信号（／ＲＥＦＥ）がＬレベルのとき
に、入力ノードＩＮＡに与えられる信号（／ＳＥＴＦ）
が活性化される場合を考える。この入力ノードＩＮＡに
与えられる信号がＨレベルの期間、ＣＭＯＳトランスミ
ッションゲート１２７ｂが導通状態、ＣＭＯＳトランス
ミッションゲート１２７ｅは非導通状態であり、インバ
ータ１２７ｃの出力信号は、この入力ノードＩＮＢに与
えられる信号（／ＲＥＦＥ）に従ってＨレベルとなる。
Ｂに与えられる信号（／ＲＥＦＥ）がＬレベルのとき
に、入力ノードＩＮＡに与えられる信号（／ＳＥＴＦ）
が活性化される場合を考える。この入力ノードＩＮＡに
与えられる信号がＨレベルの期間、ＣＭＯＳトランスミ
ッションゲート１２７ｂが導通状態、ＣＭＯＳトランス
ミッションゲート１２７ｅは非導通状態であり、インバ
ータ１２７ｃの出力信号は、この入力ノードＩＮＢに与
えられる信号（／ＲＥＦＥ）に従ってＨレベルとなる。
【００７６】次いで、入力ノードＩＮＡに与えられる信
号がＬレベルになると、ＣＭＯＳトランスミッションゲ
ート１２７ｂが非導通状態、ＣＭＯＳトランスミッショ
ンゲート１２７ｅが導通状態となり、インバータ１２７
ｆからのシフト制御信号／ＳＨＩＦＴがＬレベルとな
る。入力ノードＩＮＡに与えられる信号がＨレベルとな
ると、このＣＭＯＳトランスミッションゲート１２７ｅ
が非導通状態となり、インバータ１２７ｆおよび１２７
ｇにより、シフト制御信号／ＳＨＩＦＴがＬレベルを維
持する。
号がＬレベルになると、ＣＭＯＳトランスミッションゲ
ート１２７ｂが非導通状態、ＣＭＯＳトランスミッショ
ンゲート１２７ｅが導通状態となり、インバータ１２７
ｆからのシフト制御信号／ＳＨＩＦＴがＬレベルとな
る。入力ノードＩＮＡに与えられる信号がＨレベルとな
ると、このＣＭＯＳトランスミッションゲート１２７ｅ
が非導通状態となり、インバータ１２７ｆおよび１２７
ｇにより、シフト制御信号／ＳＨＩＦＴがＬレベルを維
持する。
【００７７】このシフト制御信号／ＳＨＩＦＴがＬレベ
ルとなると、ＮＯＲゲート１２７ｉは、入力ノードＩＮ
Ａの信号がＬレベルとなっても、Ｌレベルの信号を出力
する。一方、後縁パルス発生回路１２７ｍが、入力ノー
ドＩＮＢの信号の後縁（立上がり）に応答してワンショ
ットのパルス信号を生成し、ＮＯＲゲート１２７ｊがこ
の後縁パルス発生回路１２７ｍの出力信号に従って出力
ノードＯＴにワンショットのパルス信号（Ｌレベルの信
号）を生成する。
ルとなると、ＮＯＲゲート１２７ｉは、入力ノードＩＮ
Ａの信号がＬレベルとなっても、Ｌレベルの信号を出力
する。一方、後縁パルス発生回路１２７ｍが、入力ノー
ドＩＮＢの信号の後縁（立上がり）に応答してワンショ
ットのパルス信号を生成し、ＮＯＲゲート１２７ｊがこ
の後縁パルス発生回路１２７ｍの出力信号に従って出力
ノードＯＴにワンショットのパルス信号（Ｌレベルの信
号）を生成する。
【００７８】したがって、入力ノードＩＮＡの信号が立
ち下がるときに入力ノードＩＮＢの信号がＬレベルであ
れが、出力ノードＯＴの信号の活性化が、入力ノードＩ
ＮＢの信号の非活性化までシフトされる。
ち下がるときに入力ノードＩＮＢの信号がＬレベルであ
れが、出力ノードＯＴの信号の活性化が、入力ノードＩ
ＮＢの信号の非活性化までシフトされる。
【００７９】一方、図８（Ｂ）に示すように、入力ノー
ドＩＮＡに与えられる信号がＬレベルに立下がるとき
に、入力ノードＩＮＢに与えられる信号がＨレベルのと
きには、シフト制御信号／ＳＨＩＦＴは、Ｈレベルを維
持する。したがって、この場合には、図７に示すインバ
ータ１２７ｈの出力信号がＬレベルとなるため、入力ノ
ードＩＮＡの信号（／ＳＥＴＦ）の立下がりに応答して
ＮＯＲゲート１２７ｉの出力信号がＨレベルとなり、応
じてＮＯＲゲート１２７ｋからの出力ノードＯＴに対す
る信号（／ＳＥＴ）がＬレベルとなる。
ドＩＮＡに与えられる信号がＬレベルに立下がるとき
に、入力ノードＩＮＢに与えられる信号がＨレベルのと
きには、シフト制御信号／ＳＨＩＦＴは、Ｈレベルを維
持する。したがって、この場合には、図７に示すインバ
ータ１２７ｈの出力信号がＬレベルとなるため、入力ノ
ードＩＮＡの信号（／ＳＥＴＦ）の立下がりに応答して
ＮＯＲゲート１２７ｉの出力信号がＨレベルとなり、応
じてＮＯＲゲート１２７ｋからの出力ノードＯＴに対す
る信号（／ＳＥＴ）がＬレベルとなる。
【００８０】したがって、この入力ノードＩＮＡに与え
られる信号（／ＳＥＴＦ）の立下がり時における入力ノ
ードＩＮＢの信号（／ＲＥＦＥ）の論理レベルに応じ
て、シフタ１２７の出力信号／ＳＥＴの活性化タイミン
グが選択的にシフトされ、セット／リセットフリップフ
ロップ１２８のセットタイミングが調整される。
られる信号（／ＳＥＴＦ）の立下がり時における入力ノ
ードＩＮＢの信号（／ＲＥＦＥ）の論理レベルに応じ
て、シフタ１２７の出力信号／ＳＥＴの活性化タイミン
グが選択的にシフトされ、セット／リセットフリップフ
ロップ１２８のセットタイミングが調整される。
【００８１】このシフタ１２７は、入力ノードＩＮＡに
与えられる信号がＨレベルからＬレベルに立下がり、デ
ータアクセスを指示するときに、入力ノードＩＮＢに与
えられる信号の論理レベルを判定してリフレッシュが実
行中であるかを判定してシフト制御信号／ＳＨＩＦＴを
生成する。このシフト制御信号／ＳＨＩＦＴに従って、
入力ノードＩＮＡに与えられる信号および入力ノードＩ
ＮＢに与えられる信号の非活性化時に生成される信号の
一方を選択する。シフタ１２７の出力信号／ＳＥＴに従
って次段のセット／リセットフリップフロップ１２８が
セットされる。このセット／リセットフリップフロップ
１２８からの内部ノーマルロウ活性化信号／ｉｎｔＲＥ
に従ってデータアクセス動作が活性化される。したがっ
て、リフレッシュ実行中にデータアクセス指示が与えら
れても、内部でリフレッシュが完了した後に、新たにデ
ータアクセスを行なうことができ、リフレッシュ動作と
データアクセス動作の競合を回避することができ、デー
タの破壊を確実に防止してデータアクセスを行なうこと
ができる。
与えられる信号がＨレベルからＬレベルに立下がり、デ
ータアクセスを指示するときに、入力ノードＩＮＢに与
えられる信号の論理レベルを判定してリフレッシュが実
行中であるかを判定してシフト制御信号／ＳＨＩＦＴを
生成する。このシフト制御信号／ＳＨＩＦＴに従って、
入力ノードＩＮＡに与えられる信号および入力ノードＩ
ＮＢに与えられる信号の非活性化時に生成される信号の
一方を選択する。シフタ１２７の出力信号／ＳＥＴに従
って次段のセット／リセットフリップフロップ１２８が
セットされる。このセット／リセットフリップフロップ
１２８からの内部ノーマルロウ活性化信号／ｉｎｔＲＥ
に従ってデータアクセス動作が活性化される。したがっ
て、リフレッシュ実行中にデータアクセス指示が与えら
れても、内部でリフレッシュが完了した後に、新たにデ
ータアクセスを行なうことができ、リフレッシュ動作と
データアクセス動作の競合を回避することができ、デー
タの破壊を確実に防止してデータアクセスを行なうこと
ができる。
【００８２】図９は、図６に示す主制御回路２０に含ま
れるロウ系制御部の動作を示すタイミング図である。以
下、図９を参照して、図６で示すロウ系制御部の動作に
ついて説明する。図９においては、データアクセス指示
としてデータ読出が指示された場合の動作を示す。ま
た、チップイネーブル信号／ＣＥはＬレベルに設定され
ている。
れるロウ系制御部の動作を示すタイミング図である。以
下、図９を参照して、図６で示すロウ系制御部の動作に
ついて説明する。図９においては、データアクセス指示
としてデータ読出が指示された場合の動作を示す。ま
た、チップイネーブル信号／ＣＥはＬレベルに設定され
ている。
【００８３】内部出力イネーブル信号／ｉｎｔＯＥがＬ
レベルに立下がると、複合ＡＮＤゲート１２２の出力信
号がＬレベルに立下がる。この複合ＡＮＤゲート１２２
の出力信号の立下がりに応答して後縁パルス発生回路１
２４が、ワンショットのパルス信号を生成する。このと
きに、リフレッシュ制御回路４０からのリフレッシュ活
性化信号／ＲＥＦＥがＨレベルであるため、シフタ１２
７はシフト動作を行なわず、後縁パルス発生回路１２４
からの信号／ＳＥＴＦの立下がりに応答して信号／ＳＥ
ＴをＬレベルに駆動する。応じて、セット／リセットフ
リップフロップ１２８がセットされ、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが活性化されて、内部でデータ
の読出動作（リードＡ）が実行される。
レベルに立下がると、複合ＡＮＤゲート１２２の出力信
号がＬレベルに立下がる。この複合ＡＮＤゲート１２２
の出力信号の立下がりに応答して後縁パルス発生回路１
２４が、ワンショットのパルス信号を生成する。このと
きに、リフレッシュ制御回路４０からのリフレッシュ活
性化信号／ＲＥＦＥがＨレベルであるため、シフタ１２
７はシフト動作を行なわず、後縁パルス発生回路１２４
からの信号／ＳＥＴＦの立下がりに応答して信号／ＳＥ
ＴをＬレベルに駆動する。応じて、セット／リセットフ
リップフロップ１２８がセットされ、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが活性化されて、内部でデータ
の読出動作（リードＡ）が実行される。
【００８４】内部出力イネーブル信号／ｉｎｔＯＥがＨ
レベルに立上げられると、前縁パルス発生回路１２６
が、その立上がりに応答してワンショットのパルス信号
を発生し、セット／リセットフリップフロップ１２８
が、前縁パルス発生回路１２６からのリセット信号／Ｒ
ＳＴに従ってリセットされ、内部ノーマルロウ活性化信
号／ｉｎｔＲＥが非活性化され、内部がプリチャージ状
態に復帰する。内部においては、プリチャージ動作が行
なわれているだけであり、内部状態は“ＮＯＰ（ノーオ
ペレーション）”である。
レベルに立上げられると、前縁パルス発生回路１２６
が、その立上がりに応答してワンショットのパルス信号
を発生し、セット／リセットフリップフロップ１２８
が、前縁パルス発生回路１２６からのリセット信号／Ｒ
ＳＴに従ってリセットされ、内部ノーマルロウ活性化信
号／ｉｎｔＲＥが非活性化され、内部がプリチャージ状
態に復帰する。内部においては、プリチャージ動作が行
なわれているだけであり、内部状態は“ＮＯＰ（ノーオ
ペレーション）”である。
【００８５】この内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥのＨレベル期間中に、リフレッシュ活性化信号／Ｒ
ＥＦＥが活性化されると、リフレッシュが実行される。
すなわち、データアクセス期間中にリフレッシュサイク
ル信号／ＲＥＦＣＹＣが発行されてリフレッシュフラグ
ＲＥＦＬＧが立てられているときには、この内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥの立ちあがりに応答して
リフレッシュウィンドウ信号が活性化されて、リフレッ
シュ活性化信号／ＲＥＦＥが活性化される。
ＲＥのＨレベル期間中に、リフレッシュ活性化信号／Ｒ
ＥＦＥが活性化されると、リフレッシュが実行される。
すなわち、データアクセス期間中にリフレッシュサイク
ル信号／ＲＥＦＣＹＣが発行されてリフレッシュフラグ
ＲＥＦＬＧが立てられているときには、この内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥの立ちあがりに応答して
リフレッシュウィンドウ信号が活性化されて、リフレッ
シュ活性化信号／ＲＥＦＥが活性化される。
【００８６】このリフレッシュの実行中に、内部出力イ
ネーブル信号／ｉｎｔＯＥが活性化され、データ読出指
示が与えられると、後縁パルス発生回路１２４の出力信
号／ＳＥＴＦがＬレベルに立下がる。リフレッシュ活性
化信号／ＲＥＦＥが活性状態にあるため、シフタ１２７
は、このリフレッシュ活性化信号／ＲＥＦＥが非活性化
するまで、その出力信号／ＳＥＴの活性化を遅延させ
る。
ネーブル信号／ｉｎｔＯＥが活性化され、データ読出指
示が与えられると、後縁パルス発生回路１２４の出力信
号／ＳＥＴＦがＬレベルに立下がる。リフレッシュ活性
化信号／ＲＥＦＥが活性状態にあるため、シフタ１２７
は、このリフレッシュ活性化信号／ＲＥＦＥが非活性化
するまで、その出力信号／ＳＥＴの活性化を遅延させ
る。
【００８７】リフレッシュ活性化信号／ＲＥＦＥが非活
性化され、リフレッシュ動作が完了すると、シフタ１２
７の出力信号／ＳＥＴが活性化され、セット／リセット
フリップフロップ１２８がセットされて内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが活性化され、データ読出
（リードＢ）が実行される。
性化され、リフレッシュ動作が完了すると、シフタ１２
７の出力信号／ＳＥＴが活性化され、セット／リセット
フリップフロップ１２８がセットされて内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが活性化され、データ読出
（リードＢ）が実行される。
【００８８】リフレッシュ実行中に、データアクセスが
指定された場合には、シフタ１２７の機能により、リフ
レッシュ完了まで、内部データアクセスが待ち合わせら
れる。また、データアクセス中にリフレッシュ要求が発
行されても、そのリフレッシュの実行はデータアクセス
完了まで待ち合わせられる。したがって、リフレッシュ
とデータアクセスの競合を防止することができ、内部動
作の競合によるデータの破壊を、防止することができ
る。
指定された場合には、シフタ１２７の機能により、リフ
レッシュ完了まで、内部データアクセスが待ち合わせら
れる。また、データアクセス中にリフレッシュ要求が発
行されても、そのリフレッシュの実行はデータアクセス
完了まで待ち合わせられる。したがって、リフレッシュ
とデータアクセスの競合を防止することができ、内部動
作の競合によるデータの破壊を、防止することができ
る。
【００８９】図１０は、図１に示す主制御回路２０に含
まれる制御信号発生部の構成を概略的に示す図である。
図１０において、主制御回路２０は、内部ノーマルロウ
活性化信号／ｉｎｔＲＥとリフレッシュ活性化信号／Ｒ
ＥＦＥを受ける複合ＡＮＤゲート９０と、複合ＡＮＤゲ
ート９０の出力信号／ＲＡＣＴに従ってロウデコーダお
よびセンスアンプなどの行系回路に対する制御信号を生
成する行系制御回路９２と、行系制御回路９２の制御の
もとに選択的に活性化されて、列デコーダ、内部データ
書込／読出回路およびデータ線イコライズ回路などの列
系回路の動作を制御する列系制御回路９４を含む。
まれる制御信号発生部の構成を概略的に示す図である。
図１０において、主制御回路２０は、内部ノーマルロウ
活性化信号／ｉｎｔＲＥとリフレッシュ活性化信号／Ｒ
ＥＦＥを受ける複合ＡＮＤゲート９０と、複合ＡＮＤゲ
ート９０の出力信号／ＲＡＣＴに従ってロウデコーダお
よびセンスアンプなどの行系回路に対する制御信号を生
成する行系制御回路９２と、行系制御回路９２の制御の
もとに選択的に活性化されて、列デコーダ、内部データ
書込／読出回路およびデータ線イコライズ回路などの列
系回路の動作を制御する列系制御回路９４を含む。
【００９０】この列系制御回路９４は、リフレッシュ活
性化信号／ＲＥＦＥの活性化時において、列選択動作が
禁止される。
性化信号／ＲＥＦＥの活性化時において、列選択動作が
禁止される。
【００９１】行系制御回路９２は、データアクセス動作
時、メモリセルの行選択に関連する動作を制御し、ロウ
デコーダの活性化、ワード線の選択状態への駆動、セン
スアンプの活性化を所定のシーケンスで実行する。この
センスアンプによるセンス動作が完了すると、列系制御
回路９４が活性化されて列選択動作を実行する。データ
の書込および読出は、外部からのライトイネーブル信号
／ＷＥおよび出力イネーブル信号／ＯＥにより決定され
る。
時、メモリセルの行選択に関連する動作を制御し、ロウ
デコーダの活性化、ワード線の選択状態への駆動、セン
スアンプの活性化を所定のシーケンスで実行する。この
センスアンプによるセンス動作が完了すると、列系制御
回路９４が活性化されて列選択動作を実行する。データ
の書込および読出は、外部からのライトイネーブル信号
／ＷＥおよび出力イネーブル信号／ＯＥにより決定され
る。
【００９２】この図１０に示すように、内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥまたはリフレッシュ活性化信
号／ＲＥＦＥが活性化されると、アレイ活性化信号／Ｒ
ＡＣＴが活性化されて内部で行選択動作が実行される。
内部ノーマルロウ活性化信号／ｉｎｔＲＥとリフレッシ
ュ活性化信号／ＲＥＦＥの同時活性化は防止されてお
り、リフレッシュ動作およびデータアクセス動作の一方
のみが実行される。
ウ活性化信号／ｉｎｔＲＥまたはリフレッシュ活性化信
号／ＲＥＦＥが活性化されると、アレイ活性化信号／Ｒ
ＡＣＴが活性化されて内部で行選択動作が実行される。
内部ノーマルロウ活性化信号／ｉｎｔＲＥとリフレッシ
ュ活性化信号／ＲＥＦＥの同時活性化は防止されてお
り、リフレッシュ動作およびデータアクセス動作の一方
のみが実行される。
【００９３】以上のように、この発明の実施の形態１に
従えば、リフレッシュ動作期間中にデータアクセス指示
が与えられた場合には、このリフレッシュ完了まで、デ
ータアクセスの開始タイミングをシフトさせているた
め、リフレッシュ動作中にデータアクセスが行なわれる
のを防止することができ、データ破壊を生じることな
く、正確に、データアクセスを行なうことができる。
従えば、リフレッシュ動作期間中にデータアクセス指示
が与えられた場合には、このリフレッシュ完了まで、デ
ータアクセスの開始タイミングをシフトさせているた
め、リフレッシュ動作中にデータアクセスが行なわれる
のを防止することができ、データ破壊を生じることな
く、正確に、データアクセスを行なうことができる。
【００９４】なお、好ましくは、リフレッシュ活性化信
号／ＲＥＦＥおよび内部ノーマルロウ活性化信号Ｈ／ｉ
ｎｔＲＥは、内部が初期状態（プリチャージ状態）に復
帰した後に非活性化される。確実に内部が初期状態に復
帰した後に次の動作を開始することができる。したがっ
て、いわゆるＲＡＳプリチャージ期間中に次の動作に入
るのを確実に防止することができ、初期状態復帰動作が
中断されてデータが破壊されるのを確実に防止すること
ができる。
号／ＲＥＦＥおよび内部ノーマルロウ活性化信号Ｈ／ｉ
ｎｔＲＥは、内部が初期状態（プリチャージ状態）に復
帰した後に非活性化される。確実に内部が初期状態に復
帰した後に次の動作を開始することができる。したがっ
て、いわゆるＲＡＳプリチャージ期間中に次の動作に入
るのを確実に防止することができ、初期状態復帰動作が
中断されてデータが破壊されるのを確実に防止すること
ができる。
【００９５】［実施の形態２］図１１は、この発明の実
施の形態２に従う主制御回路の構成を概略的に示す図で
ある。この図１１に示す主制御回路２０の構成において
は、図６に示す主制御回路の構成と異なり、前縁パルス
発生回路１２６の出力するリセットファースト信号／Ｒ
ＳＴＦが、シフタ１００を介してセット／リセットフリ
ップフロップ１２８へ与えられる。このシフタ１００
は、リセットファースト信号／ＲＳＴＦがＬレベルに立
下がったときに遅延リストア期間信号／ＲＳＴＲＤがＨ
レベルにあるかまたはＬレベルにあるかに応じて、リセ
ット信号／ＲＳＴの活性化をシフトする。シフタ１００
は、図７に示す構成と同じ構成を有し、入力ＩＮＡに与
えられる信号がＬレベルに立下がるときに、その入力ノ
ードＩＮＢに与えられる信号の論理レベルを判定する回
路と、その判定結果（シフト制御信号／ＳＨＩＦＴ）に
従ってシフト信号およびノンシフト信号のいずれかを選
択するセレクタとで構成される。
施の形態２に従う主制御回路の構成を概略的に示す図で
ある。この図１１に示す主制御回路２０の構成において
は、図６に示す主制御回路の構成と異なり、前縁パルス
発生回路１２６の出力するリセットファースト信号／Ｒ
ＳＴＦが、シフタ１００を介してセット／リセットフリ
ップフロップ１２８へ与えられる。このシフタ１００
は、リセットファースト信号／ＲＳＴＦがＬレベルに立
下がったときに遅延リストア期間信号／ＲＳＴＲＤがＨ
レベルにあるかまたはＬレベルにあるかに応じて、リセ
ット信号／ＲＳＴの活性化をシフトする。シフタ１００
は、図７に示す構成と同じ構成を有し、入力ＩＮＡに与
えられる信号がＬレベルに立下がるときに、その入力ノ
ードＩＮＢに与えられる信号の論理レベルを判定する回
路と、その判定結果（シフト制御信号／ＳＨＩＦＴ）に
従ってシフト信号およびノンシフト信号のいずれかを選
択するセレクタとで構成される。
【００９６】遅延リストア期間信号／ＲＳＴＲＤを生成
する経路は、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
の前縁に応答してワンショットのパルス信号を生成する
前縁パルス発生回路１０１と、前縁パルス発生回路１０
１の後縁を遅延してパルス幅を拡張する後縁遅延回路１
０２と、後縁遅延回路１０２の出力パルス信号の後縁を
さらに遅延してパルス幅を拡大してリストア期間信号／
ＲＳＴＲを生成する後縁遅延回路１０３と、後縁遅延回
路１０２の出力信号の前縁に応答してワンショットのパ
ルス信号を生成してコラム活性化信号／ＣＤＥを活性化
する前縁パルス発生回路１０４と、コラム活性化信号／
ＣＤＥの後縁を遅延してコラムリカバリ期間信号ＣＯＬ
ＲＷＡＣＴを生成する後縁遅延回路１０５と、リストア
期間信号／ＲＳＴＲとコラムリカバリ期間信号ＣＯＬＲ
ＷＡＣＴを受けて遅延リストア期間信号／ＲＳＴＲＤを
生成する複合ＡＮＤゲート１０６を含む。
する経路は、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
の前縁に応答してワンショットのパルス信号を生成する
前縁パルス発生回路１０１と、前縁パルス発生回路１０
１の後縁を遅延してパルス幅を拡張する後縁遅延回路１
０２と、後縁遅延回路１０２の出力パルス信号の後縁を
さらに遅延してパルス幅を拡大してリストア期間信号／
ＲＳＴＲを生成する後縁遅延回路１０３と、後縁遅延回
路１０２の出力信号の前縁に応答してワンショットのパ
ルス信号を生成してコラム活性化信号／ＣＤＥを活性化
する前縁パルス発生回路１０４と、コラム活性化信号／
ＣＤＥの後縁を遅延してコラムリカバリ期間信号ＣＯＬ
ＲＷＡＣＴを生成する後縁遅延回路１０５と、リストア
期間信号／ＲＳＴＲとコラムリカバリ期間信号ＣＯＬＲ
ＷＡＣＴを受けて遅延リストア期間信号／ＲＳＴＲＤを
生成する複合ＡＮＤゲート１０６を含む。
【００９７】内部ノーマルロウ活性化信号／ｉｎｔＲＥ
は、内部で行が選択状態にある期間を規定し、非活性化
されると内部状態が初期状態に復帰していることを示
す。
は、内部で行が選択状態にある期間を規定し、非活性化
されると内部状態が初期状態に復帰していることを示
す。
【００９８】リストア期間信号／ＲＳＴＲは、メモリセ
ルデータが読出されてその読出データがメモリセルに再
書込されるまでの期間（リストア期間）を規定する。
ルデータが読出されてその読出データがメモリセルに再
書込されるまでの期間（リストア期間）を規定する。
【００９９】コラム活性化信号／ＣＤＥは、列選択系回
路の活性化期間を規定する。遅延リストア期間信号／Ｒ
ＳＴＲＤにより、行系回路の初期状態に復帰するまでの
期間を確保する。コラムリカバリ期間信号ＣＯＬＲＷＡ
ＣＴにより、コラム活性化信号／ＣＤＥが非活性化され
て列系回路が初期状態に復帰するまでのリカバリ期間を
確保する。
路の活性化期間を規定する。遅延リストア期間信号／Ｒ
ＳＴＲＤにより、行系回路の初期状態に復帰するまでの
期間を確保する。コラムリカバリ期間信号ＣＯＬＲＷＡ
ＣＴにより、コラム活性化信号／ＣＤＥが非活性化され
て列系回路が初期状態に復帰するまでのリカバリ期間を
確保する。
【０１００】この図１１に示す構成においては、内部で
リストア動作が行なわれる期間またはコラムリカバリ期
間中に、次のデータアクセス指示が与えられた場合に、
そのリストア動作またはコラムリカバリ期間が完了する
まで、次のデータアクセス受付を待ち合わせる。これに
より、確実に、リストア期間およびコラムリカバリ期間
を確保することができ、内部を確実に初期状態に復帰さ
せた後、次の動作に入ることができ、内部データの破壊
を防止することができる。
リストア動作が行なわれる期間またはコラムリカバリ期
間中に、次のデータアクセス指示が与えられた場合に、
そのリストア動作またはコラムリカバリ期間が完了する
まで、次のデータアクセス受付を待ち合わせる。これに
より、確実に、リストア期間およびコラムリカバリ期間
を確保することができ、内部を確実に初期状態に復帰さ
せた後、次の動作に入ることができ、内部データの破壊
を防止することができる。
【０１０１】図１２は、図１１に示す主制御回路２０お
よびリフレッシュ制御回路４０の動作を示すタイミング
図である。以下、図１２を参照して、図１１に示す制御
回路の動作について説明する。
よびリフレッシュ制御回路４０の動作を示すタイミング
図である。以下、図１２を参照して、図１１に示す制御
回路の動作について説明する。
【０１０２】外部からの出力イネーブル信号ＯＥ♯（ま
たはライトイネーブル信号ＷＥ♯）がＨレベルに立上が
ると、このときのアドレス信号ＡＤ０によるデータアク
セス（リードまたはライト）動作の完了が指示される。
この外部出力イネーブル信号ＯＥ♯（または外部ライト
イネーブル信号ＷＥ♯）に応答して、内部出力イネーブ
ル信号／ｉｎｔＯＥ（または内部ライトイネーブル信号
／ｉｎｔＷＥ）が、立上がる。この内部出力イネーブル
信号／ｉｎｔＯＥ（または内部ライトイネーブル信号／
ｉｎｔＷＥ）の立上がり（前縁）に応答して、前縁パル
ス発生回路１２６からのリセットファースト信号／ＲＳ
ＦＴがＬレベルに立下がる。このとき、遅延リストア期
間信号／ＲＳＴＲＤがＬレベルであれば、シフタ１００
は、遅延リストア期間信号／ＲＳＴＲＤがＨレベルとな
るまで、その内部のリセット信号／ＲＳＴの活性化をシ
フトする。
たはライトイネーブル信号ＷＥ♯）がＨレベルに立上が
ると、このときのアドレス信号ＡＤ０によるデータアク
セス（リードまたはライト）動作の完了が指示される。
この外部出力イネーブル信号ＯＥ♯（または外部ライト
イネーブル信号ＷＥ♯）に応答して、内部出力イネーブ
ル信号／ｉｎｔＯＥ（または内部ライトイネーブル信号
／ｉｎｔＷＥ）が、立上がる。この内部出力イネーブル
信号／ｉｎｔＯＥ（または内部ライトイネーブル信号／
ｉｎｔＷＥ）の立上がり（前縁）に応答して、前縁パル
ス発生回路１２６からのリセットファースト信号／ＲＳ
ＦＴがＬレベルに立下がる。このとき、遅延リストア期
間信号／ＲＳＴＲＤがＬレベルであれば、シフタ１００
は、遅延リストア期間信号／ＲＳＴＲＤがＨレベルとな
るまで、その内部のリセット信号／ＲＳＴの活性化をシ
フトする。
【０１０３】遅延リストア期間信号／ＲＳＴＲＤがＨレ
ベルに立上がると、内部でメモリセルアレイが非活性状
態に駆動されて、リセット信号／ＲＳＴが活性化されて
内部ノーマルロウ活性化信号ｉｎｔＲＥがＨレベルとな
る。この遅延リストア期間信号／ＲＳＴＲＤの立上がり
に応答して、アドレスＡＤ０に対するデータ読出動作サ
イクルが完了する。
ベルに立上がると、内部でメモリセルアレイが非活性状
態に駆動されて、リセット信号／ＲＳＴが活性化されて
内部ノーマルロウ活性化信号ｉｎｔＲＥがＨレベルとな
る。この遅延リストア期間信号／ＲＳＴＲＤの立上がり
に応答して、アドレスＡＤ０に対するデータ読出動作サ
イクルが完了する。
【０１０４】次いで、データアクセス指示（出力イネー
ブル信号またはライトイネーブル信号の活性化）が与え
られると、内部データアクセス指示信号（内部出力イネ
ーブル信号／ｉｎｔＯＥまたは内部ライトイネーブル信
号／ｉｎｔＷＥ）が活性化され、応じて後縁パルス発生
回路１２４からの信号／ＳＥＴＦがＬレベルに活性化さ
れる。このとき、リフレッシュ活性化信号／ＲＥＦＥは
Ｈレベルであるため、シフタ１２７はシフト動作を行な
わず、この入力ＩＮＡに与えられた信号セットファース
ト信号／ＳＥＴＦの活性化に応答してセット／ＳＥＴが
活性化され、応じてセット／リセットフリップフロップ
１２８がセットされ、再び、内部ノーマルロウ活性化信
号／ｉｎｔＲＥが活性化される。
ブル信号またはライトイネーブル信号の活性化）が与え
られると、内部データアクセス指示信号（内部出力イネ
ーブル信号／ｉｎｔＯＥまたは内部ライトイネーブル信
号／ｉｎｔＷＥ）が活性化され、応じて後縁パルス発生
回路１２４からの信号／ＳＥＴＦがＬレベルに活性化さ
れる。このとき、リフレッシュ活性化信号／ＲＥＦＥは
Ｈレベルであるため、シフタ１２７はシフト動作を行な
わず、この入力ＩＮＡに与えられた信号セットファース
ト信号／ＳＥＴＦの活性化に応答してセット／ＳＥＴが
活性化され、応じてセット／リセットフリップフロップ
１２８がセットされ、再び、内部ノーマルロウ活性化信
号／ｉｎｔＲＥが活性化される。
【０１０５】内部ノーマルロウ活性化信号／ｉｎｔＲＥ
の活性化に応答して、前縁パルス発生回路１０１がワン
ショットのパルス信号を生成し、応じてリストア期間信
号／ＲＳＴＲが活性化される。このリストア期間信号／
ＲＳＴＲの活性化に従って、再び、遅延リストア期間信
号／ＲＳＴＲＢが活性化される。このリストア期間信号
／ＲＳＴＲの活性化により、内部でメモリセル行の選択
が行なわれ、選択メモリセルのデータリストア動作が行
なわれることが示される。リストア期間信号／ＲＳＴＲ
は、後縁遅延回路１０２および１０３の有する遅延時間
の間、活性状態に維持される。このリストア期間信号／
ＲＳＴＲにより、メモリセルのデータのリストア完了ま
でに必要な期間が確保される。
の活性化に応答して、前縁パルス発生回路１０１がワン
ショットのパルス信号を生成し、応じてリストア期間信
号／ＲＳＴＲが活性化される。このリストア期間信号／
ＲＳＴＲの活性化に従って、再び、遅延リストア期間信
号／ＲＳＴＲＢが活性化される。このリストア期間信号
／ＲＳＴＲの活性化により、内部でメモリセル行の選択
が行なわれ、選択メモリセルのデータリストア動作が行
なわれることが示される。リストア期間信号／ＲＳＴＲ
は、後縁遅延回路１０２および１０３の有する遅延時間
の間、活性状態に維持される。このリストア期間信号／
ＲＳＴＲにより、メモリセルのデータのリストア完了ま
でに必要な期間が確保される。
【０１０６】一方、後縁遅延回路１０２の出力信号がＨ
レベルに立上がると、前縁パルス発生回路１０４からの
コラム活性化信号／ＣＤＥが活性化され、列選択動作が
行なわれる。この後縁遅延回路１０２の出力信号の立上
がりにより、センス動作が完了し、コラムインターロッ
ク期間が終了したことが示される。
レベルに立上がると、前縁パルス発生回路１０４からの
コラム活性化信号／ＣＤＥが活性化され、列選択動作が
行なわれる。この後縁遅延回路１０２の出力信号の立上
がりにより、センス動作が完了し、コラムインターロッ
ク期間が終了したことが示される。
【０１０７】コラム活性化信号／ＣＤＥの活性化に従っ
て列選択が行なわれ、この期間、列アクセス活性化信号
ＣＯＬＲＷＡＣＴは活性状態を維持する。
て列選択が行なわれ、この期間、列アクセス活性化信号
ＣＯＬＲＷＡＣＴは活性状態を維持する。
【０１０８】一方、このアドレスＡＤ１に従うデータア
クセス期間中において、リフレッシュ制御回路４０にお
いてリフレッシュ周期信号／ＲＥＦＣＹＣが活性化され
ると、図４に示すように、リフレッシュフラグＲＥＦＬ
Ｇが活性化され、リフレッシュが要求されている状態が
示される。
クセス期間中において、リフレッシュ制御回路４０にお
いてリフレッシュ周期信号／ＲＥＦＣＹＣが活性化され
ると、図４に示すように、リフレッシュフラグＲＥＦＬ
Ｇが活性化され、リフレッシュが要求されている状態が
示される。
【０１０９】後縁遅延回路１０５の有する遅延時間が経
過すると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴが
非活性化され、応じて遅延リストア期間信号／ＲＳＴＲ
Ｄが非活性化され、シフタ１００がリセット信号／ＲＳ
Ｔを活性化し、内部行活性化信号ｉｎｔＲＥを非活性化
する。これにより、アドレスＡＤ１によるデータアクセ
スサイクルが完了する。
過すると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴが
非活性化され、応じて遅延リストア期間信号／ＲＳＴＲ
Ｄが非活性化され、シフタ１００がリセット信号／ＲＳ
Ｔを活性化し、内部行活性化信号ｉｎｔＲＥを非活性化
する。これにより、アドレスＡＤ１によるデータアクセ
スサイクルが完了する。
【０１１０】この内部ノーマルロウ活性化信号ｉｎｔＲ
Ｅの非活性化に応答して、図５に示す判定回路６０から
のリフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期間
活性化され、リフレッシュを実行すべきかの判定が行な
われる。リフレッシュフラグＲＥＦＬＧがＨレベルであ
るため、図２に示すリフレッシュセット信号／ＲＥＦＳ
が所定期間Ｌレベルとなり、応じてセット／リセットフ
リップフロップ４５（図２参照）がセットされてリフレ
ッシュ活性化信号／ＲＥＦＥが活性化され、リフレッシ
ュ動作が実行される。このリフレッシュ活性化信号／Ｒ
ＥＦＥの活性化期間中に、次のアドレスＡＤ２に対する
アクセス指示が与えられると、シフタ１２７がシフト動
作を行ない、リフレッシュ活性化信号／ＲＥＦＥが非活
性化されると、セット信号／ＳＥＴを活性化する。応じ
て、内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化
され、再び、リストア信号／ＲＳＴＲが活性化され、ま
た遅延リストア期間信号／ＲＳＴＲＤが活性化されて、
アドレスＡＤ２に従ってメモリセル行および列の選択動
作が実行され、データの読出（出力イネーブル信号／Ｏ
Ｅの活性化時）が実行される。
Ｅの非活性化に応答して、図５に示す判定回路６０から
のリフレッシュウィンドウ信号ＲＥＦＷＩＮが所定期間
活性化され、リフレッシュを実行すべきかの判定が行な
われる。リフレッシュフラグＲＥＦＬＧがＨレベルであ
るため、図２に示すリフレッシュセット信号／ＲＥＦＳ
が所定期間Ｌレベルとなり、応じてセット／リセットフ
リップフロップ４５（図２参照）がセットされてリフレ
ッシュ活性化信号／ＲＥＦＥが活性化され、リフレッシ
ュ動作が実行される。このリフレッシュ活性化信号／Ｒ
ＥＦＥの活性化期間中に、次のアドレスＡＤ２に対する
アクセス指示が与えられると、シフタ１２７がシフト動
作を行ない、リフレッシュ活性化信号／ＲＥＦＥが非活
性化されると、セット信号／ＳＥＴを活性化する。応じ
て、内部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化
され、再び、リストア信号／ＲＳＴＲが活性化され、ま
た遅延リストア期間信号／ＲＳＴＲＤが活性化されて、
アドレスＡＤ２に従ってメモリセル行および列の選択動
作が実行され、データの読出（出力イネーブル信号／Ｏ
Ｅの活性化時）が実行される。
【０１１１】したがって、この図１１に示すように、内
部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化を、
遅延リストア期間信号／ＲＳＴＲＤで行うことにより、
ロウ系およびコラム系のプリチャージ期間を確保するこ
とができ、確実に、リストア動作およびリカバリ動作が
完了した後に、次の動作を実行することができ、データ
が破壊されるのを防止することができる。
部ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化を、
遅延リストア期間信号／ＲＳＴＲＤで行うことにより、
ロウ系およびコラム系のプリチャージ期間を確保するこ
とができ、確実に、リストア動作およびリカバリ動作が
完了した後に、次の動作を実行することができ、データ
が破壊されるのを防止することができる。
【０１１２】図１３は、この発明の実施の形態２に従う
半導体記憶装置の要部の構成を概略的に示す図である。
図１３においては、図１に示すメモリアレイ２６、セン
スアンプ／入出力制御回路２５、および行選択に関連す
る動作を行なう行系回路、およびこの行系回路の動作を
制御する行系制御回路の構成を概略的に示す。
半導体記憶装置の要部の構成を概略的に示す図である。
図１３においては、図１に示すメモリアレイ２６、セン
スアンプ／入出力制御回路２５、および行選択に関連す
る動作を行なう行系回路、およびこの行系回路の動作を
制御する行系制御回路の構成を概略的に示す。
【０１１３】図１３において、メモリセルアレイ２６に
おいては、メモリセルＭＣが行列状に配列される。メモ
リセルＭＣの各行に対応してワード線ＷＬが配置され、
メモリセルＭＣの各列に対応してビット線ＢＬおよびＺ
ＢＬが配置される。図１３において１つのメモリセルＭ
Ｃを代表的に示す。
おいては、メモリセルＭＣが行列状に配列される。メモ
リセルＭＣの各行に対応してワード線ＷＬが配置され、
メモリセルＭＣの各列に対応してビット線ＢＬおよびＺ
ＢＬが配置される。図１３において１つのメモリセルＭ
Ｃを代表的に示す。
【０１１４】メモリセルＭＣは、情報を電荷の形態で格
納するメモリセルキャパシタＭＱと、対応のワード線Ｗ
Ｌ上の信号に従ってメモリセルキャパシタＭＱを対応の
ビット線ＢＬまたはＺＢＬに接続するアクセストランジ
スタＭＴを含む。
納するメモリセルキャパシタＭＱと、対応のワード線Ｗ
Ｌ上の信号に従ってメモリセルキャパシタＭＱを対応の
ビット線ＢＬまたはＺＢＬに接続するアクセストランジ
スタＭＴを含む。
【０１１５】ビット線ＢＬおよびＺＢＬが対を成して配
設される。ビット線ＢＬおよびＺＢＬの対に対し、活性
化時、これらのビット線ＢＬおよびＺＢＬを所定の電圧
ＶＢＬにプリチャージしかつイコライズするビット線イ
コライズ回路１３０と、活性化時、ビット線ＢＬおよび
ＺＢＬの電位を差動増幅しかつラッチするセンスアンプ
１３２と、列選択信号ＣＳＬに従って導通し、導通時、
ビット線ＢＬおよびＺＢＬを内部データ線ＩＯおよびＺ
ＩＯに接続する列選択ゲート１３４が設けられる。この
センスアンプ１３２および列選択ゲート１３４が、図１
に示すセンスアンプ／入出力制御回路２５のブロックの
構成要素に対応する。
設される。ビット線ＢＬおよびＺＢＬの対に対し、活性
化時、これらのビット線ＢＬおよびＺＢＬを所定の電圧
ＶＢＬにプリチャージしかつイコライズするビット線イ
コライズ回路１３０と、活性化時、ビット線ＢＬおよび
ＺＢＬの電位を差動増幅しかつラッチするセンスアンプ
１３２と、列選択信号ＣＳＬに従って導通し、導通時、
ビット線ＢＬおよびＺＢＬを内部データ線ＩＯおよびＺ
ＩＯに接続する列選択ゲート１３４が設けられる。この
センスアンプ１３２および列選択ゲート１３４が、図１
に示すセンスアンプ／入出力制御回路２５のブロックの
構成要素に対応する。
【０１１６】行系回路は、ロウアドレスラッチ指示信号
ＲＡＬの活性化時与えられたアドレス信号ＡＤを取込み
内部ロウアドレス信号ＲＡを生成するアドレスラッチ１
４０と、リフレッシュ制御回路４０からのリフレッシュ
アドレス信号ＲＦＡＤとアドレスラッチ１４０からの内
部ロウアドレス信号ＲＡの一方を選択するマルチプレク
サ１４１と、ロウアドレスデコードイネーブル信号ＲＡ
ＤＥの活性化時、マルチプレクサ１４１を介して与えら
れたロウアドレス信号をデコードするロウデコード回路
１４２と、ワード線駆動タイミング信号ＲＸの活性化に
応答してロウデコード回路１４２の出力信号に従ってア
ドレス指定されたワード線を選択状態へ駆動するワード
線駆動回路１４３を含む。
ＲＡＬの活性化時与えられたアドレス信号ＡＤを取込み
内部ロウアドレス信号ＲＡを生成するアドレスラッチ１
４０と、リフレッシュ制御回路４０からのリフレッシュ
アドレス信号ＲＦＡＤとアドレスラッチ１４０からの内
部ロウアドレス信号ＲＡの一方を選択するマルチプレク
サ１４１と、ロウアドレスデコードイネーブル信号ＲＡ
ＤＥの活性化時、マルチプレクサ１４１を介して与えら
れたロウアドレス信号をデコードするロウデコード回路
１４２と、ワード線駆動タイミング信号ＲＸの活性化に
応答してロウデコード回路１４２の出力信号に従ってア
ドレス指定されたワード線を選択状態へ駆動するワード
線駆動回路１４３を含む。
【０１１７】この行系回路には、イコライズ回路１３０
およびセンスアンプ１３２も含まれ、これらの行系回路
は、行系制御回路（図１０に示す行系制御回路９２に対
応）により制御される。
およびセンスアンプ１３２も含まれ、これらの行系回路
は、行系制御回路（図１０に示す行系制御回路９２に対
応）により制御される。
【０１１８】行系制御回路は、内部ノーマルロウ活性化
信号／ｉｎｔＲＥの活性化に応答してアドレスラッチ指
示信号ＲＡＬを活性化するアドレスラッチ制御回路１５
０と、アドレスラッチ制御回路１５０の出力信号とリフ
レッシュ活性化信号／ＲＥＦＥの一方の活性化に応答し
て活性化信号を生成するゲート回路１５１と、ゲート回
路１５１の出力信号の活性化に応答してロウアドレスデ
コードイネーブル信号ＲＡＤＥを活性化するロウデコー
ド制御回路１５２と、ロウデコード制御回路１５２から
のロウアドレスデコードイネーブル信号ＲＡＤＥの活性
化に応答してビット線イコライズ指示信号ＢＬＥＱを非
活性化するビット線イコライズ制御回路１５３と、ビッ
ト線イコライズ制御回路１５３からのビット線イコライ
ズ指示信号ＢＬＥＱの非活性化に応答して、ワード線駆
動タイミング信号ＲＸを活性化するワード線制御回路１
５４と、ワード線駆動タイミング信号ＲＸの活性化に応
答して、所定期間経過後に、センスアンプ活性化信号Ｓ
Ｅを活性化するセンス制御回路１５５を含む。
信号／ｉｎｔＲＥの活性化に応答してアドレスラッチ指
示信号ＲＡＬを活性化するアドレスラッチ制御回路１５
０と、アドレスラッチ制御回路１５０の出力信号とリフ
レッシュ活性化信号／ＲＥＦＥの一方の活性化に応答し
て活性化信号を生成するゲート回路１５１と、ゲート回
路１５１の出力信号の活性化に応答してロウアドレスデ
コードイネーブル信号ＲＡＤＥを活性化するロウデコー
ド制御回路１５２と、ロウデコード制御回路１５２から
のロウアドレスデコードイネーブル信号ＲＡＤＥの活性
化に応答してビット線イコライズ指示信号ＢＬＥＱを非
活性化するビット線イコライズ制御回路１５３と、ビッ
ト線イコライズ制御回路１５３からのビット線イコライ
ズ指示信号ＢＬＥＱの非活性化に応答して、ワード線駆
動タイミング信号ＲＸを活性化するワード線制御回路１
５４と、ワード線駆動タイミング信号ＲＸの活性化に応
答して、所定期間経過後に、センスアンプ活性化信号Ｓ
Ｅを活性化するセンス制御回路１５５を含む。
【０１１９】ビット線イコライズ制御回路１５３からの
ビット線イコライズ指示信号ＢＬＥＱがビット線イコラ
イズ回路１３０へ与えられ、センス制御回路１５５から
のセンスアンプ活性化信号ＳＥがセンスアンプ１３２へ
与えられる。センス制御回路１５５からのセンスアンプ
活性化信号ＳＥが活性化されると、先に図１１において
示すように、リストア期間信号の活性化に従って列系制
御回路１５６からのコラム活性化信号／ＣＤＥが活性化
されて、列系回路１４５が動作する。
ビット線イコライズ指示信号ＢＬＥＱがビット線イコラ
イズ回路１３０へ与えられ、センス制御回路１５５から
のセンスアンプ活性化信号ＳＥがセンスアンプ１３２へ
与えられる。センス制御回路１５５からのセンスアンプ
活性化信号ＳＥが活性化されると、先に図１１において
示すように、リストア期間信号の活性化に従って列系制
御回路１５６からのコラム活性化信号／ＣＤＥが活性化
されて、列系回路１４５が動作する。
【０１２０】列系回路１４５は、コラムデコーダ、内部
データ線イコライズ回路、内部書込回路および内部読出
回路を含む。図１３においては、列系回路１４５から、
列選択信号ＣＳＬが生成されるのを代表的に示す。列系
回路１４５は、内部書込回路および内部読出回路とし
て、内部書込データを生成して選択メモリセルへ書込む
ライトドライバ、および選択メモリセルからの読出デー
タを増幅するプリアンプを含む。列選択ゲート１３４
は、この列系回路１４５に含まれてもよい。
データ線イコライズ回路、内部書込回路および内部読出
回路を含む。図１３においては、列系回路１４５から、
列選択信号ＣＳＬが生成されるのを代表的に示す。列系
回路１４５は、内部書込回路および内部読出回路とし
て、内部書込データを生成して選択メモリセルへ書込む
ライトドライバ、および選択メモリセルからの読出デー
タを増幅するプリアンプを含む。列選択ゲート１３４
は、この列系回路１４５に含まれてもよい。
【０１２１】列系制御回路１５６は、リフレッシュ活性
化信号／ＲＥＦＥの活性化時リセット状態に維持され、
その列選択動作は禁止される。
化信号／ＲＥＦＥの活性化時リセット状態に維持され、
その列選択動作は禁止される。
【０１２２】行系制御回路を初期化するリセット回路と
して、遅延リストア期間信号／ＲＳＴＲＴとリフレッシ
ュ活性化信号／ＲＥＦＥとを受けるゲート回路１５７が
設けられる。このゲート回路１５７の出力信号に従っ
て、ロウデコード制御回路１５２からセンス制御回路１
５５までの各制御回路が所定のシーケンスでリセットさ
れる。このリセットのシーケンスとして、まずワード線
駆動タイミング信号ＲＸが非活性化され、次いでセンス
アンプ活性化信号ＳＥが非活性化される。その後、ビッ
ト線イコライズ指示信号ＢＬＥＱが活性化されてビット
線のイコライズ／プリチャージが実行され、その後ロウ
デコード動作が停止される。このロウでコード動作の非
活性化に応答して内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥが非活性化される。この内部ノーマルロウ活性化信
号／ｉｎｔＲＥは、内部状態を示す信号であり、内部が
初期状態に復帰したときに非活性化される。
して、遅延リストア期間信号／ＲＳＴＲＴとリフレッシ
ュ活性化信号／ＲＥＦＥとを受けるゲート回路１５７が
設けられる。このゲート回路１５７の出力信号に従っ
て、ロウデコード制御回路１５２からセンス制御回路１
５５までの各制御回路が所定のシーケンスでリセットさ
れる。このリセットのシーケンスとして、まずワード線
駆動タイミング信号ＲＸが非活性化され、次いでセンス
アンプ活性化信号ＳＥが非活性化される。その後、ビッ
ト線イコライズ指示信号ＢＬＥＱが活性化されてビット
線のイコライズ／プリチャージが実行され、その後ロウ
デコード動作が停止される。このロウでコード動作の非
活性化に応答して内部ノーマルロウ活性化信号／ｉｎｔ
ＲＥが非活性化される。この内部ノーマルロウ活性化信
号／ｉｎｔＲＥは、内部状態を示す信号であり、内部が
初期状態に復帰したときに非活性化される。
【０１２３】また、リフレッシュ活性化信号／ＲＥＦＥ
は、内部がリフレッシュ状態にあることを示す。したが
って、図１３において括弧内において示すように、リフ
レッシュ活性化信号／ＲＥＦＥが活性化されてから所定
期間経過後にリフレッシュ動作を内部で完了させるリフ
レッシュリストア期間信号／ＲＦＲＳＴＤを用いて行系
制御回路のリセットが実行される。このリフレッシュリ
ストア期間信号／ＲＦＲＳＴＤの非活性化に応答して、
リフレッシュ活性化信号／ＲＥＦＥが非活性化されて、
リフレッシュ状態からの解放が示され、次のデータアク
セスが許可される。
は、内部がリフレッシュ状態にあることを示す。したが
って、図１３において括弧内において示すように、リフ
レッシュ活性化信号／ＲＥＦＥが活性化されてから所定
期間経過後にリフレッシュ動作を内部で完了させるリフ
レッシュリストア期間信号／ＲＦＲＳＴＤを用いて行系
制御回路のリセットが実行される。このリフレッシュリ
ストア期間信号／ＲＦＲＳＴＤの非活性化に応答して、
リフレッシュ活性化信号／ＲＥＦＥが非活性化されて、
リフレッシュ状態からの解放が示され、次のデータアク
セスが許可される。
【０１２４】図１４は、図１３に示す回路の動作を示す
タイミング図である。以下、図１４を参照して、図１３
に示す構成の動作について説明する。通常データアクセ
ス動作時においては、データアクセス指示に従って、内
部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され、
応じて遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化に応答して、アドレスラッチ制御回路１５０からの
ロウアドレスラッチ指示信号ＲＡＬが活性化され、アド
レスラッチ１４０が与えられた信号をラッチしてロウア
ドレス信号ＲＡを生成する。
タイミング図である。以下、図１４を参照して、図１３
に示す構成の動作について説明する。通常データアクセ
ス動作時においては、データアクセス指示に従って、内
部ノーマルロウ活性化信号／ｉｎｔＲＥが活性化され、
応じて遅延リストア期間信号／ＲＳＴＲＤが活性化され
る。この内部ノーマルロウ活性化信号／ｉｎｔＲＥの活
性化に応答して、アドレスラッチ制御回路１５０からの
ロウアドレスラッチ指示信号ＲＡＬが活性化され、アド
レスラッチ１４０が与えられた信号をラッチしてロウア
ドレス信号ＲＡを生成する。
【０１２５】次いで、ゲート回路１５１の出力信号の活
性化に従ってロウデコード制御回路１５２の出力するロ
ウアドレスデコードイネーブル信号ＲＡＤＥが活性化さ
れ、次いでビット線イコライズ指示信号ＢＬＥＱが非活
性化される。ロウデコード回路１４２がデコード動作を
開始し、また、ビット線ＢＬおよびＺＢＬのイコライズ
動作が停止し、ビット線ＢＬおよびＺＢＬはフローティ
ング状態となる。
性化に従ってロウデコード制御回路１５２の出力するロ
ウアドレスデコードイネーブル信号ＲＡＤＥが活性化さ
れ、次いでビット線イコライズ指示信号ＢＬＥＱが非活
性化される。ロウデコード回路１４２がデコード動作を
開始し、また、ビット線ＢＬおよびＺＢＬのイコライズ
動作が停止し、ビット線ＢＬおよびＺＢＬはフローティ
ング状態となる。
【０１２６】次いで、ワード線制御回路１５４からのワ
ード線駆動タイミング信号ＲＸが活性化され、ワード線
駆動回路１４３によりロウデコード回路１４２の出力す
るワード線選択信号に従って、アドレス指定された行の
ワード線ＷＬが選択状態へ駆動される。
ード線駆動タイミング信号ＲＸが活性化され、ワード線
駆動回路１４３によりロウデコード回路１４２の出力す
るワード線選択信号に従って、アドレス指定された行の
ワード線ＷＬが選択状態へ駆動される。
【０１２７】次いで、センス制御回路１５５が、所定の
タイミングでセンスアンプ活性化信号ＳＥを活性化し、
センスアンプ１３２が、ビット線ＢＬおよびＺＢＬに読
出されたデータを検知し増幅しかつラッチする。行選択
動作が開始され、センスアンプ活性化信号ＳＥが活性化
されて、ビット線ＢＬおよびＺＢＬの電位が確定し、メ
モリセルＭＣに元のデータが書込まれるまでの期間が、
リストア期間であり、リストア期間信号／ＲＳＴＲによ
りこの期間が確保される。
タイミングでセンスアンプ活性化信号ＳＥを活性化し、
センスアンプ１３２が、ビット線ＢＬおよびＺＢＬに読
出されたデータを検知し増幅しかつラッチする。行選択
動作が開始され、センスアンプ活性化信号ＳＥが活性化
されて、ビット線ＢＬおよびＺＢＬの電位が確定し、メ
モリセルＭＣに元のデータが書込まれるまでの期間が、
リストア期間であり、リストア期間信号／ＲＳＴＲによ
りこの期間が確保される。
【０１２８】センスアンプ活性化信号ＳＥが活性化され
て、いわゆるコラムインターロック期間が経過すると、
コラム活性化信号／ＣＤＥが活性化され、列系回路が動
作し列選択動作が行なわれ、データのアクセスが行なわ
れる。このコラム活性化信号／ＣＤＥは、先の図１１に
示すようにワンショットのパルス信号であり、所定時間
が経過すると列選択動作が終了する。このコラム活性化
信号／ＣＤＥが非活性化されてから、コラム系の回路の
初期状態への復帰が行なわれ、コラムリカバリ期間が始
まる。
て、いわゆるコラムインターロック期間が経過すると、
コラム活性化信号／ＣＤＥが活性化され、列系回路が動
作し列選択動作が行なわれ、データのアクセスが行なわ
れる。このコラム活性化信号／ＣＤＥは、先の図１１に
示すようにワンショットのパルス信号であり、所定時間
が経過すると列選択動作が終了する。このコラム活性化
信号／ＣＤＥが非活性化されてから、コラム系の回路の
初期状態への復帰が行なわれ、コラムリカバリ期間が始
まる。
【０１２９】コラム活性化信号／ＣＤＥが非活性化され
ると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴが、コ
ラムリカバリ期間経過後に非活性化され、遅延リストア
期間信号／ＲＳＴＲＤが非活性化される。この行系制御
信号の初期化シーケンスにおいて、まず、ワード線制御
回路１５４がリセットされ、ワード線駆動タイミング信
号ＲＸが非活性化される。次いで、センス制御回路１５
５が非活性化され、センスアンプ活性化信号ＳＥが非活
性化され、センスアンプ１３２が非活性化される。
ると、コラムリカバリ期間信号ＣＯＬＲＷＡＣＴが、コ
ラムリカバリ期間経過後に非活性化され、遅延リストア
期間信号／ＲＳＴＲＤが非活性化される。この行系制御
信号の初期化シーケンスにおいて、まず、ワード線制御
回路１５４がリセットされ、ワード線駆動タイミング信
号ＲＸが非活性化される。次いで、センス制御回路１５
５が非活性化され、センスアンプ活性化信号ＳＥが非活
性化され、センスアンプ１３２が非活性化される。
【０１３０】次いで、ビット線イコライズ指示信号ＢＬ
ＥＱが活性化され、このビット線ＢＬおよびＺＢＬの電
源電圧および接地電圧レベルの電位をイコライズする。
このイコライズが始まると、次いでロウデコード制御回
路１１２がリセットされ、ロウアドレスデコーダイネー
ブル信号ＲＡＤＥが非活性化されて、次いで内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが非活性化される。応じ
て、アドレスラッチ１４０のラッチが完了し、次のアド
レスを受入れる状態となる。
ＥＱが活性化され、このビット線ＢＬおよびＺＢＬの電
源電圧および接地電圧レベルの電位をイコライズする。
このイコライズが始まると、次いでロウデコード制御回
路１１２がリセットされ、ロウアドレスデコーダイネー
ブル信号ＲＡＤＥが非活性化されて、次いで内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが非活性化される。応じ
て、アドレスラッチ１４０のラッチが完了し、次のアド
レスを受入れる状態となる。
【０１３１】このコラム活性化信号ＣＤＥが非活性化さ
れてから内部ノーマルロウ活性化信号／ｉｎｔＲＥが非
活性化（Ｈレベル）に駆動されるまでの期間が、リカバ
リ期間であり、信号／ＺＳＴＲＤにより、この期間の誤
動作が防止される。
れてから内部ノーマルロウ活性化信号／ｉｎｔＲＥが非
活性化（Ｈレベル）に駆動されるまでの期間が、リカバ
リ期間であり、信号／ＺＳＴＲＤにより、この期間の誤
動作が防止される。
【０１３２】一方、リフレッシュ動作時においては、リ
フレッシュ活性化信号／ＲＥＦＥが活性化され、ロウデ
コード制御回路５２からのロウアドレスデコードイネー
ブル信号ＲＡＤＥが活性化される。リフレッシュ動作時
においては、マルチプレクサ１４１がリフレッシュアド
レスＲＦＡＤを選択してロウデコード回路１４２へ与え
ている。次いで、通常データアクセス時と同様にして、
ワード線制御回路１５４およびセンス制御回路１５５が
順次活性化され、ワード線駆動回路によりリフレッシュ
アドレスに対応するワード線が選択状態へ駆動され、こ
のリフレッシュ行に接続するメモリセルのデータのセン
スアンプ１３２によるセンス、増幅および再書込が行な
われる。
フレッシュ活性化信号／ＲＥＦＥが活性化され、ロウデ
コード制御回路５２からのロウアドレスデコードイネー
ブル信号ＲＡＤＥが活性化される。リフレッシュ動作時
においては、マルチプレクサ１４１がリフレッシュアド
レスＲＦＡＤを選択してロウデコード回路１４２へ与え
ている。次いで、通常データアクセス時と同様にして、
ワード線制御回路１５４およびセンス制御回路１５５が
順次活性化され、ワード線駆動回路によりリフレッシュ
アドレスに対応するワード線が選択状態へ駆動され、こ
のリフレッシュ行に接続するメモリセルのデータのセン
スアンプ１３２によるセンス、増幅および再書込が行な
われる。
【０１３３】リフレッシュ動作時においては、リフレッ
シュリストア期間信号／ＲＦＲＳＴＤを生成し、所定時
間経過後に、ワード線駆動タイミング信号ＲＸを非活性
化し、次いでセンスアンプ活性化信号ＳＥを非活性化す
る。この後、ビット線イコライズ指示信号ＢＬＥＱを活
性化してビット線を所定電圧レベルにイコライズした
後、ロウデコード制御回路１５２を非活性化する。その
後、リフレッシュ活性化信号／ＲＥＦＥを非活性化す
る。
シュリストア期間信号／ＲＦＲＳＴＤを生成し、所定時
間経過後に、ワード線駆動タイミング信号ＲＸを非活性
化し、次いでセンスアンプ活性化信号ＳＥを非活性化す
る。この後、ビット線イコライズ指示信号ＢＬＥＱを活
性化してビット線を所定電圧レベルにイコライズした
後、ロウデコード制御回路１５２を非活性化する。その
後、リフレッシュ活性化信号／ＲＥＦＥを非活性化す
る。
【０１３４】したがって、リフレッシュ動作時において
は、リフレッシュ時のいわゆるリストア期間が完了する
と、ワード線が非選択状態へ駆動される。リフレッシュ
リストア期間信号／ＲＦＲＳＴＤがＨレベルに立上がっ
てから、リフレッシュ活性化信号／ＲＥＦＥが非活性化
されるまでの期間が、リフレッシュ時のリカバリ期間と
なる。
は、リフレッシュ時のいわゆるリストア期間が完了する
と、ワード線が非選択状態へ駆動される。リフレッシュ
リストア期間信号／ＲＦＲＳＴＤがＨレベルに立上がっ
てから、リフレッシュ活性化信号／ＲＥＦＥが非活性化
されるまでの期間が、リフレッシュ時のリカバリ期間と
なる。
【０１３５】ロウアドレスデコードイネーブル信号ＲＡ
ＤＥが非活性化されてから、内部ノーマルロウ活性化信
号／ｉｎｔＲＥまたはリフレッシュ活性化信号／ＲＥＦ
Ｅを非活性化する場合、信号の応答関係を直接利用して
これらの信号を非活性化してもよく、また単に遅延回路
の遅延時間を調整することによりこれらの信号の非活性
化が実現されてもよい。たとえば、リフレッシュ活性化
信号／ＲＥＦＥの場合、図２に示す構成において、遅延
回路４９の出力信号φＡ２を、リフレッシュリストア期
間信号／ＲＦＲＳＴＤとして利用し、セット／リセット
フリップフロップ４５を、ロウアドレスデコードイネー
ブル信号ＲＡＤＥの立下がりに応答してリセットする構
成が用いられれば、図１４に示すリフレッシュ時の信号
波形は、容易に得ることができる。
ＤＥが非活性化されてから、内部ノーマルロウ活性化信
号／ｉｎｔＲＥまたはリフレッシュ活性化信号／ＲＥＦ
Ｅを非活性化する場合、信号の応答関係を直接利用して
これらの信号を非活性化してもよく、また単に遅延回路
の遅延時間を調整することによりこれらの信号の非活性
化が実現されてもよい。たとえば、リフレッシュ活性化
信号／ＲＥＦＥの場合、図２に示す構成において、遅延
回路４９の出力信号φＡ２を、リフレッシュリストア期
間信号／ＲＦＲＳＴＤとして利用し、セット／リセット
フリップフロップ４５を、ロウアドレスデコードイネー
ブル信号ＲＡＤＥの立下がりに応答してリセットする構
成が用いられれば、図１４に示すリフレッシュ時の信号
波形は、容易に得ることができる。
【０１３６】内部ノーマルロウ活性化信号／ｉｎｔＲＥ
およびリフレッシュ活性化信号／ＲＥＦＥは、内部の状
態を示し、この内部状態がリセットされたときには、ほ
ぼ内部回路が初期状態に復帰しているために、次の動作
サイクルのための内部動作制御信号の活性／非活性化を
実行する。これにより、いわゆるＤＲＡＭにおけるＲＡ
Ｓプリチャージ時間を確実に確保して、リフレッシュ完
了後、次のデータアクセスへ即座に入ることができる。
この場合、遅延リストア期間信号／ＲＳＴＲＤの非活性
化から、内部ノーマルロウ活性化信号／ｉｎｔＲＥの非
活性化までの時間が、いわゆるＲＡＳプリチャージ時間
で規定される時間幅であればよい。
およびリフレッシュ活性化信号／ＲＥＦＥは、内部の状
態を示し、この内部状態がリセットされたときには、ほ
ぼ内部回路が初期状態に復帰しているために、次の動作
サイクルのための内部動作制御信号の活性／非活性化を
実行する。これにより、いわゆるＤＲＡＭにおけるＲＡ
Ｓプリチャージ時間を確実に確保して、リフレッシュ完
了後、次のデータアクセスへ即座に入ることができる。
この場合、遅延リストア期間信号／ＲＳＴＲＤの非活性
化から、内部ノーマルロウ活性化信号／ｉｎｔＲＥの非
活性化までの時間が、いわゆるＲＡＳプリチャージ時間
で規定される時間幅であればよい。
【０１３７】図１５は、図１３に示すメモリセルのスト
レージノードＳＮの電位変化を概略的に示す図である。
図１５においては、ストレージノードＳＮにＨレベルデ
ータが格納される電位ＳＮ＜Ｈ＞およびＬレベルデータ
が格納されている場合の電位ＳＮ＜Ｌ＞を併せて示す。
レージノードＳＮの電位変化を概略的に示す図である。
図１５においては、ストレージノードＳＮにＨレベルデ
ータが格納される電位ＳＮ＜Ｈ＞およびＬレベルデータ
が格納されている場合の電位ＳＮ＜Ｌ＞を併せて示す。
【０１３８】ワード線ＷＬが選択されると、このメモリ
セルＭＣの記憶データに応じた電荷が、メモリセルキャ
パシタＭＱからビット線ＢＬまたはＺＢＬに伝達され
る。図１５においては、Ｈレベルデータ読出時のビット
線の信号波形を示す。アクセストランジスタＭＴが、ワ
ード線ＷＬが選択されて導通すると、ストレージノード
ＳＮとビット線ＢＬ（またはＺＢＬ）とが接続される。
ビット線ＢＬおよびＺＢＬは、たとえば中間電圧レベル
にイコライズされており、このビット線ＢＬ（またはＺ
ＢＬ）とストレージノードＳＬとの間に電荷が移動し、
ストレージノードＳＮの電位が変化する。
セルＭＣの記憶データに応じた電荷が、メモリセルキャ
パシタＭＱからビット線ＢＬまたはＺＢＬに伝達され
る。図１５においては、Ｈレベルデータ読出時のビット
線の信号波形を示す。アクセストランジスタＭＴが、ワ
ード線ＷＬが選択されて導通すると、ストレージノード
ＳＮとビット線ＢＬ（またはＺＢＬ）とが接続される。
ビット線ＢＬおよびＺＢＬは、たとえば中間電圧レベル
にイコライズされており、このビット線ＢＬ（またはＺ
ＢＬ）とストレージノードＳＬとの間に電荷が移動し、
ストレージノードＳＮの電位が変化する。
【０１３９】次いで、センスアンプ１３２を活性化し
て、ビット線ＢＬおよびＺＢＬを、電源電圧および接地
電圧レベルにまで駆動することにより、アクセストラン
ジスタを介してこのビット線ＢＬまたはＺＢＬの電荷
が、メモリセルのストレージノードＳＮに伝達され、こ
のストレージノードＳＮの電位が元の電位ＳＮ＜Ｈ＞ま
たはＳＮ＜Ｌ＞に復帰する。このメモリセルＭＣのスト
レージノードＳＮの電位が、再び元の電位レベルに復帰
するまでに要する期間がリストア期間であり、リストア
期間信号／ＲＳＴＲによりこの期間を保証する。
て、ビット線ＢＬおよびＺＢＬを、電源電圧および接地
電圧レベルにまで駆動することにより、アクセストラン
ジスタを介してこのビット線ＢＬまたはＺＢＬの電荷
が、メモリセルのストレージノードＳＮに伝達され、こ
のストレージノードＳＮの電位が元の電位ＳＮ＜Ｈ＞ま
たはＳＮ＜Ｌ＞に復帰する。このメモリセルＭＣのスト
レージノードＳＮの電位が、再び元の電位レベルに復帰
するまでに要する期間がリストア期間であり、リストア
期間信号／ＲＳＴＲによりこの期間を保証する。
【０１４０】一方、ワード線ＷＬが非選択状態へ駆動さ
れると、センスアンプＳＥが非活性化される。次いでビ
ット線イコライズ指示信号が活性化され、ビット線ＢＬ
およびＺＢＬが所定のプリチャージ電圧レベルにイコラ
イズされる。データアクセス時においては、ワード線Ｗ
Ｌの非活性化前に、列選択動作が完了している。したが
って、実際のコラムリカバリ時間は、このワード線非活
性化前から開始される。ロウ系回路のリセットに要する
期間ロウリカバリ期間は、このワード線ＷＬの非活性化
を起点として始まる。このリカバリ期間は、信号ＣＯＬ
ＲＷＡＣＴおよび／ＲＳＴＲＤにより確保される。
れると、センスアンプＳＥが非活性化される。次いでビ
ット線イコライズ指示信号が活性化され、ビット線ＢＬ
およびＺＢＬが所定のプリチャージ電圧レベルにイコラ
イズされる。データアクセス時においては、ワード線Ｗ
Ｌの非活性化前に、列選択動作が完了している。したが
って、実際のコラムリカバリ時間は、このワード線非活
性化前から開始される。ロウ系回路のリセットに要する
期間ロウリカバリ期間は、このワード線ＷＬの非活性化
を起点として始まる。このリカバリ期間は、信号ＣＯＬ
ＲＷＡＣＴおよび／ＲＳＴＲＤにより確保される。
【０１４１】したがって、過渡的な状態であるリストア
動作またはリカバリ動作中に、データアクセス完了指示
（またはリフレッシュ完了指示）が与えられても、確実
に、これらのリストア期間またはこれらのリカバリ期間
の完了後に、次のデータアクセスを行なうことができ、
データ動作またはコラムリカバリ動作を途中で中止する
ことなく、データ破壊が生じるのを防止することができ
る。
動作またはリカバリ動作中に、データアクセス完了指示
（またはリフレッシュ完了指示）が与えられても、確実
に、これらのリストア期間またはこれらのリカバリ期間
の完了後に、次のデータアクセスを行なうことができ、
データ動作またはコラムリカバリ動作を途中で中止する
ことなく、データ破壊が生じるのを防止することができ
る。
【０１４２】［実施の形態３］図１６は、この発明の実
施の形態３に従う半導体記憶装置の主制御回路２０の構
成を概略的に示す図である。この図１６に示す主制御回
路２０の構成は、以下の点において、図１１に示す主制
御回路の構成と異なる。すなわち、後縁パルス発生回路
１２４および前縁パルス発生回路１２６に対し、アドレ
ス変化検出信号ＡＴＤが与えられる。他の構成は、図１
１に示す主制御回路の構成と同じであり、対応する部分
には同一参照番号を付し、その詳細説明は省略する。
施の形態３に従う半導体記憶装置の主制御回路２０の構
成を概略的に示す図である。この図１６に示す主制御回
路２０の構成は、以下の点において、図１１に示す主制
御回路の構成と異なる。すなわち、後縁パルス発生回路
１２４および前縁パルス発生回路１２６に対し、アドレ
ス変化検出信号ＡＴＤが与えられる。他の構成は、図１
１に示す主制御回路の構成と同じであり、対応する部分
には同一参照番号を付し、その詳細説明は省略する。
【０１４３】この図１６に示す主制御回路の構成の場
合、内部動作の開始起点は、内部出力イネーブル信号ｉ
ｎｔＯＥまたはライトイネーブル信号／ｉｎｔＷＥでは
なく、アドレス変化検出信号ＡＴＤにより与えられる。
このアドレス変化検出信号ＡＴＤの立上がりにより、デ
ータアクセス完了が指定され、アドレス変化検出信号Ａ
ＴＤの立下がりにより、データアクセスサイクル開始が
指定される。
合、内部動作の開始起点は、内部出力イネーブル信号ｉ
ｎｔＯＥまたはライトイネーブル信号／ｉｎｔＷＥでは
なく、アドレス変化検出信号ＡＴＤにより与えられる。
このアドレス変化検出信号ＡＴＤの立上がりにより、デ
ータアクセス完了が指定され、アドレス変化検出信号Ａ
ＴＤの立下がりにより、データアクセスサイクル開始が
指定される。
【０１４４】図１７は、図１６に示す主制御回路２０の
動作を示すタイミング図である。この図１７に示すタイ
ミング図から明らかなように、アドレス変化検出信号Ａ
ＴＤが、内部出力イネーブル信号／ｉｎｔＯＥまたは内
部ライトイネーブル信号／ｉｎｔＷＥに代えて用いられ
ており、図１７に示す信号波形での動作態様は、図１２
に示す動作波形が示す動作態様と同じである。
動作を示すタイミング図である。この図１７に示すタイ
ミング図から明らかなように、アドレス変化検出信号Ａ
ＴＤが、内部出力イネーブル信号／ｉｎｔＯＥまたは内
部ライトイネーブル信号／ｉｎｔＷＥに代えて用いられ
ており、図１７に示す信号波形での動作態様は、図１２
に示す動作波形が示す動作態様と同じである。
【０１４５】このアドレス変化検出信号ＡＴＤを用いて
メモリサイクルを規定することにより、ＳＲＡＭインタ
ーフェイスとして最も一般的に用いられているアドレス
変化検出型インターフェイスと互換性を有する完全ヒド
ンリフレッシュＤＲＡＭを実現することができる。
メモリサイクルを規定することにより、ＳＲＡＭインタ
ーフェイスとして最も一般的に用いられているアドレス
変化検出型インターフェイスと互換性を有する完全ヒド
ンリフレッシュＤＲＡＭを実現することができる。
【０１４６】データの書込／読出は、この読出信号と同
時並行して与えられるデータアクセス指示（出力イネー
ブル信号ＯＥまたはライトイネーブル信号ＷＥ）により
指定される。
時並行して与えられるデータアクセス指示（出力イネー
ブル信号ＯＥまたはライトイネーブル信号ＷＥ）により
指定される。
【０１４７】図１８は、アドレス変化検出信号を発生す
る部分の構成を概略的に示す図である。図１８におい
て、アドレス変化検出信号ＡＴＤは、アドレスバッファ
からの内部アドレス信号ビットＡ０−Ａ２０を受けるア
ドレス変化検出回路１６０により生成される。このアド
レス変化検出回路１６０は、各ビットごとに、変化を検
出し、少なくとも１ビットのアドレスにおいて変化が検
出されると、アドレス変化検出信号ＡＴＤを活性化す
る。各ビットに対して設けられるアドレス変化検出器
は、たとえば、アドレスビットＡｉを遅延する遅延回路
と、この遅延回路の出力信号とアドレスビットＡｉを受
ける不一致検出回路とで構成される。全ビットの不一致
検出回路の出力信号をＯＲゲートで受けることにより、
アドレス変化検出信号ＡＴＤが生成される。これに代え
て、最も早いアドレス変化検出信号に応答して所定の時
間幅を有するワンショットのアドレス変化検出信号ＡＴ
Ｄを生成する回路構成が用いられてもよい。
る部分の構成を概略的に示す図である。図１８におい
て、アドレス変化検出信号ＡＴＤは、アドレスバッファ
からの内部アドレス信号ビットＡ０−Ａ２０を受けるア
ドレス変化検出回路１６０により生成される。このアド
レス変化検出回路１６０は、各ビットごとに、変化を検
出し、少なくとも１ビットのアドレスにおいて変化が検
出されると、アドレス変化検出信号ＡＴＤを活性化す
る。各ビットに対して設けられるアドレス変化検出器
は、たとえば、アドレスビットＡｉを遅延する遅延回路
と、この遅延回路の出力信号とアドレスビットＡｉを受
ける不一致検出回路とで構成される。全ビットの不一致
検出回路の出力信号をＯＲゲートで受けることにより、
アドレス変化検出信号ＡＴＤが生成される。これに代え
て、最も早いアドレス変化検出信号に応答して所定の時
間幅を有するワンショットのアドレス変化検出信号ＡＴ
Ｄを生成する回路構成が用いられてもよい。
【０１４８】リフレッシュアドレス信号は、アドレス変
化検出回路１６０へは与えられない。これはリフレッシ
ュ動作時において、リフレッシュ活性化信号／ＲＥＦＥ
にしたがって、そのリフレッシュ動作開始タイミングが
決定されるためである。外部からのデータアクセス時に
おいては、外部アドレス信号ビットの変化を検出するこ
とが必要なだけであり、このアドレス変化検出信号に基
づいてリフレッシュ動作とデータアクセス動作の競合を
内部で回避することにより、アドレス変化検出型インタ
ーフェイスを有するＳＲＡＭに完全に互換性を有するイ
ンターフェイスを備える完全ヒドンリフレッシュＤＲＡ
Ｍを得ることができる。
化検出回路１６０へは与えられない。これはリフレッシ
ュ動作時において、リフレッシュ活性化信号／ＲＥＦＥ
にしたがって、そのリフレッシュ動作開始タイミングが
決定されるためである。外部からのデータアクセス時に
おいては、外部アドレス信号ビットの変化を検出するこ
とが必要なだけであり、このアドレス変化検出信号に基
づいてリフレッシュ動作とデータアクセス動作の競合を
内部で回避することにより、アドレス変化検出型インタ
ーフェイスを有するＳＲＡＭに完全に互換性を有するイ
ンターフェイスを備える完全ヒドンリフレッシュＤＲＡ
Ｍを得ることができる。
【０１４９】以上のように、この発明の実施の形態３に
従えば、内部動作タイミングに起点を与える信号とし
て、アドレス変化検出信号ＡＴＤを用いており、アドレ
ス変化検出形インターフェイスを有するＳＲＡＭと互換
性を有する完全ヒドンリフレッシュＤＲＡＭを実現する
ことができる。
従えば、内部動作タイミングに起点を与える信号とし
て、アドレス変化検出信号ＡＴＤを用いており、アドレ
ス変化検出形インターフェイスを有するＳＲＡＭと互換
性を有する完全ヒドンリフレッシュＤＲＡＭを実現する
ことができる。
【０１５０】［実施の形態４］図１９は、この発明の実
施の形態４に従う主制御回路の構成を概略的に示す図で
ある。この図１９に示す主制御回路の構成においては、
図１６に示す主制御回路の構成と以下の点が異なってい
る。すなわち、内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを活性化するセット／リセットフリップフロップ１２
８をセットするシフタ１２７に対し、複合ＡＮＤゲート
１７０が設けられる。この複合ＡＮＤゲート１７０は、
リフレッシュ制御回路４０からのリフレッシュ活性化信
号／ＲＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅとを受けて、その出力信号をシフタ１２７の入力ノー
ドＩＮＢへ与える。図１９に示す主制御回路２０の他の
構成は、図１６に示す主制御回路の構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。以下、図２０を参照して、図１９に示す回路
の動作について説明する。
施の形態４に従う主制御回路の構成を概略的に示す図で
ある。この図１９に示す主制御回路の構成においては、
図１６に示す主制御回路の構成と以下の点が異なってい
る。すなわち、内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅを活性化するセット／リセットフリップフロップ１２
８をセットするシフタ１２７に対し、複合ＡＮＤゲート
１７０が設けられる。この複合ＡＮＤゲート１７０は、
リフレッシュ制御回路４０からのリフレッシュ活性化信
号／ＲＥＦＥと内部ノーマルロウ活性化信号／ｉｎｔＲ
Ｅとを受けて、その出力信号をシフタ１２７の入力ノー
ドＩＮＢへ与える。図１９に示す主制御回路２０の他の
構成は、図１６に示す主制御回路の構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。以下、図２０を参照して、図１９に示す回路
の動作について説明する。
【０１５１】この図１９に示す主制御回路の構成におい
て、いま、リカバリ動作が完了せず、遅延リカバリ期間
信号／ＲＳＴＲＤが活性状態のときに、アドレス変化検
出信号ＡＴＤが発生された状態を考える。この状態にお
いては、前縁パルス発生回路１２６からのリセットファ
ースト信号／ＲＳＰＦは、アドレス変化検出信号ＡＴＤ
に応答してＨレベルからＬレベルに立下がる。しかしな
がら、遅延リカバリ期間信号／ＲＳＴＲＤはＬレベルで
あるため、シフタ１００は、リセット信号／ＲＳＴの活
性化タイミングをシフトし、遅延リストア期間信号／Ｒ
ＳＴＲＤがＨレベルとなった後に、リセット信号／ＲＳ
Ｔを活性化して、セット／リセットフリップフロップ１
２８をリセットする。
て、いま、リカバリ動作が完了せず、遅延リカバリ期間
信号／ＲＳＴＲＤが活性状態のときに、アドレス変化検
出信号ＡＴＤが発生された状態を考える。この状態にお
いては、前縁パルス発生回路１２６からのリセットファ
ースト信号／ＲＳＰＦは、アドレス変化検出信号ＡＴＤ
に応答してＨレベルからＬレベルに立下がる。しかしな
がら、遅延リカバリ期間信号／ＲＳＴＲＤはＬレベルで
あるため、シフタ１００は、リセット信号／ＲＳＴの活
性化タイミングをシフトし、遅延リストア期間信号／Ｒ
ＳＴＲＤがＨレベルとなった後に、リセット信号／ＲＳ
Ｔを活性化して、セット／リセットフリップフロップ１
２８をリセットする。
【０１５２】このリセット信号／ＲＳＴの活性化に応答
して、セット／リセットフリップフロップ１２８からの
内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化さ
れてＨレベルとなる。応じて、この複合ＡＮＤゲート１
７０の出力信号がＨレベルとなる。アドレス変化検出信
号ＡＴＤが立下がり、セットファースト信号／ＳＴＥＦ
が活性状態になると、セット信号／ＳＥＴをシフタ１２
７が活性化し、再び、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥを活性化して、次のアドレスＡＤ１に従ったデ
ータ読出動作（データアクセスがデータ読出の場合）を
実行する。
して、セット／リセットフリップフロップ１２８からの
内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性化さ
れてＨレベルとなる。応じて、この複合ＡＮＤゲート１
７０の出力信号がＨレベルとなる。アドレス変化検出信
号ＡＴＤが立下がり、セットファースト信号／ＳＴＥＦ
が活性状態になると、セット信号／ＳＥＴをシフタ１２
７が活性化し、再び、内部ノーマルロウ活性化信号／ｉ
ｎｔＲＥを活性化して、次のアドレスＡＤ１に従ったデ
ータ読出動作（データアクセスがデータ読出の場合）を
実行する。
【０１５３】リフレッシュ動作時においてアドレス変化
検出信号ＡＴＤが活性化された場合の動作は、先の図１
２に示すタイミング図と同じである。すなわち、リフレ
ッシュ動作が完了しリフレッシュ活性化信号／ＲＥＦＥ
が活性化された後に、セット信号／ＳＥＴが活性化され
る。
検出信号ＡＴＤが活性化された場合の動作は、先の図１
２に示すタイミング図と同じである。すなわち、リフレ
ッシュ動作が完了しリフレッシュ活性化信号／ＲＥＦＥ
が活性化された後に、セット信号／ＳＥＴが活性化され
る。
【０１５４】したがって、この図１９に示す構成の場
合、内部でリカバリ動作（内部初期化動作）が完了して
いないときにアドレス変化検出信号ＡＴＤが発生されて
も、内部のリカバリ動作が完了して、内部状態が初期状
態に復帰した後に、次の内部動作が開始される。
合、内部でリカバリ動作（内部初期化動作）が完了して
いないときにアドレス変化検出信号ＡＴＤが発生されて
も、内部のリカバリ動作が完了して、内部状態が初期状
態に復帰した後に、次の内部動作が開始される。
【０１５５】アドレス変化検出信号ＡＴＤは、全アドレ
ス信号ビットの変化に基づいて生成される。アドレス信
号ビットは、当然スキューを含んでおり、したがって、
このアドレス変化検出信号ＡＴＤが、アドレス信号ビッ
トのスキューにより、短いサイクルで、連続して活性化
されることが考えられる。
ス信号ビットの変化に基づいて生成される。アドレス信
号ビットは、当然スキューを含んでおり、したがって、
このアドレス変化検出信号ＡＴＤが、アドレス信号ビッ
トのスキューにより、短いサイクルで、連続して活性化
されることが考えられる。
【０１５６】いま、図２１に示すように、アドレス信号
ＡＤ０が変化した後、アドレス信号ＡＤ１が与えられ、
次いで短期間で、このアドレス信号ＡＤ１がアドレス信
号ＡＤ２に変化した状態を考える。このアドレス信号Ａ
Ｄ１の有効期間は、短く、内部でリストア動作が行なわ
れている期間より短い。この場合においても、複合ＡＮ
Ｄゲート１７０を利用することにより、内部でのリスト
ア動作およびリカバリ動作が完了した後に、このアドレ
ス変化検出信号ＡＴＤに従って内部ノーマルロウ活性化
信号／ｉｎｔＲＥを再び活性化して、次のアドレス信号
ＡＤ２に従ってデータ読出動作（リードコマンドが与え
られた場合）を行なうことができる。
ＡＤ０が変化した後、アドレス信号ＡＤ１が与えられ、
次いで短期間で、このアドレス信号ＡＤ１がアドレス信
号ＡＤ２に変化した状態を考える。このアドレス信号Ａ
Ｄ１の有効期間は、短く、内部でリストア動作が行なわ
れている期間より短い。この場合においても、複合ＡＮ
Ｄゲート１７０を利用することにより、内部でのリスト
ア動作およびリカバリ動作が完了した後に、このアドレ
ス変化検出信号ＡＴＤに従って内部ノーマルロウ活性化
信号／ｉｎｔＲＥを再び活性化して、次のアドレス信号
ＡＤ２に従ってデータ読出動作（リードコマンドが与え
られた場合）を行なうことができる。
【０１５７】したがって、スキューなどにより、アドレ
ス変化検出信号ＡＴＤのパルス幅よりも少し長い間隔で
アドレスが変化するという比較的大きなアドレススキュ
ーが生じた場合においも、データの破壊を生じさせるこ
となく、確実に、内部動作を完了させて初期状態に復帰
した後に、次の動作を開始することができる。これによ
り、アドレススキューフリーの半導体記憶装置を実現す
ることができる。
ス変化検出信号ＡＴＤのパルス幅よりも少し長い間隔で
アドレスが変化するという比較的大きなアドレススキュ
ーが生じた場合においも、データの破壊を生じさせるこ
となく、確実に、内部動作を完了させて初期状態に復帰
した後に、次の動作を開始することができる。これによ
り、アドレススキューフリーの半導体記憶装置を実現す
ることができる。
【０１５８】［実施の形態５］図２２は、この発明の実
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２２においては、アドレス変化検出
信号ＡＴＤを発生する部分の構成を概略的に示す。図２
２において、アドレス変化検出回路１６２の出力信号Ａ
ＴＤＦの立上がりに応答してワンショットのパルス信号
を生成する前縁パルス発生回路１６５が設けられる。こ
の前縁パルス発生回路１６５の出力信号が、アドレス変
化検出信号ＡＴＤとして用いられる。アドレス変化検出
信号ＡＴＤの活性化期間幅は、リストア期間、すなわち
リストア期間信号／ＲＳＴＲの活性化期間と同程度であ
る。
施の形態５に従う半導体記憶装置の要部の構成を概略的
に示す図である。図２２においては、アドレス変化検出
信号ＡＴＤを発生する部分の構成を概略的に示す。図２
２において、アドレス変化検出回路１６２の出力信号Ａ
ＴＤＦの立上がりに応答してワンショットのパルス信号
を生成する前縁パルス発生回路１６５が設けられる。こ
の前縁パルス発生回路１６５の出力信号が、アドレス変
化検出信号ＡＴＤとして用いられる。アドレス変化検出
信号ＡＴＤの活性化期間幅は、リストア期間、すなわち
リストア期間信号／ＲＳＴＲの活性化期間と同程度であ
る。
【０１５９】図２３は、図２２に示すアドレス変化検出
信号発生部の動作を示すタイミング図である。図２３に
示すように、アドレス信号ＥＸＴＡＤＤが変化した場
合、アドレス変化検出回路１６２は、所定の時間幅を有
するアドレス変化検出ファースト信号ＡＴＤＦを生成す
る。前縁パルス発生回路１６５は、このアドレス変化検
出ファースト信号ＡＴＤＦの立上がりに応答して所定の
時間幅を有するパルス信号をアドレス変化検出信号ＡＴ
Ｄとして出力する。この前縁パルス発生回路１６５は、
たとえば、アドレス変化検出ファースト信号ＡＴＤＦの
立上がりに応答してワンショットのパルスを発生する立
上がりパルス発生回路で構成されてもよい。また、アド
レス変化検出ファースト信号ＡＴＤＦの後縁を遅延する
後縁遅延回路で構成されてもよい。
信号発生部の動作を示すタイミング図である。図２３に
示すように、アドレス信号ＥＸＴＡＤＤが変化した場
合、アドレス変化検出回路１６２は、所定の時間幅を有
するアドレス変化検出ファースト信号ＡＴＤＦを生成す
る。前縁パルス発生回路１６５は、このアドレス変化検
出ファースト信号ＡＴＤＦの立上がりに応答して所定の
時間幅を有するパルス信号をアドレス変化検出信号ＡＴ
Ｄとして出力する。この前縁パルス発生回路１６５は、
たとえば、アドレス変化検出ファースト信号ＡＴＤＦの
立上がりに応答してワンショットのパルスを発生する立
上がりパルス発生回路で構成されてもよい。また、アド
レス変化検出ファースト信号ＡＴＤＦの後縁を遅延する
後縁遅延回路で構成されてもよい。
【０１６０】図２４は、アドレスショートサイクルが連
続した場合の動作シーケンスを概略的に示す図である。
図２４に示すように、外部アドレス信号ＡＤ０が与えら
れた後、リストア期間よりも短いサイクルで、アドレス
信号ＡＤ１、ＡＤ２およびＡＤ３が連続して与えられた
場合を考える。この場合、アドレス変化検出信号ＡＴＤ
は、これらのアドレス信号ＡＤ１、ＡＤ２およびＡＤ３
の変化に応答して生成される。したがって、アドレス信
号ＡＤ１が与えられた後、アドレス変化検出信号ＡＴＤ
がＨレベルに立上がり、アドレス信号ＡＤ４が与えられ
てから、このアドレス変化検出信号ＡＴＤの有する時間
幅が経過した後に、アドレス変化検出信号ＡＴＤがＬレ
ベルとなり、アドレス信号ＡＤ４に対するデータ読出動
作（データ読出指示が与えられたとき）が実行される。
続した場合の動作シーケンスを概略的に示す図である。
図２４に示すように、外部アドレス信号ＡＤ０が与えら
れた後、リストア期間よりも短いサイクルで、アドレス
信号ＡＤ１、ＡＤ２およびＡＤ３が連続して与えられた
場合を考える。この場合、アドレス変化検出信号ＡＴＤ
は、これらのアドレス信号ＡＤ１、ＡＤ２およびＡＤ３
の変化に応答して生成される。したがって、アドレス信
号ＡＤ１が与えられた後、アドレス変化検出信号ＡＴＤ
がＨレベルに立上がり、アドレス信号ＡＤ４が与えられ
てから、このアドレス変化検出信号ＡＴＤの有する時間
幅が経過した後に、アドレス変化検出信号ＡＴＤがＬレ
ベルとなり、アドレス信号ＡＤ４に対するデータ読出動
作（データ読出指示が与えられたとき）が実行される。
【０１６１】したがって、アドレス信号ＡＤ１、ＡＤ２
およびＡＤ３がショートサイクルで与えられ、アドレス
変化検出信号ＡＴＤがそれぞれ活性化された場合に、ア
ドレス信号ＡＤ１−ＡＤ３それぞれに対してリストア動
作およびリカバリ動作を行なう時間を確保する必要がな
く、アドレス信号ＡＤ４に対するアクセスは、通常のア
ドレス変化検出信号ＡＴＤの時間幅後に開始され、通常
データアクセスに悪影響を及ぼすことなく、アドレスの
ショートサイクルを無視することができ、不必要な内部
動作を行なう必要がなく、またデータの破壊を防止する
ことができる。
およびＡＤ３がショートサイクルで与えられ、アドレス
変化検出信号ＡＴＤがそれぞれ活性化された場合に、ア
ドレス信号ＡＤ１−ＡＤ３それぞれに対してリストア動
作およびリカバリ動作を行なう時間を確保する必要がな
く、アドレス信号ＡＤ４に対するアクセスは、通常のア
ドレス変化検出信号ＡＴＤの時間幅後に開始され、通常
データアクセスに悪影響を及ぼすことなく、アドレスの
ショートサイクルを無視することができ、不必要な内部
動作を行なう必要がなく、またデータの破壊を防止する
ことができる。
【０１６２】以上のように、この発明の実施の形態５に
従えば、アドレス変化検出信号ＡＴＤの活性化期間幅
を、リストア期間幅以上に設定しており、リストア期間
未満の連続ショートサイクルが生じても、通常データア
クセスに何ら悪影響を及ぼすことなく、高速アクセスを
行なうことができる。
従えば、アドレス変化検出信号ＡＴＤの活性化期間幅
を、リストア期間幅以上に設定しており、リストア期間
未満の連続ショートサイクルが生じても、通常データア
クセスに何ら悪影響を及ぼすことなく、高速アクセスを
行なうことができる。
【０１６３】［実施の形態６］図２５は、この発明の実
施の形態６に従う主制御回路の構成を概略的に示す図で
ある。この図２５に示す主制御回路２０においては、ア
ドレス変化検出信号ＡＴＤが活性化されて、前縁パルス
発生回路１２６によりリセットファースト信号／ＲＳＴ
Ｆが活性化されるとき、リフレッシュ活性化信号／ＲＥ
ＦＥが活性状態にあるか否かを判定する判定回路２１０
が設けられる。この判定回路２１０の判定結果に従っ
て、内部ノーマルロウ活性化信号／ｉｎｔＲＥの活性／
非活性を制御するセット／リセットフリップフロップ１
２８のセットタイミングをシフトするシフタ２００のシ
フト動作を選択的に禁止する。
施の形態６に従う主制御回路の構成を概略的に示す図で
ある。この図２５に示す主制御回路２０においては、ア
ドレス変化検出信号ＡＴＤが活性化されて、前縁パルス
発生回路１２６によりリセットファースト信号／ＲＳＴ
Ｆが活性化されるとき、リフレッシュ活性化信号／ＲＥ
ＦＥが活性状態にあるか否かを判定する判定回路２１０
が設けられる。この判定回路２１０の判定結果に従っ
て、内部ノーマルロウ活性化信号／ｉｎｔＲＥの活性／
非活性を制御するセット／リセットフリップフロップ１
２８のセットタイミングをシフトするシフタ２００のシ
フト動作を選択的に禁止する。
【０１６４】すなわち、リフレッシュ活性化信号／ＲＥ
ＦＥが活性状態にあるときに、アドレス変化検出信号Ａ
ＴＤが立上がり、リセットファースト信号／ＲＳＴＦが
活性化された場合には、このリフレッシュ動作完了後に
おいて、シフトされたアクセスは実施しない。
ＦＥが活性状態にあるときに、アドレス変化検出信号Ａ
ＴＤが立上がり、リセットファースト信号／ＲＳＴＦが
活性化された場合には、このリフレッシュ動作完了後に
おいて、シフトされたアクセスは実施しない。
【０１６５】図２５に示す主制御回路２０の他の構成
は、図１６に示す主制御回路の構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
は、図１６に示す主制御回路の構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。
【０１６６】図２６は、図２５に示す判定回路２１０の
構成の一例を示す図である。図２６において、判定回路
２１０は、入力ノードＩＮＣに与えられる信号（／ＲＳ
ＴＦ）を反転するインバータ２１０ａと、インバータ２
１０ａの出力信号と入力ノードＩＮＣの信号（／ＲＳＴ
Ｆ）とに従って導通し、導通時、ノードＩＮＤに与えら
れる信号（／ＲＥＦＥ）を通過させるＣＭＯＳトランス
ミッションゲート２１０ｂと、ＣＭＯＳトランスミッシ
ョンゲート２１０ｂを介して与えられた信号を反転する
インバータ２１０Ｃと、インバータ２１０ｃの出力信号
を反転してインバータ２１０ｃの入力へ伝達するインバ
ータ２１０ｄと、入力ノードＩＮＣとインバータ２１０
ａの出力信号とに応答して導通し、導通時、インバータ
２１０ｃの出力信号を通過させるＣＭＯＳトランスミッ
ションゲート２１０ｅを含む。
構成の一例を示す図である。図２６において、判定回路
２１０は、入力ノードＩＮＣに与えられる信号（／ＲＳ
ＴＦ）を反転するインバータ２１０ａと、インバータ２
１０ａの出力信号と入力ノードＩＮＣの信号（／ＲＳＴ
Ｆ）とに従って導通し、導通時、ノードＩＮＤに与えら
れる信号（／ＲＥＦＥ）を通過させるＣＭＯＳトランス
ミッションゲート２１０ｂと、ＣＭＯＳトランスミッシ
ョンゲート２１０ｂを介して与えられた信号を反転する
インバータ２１０Ｃと、インバータ２１０ｃの出力信号
を反転してインバータ２１０ｃの入力へ伝達するインバ
ータ２１０ｄと、入力ノードＩＮＣとインバータ２１０
ａの出力信号とに応答して導通し、導通時、インバータ
２１０ｃの出力信号を通過させるＣＭＯＳトランスミッ
ションゲート２１０ｅを含む。
【０１６７】ＣＭＯＳトランスミッションゲート２１０
ｂおよび２１０ｅは、互いに相補的に導通する。ＣＭＯ
Ｓトランスミッションゲート２１０ｂおよび２１０ｅ
は、それぞれ入力ノードＩＮＣの信号（／ＲＳＴＦ）
が、ＨレベルおよびＬレベルのときに導通する。インバ
ータ２１０ｃおよび２１０ｄは、ラッチ回路を構成す
る。
ｂおよび２１０ｅは、互いに相補的に導通する。ＣＭＯ
Ｓトランスミッションゲート２１０ｂおよび２１０ｅ
は、それぞれ入力ノードＩＮＣの信号（／ＲＳＴＦ）
が、ＨレベルおよびＬレベルのときに導通する。インバ
ータ２１０ｃおよび２１０ｄは、ラッチ回路を構成す
る。
【０１６８】判定回路２１０は、さらに、ＣＭＯＳトラ
ンスミッションゲート２１０ｅを介して与えられた信号
を反転して出力ノードＯＵＴに信号（／ＤＩＳＦＴ）を
出力するインバータ２１０ｆと、インバータ２１０ｆの
出力信号を反転してインバータ２１０ｆの入力に伝達す
るインバータ２１０ｇを含む。インバータ２１０ｆおよ
び２１０ｇが、インバータラッチを構成する。
ンスミッションゲート２１０ｅを介して与えられた信号
を反転して出力ノードＯＵＴに信号（／ＤＩＳＦＴ）を
出力するインバータ２１０ｆと、インバータ２１０ｆの
出力信号を反転してインバータ２１０ｆの入力に伝達す
るインバータ２１０ｇを含む。インバータ２１０ｆおよ
び２１０ｇが、インバータラッチを構成する。
【０１６９】図２７は、図２６に示す判定回路２１０の
動作を示すタイミング図である。以下、図２７を参照し
て、図２６に示す判定回路２１０の動作について簡単に
説明する。
動作を示すタイミング図である。以下、図２７を参照し
て、図２６に示す判定回路２１０の動作について簡単に
説明する。
【０１７０】入力ノードＩＮＣに与えられるリセットフ
ァースト信号／ＲＳＴＦがＬレベルのときに、入力ノー
ドＩＮＤに与えられる信号／ＲＥＦＥがＨレベルのとき
には、リセットファースト信号／ＲＳＴＦの立下がりに
応答して、ＣＭＯＳトランスミッションゲート２１０ｂ
が非導通状態、ＣＭＯＳトランスミッションゲート２１
０ｅが導通状態となる。応じて、出力ノードＯＴからの
判定結果信号／ＤＩＳＦＴがＨレベルとなる。
ァースト信号／ＲＳＴＦがＬレベルのときに、入力ノー
ドＩＮＤに与えられる信号／ＲＥＦＥがＨレベルのとき
には、リセットファースト信号／ＲＳＴＦの立下がりに
応答して、ＣＭＯＳトランスミッションゲート２１０ｂ
が非導通状態、ＣＭＯＳトランスミッションゲート２１
０ｅが導通状態となる。応じて、出力ノードＯＴからの
判定結果信号／ＤＩＳＦＴがＨレベルとなる。
【０１７１】一方、このリセットファースト信号／ＲＳ
ＴＦがＬレベルに立下がるとき、リフレッシュ活性化信
号／ＲＥＦＥがＬレベルのときには、リセットファース
ト信号／ＲＳＴＦの立下がりに応答して、判定結果信号
／ＤＩＳＦＴが、Ｌレベルに立下がる。
ＴＦがＬレベルに立下がるとき、リフレッシュ活性化信
号／ＲＥＦＥがＬレベルのときには、リセットファース
ト信号／ＲＳＴＦの立下がりに応答して、判定結果信号
／ＤＩＳＦＴが、Ｌレベルに立下がる。
【０１７２】この判定結果信号／ＤＩＳＦＴがＨレベル
のときには、シフト動作を有効とする。一方、判定結果
信号／ＤＩＳＦＴが、Ｌレベルのときには、シフト動作
を無効とし、次のサイクルにおけるシフトされたアクセ
スサイクルは消滅させる。これにより、不要なショート
サイクルによるアクセス（リストアおよびリカバリ）を
禁止する。
のときには、シフト動作を有効とする。一方、判定結果
信号／ＤＩＳＦＴが、Ｌレベルのときには、シフト動作
を無効とし、次のサイクルにおけるシフトされたアクセ
スサイクルは消滅させる。これにより、不要なショート
サイクルによるアクセス（リストアおよびリカバリ）を
禁止する。
【０１７３】図２８は、図２５に示すシフタ２００の構
成の一例を示す図である。図２８において、シフタ２０
０は、入力ノードＩＮＡに与えられるセットファースト
信号（／ＳＥＴＦ）を反転するインバータ２００ａと、
インバータ２００ａの出力信号と入力ノードＩＮＡの信
号（／ＳＥＴＦ）に従って選択的に導通し、導通時、入
力ノードＩＮＢに与えられる信号（／ＲＥＦＥ）を伝達
するＣＭＯＳトランスミッションゲート２００ｂと、Ｃ
ＭＯＳトランスミッションゲート２００ｂを通過した信
号を反転するインバータ２００ｃと、インバータ２００
ｃの出力信号を反転してインバータ２００ｃの入力に伝
達するインバータ２００ｄと、入力ノードＩＮＡに与え
られた信号とインバータ２００ａの出力信号とに従って
導通し、導通時、インバータ２００ｃの出力信号を伝達
するＣＭＯＳトランスミッションゲート２００ｅと、Ｃ
ＭＯＳトランスミッションゲート２００ｅを通過した信
号をラッチするインバータ２００ｆおよび２００ｇを含
む。
成の一例を示す図である。図２８において、シフタ２０
０は、入力ノードＩＮＡに与えられるセットファースト
信号（／ＳＥＴＦ）を反転するインバータ２００ａと、
インバータ２００ａの出力信号と入力ノードＩＮＡの信
号（／ＳＥＴＦ）に従って選択的に導通し、導通時、入
力ノードＩＮＢに与えられる信号（／ＲＥＦＥ）を伝達
するＣＭＯＳトランスミッションゲート２００ｂと、Ｃ
ＭＯＳトランスミッションゲート２００ｂを通過した信
号を反転するインバータ２００ｃと、インバータ２００
ｃの出力信号を反転してインバータ２００ｃの入力に伝
達するインバータ２００ｄと、入力ノードＩＮＡに与え
られた信号とインバータ２００ａの出力信号とに従って
導通し、導通時、インバータ２００ｃの出力信号を伝達
するＣＭＯＳトランスミッションゲート２００ｅと、Ｃ
ＭＯＳトランスミッションゲート２００ｅを通過した信
号をラッチするインバータ２００ｆおよび２００ｇを含
む。
【０１７４】ＣＭＯＳトランスミッションゲート２００
ｂおよび２００ｅは互いに相補的に導通し、ＣＭＯＳト
ランスミッションゲート２００ｂは、入力ノードＩＮＡ
の信号／（ＳＥＴＦ）がＨレベルのときに導通する。イ
ンバータ２００ｆから、シフト制御信号／ＳＨＦＴが出
力される。
ｂおよび２００ｅは互いに相補的に導通し、ＣＭＯＳト
ランスミッションゲート２００ｂは、入力ノードＩＮＡ
の信号／（ＳＥＴＦ）がＨレベルのときに導通する。イ
ンバータ２００ｆから、シフト制御信号／ＳＨＦＴが出
力される。
【０１７５】シフタ２００は、さらに、入力ノードＩＮ
Ｂに与えられる信号（／ＲＥＦＥ）の後縁（立上がり）
に応答してワンショットのパルス信号を生成する後縁パ
ルス発生回路２００ｈと、シフト制御信号／ＳＨＦＴを
反転するインバータ２００ｉと、判定回路２１０からの
判定信号／ＤＩＳＦＴを反転するインバータ２００ｊ
と、インバータ２００ｉの出力信号と入力ノードＩＮＡ
の信号（／ＳＥＴＦ）を受けるＮＯＲゲート２００ｋ
と、シフト制御信号／ＳＨＦＴと後縁パルス発生回路２
００ｈの出力信号とインバータ２００ａの出力信号とを
受けるＮＯＲゲート２００ｌと、ＮＯＲゲート２００ｋ
および２００ｌの出力信号を受けて出力ノードＯＴにセ
ット信号（／ＳＥＴ）を出力するＮＯＲゲート２００ｍ
を含む。
Ｂに与えられる信号（／ＲＥＦＥ）の後縁（立上がり）
に応答してワンショットのパルス信号を生成する後縁パ
ルス発生回路２００ｈと、シフト制御信号／ＳＨＦＴを
反転するインバータ２００ｉと、判定回路２１０からの
判定信号／ＤＩＳＦＴを反転するインバータ２００ｊ
と、インバータ２００ｉの出力信号と入力ノードＩＮＡ
の信号（／ＳＥＴＦ）を受けるＮＯＲゲート２００ｋ
と、シフト制御信号／ＳＨＦＴと後縁パルス発生回路２
００ｈの出力信号とインバータ２００ａの出力信号とを
受けるＮＯＲゲート２００ｌと、ＮＯＲゲート２００ｋ
および２００ｌの出力信号を受けて出力ノードＯＴにセ
ット信号（／ＳＥＴ）を出力するＮＯＲゲート２００ｍ
を含む。
【０１７６】この図２８に示すシフタ２００の構成は、
後縁パルス発生回路２００ｈの出力信号を、判定結果信
号／ＤＩＳＦＴに従って選択的に有効／無効とするため
に、先の図７に示すシフタ１２７の構成において、２入
力ＮＯＲゲート１２７ａが、３入力ＮＯＲゲート２００
ｌにより置換される構成と等価である。
後縁パルス発生回路２００ｈの出力信号を、判定結果信
号／ＤＩＳＦＴに従って選択的に有効／無効とするため
に、先の図７に示すシフタ１２７の構成において、２入
力ＮＯＲゲート１２７ａが、３入力ＮＯＲゲート２００
ｌにより置換される構成と等価である。
【０１７７】図２９は、この図２８に示すシフタ２００
の動作を示すタイミング図である。以下、図２９を参照
して、図２８に示すシフタ２００の動作について簡単に
説明する。
の動作を示すタイミング図である。以下、図２９を参照
して、図２８に示すシフタ２００の動作について簡単に
説明する。
【０１７８】アドレス変化検出信号ＡＴＤが立上がる
と、応じて、図２５に示す前縁パルス発生回路１２６か
らのリセットファースト信号／ＲＳＴＦがＬレベルに立
下がる。このとき、リフレッシュ活性化信号／ＲＥＦ
Ｔ、判定結果信号／ＤＩＳＦＴおよびシフト制御信号／
ＳＨＦＴがＨレベルであると想定する。この場合、アド
レス変化検出信号ＡＴＤの立下がりに応答してセットフ
ァースト信号／ＳＥＴＦがＬレベルに立下がる。シフト
制御信号／ＳＨＦＴはＨレベルであるため、このセット
ファースト信号／ＳＥＴＦの立下がりに応答してセット
信号／ＳＥＴがＬレベルに立下がり、図２５に示すセッ
ト／リセットフリップフロップ１２８がセットされる。
と、応じて、図２５に示す前縁パルス発生回路１２６か
らのリセットファースト信号／ＲＳＴＦがＬレベルに立
下がる。このとき、リフレッシュ活性化信号／ＲＥＦ
Ｔ、判定結果信号／ＤＩＳＦＴおよびシフト制御信号／
ＳＨＦＴがＨレベルであると想定する。この場合、アド
レス変化検出信号ＡＴＤの立下がりに応答してセットフ
ァースト信号／ＳＥＴＦがＬレベルに立下がる。シフト
制御信号／ＳＨＦＴはＨレベルであるため、このセット
ファースト信号／ＳＥＴＦの立下がりに応答してセット
信号／ＳＥＴがＬレベルに立下がり、図２５に示すセッ
ト／リセットフリップフロップ１２８がセットされる。
【０１７９】一方、アドレス変化検出信号ＡＴＤが活性
化されたときに、リフレッシュ活性化信号／ＲＥＦＥが
Ｌレベルの状態を考える。この場合、アドレス変化検出
信号ＡＴＤの立上がりに応答してリセットファースト信
号／ＲＳＴＦがＬレベルに立下がると、応じて、判定結
果信号／ＤＩＳＦＴが、リフレッシュ活性化信号／ＲＥ
ＦＥがＬレベルであるため、Ｌレベルに立下がる。
化されたときに、リフレッシュ活性化信号／ＲＥＦＥが
Ｌレベルの状態を考える。この場合、アドレス変化検出
信号ＡＴＤの立上がりに応答してリセットファースト信
号／ＲＳＴＦがＬレベルに立下がると、応じて、判定結
果信号／ＤＩＳＦＴが、リフレッシュ活性化信号／ＲＥ
ＦＥがＬレベルであるため、Ｌレベルに立下がる。
【０１８０】このアドレス変化検出信号ＡＴＤの立下が
りに応答してセットファースト信号／ＳＥＴＦがＬレベ
ルに立下がると、リフレッシュ活性化信号／ＲＥＦＥが
Ｌレベルであるため、シフト制御信号／ＳＨＦＴがＬレ
ベルに立下がる。図２８に示す後縁パルス発生回路２０
０ｈが、このリフレッシュ活性化信号／ＲＥＦＥの立上
がり（後縁）に応答してワンショットのパルス信号を発
生する。しかしながら、この場合、判定結果信号／ＤＩ
ＳＦＴがＬレベルであるため、インバータ２００ｊの出
力信号はＨレベルであり、応じてＮＯＲゲート２００ｌ
の出力信号は、Ｌレベルである。シフト制御信号／ＳＨ
ＦＴもＬレベルであるため、インバータ２００ｉの出力
信号はＨレベルであり、ＮＯＲゲート２００ｋの出力信
号もＬレベルである。したがって、リフレッシュ活性化
信号／ＲＥＦＥがＨレベルに立上がっても、この出力ノ
ードＯＴからのセット信号／ＳＥＴはＨレベルを維持
し、次のサイクルの動作状態はＮＯＰ状態となる。
りに応答してセットファースト信号／ＳＥＴＦがＬレベ
ルに立下がると、リフレッシュ活性化信号／ＲＥＦＥが
Ｌレベルであるため、シフト制御信号／ＳＨＦＴがＬレ
ベルに立下がる。図２８に示す後縁パルス発生回路２０
０ｈが、このリフレッシュ活性化信号／ＲＥＦＥの立上
がり（後縁）に応答してワンショットのパルス信号を発
生する。しかしながら、この場合、判定結果信号／ＤＩ
ＳＦＴがＬレベルであるため、インバータ２００ｊの出
力信号はＨレベルであり、応じてＮＯＲゲート２００ｌ
の出力信号は、Ｌレベルである。シフト制御信号／ＳＨ
ＦＴもＬレベルであるため、インバータ２００ｉの出力
信号はＨレベルであり、ＮＯＲゲート２００ｋの出力信
号もＬレベルである。したがって、リフレッシュ活性化
信号／ＲＥＦＥがＨレベルに立上がっても、この出力ノ
ードＯＴからのセット信号／ＳＥＴはＨレベルを維持
し、次のサイクルの動作状態はＮＯＰ状態となる。
【０１８１】リフレッシュ活性化信号／ＲＥＦＥがＨレ
ベルに立上がり、再び、アドレス変化検出信号ＡＴＤが
発生された場合には、リセットファースト信号／ＲＳＴ
Ｆの立下がりに応答して、判定結果信号／ＤＩＳＦＴが
Ｈレベルに立上がる。次いで、アドレス変化検出信号Ａ
ＴＤの立下がりに応答して、セットファースト信号／Ｓ
ＥＴＦがＬレベルに立下がり、応じて、リフレッシュ活
性化信号／ＲＥＦＥがＨレベルであるため、シフト制御
信号／ＳＨＦＴがＨレベルに立上がる。したがって、こ
の場合には、セットファースト信号／ＳＥＴＦの立下が
りに応答して、セット信号／ＳＥＴが活性化されて、デ
ータアクセス動作が開始される。
ベルに立上がり、再び、アドレス変化検出信号ＡＴＤが
発生された場合には、リセットファースト信号／ＲＳＴ
Ｆの立下がりに応答して、判定結果信号／ＤＩＳＦＴが
Ｈレベルに立上がる。次いで、アドレス変化検出信号Ａ
ＴＤの立下がりに応答して、セットファースト信号／Ｓ
ＥＴＦがＬレベルに立下がり、応じて、リフレッシュ活
性化信号／ＲＥＦＥがＨレベルであるため、シフト制御
信号／ＳＨＦＴがＨレベルに立上がる。したがって、こ
の場合には、セットファースト信号／ＳＥＴＦの立下が
りに応答して、セット信号／ＳＥＴが活性化されて、デ
ータアクセス動作が開始される。
【０１８２】図３０は、この図２５に示す主制御回路を
用いた際のデータアクセスシーケンスを概略的に示す図
である。以下、図３０を参照して、図２５に示す主制御
回路を用いた際のデータ読出時の動作について説明す
る。
用いた際のデータアクセスシーケンスを概略的に示す図
である。以下、図３０を参照して、図２５に示す主制御
回路を用いた際のデータ読出時の動作について説明す
る。
【０１８３】アドレス信号ＡＤ０が与えられると、アド
レス変化検出信号ＡＴＤが発生され、リセットファース
ト信号／ＲＳＴＦが活性化される。この場合、リフレッ
シュ活性化信号／ＲＥＦＥがＨレベルであり、また判定
結果信号／ＤＩＳＦＴがＨレベルであれば、このアドレ
ス変化検出信号ＡＴＤがＨレベルの間、内部状態は、プ
リチャージ状態を維持するＮＯＰ状態である。
レス変化検出信号ＡＴＤが発生され、リセットファース
ト信号／ＲＳＴＦが活性化される。この場合、リフレッ
シュ活性化信号／ＲＥＦＥがＨレベルであり、また判定
結果信号／ＤＩＳＦＴがＨレベルであれば、このアドレ
ス変化検出信号ＡＴＤがＨレベルの間、内部状態は、プ
リチャージ状態を維持するＮＯＰ状態である。
【０１８４】アドレス変化検出信号ＡＴＤがＬレベルに
立下がると、セットファースト信号／ＳＥＴＦに従って
セット信号／ＳＥＴが活性化され、応じて、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが活性化され、アドレス
信号ＡＤ０に従ってデータアクセス動作（リード動作）
が実行される。このアドレス信号ＡＤ０に対するデータ
アクセス動作期間中に、リフレッシュサイクル信号／Ｒ
ＥＦＣＹＣが発行された状態を考える。この場合、リフ
レッシュサイクル信号／ＲＥＦＣＹＣの発行に従って、
図示しないリフレッシュフラグが活性状態に維持され
る。
立下がると、セットファースト信号／ＳＥＴＦに従って
セット信号／ＳＥＴが活性化され、応じて、内部ノーマ
ルロウ活性化信号／ｉｎｔＲＥが活性化され、アドレス
信号ＡＤ０に従ってデータアクセス動作（リード動作）
が実行される。このアドレス信号ＡＤ０に対するデータ
アクセス動作期間中に、リフレッシュサイクル信号／Ｒ
ＥＦＣＹＣが発行された状態を考える。この場合、リフ
レッシュサイクル信号／ＲＥＦＣＹＣの発行に従って、
図示しないリフレッシュフラグが活性状態に維持され
る。
【０１８５】アドレス信号ＡＤ０に続いてアドレス信号
ＡＤ１が与えられた場合、アドレス変化検出信号ＡＴＤ
が立上がり、アドレス信号ＡＤ０に対するデータアクセ
スサイクルの完了が指示され、応じてリセットファース
ト信号／ＲＳＴＦがＬレベルに立下がる。この場合、リ
フレッシュ活性化信号／ＲＥＦＥがＨレベルであるた
め、リセットファースト信号／ＲＳＴＦに従って、リセ
ット信号／ＲＳＴが活性化されて、内部ノーマルロウ活
性化信号／ｉｎｔＲＥが非活性化される。したがって、
このリセットファースト信号／ＲＳＴＦがＬレベルに立
下がった後、内部状態は、ＮＯＰ状態となる。
ＡＤ１が与えられた場合、アドレス変化検出信号ＡＴＤ
が立上がり、アドレス信号ＡＤ０に対するデータアクセ
スサイクルの完了が指示され、応じてリセットファース
ト信号／ＲＳＴＦがＬレベルに立下がる。この場合、リ
フレッシュ活性化信号／ＲＥＦＥがＨレベルであるた
め、リセットファースト信号／ＲＳＴＦに従って、リセ
ット信号／ＲＳＴが活性化されて、内部ノーマルロウ活
性化信号／ｉｎｔＲＥが非活性化される。したがって、
このリセットファースト信号／ＲＳＴＦがＬレベルに立
下がった後、内部状態は、ＮＯＰ状態となる。
【０１８６】リセットファースト信号／ＲＳＴＦがＨレ
ベルに立上がると、リフレッシュフラグ（図示せず）に
従って、リフレッシュ活性化信号／ＲＥＦＥが活性化さ
れて、リフレッシュ動作が実行される。
ベルに立上がると、リフレッシュフラグ（図示せず）に
従って、リフレッシュ活性化信号／ＲＥＦＥが活性化さ
れて、リフレッシュ動作が実行される。
【０１８７】このリフレッシュ活性化信号／ＲＥＦＥの
活性化期間中に、アドレス信号がＡＤ１からＡＤ２に変
化した場合、アドレス変化検出信号ＡＴＤが一旦立下が
ってから、再びＨレベルに立上がる。すなわち、このア
ドレス変化検出信号ＡＴＤがリストア期間幅のパルス幅
を有しており、アドレス信号ＡＤ１が、このリストア期
間よりも長いサイクル時間を有している場合、アドレス
信号ＡＤ２に従ってアドレス変化検出信号ＡＴＤが発生
される。この場合、アドレス変化検出信号ＡＴＤの立上
がりに応答してリセットファースト信号／ＲＳＴＦがＬ
レベルに立下がる。このときには、判定結果信号／ＤＩ
ＳＦＴは、リフレッシュ活性化信号／ＲＥＦＥがＬレベ
ルにあるため、Ｌレベルに立下がり、シフタ２００のシ
フトを無効化する。したがって、リフレッシュ活性化信
号／ＲＥＦＥがＨレベルに立上がっても、セット信号／
ＳＥＴはＨレベルであり、内部状態は、ＮＯＰ状態を維
持する。次いでアドレス変化検出信号ＡＴＤがＬレベル
に立下がると、このアドレス変化検出信号ＡＴＤの立下
がりに応答してセット信号／ＳＥＴがＬレベルに立下が
り、アドレス信号ＡＤ２に対するデータアクセスが実行
される。
活性化期間中に、アドレス信号がＡＤ１からＡＤ２に変
化した場合、アドレス変化検出信号ＡＴＤが一旦立下が
ってから、再びＨレベルに立上がる。すなわち、このア
ドレス変化検出信号ＡＴＤがリストア期間幅のパルス幅
を有しており、アドレス信号ＡＤ１が、このリストア期
間よりも長いサイクル時間を有している場合、アドレス
信号ＡＤ２に従ってアドレス変化検出信号ＡＴＤが発生
される。この場合、アドレス変化検出信号ＡＴＤの立上
がりに応答してリセットファースト信号／ＲＳＴＦがＬ
レベルに立下がる。このときには、判定結果信号／ＤＩ
ＳＦＴは、リフレッシュ活性化信号／ＲＥＦＥがＬレベ
ルにあるため、Ｌレベルに立下がり、シフタ２００のシ
フトを無効化する。したがって、リフレッシュ活性化信
号／ＲＥＦＥがＨレベルに立上がっても、セット信号／
ＳＥＴはＨレベルであり、内部状態は、ＮＯＰ状態を維
持する。次いでアドレス変化検出信号ＡＴＤがＬレベル
に立下がると、このアドレス変化検出信号ＡＴＤの立下
がりに応答してセット信号／ＳＥＴがＬレベルに立下が
り、アドレス信号ＡＤ２に対するデータアクセスが実行
される。
【０１８８】アドレス信号ＡＤ２に対するデータアクセ
スサイクルが完了すると、次のアドレス変化検出信号Ａ
ＴＤの立上がりに応答して、判定結果信号／ＤＩＳＦＴ
がＨレベルに立上がる。
スサイクルが完了すると、次のアドレス変化検出信号Ａ
ＴＤの立上がりに応答して、判定結果信号／ＤＩＳＦＴ
がＨレベルに立上がる。
【０１８９】リフレッシュ動作は、アドレス信号ＡＤ０
のデータアクセスサイクル完了後に活性化される。アド
レス信号ＡＤ０のデータアクセスサイクルの完了は、ア
ドレス信号ＡＤ１の変化によりトリガされる。したがっ
て、このリフレッシュ活性化期間中に、再びアドレス変
化検出信号ＡＴＤが立上がった場合には、このアドレス
信号ＡＤ１のサイクルタイムは、リフレッシュサイクル
タイム、すなわちリストア期間と同程度またはそれより
少し長い程度の時間であり、リストア期間、コラムアク
セス期間、およびリカバリ期間を含むノーマルサイクル
よりも短いサイクルである。したがって、このアドレス
信号ＡＤ１のショートサイクルに対しては、リフレッシ
ュ完了後においても、リストア動作は実施しない。した
がって、アドレス信号ＡＤ２に対するアクセスに対し
て、アドレス信号ＡＤ１のリストア期間の遅れが生じる
のを防止することができ、高速アクセスを実現すること
ができる。
のデータアクセスサイクル完了後に活性化される。アド
レス信号ＡＤ０のデータアクセスサイクルの完了は、ア
ドレス信号ＡＤ１の変化によりトリガされる。したがっ
て、このリフレッシュ活性化期間中に、再びアドレス変
化検出信号ＡＴＤが立上がった場合には、このアドレス
信号ＡＤ１のサイクルタイムは、リフレッシュサイクル
タイム、すなわちリストア期間と同程度またはそれより
少し長い程度の時間であり、リストア期間、コラムアク
セス期間、およびリカバリ期間を含むノーマルサイクル
よりも短いサイクルである。したがって、このアドレス
信号ＡＤ１のショートサイクルに対しては、リフレッシ
ュ完了後においても、リストア動作は実施しない。した
がって、アドレス信号ＡＤ２に対するアクセスに対し
て、アドレス信号ＡＤ１のリストア期間の遅れが生じる
のを防止することができ、高速アクセスを実現すること
ができる。
【０１９０】上述の説明においては、アドレス信号ＡＤ
１のサイクルは、１つのサイクルとして見ている。しか
しながら、このアドレス信号ＡＤ１の印加期間におい
て、アドレススキューなどにより、連続してショートサ
イクルが図２４に示すように与えられた場合において
も、アドレス変化検出信号ＡＴＤのＨレベル期間がその
分長くなるだけであり、同様、これらの連続するショー
トサイクルの完了時における各ショートサイクルアドレ
スに対するリストア動作は停止され、先のアドレス信号
ＡＤ２に対するデータアクセス動作が、アドレス変化検
出信号ＡＴＤの立下がりに応答して開始される。
１のサイクルは、１つのサイクルとして見ている。しか
しながら、このアドレス信号ＡＤ１の印加期間におい
て、アドレススキューなどにより、連続してショートサ
イクルが図２４に示すように与えられた場合において
も、アドレス変化検出信号ＡＴＤのＨレベル期間がその
分長くなるだけであり、同様、これらの連続するショー
トサイクルの完了時における各ショートサイクルアドレ
スに対するリストア動作は停止され、先のアドレス信号
ＡＤ２に対するデータアクセス動作が、アドレス変化検
出信号ＡＴＤの立下がりに応答して開始される。
【０１９１】以上のように、この発明の実施の形態６に
従えば、リフレッシュ活性化信号が活性状態のときに、
アドレス変化検出信号が立上がった場合には、次のサイ
クルにおけるリストア動作のシフトを禁止しており、ノ
ーマルサイクルのアドレス信号に対するアクセスを実行
することができ、アドレススキューの影響を受けること
なく高速アクセスを実現することができる。
従えば、リフレッシュ活性化信号が活性状態のときに、
アドレス変化検出信号が立上がった場合には、次のサイ
クルにおけるリストア動作のシフトを禁止しており、ノ
ーマルサイクルのアドレス信号に対するアクセスを実行
することができ、アドレススキューの影響を受けること
なく高速アクセスを実現することができる。
【０１９２】［実施の形態７］図３１は、この発明の実
施の形態７に従うリフレッシュ制御回路の構成を概略的
に示す図である。この図３１に示すリフレッシュ制御回
路の構成は、図２に示すリフレッシュ制御回路の構成に
対応する。
施の形態７に従うリフレッシュ制御回路の構成を概略的
に示す図である。この図３１に示すリフレッシュ制御回
路の構成は、図２に示すリフレッシュ制御回路の構成に
対応する。
【０１９３】図３１において、リフレッシュ制御回路４
０は、図２に示す構成と同様、内部のリフレッシュタイ
マからのリフレッシュサイクル信号に従ってリフレッシ
ュフラグＲＥＦＬＧを活性化する指定信号活性化回路５
０と、データアクセス完了時、リフレッシュを実行する
べきかの判定タイミングを与えるリフレッシュウィンド
ウ信号ＲＥＦＷＩＮを生成する判定回路６０と、リフレ
ッシュフラグＲＥＦＬＧとリフレッシュウィンドウ信号
ＲＥＦＷＩＮに従ってリフレッシュ活性化信号／ＲＥＦ
Ｅを発生するリフレッシュ活性化回路２４０を含む。
０は、図２に示す構成と同様、内部のリフレッシュタイ
マからのリフレッシュサイクル信号に従ってリフレッシ
ュフラグＲＥＦＬＧを活性化する指定信号活性化回路５
０と、データアクセス完了時、リフレッシュを実行する
べきかの判定タイミングを与えるリフレッシュウィンド
ウ信号ＲＥＦＷＩＮを生成する判定回路６０と、リフレ
ッシュフラグＲＥＦＬＧとリフレッシュウィンドウ信号
ＲＥＦＷＩＮに従ってリフレッシュ活性化信号／ＲＥＦ
Ｅを発生するリフレッシュ活性化回路２４０を含む。
【０１９４】指定信号活性化回路５０は、リフレッシュ
活性化信号／ＲＥＦＥの後縁（立上がり）に応答してリ
フレッシュフラグＲＥＦＬＧを非活性化する。リフレッ
シュ活性化回路２４０は、リフレッシュウィンドウ信号
ＲＥＦＷＩＮがＨレベルのときにリフレッシュフラグＲ
ＥＦＬＧがＨレベルのときには、リフレッシュ活性化信
号／ＲＥＦＥを活性化する。これらの指定信号活性化回
路５０およびリフレッシュ活性化回路２４０の構成は、
先の図４および図２に示す構成と同じである。
活性化信号／ＲＥＦＥの後縁（立上がり）に応答してリ
フレッシュフラグＲＥＦＬＧを非活性化する。リフレッ
シュ活性化回路２４０は、リフレッシュウィンドウ信号
ＲＥＦＷＩＮがＨレベルのときにリフレッシュフラグＲ
ＥＦＬＧがＨレベルのときには、リフレッシュ活性化信
号／ＲＥＦＥを活性化する。これらの指定信号活性化回
路５０およびリフレッシュ活性化回路２４０の構成は、
先の図４および図２に示す構成と同じである。
【０１９５】判定回路６０は、内部ノーマルロウ活性化
信号／ｉｎｔＲＥと内部チップイネーブル信号／ｉｎｔ
ＣＥとに従ってリフレッシュウィンドウファースト信号
ＲＦＷＩＮＦを生成するリフレッシュウィンドウ発生回
路２２０と、リセットファースト信号／ＲＳＴＦとリス
トア期間信号／ＲＳＴＲとに従ってリフレッシュマスク
信号ＲＦＭＳＫを生成するリフレッシュマスク判定回路
２３０と、ウィンドウ信号ＲＦＷＩＮとリフレッシュマ
スク信号ＲＦＭＳＫに従ってリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＡＮＤゲート２３２を含む。
信号／ｉｎｔＲＥと内部チップイネーブル信号／ｉｎｔ
ＣＥとに従ってリフレッシュウィンドウファースト信号
ＲＦＷＩＮＦを生成するリフレッシュウィンドウ発生回
路２２０と、リセットファースト信号／ＲＳＴＦとリス
トア期間信号／ＲＳＴＲとに従ってリフレッシュマスク
信号ＲＦＭＳＫを生成するリフレッシュマスク判定回路
２３０と、ウィンドウ信号ＲＦＷＩＮとリフレッシュマ
スク信号ＲＦＭＳＫに従ってリフレッシュウィンドウ信
号ＲＥＦＷＩＮを生成するＡＮＤゲート２３２を含む。
【０１９６】リフレッシュウィンドウ発生回路２２０
は、図５に示す構成と同様の構成を有し、内部チップイ
ネーブル信号／ｉｎｔＣＥがＬレベルのときには、内部
ノーマルロウ活性化信号／ｉｎｔＲＥの活性化に応答し
てリフレッシュウィンドウファースト信号ＲＦＷＩＮＦ
を生成し、かつ内部チップイネーブル信号／ｉｎｔＣＥ
がＨレベルのときには、常時、リフレッシュウィンドウ
ファースト信号ＲＦＷＩＮＦをＨレベルに設定する。
は、図５に示す構成と同様の構成を有し、内部チップイ
ネーブル信号／ｉｎｔＣＥがＬレベルのときには、内部
ノーマルロウ活性化信号／ｉｎｔＲＥの活性化に応答し
てリフレッシュウィンドウファースト信号ＲＦＷＩＮＦ
を生成し、かつ内部チップイネーブル信号／ｉｎｔＣＥ
がＨレベルのときには、常時、リフレッシュウィンドウ
ファースト信号ＲＦＷＩＮＦをＨレベルに設定する。
【０１９７】リフレッシュマスク判定回路２３０は、図
２６に示す判定回路２１０と同様の構成を有し、その入
力ＩＮＣに与えられるリセットファースト信号／ＲＳＴ
ＦがＨレベルに立下がるときに、リストア期間信号／Ｒ
ＳＴＲがＨレベルであればリフレッシュマスク信号ＲＦ
ＭＳＫをＨレベルに設定し、リセットファースト信号／
ＲＳＴＦがＨレベルからＬレベルに立下がるときに、リ
ストア期間信号／ＲＳＴＲがＬレベルのときに、リフレ
ッシュマスク信号ＲＦＭＳＫをＬレベルに設定する。こ
のリフレッシュマスク信号ＲＦＭＳＫがＬレベルのとき
には、リフレッシュウィンドウファースト信号ＲＦＷＩ
ＮＦが発行されても、リフレッシュウィンドウ信号ＲＥ
ＦＷＩＮは発行されない。
２６に示す判定回路２１０と同様の構成を有し、その入
力ＩＮＣに与えられるリセットファースト信号／ＲＳＴ
ＦがＨレベルに立下がるときに、リストア期間信号／Ｒ
ＳＴＲがＨレベルであればリフレッシュマスク信号ＲＦ
ＭＳＫをＨレベルに設定し、リセットファースト信号／
ＲＳＴＦがＨレベルからＬレベルに立下がるときに、リ
ストア期間信号／ＲＳＴＲがＬレベルのときに、リフレ
ッシュマスク信号ＲＦＭＳＫをＬレベルに設定する。こ
のリフレッシュマスク信号ＲＦＭＳＫがＬレベルのとき
には、リフレッシュウィンドウファースト信号ＲＦＷＩ
ＮＦが発行されても、リフレッシュウィンドウ信号ＲＥ
ＦＷＩＮは発行されない。
【０１９８】図３２は、図３１に示すリフレッシュ制御
回路４０の動作および半導体記憶装置の内部状態を示す
図である。以下、図３２を参照して図３１に示すリフレ
ッシュ制御回路４０の動作について説明する。
回路４０の動作および半導体記憶装置の内部状態を示す
図である。以下、図３２を参照して図３１に示すリフレ
ッシュ制御回路４０の動作について説明する。
【０１９９】アドレス信号ＡＤ０が与えられると、アド
レス変化検出信号ＡＴＤが立上がり、応じてリセットフ
ァースト信号ＲＳＴＦがＬレベルとなる。このリセット
ファースト信号／ＲＳＴＦがＬレベルのとき、リストア
期間信号／ＲＳＴＲがＨレベルであれば、リフレッシュ
マスク判定回路２３０からのリフレッシュマスク信号Ｒ
ＦＭＳＫがＨレベルに設定される。内部で、図１７に示
す信号波形図のように、コラムリカバリ期間が完了する
と、内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性
化される。
レス変化検出信号ＡＴＤが立上がり、応じてリセットフ
ァースト信号ＲＳＴＦがＬレベルとなる。このリセット
ファースト信号／ＲＳＴＦがＬレベルのとき、リストア
期間信号／ＲＳＴＲがＨレベルであれば、リフレッシュ
マスク判定回路２３０からのリフレッシュマスク信号Ｒ
ＦＭＳＫがＨレベルに設定される。内部で、図１７に示
す信号波形図のように、コラムリカバリ期間が完了する
と、内部ノーマルロウ活性化信号／ｉｎｔＲＥが非活性
化される。
【０２００】アドレス変化検出信号ＡＴＤの活性化期間
幅は、リストア期間幅以上を有する。アドレス変化検出
信号ＡＴＤがＬレベルに立下がると、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが活性化され、応じてリストア
期間信号／ＲＳＴＲが活性化される。所定期間が経過す
ると、リストア期間信号／ＲＳＴＲがＨレベルに立上が
り、さらにリカバリ期間が経過した後、内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが非活性化される。この内部
ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化に応答
して、リフレッシュウィンドウ発生回路２２０はウィン
ドウ信号ＲＦＷＩＮＦを発生する。リフレッシュマスク
信号ＲＦＭＳＫはＨレベルであるため、このリフレッシ
ュウィンドウファースト信号ＲＦＷＩＮＦに従ってリフ
レッシュウィンドウ信号ＲＥＦＷＩＮが発生される。し
かしながら、リフレッシュフラグＲＥＦＬＧは立ってい
ないため、リフレッシュは実行されない。
幅は、リストア期間幅以上を有する。アドレス変化検出
信号ＡＴＤがＬレベルに立下がると、内部ノーマルロウ
活性化信号／ｉｎｔＲＥが活性化され、応じてリストア
期間信号／ＲＳＴＲが活性化される。所定期間が経過す
ると、リストア期間信号／ＲＳＴＲがＨレベルに立上が
り、さらにリカバリ期間が経過した後、内部ノーマルロ
ウ活性化信号／ｉｎｔＲＥが非活性化される。この内部
ノーマルロウ活性化信号／ｉｎｔＲＥの非活性化に応答
して、リフレッシュウィンドウ発生回路２２０はウィン
ドウ信号ＲＦＷＩＮＦを発生する。リフレッシュマスク
信号ＲＦＭＳＫはＨレベルであるため、このリフレッシ
ュウィンドウファースト信号ＲＦＷＩＮＦに従ってリフ
レッシュウィンドウ信号ＲＥＦＷＩＮが発生される。し
かしながら、リフレッシュフラグＲＥＦＬＧは立ってい
ないため、リフレッシュは実行されない。
【０２０１】アドレス信号ＡＤ１が与えられると、アド
レス変化検出信号ＡＴＤがＨレベルに立上がる。このア
ドレス変化検出信号ＡＴＤの立上がりに応答して、リセ
ットファースト信号／ＲＳＴＦがＬレベルに立下がり、
再び、リストア期間信号／ＲＳＴＲが取込まれて出力さ
れる。この場合においても、リストア期間信号／ＲＳＴ
Ｒは、Ｈレベルであるため、リフレッシュマスク信号／
ＲＦＭＳＫはＨレベルを維持する。このアドレス信号Ａ
Ｄ１に従ってアドレス変化検出信号ＡＴＤがＬレベルに
立下がると、リストア期間信号／ＲＳＴＲがＬレベルに
立下がり、内部でメモリセル選択動作が開始される。こ
のリストア期間信号／ＲＳＴＲの活性状態の時に、次の
アドレス信号ＡＤ２が与えられたと想定する。この場
合、アドレス信号ＡＤ１のサイクルは、リストア期間よ
りも長い時間幅を有するショートサイクルである。この
場合には、アドレス変化検出信号ＡＴＤの立上がりに応
答して、リセットファースト信号／ＲＳＴＦがＬレベル
に立下がり、応じてリストア期間信号／ＲＳＴＲがＬレ
ベルであるため、リフレッシュマスク信号／ＲＦＭＳＫ
がＬレベルに立下がる。このとき、リフレッシュサイク
ル信号／ＲＥＦＣＹＣが発行されると、リフレッシュフ
ラグＲＥＦＬＧがセットされる。
レス変化検出信号ＡＴＤがＨレベルに立上がる。このア
ドレス変化検出信号ＡＴＤの立上がりに応答して、リセ
ットファースト信号／ＲＳＴＦがＬレベルに立下がり、
再び、リストア期間信号／ＲＳＴＲが取込まれて出力さ
れる。この場合においても、リストア期間信号／ＲＳＴ
Ｒは、Ｈレベルであるため、リフレッシュマスク信号／
ＲＦＭＳＫはＨレベルを維持する。このアドレス信号Ａ
Ｄ１に従ってアドレス変化検出信号ＡＴＤがＬレベルに
立下がると、リストア期間信号／ＲＳＴＲがＬレベルに
立下がり、内部でメモリセル選択動作が開始される。こ
のリストア期間信号／ＲＳＴＲの活性状態の時に、次の
アドレス信号ＡＤ２が与えられたと想定する。この場
合、アドレス信号ＡＤ１のサイクルは、リストア期間よ
りも長い時間幅を有するショートサイクルである。この
場合には、アドレス変化検出信号ＡＴＤの立上がりに応
答して、リセットファースト信号／ＲＳＴＦがＬレベル
に立下がり、応じてリストア期間信号／ＲＳＴＲがＬレ
ベルであるため、リフレッシュマスク信号／ＲＦＭＳＫ
がＬレベルに立下がる。このとき、リフレッシュサイク
ル信号／ＲＥＦＣＹＣが発行されると、リフレッシュフ
ラグＲＥＦＬＧがセットされる。
【０２０２】アドレス信号ＡＤ１のリストア動作（およ
びリカバリ動作）が完了すると、リストア期間信号／Ｒ
ＳＴＲがＨレベルに立上がり、また内部ノーマルロウ活
性化信号／ｉｎｔＲＥがＨレベルに立上がる。この内部
ノーマルロウ活性化信号／ｉｎｔＲＥがＨレベルに立上
がったときには、再びリフレッシュウィンドウ発生回路
２２０からリフレッシュウィンドウファースト信号ＲＦ
ＷＩＮＦが発生される。しかしながら、この場合には、
リフレッシュマスク信号／ＲＦＭＳＫがＬレベルであ
り、このウィンドウ信号ＲＦＷＩＮＦがマスクされ、リ
フレッシュウィンドウ信号ＲＥＦＷＩＮはＬレベルを維
持する。したがって、リフレッシュ活性化信号／ＲＥＦ
Ｅは非活性状態を維持し、リフレッシュは実行されな
い。続いて、アドレス変化検出信号ＡＴＤの立下がりに
応答して、アドレス信号ＡＤ２に対するデータアクセス
動作（リード動作）が実行される。
びリカバリ動作）が完了すると、リストア期間信号／Ｒ
ＳＴＲがＨレベルに立上がり、また内部ノーマルロウ活
性化信号／ｉｎｔＲＥがＨレベルに立上がる。この内部
ノーマルロウ活性化信号／ｉｎｔＲＥがＨレベルに立上
がったときには、再びリフレッシュウィンドウ発生回路
２２０からリフレッシュウィンドウファースト信号ＲＦ
ＷＩＮＦが発生される。しかしながら、この場合には、
リフレッシュマスク信号／ＲＦＭＳＫがＬレベルであ
り、このウィンドウ信号ＲＦＷＩＮＦがマスクされ、リ
フレッシュウィンドウ信号ＲＥＦＷＩＮはＬレベルを維
持する。したがって、リフレッシュ活性化信号／ＲＥＦ
Ｅは非活性状態を維持し、リフレッシュは実行されな
い。続いて、アドレス変化検出信号ＡＴＤの立下がりに
応答して、アドレス信号ＡＤ２に対するデータアクセス
動作（リード動作）が実行される。
【０２０３】このアドレス信号ＡＤ２に対するデータア
クセス動作が完了すると、リセットファースト信号／Ｒ
ＳＴＦがＬレベルに立下がり、リフレッシュマスク信号
／ＲＦＭＳＫがＨレベルに立上がる。このアドレス信号
ＡＤ２に対するデータアクセスが完了すると、リカバリ
動作完了後、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
がＨレベルに立上がり、応じてリフレッシュウィンドウ
ファースト信号ＲＦＷＩＮＦが発生される。リフレッシ
ュマスク判定回路２３０からのリフレッシュマスク信号
／ＲＦＭＳＫはＨレベルであるため、このウィンドウ信
号ＲＦＷＩＮＦに従ってリフレッシュウィンドウ信号Ｒ
ＥＦＷＩＮが発生される。リフレッシュフラグＲＥＦＬ
ＧはＨレベルであるため、したがって、このアドレス信
号ＡＤ２に対するデータアクセス動作完了後、リフレッ
シュ動作が実行される。
クセス動作が完了すると、リセットファースト信号／Ｒ
ＳＴＦがＬレベルに立下がり、リフレッシュマスク信号
／ＲＦＭＳＫがＨレベルに立上がる。このアドレス信号
ＡＤ２に対するデータアクセスが完了すると、リカバリ
動作完了後、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
がＨレベルに立上がり、応じてリフレッシュウィンドウ
ファースト信号ＲＦＷＩＮＦが発生される。リフレッシ
ュマスク判定回路２３０からのリフレッシュマスク信号
／ＲＦＭＳＫはＨレベルであるため、このウィンドウ信
号ＲＦＷＩＮＦに従ってリフレッシュウィンドウ信号Ｒ
ＥＦＷＩＮが発生される。リフレッシュフラグＲＥＦＬ
ＧはＨレベルであるため、したがって、このアドレス信
号ＡＤ２に対するデータアクセス動作完了後、リフレッ
シュ動作が実行される。
【０２０４】したがって、このリフレッシュマスク信号
／ＲＦＭＳＫを利用することにより、リストア期間中に
アドレス変化検出信号が変化するというリストア期間よ
りも長いショートサイクル時においては、次のノーマル
サイクルにおいては、データアクセスを実行しリフレッ
シュを実行しない。したがって、次のノーマルサイクル
において、アドレス変化検出信号ＡＴＤの立下がりに応
答してデータアクセス動作を開始することができ、アク
セスサイクルの劣化を防止することができ、高速アクセ
スを実現することができる。
／ＲＦＭＳＫを利用することにより、リストア期間中に
アドレス変化検出信号が変化するというリストア期間よ
りも長いショートサイクル時においては、次のノーマル
サイクルにおいては、データアクセスを実行しリフレッ
シュを実行しない。したがって、次のノーマルサイクル
において、アドレス変化検出信号ＡＴＤの立下がりに応
答してデータアクセス動作を開始することができ、アク
セスサイクルの劣化を防止することができ、高速アクセ
スを実現することができる。
【０２０５】以上のように、この発明の実施の形態７に
従えば、リストア期間よりも長いショートサイクルが検
出された場合には、そのリストア（およびリカバリ）完
了後には、リフレッシュを実行せず、次のデータアクセ
スをアドレス信号に従って行なうように構成しており、
ノーマルサイクルのデータアクセスの劣化を抑制するこ
とができる。
従えば、リストア期間よりも長いショートサイクルが検
出された場合には、そのリストア（およびリカバリ）完
了後には、リフレッシュを実行せず、次のデータアクセ
スをアドレス信号に従って行なうように構成しており、
ノーマルサイクルのデータアクセスの劣化を抑制するこ
とができる。
【０２０６】［実施の形態８］図３３は、この発明の実
施の形態８に従う主制御回路２０の構成を概略的に示す
図である。図３３において、内部ノーマルロウ活性化信
号／ｉｎｔＲＥを発生するフリップフロップ１２８に対
するシフタ１２７の入力ノードＩＮＢに対しては、リフ
レッシュ活性化信号／ＲＥＦＥと内部ノーマルロウ活性
化信号／ｉｎｔＲＥを受けるゲート回路１７０の出力信
号が与えられる。
施の形態８に従う主制御回路２０の構成を概略的に示す
図である。図３３において、内部ノーマルロウ活性化信
号／ｉｎｔＲＥを発生するフリップフロップ１２８に対
するシフタ１２７の入力ノードＩＮＢに対しては、リフ
レッシュ活性化信号／ＲＥＦＥと内部ノーマルロウ活性
化信号／ｉｎｔＲＥを受けるゲート回路１７０の出力信
号が与えられる。
【０２０７】主制御回路２０においては、後縁パルス発
生回路１２４からのセットファースト信号／ＳＥＴＦに
応答してセットされかつコラム活性化信号／ＣＤＥに応
答してリセットされるセット／リセットフリップフロッ
プ２５０と、前縁パルス発生回路１２６からのリセット
ファースト信号／ＲＳＴＦに従ってセット／リセットフ
リップフロップ１５０の出力信号の論理レベルを判定し
てコラムマスク信号／ＣＬＭＳＫを生成する判定回路２
５２と、前縁パルス発生回路１０４の出力信号とコラム
マスク信号／ＣＬＭＳＫとを受けてコラム活性化信号／
ＣＤＥを生成するゲート回路２５４と、ゲート回路２５
４からのコラム活性化信号／ＣＤＥの後縁を遅延してコ
ラムリカバリ期間信号／ＣＯＬＲＷＡＣＴ１０５を生成
する後縁遅延回路１０５が設けられる。この図３３に示
す主制御回路２０の他の構成は、図１９に示す主制御回
路の構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
生回路１２４からのセットファースト信号／ＳＥＴＦに
応答してセットされかつコラム活性化信号／ＣＤＥに応
答してリセットされるセット／リセットフリップフロッ
プ２５０と、前縁パルス発生回路１２６からのリセット
ファースト信号／ＲＳＴＦに従ってセット／リセットフ
リップフロップ１５０の出力信号の論理レベルを判定し
てコラムマスク信号／ＣＬＭＳＫを生成する判定回路２
５２と、前縁パルス発生回路１０４の出力信号とコラム
マスク信号／ＣＬＭＳＫとを受けてコラム活性化信号／
ＣＤＥを生成するゲート回路２５４と、ゲート回路２５
４からのコラム活性化信号／ＣＤＥの後縁を遅延してコ
ラムリカバリ期間信号／ＣＯＬＲＷＡＣＴ１０５を生成
する後縁遅延回路１０５が設けられる。この図３３に示
す主制御回路２０の他の構成は、図１９に示す主制御回
路の構成と同じであり、対応する部分には同一参照番号
を付し、その詳細説明は省略する。
【０２０８】判定回路２５２は、図２６に示す判定回路
と同様の構成を備え、リセットファースト信号／ＲＳＴ
Ｆの立下がり時におけるセット／リセットフリップフロ
ップ２５０の出力信号の論理レベルに応じて、コラムマ
スク信号ＣＬＭＳＫを生成する。判定回路２５２は、さ
らに、リストア期間信号／ＲＳＴＲＤの立上がりに応答
して、コラムマスク信号／ＣＬＭＳＫがＨレベルにリセ
ットされる。この判定回路２５２のリセット機能は、単
に、図２６に示すインバータ２１０ｆの入力部に、遅延
リストア期間信号／ＲＳＴＲＤの立上がりに応答して導
通して、接地電圧をインバータ２１０ｆの入力部に伝達
するリセット用トランジスタが配置することにより実現
される。
と同様の構成を備え、リセットファースト信号／ＲＳＴ
Ｆの立下がり時におけるセット／リセットフリップフロ
ップ２５０の出力信号の論理レベルに応じて、コラムマ
スク信号ＣＬＭＳＫを生成する。判定回路２５２は、さ
らに、リストア期間信号／ＲＳＴＲＤの立上がりに応答
して、コラムマスク信号／ＣＬＭＳＫがＨレベルにリセ
ットされる。この判定回路２５２のリセット機能は、単
に、図２６に示すインバータ２１０ｆの入力部に、遅延
リストア期間信号／ＲＳＴＲＤの立上がりに応答して導
通して、接地電圧をインバータ２１０ｆの入力部に伝達
するリセット用トランジスタが配置することにより実現
される。
【０２０９】図３４は、図３３に示すセット／リセット
フリップフロップ２５０および判定回路２５２の動作を
示す信号波形図である。以下、図３４を参照して、この
セット／リセットフリップフロップおよび判定回路２５
２の動作について簡単に説明する。
フリップフロップ２５０および判定回路２５２の動作を
示す信号波形図である。以下、図３４を参照して、この
セット／リセットフリップフロップおよび判定回路２５
２の動作について簡単に説明する。
【０２１０】アドレス変化検出信号ＡＴＤが立上がる
と、前縁パルス発生回路１２６からのリセットファース
ト信号／ＲＳＴＦがＬレベルに立下がる。このとき、コ
ラム活性化信号／ＣＤＥが活性化されていない場合に
は、セット／リセットフリップフロップ２５０は、セッ
ト状態を維持しているため、判定回路２５２からのコラ
ムマスク信号／ＣＬＭＳＫはＬレベルを維持し、応じて
コラム活性化信号／ＣＤＥはＨレベルを維持する。した
がって、リストア期間信号／ＲＳＴＲが非活性化される
と遅延リストア期間信号／ＲＳＴＲＤが非活性化され、
リストア動作が完了する。この遅延リストア期間信号／
ＲＳＴＲＤの非活性化により判定回路２５２がリセット
され、その出力するコラムマスク信号／ＣＬＭＳＫがＨ
レベルにリセットされる。
と、前縁パルス発生回路１２６からのリセットファース
ト信号／ＲＳＴＦがＬレベルに立下がる。このとき、コ
ラム活性化信号／ＣＤＥが活性化されていない場合に
は、セット／リセットフリップフロップ２５０は、セッ
ト状態を維持しているため、判定回路２５２からのコラ
ムマスク信号／ＣＬＭＳＫはＬレベルを維持し、応じて
コラム活性化信号／ＣＤＥはＨレベルを維持する。した
がって、リストア期間信号／ＲＳＴＲが非活性化される
と遅延リストア期間信号／ＲＳＴＲＤが非活性化され、
リストア動作が完了する。この遅延リストア期間信号／
ＲＳＴＲＤの非活性化により判定回路２５２がリセット
され、その出力するコラムマスク信号／ＣＬＭＳＫがＨ
レベルにリセットされる。
【０２１１】アドレス変化検出信号ＡＴＤがＬレベルに
立下がると、後縁パルス発生回路１２４からのセットフ
ァースト信号／ＳＥＴＦがＬレベルに立下がり、応じて
セット／リセットフリップフロップ２５０がセットされ
る。一方、アドレス変化検出信号ＡＴＤが発生されて、
リセットファースト信号ＲＳＴＦがＬレベルに立下がる
ときに、既にコラム活性化信号／ＣＤＥが活性状態にあ
る場合には、セット／リセットフリップフロップ２５０
はリセット状態にあり、その出力信号はＨレベルであ
る。したがって、リセットファースト信号／ＲＳＴＦが
Ｌレベルに立下がったときには、判定回路２５２は、こ
のセット／リセットフリップフロップ２５０のＨレベル
の信号に従ってコラムマスク信号／ＣＬＭＳＫをＨレベ
ルに維持する。この場合には、前縁パルス発生回路１０
４の出力信号に従ってコラム活性化信号／ＣＤＥが生成
される。
立下がると、後縁パルス発生回路１２４からのセットフ
ァースト信号／ＳＥＴＦがＬレベルに立下がり、応じて
セット／リセットフリップフロップ２５０がセットされ
る。一方、アドレス変化検出信号ＡＴＤが発生されて、
リセットファースト信号ＲＳＴＦがＬレベルに立下がる
ときに、既にコラム活性化信号／ＣＤＥが活性状態にあ
る場合には、セット／リセットフリップフロップ２５０
はリセット状態にあり、その出力信号はＨレベルであ
る。したがって、リセットファースト信号／ＲＳＴＦが
Ｌレベルに立下がったときには、判定回路２５２は、こ
のセット／リセットフリップフロップ２５０のＨレベル
の信号に従ってコラムマスク信号／ＣＬＭＳＫをＨレベ
ルに維持する。この場合には、前縁パルス発生回路１０
４の出力信号に従ってコラム活性化信号／ＣＤＥが生成
される。
【０２１２】セットファースト信号／ＳＥＴＦに従って
セット／リセットフリップフロップ２５０をセットする
ことにより、このサイクルにおいて、アドレス変化がコ
ラム活性化信号／ＣＤＥの活性化より先に生じたか、ま
たはコラム活性化信号／ＣＤＥが活性化された後にアド
レス変化が生じたかを識別することができる。
セット／リセットフリップフロップ２５０をセットする
ことにより、このサイクルにおいて、アドレス変化がコ
ラム活性化信号／ＣＤＥの活性化より先に生じたか、ま
たはコラム活性化信号／ＣＤＥが活性化された後にアド
レス変化が生じたかを識別することができる。
【０２１３】アドレス変化が、コラム活性化信号／ＣＤ
Ｅの活性化の前に生じた場合には、コラム活性化信号／
ＣＤＥを非活性状態に維持することにより、リストア期
間信号／ＲＳＴＲがＨレベルとなると、遅延リストア期
間信号／ＲＳＴＲＤがＨレベルとなり、シフタ１００に
より、リセット信号／ＲＳＴが生成されて内部ノーマル
ロウ活性化信号／ｉｎｔＲＥが非活性化される。したが
って、この場合には、コラム選択およびコラムリカバリ
を行なうことなく、次のアドレス信号のサイクルに入る
ことができる。
Ｅの活性化の前に生じた場合には、コラム活性化信号／
ＣＤＥを非活性状態に維持することにより、リストア期
間信号／ＲＳＴＲがＨレベルとなると、遅延リストア期
間信号／ＲＳＴＲＤがＨレベルとなり、シフタ１００に
より、リセット信号／ＲＳＴが生成されて内部ノーマル
ロウ活性化信号／ｉｎｔＲＥが非活性化される。したが
って、この場合には、コラム選択およびコラムリカバリ
を行なうことなく、次のアドレス信号のサイクルに入る
ことができる。
【０２１４】図３５は、図３３に示す主制御回路の動作
および半導体記憶装置の状態を示す図である。以下、図
３５を参照して、アドレス信号が、正常にノーマルサイ
クルで与えられた場合の動作について説明する。
および半導体記憶装置の状態を示す図である。以下、図
３５を参照して、アドレス信号が、正常にノーマルサイ
クルで与えられた場合の動作について説明する。
【０２１５】アドレス信号ＡＤ０が与えられると、まず
アドレス変化検出信号ＡＴＤがＨレベルに立上がり、応
じて、前縁パルス発生回路１２６からのリセットファー
スト信号／ＲＳＴＦがＬレベルに立下がる。このときに
は、コラム活性化信号／ＣＤＥがＨレベルに復帰してい
ても、セット／リセットフリップフロップ２５０は、リ
セット状態にあり、Ｈレベルの信号を出力する。したが
って、判定回路２５２からのコラムマスク信号／ＣＬＭ
ＳＫはＨレベルを維持する。
アドレス変化検出信号ＡＴＤがＨレベルに立上がり、応
じて、前縁パルス発生回路１２６からのリセットファー
スト信号／ＲＳＴＦがＬレベルに立下がる。このときに
は、コラム活性化信号／ＣＤＥがＨレベルに復帰してい
ても、セット／リセットフリップフロップ２５０は、リ
セット状態にあり、Ｈレベルの信号を出力する。したが
って、判定回路２５２からのコラムマスク信号／ＣＬＭ
ＳＫはＨレベルを維持する。
【０２１６】アドレス変化検出信号ＡＴＤがＬレベルに
立下がると、後縁パルス発生回路１２４からのセットフ
ァースト信号／ＳＥＴＦが立下がり、セット／リセット
フリップフロップ２５０がセットされ、その出力信号が
Ｌレベルとなる。このアドレス変化検出信号ＡＴＤの立
下がりに従って、アドレス信号ＡＤ０に対するデータ読
出動作が行なわれる。リストア期間信号／ＲＳＴＲがＬ
レベルに立下がってから、所定時間が経過すると、前縁
パルス発生回路１０４からワンショットのパルス信号が
出力される。コラムマスク信号／ＣＬＭＳＫは、Ｈレベ
ルであるため、コラム活性化信号／ＣＤＥが、この前縁
パルス発生回路１０４の出力信号に従って所定期間Ｌレ
ベルとなる。これにより、列選択動作が行なわれ、選択
メモリセルのデータの読出が行なわれる。
立下がると、後縁パルス発生回路１２４からのセットフ
ァースト信号／ＳＥＴＦが立下がり、セット／リセット
フリップフロップ２５０がセットされ、その出力信号が
Ｌレベルとなる。このアドレス変化検出信号ＡＴＤの立
下がりに従って、アドレス信号ＡＤ０に対するデータ読
出動作が行なわれる。リストア期間信号／ＲＳＴＲがＬ
レベルに立下がってから、所定時間が経過すると、前縁
パルス発生回路１０４からワンショットのパルス信号が
出力される。コラムマスク信号／ＣＬＭＳＫは、Ｈレベ
ルであるため、コラム活性化信号／ＣＤＥが、この前縁
パルス発生回路１０４の出力信号に従って所定期間Ｌレ
ベルとなる。これにより、列選択動作が行なわれ、選択
メモリセルのデータの読出が行なわれる。
【０２１７】コラム活性化信号／ＣＤＥの立下がりに応
答して、コラムリカバリ期間信号／ＣＯＬＲＷＡＣＴが
Ｌレベルとなる。コラムリカバリ期間信号／ＣＯＬＲＷ
ＡＣＴがＨレベルに所定時間経過後に立上がると、遅延
リストア期間信号／ＲＳＴＲＤがＨレベルに立上がり、
アドレスＡＤ０に対するデータアクセス動作が完了す
る。この遅延リストア期間信号／ＲＳＴＲＤの立上がり
に応答して判定回路２５２の出力するコラムマスク信号
／ＣＬＭＳＫがＨレベルにリセットされる（Ｈレベルを
維持する）。
答して、コラムリカバリ期間信号／ＣＯＬＲＷＡＣＴが
Ｌレベルとなる。コラムリカバリ期間信号／ＣＯＬＲＷ
ＡＣＴがＨレベルに所定時間経過後に立上がると、遅延
リストア期間信号／ＲＳＴＲＤがＨレベルに立上がり、
アドレスＡＤ０に対するデータアクセス動作が完了す
る。この遅延リストア期間信号／ＲＳＴＲＤの立上がり
に応答して判定回路２５２の出力するコラムマスク信号
／ＣＬＭＳＫがＨレベルにリセットされる（Ｈレベルを
維持する）。
【０２１８】したがって、アドレス信号がノーマルサイ
クルで与えられた場合には、マスク信号／ＣＬＭＳＫは
Ｈレベルを維持し、内部で、メモリセルの行および列の
選択動作が実行される。
クルで与えられた場合には、マスク信号／ＣＬＭＳＫは
Ｈレベルを維持し、内部で、メモリセルの行および列の
選択動作が実行される。
【０２１９】次に、アドレス信号ＡＤ１が与えられる
と、リセットファースト信号ＲＳＴＦがＬレベルに立下
がる。この場合には、既にコラム活性化信号／ＣＤＥが
活性化されてセット／リセットフリップフロップ２５０
がリセットされており、コラムマスク信号ＣＬＭＳＫ
は、Ｈレベルを維持する。
と、リセットファースト信号ＲＳＴＦがＬレベルに立下
がる。この場合には、既にコラム活性化信号／ＣＤＥが
活性化されてセット／リセットフリップフロップ２５０
がリセットされており、コラムマスク信号ＣＬＭＳＫ
は、Ｈレベルを維持する。
【０２２０】次に、図３６を参照して、ショートサイク
ルでアドレス信号が印加された場合の動作について説明
する。
ルでアドレス信号が印加された場合の動作について説明
する。
【０２２１】アドレス信号ＡＤ０が与えられると、アド
レス変化検出信号ＡＴＤがＨレベルに立上がり、応じて
リセットファースト信号／ＲＳＴＦがＬレベルに立下が
る。このリセットファースト信号／ＲＳＴＦの立下がり
に応答して、判定回路２５２が、セット／リセットフリ
ップフロップ２５０の出力信号を取込み、コラムマスク
信号／ＣＬＭＳＫを生成する。図３６において、コラム
マスク信号／ＣＬＭＳＫがＨレベルに設定されている場
合を一例として示す。
レス変化検出信号ＡＴＤがＨレベルに立上がり、応じて
リセットファースト信号／ＲＳＴＦがＬレベルに立下が
る。このリセットファースト信号／ＲＳＴＦの立下がり
に応答して、判定回路２５２が、セット／リセットフリ
ップフロップ２５０の出力信号を取込み、コラムマスク
信号／ＣＬＭＳＫを生成する。図３６において、コラム
マスク信号／ＣＬＭＳＫがＨレベルに設定されている場
合を一例として示す。
【０２２２】次いでアドレス変化検出信号ＡＴＤがＬレ
ベルに立下がると、セットファースト信号／ＳＥＴＦが
Ｌレベルに設定され、セット／リセットフリップフロッ
プ２５０がセットされて、フリップフロップ２５０の出
力信号がＬレベルとなる。このアドレス変化検出信号Ａ
ＴＤが活性化され、先のサイクルの内部ノーマルロウ活
性化信号／ｉｎｔＲＥが非活性化されると、セット信号
／ＳＥＴが活性化されてリストア期間信号／ＲＳＴＲが
活性化されて、メモリセルの行選択、センス、およびリ
ストア動作が実行される。
ベルに立下がると、セットファースト信号／ＳＥＴＦが
Ｌレベルに設定され、セット／リセットフリップフロッ
プ２５０がセットされて、フリップフロップ２５０の出
力信号がＬレベルとなる。このアドレス変化検出信号Ａ
ＴＤが活性化され、先のサイクルの内部ノーマルロウ活
性化信号／ｉｎｔＲＥが非活性化されると、セット信号
／ＳＥＴが活性化されてリストア期間信号／ＲＳＴＲが
活性化されて、メモリセルの行選択、センス、およびリ
ストア動作が実行される。
【０２２３】このリストア動作期間中に、次のアドレス
信号ＡＤ１が与えられると、リセットファースト信号／
ＲＳＴＦがＬレベルに立下がる。このとき、コラム活性
化信号／ＣＤＥがまだ非活性状態にあるため、判定回路
２５２は、フリップフロップ２５０の出力するＬレベル
の信号に従って、コラムマスク信号／ＣＬＭＳＫをＬレ
ベルに設定する。したがって、ゲート回路２５４は、Ｈ
レベルの信号を出力し、コラム活性化信号／ＣＤＥはＨ
レベルを維持する。この状態において、後縁遅延回路１
０３の有する遅延時間が経過してリストア期間信号／Ｒ
ＳＴＲがＨレベルに立上がると、複合ＡＮＤゲート１０
６からの遅延リストア期間信号／ＲＳＴＲＤもＨレベル
に立上がり、アドレス信号ＡＤ０に対するサイクルが完
了する。このアドレス信号ＡＤ０においては、したがっ
て、列選択動作は行なわれておらず、ロウ系回路のリス
トアおよびリカバリ動作が行われるだけである。リスト
ア期間信号／ＲＳＴＲＤがＨレベルに立上がると、図３
３に示すシフタ１００からのリセット信号／ＲＳＴが活
性化されて、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
が非活性化される。また、判定回路２５２がリセットさ
れコラムマスク信号／ＣＬＭＳＫをＨレベルに設定す
る。
信号ＡＤ１が与えられると、リセットファースト信号／
ＲＳＴＦがＬレベルに立下がる。このとき、コラム活性
化信号／ＣＤＥがまだ非活性状態にあるため、判定回路
２５２は、フリップフロップ２５０の出力するＬレベル
の信号に従って、コラムマスク信号／ＣＬＭＳＫをＬレ
ベルに設定する。したがって、ゲート回路２５４は、Ｈ
レベルの信号を出力し、コラム活性化信号／ＣＤＥはＨ
レベルを維持する。この状態において、後縁遅延回路１
０３の有する遅延時間が経過してリストア期間信号／Ｒ
ＳＴＲがＨレベルに立上がると、複合ＡＮＤゲート１０
６からの遅延リストア期間信号／ＲＳＴＲＤもＨレベル
に立上がり、アドレス信号ＡＤ０に対するサイクルが完
了する。このアドレス信号ＡＤ０においては、したがっ
て、列選択動作は行なわれておらず、ロウ系回路のリス
トアおよびリカバリ動作が行われるだけである。リスト
ア期間信号／ＲＳＴＲＤがＨレベルに立上がると、図３
３に示すシフタ１００からのリセット信号／ＲＳＴが活
性化されて、内部ノーマルロウ活性化信号／ｉｎｔＲＥ
が非活性化される。また、判定回路２５２がリセットさ
れコラムマスク信号／ＣＬＭＳＫをＨレベルに設定す
る。
【０２２４】次いで、アドレス変化検出信号ＡＴＤがＬ
レベルに立下がり、セットファースト信号／ＳＥＴＦが
Ｌレベルに立下がり、再びセット／リセットフリップフ
ロップ２５０がセットされる。
レベルに立下がり、セットファースト信号／ＳＥＴＦが
Ｌレベルに立下がり、再びセット／リセットフリップフ
ロップ２５０がセットされる。
【０２２５】次いで、このアドレス信号ＡＤ１に対する
内部行活性化信号／ｉｎｔＲＥが活性化されると、リス
トア期間信号／ＲＳＴＲがＬレベルに立下がり、アドレ
ス信号ＡＤ１に対するデータアクセス動作（読出動作）
が開始される。所定時間が経過すると、この前縁パルス
発生回路１０４からワンショットのパルス信号が生成さ
れる。コラムマスク信号／ＣＬＭＳＫは、リセット状態
のＨレベルであるため、コラム活性化信号／ＣＤＥが活
性化されて、列選択動作が行なわれる。次いで後縁遅延
回路１０５の有する遅延時間が経過すると、コラムリカ
バリ期間信号／ＣＯＬＲＷＡＣＴがＨレベルに立上が
り、応じて遅延リストア期間信号／ＲＳＴＲＤがＨレベ
ルに立上がり、アドレス信号ＡＤ１のデータのアクセス
（データ読出）が完了する。
内部行活性化信号／ｉｎｔＲＥが活性化されると、リス
トア期間信号／ＲＳＴＲがＬレベルに立下がり、アドレ
ス信号ＡＤ１に対するデータアクセス動作（読出動作）
が開始される。所定時間が経過すると、この前縁パルス
発生回路１０４からワンショットのパルス信号が生成さ
れる。コラムマスク信号／ＣＬＭＳＫは、リセット状態
のＨレベルであるため、コラム活性化信号／ＣＤＥが活
性化されて、列選択動作が行なわれる。次いで後縁遅延
回路１０５の有する遅延時間が経過すると、コラムリカ
バリ期間信号／ＣＯＬＲＷＡＣＴがＨレベルに立上が
り、応じて遅延リストア期間信号／ＲＳＴＲＤがＨレベ
ルに立上がり、アドレス信号ＡＤ１のデータのアクセス
（データ読出）が完了する。
【０２２６】コラム活性化の前にアドレス信号が変化す
るショートサイクルの場合には、列選択動作を禁止する
ことにより、次のアクセスは、コラム選択およびコラム
リカバリ期間を待つ必要がなく、内部ノーマルロウ活性
化信号に従って早いタイミングで、次のアドレスに対す
るデータアクセスを行なうことができる。
るショートサイクルの場合には、列選択動作を禁止する
ことにより、次のアクセスは、コラム選択およびコラム
リカバリ期間を待つ必要がなく、内部ノーマルロウ活性
化信号に従って早いタイミングで、次のアドレスに対す
るデータアクセスを行なうことができる。
【０２２７】以上のように、この発明の実施の形態８に
従えば、リストア期間中にアドレス信号が変化した場合
には、次の列選択およびコラムリカバリを行うことな
く、リストア期間完了時にそのアドレスのサイクルを完
了しており、ショートサイクルごのノーマルサイクルに
早いタイミングで移行することができる。
従えば、リストア期間中にアドレス信号が変化した場合
には、次の列選択およびコラムリカバリを行うことな
く、リストア期間完了時にそのアドレスのサイクルを完
了しており、ショートサイクルごのノーマルサイクルに
早いタイミングで移行することができる。
【０２２８】［他の構成］上述の説明において、アドレ
ス信号は、２０ビットＡ０−Ａ２０で構成されている。
しかしながら、このアドレス信号ビットの数は、任意で
あり、メモリの記憶容量において適当に定められればよ
い。また、入出力データのビット数も１６ビットに限定
されない。３２ビットのデータの入出力が行なわれても
よい。
ス信号は、２０ビットＡ０−Ａ２０で構成されている。
しかしながら、このアドレス信号ビットの数は、任意で
あり、メモリの記憶容量において適当に定められればよ
い。また、入出力データのビット数も１６ビットに限定
されない。３２ビットのデータの入出力が行なわれても
よい。
【０２２９】
【発明の効果】以上のように、この発明に従えば、リフ
レッシュ動作とデータアクセス動作の競合時において
は、一方の動作完了時に、他方の動作を実行するように
構成しており、データの破壊を生じることなく、正確
に、データアクセスを行なうことができる。また、外部
からは、完全にリフレッシュ動作を隠すことができ、Ｓ
ＲＡＭインターフェイスと互換性を有する完全ヒドンリ
フレッシュＤＲＡＭを実現することができる。
レッシュ動作とデータアクセス動作の競合時において
は、一方の動作完了時に、他方の動作を実行するように
構成しており、データの破壊を生じることなく、正確
に、データアクセスを行なうことができる。また、外部
からは、完全にリフレッシュ動作を隠すことができ、Ｓ
ＲＡＭインターフェイスと互換性を有する完全ヒドンリ
フレッシュＤＲＡＭを実現することができる。
【０２３０】また、アドレス変化検出信号をメモリサイ
クル開始／終了タイミング信号として利用することによ
り、アクセス変化検出型ＳＲＡＭインターフェイスと互
換性を有する完全ヒドンリフレッシュＤＲＡＭを実現す
ることができる。
クル開始／終了タイミング信号として利用することによ
り、アクセス変化検出型ＳＲＡＭインターフェイスと互
換性を有する完全ヒドンリフレッシュＤＲＡＭを実現す
ることができる。
【０２３１】メモリセルの選択動作活性化を示す活性化
信号を生成し、この活性化信号とメモリセル選択指示と
に従って活性化信号が活性状態のときにメモリセル選択
指示が与えられたときには、このメモリセル選択指示に
よる動作を活性化信号の非活性化まで待合わせることに
より、内部でメモリセルの選択時に、次の動作に入るの
を防止することができ、データ破壊を確実に防止するこ
とができる。
信号を生成し、この活性化信号とメモリセル選択指示と
に従って活性化信号が活性状態のときにメモリセル選択
指示が与えられたときには、このメモリセル選択指示に
よる動作を活性化信号の非活性化まで待合わせることに
より、内部でメモリセルの選択時に、次の動作に入るの
を防止することができ、データ破壊を確実に防止するこ
とができる。
【０２３２】リフレッシュ実行時に活性化信号が活性化
される場合には、リフレッシュ動作と通常のデータアク
セス動作とを仲裁し、リフレッシュ完了時に、データア
クセスを実行しており、確実に、データの破壊を生じる
ことなくデータアクセスを行なうことができる。また、
完全に、リフレッシュとデータアクセスの競合を回避す
ることができ、ＳＲＡＭと完全互換性を有する完全ヒド
ンリフレッシュＤＲＡＭを実現することができる。
される場合には、リフレッシュ動作と通常のデータアク
セス動作とを仲裁し、リフレッシュ完了時に、データア
クセスを実行しており、確実に、データの破壊を生じる
ことなくデータアクセスを行なうことができる。また、
完全に、リフレッシュとデータアクセスの競合を回避す
ることができ、ＳＲＡＭと完全互換性を有する完全ヒド
ンリフレッシュＤＲＡＭを実現することができる。
【０２３３】また、この活性化信号を行選択動作または
列選択動作期間中に活性化することにより、内部でのメ
モリセル選択時に、次のデータアクセス指示が与えられ
ても、正確に、アクセス競合を防止して、正確にデータ
アクセスを行なうことができる。
列選択動作期間中に活性化することにより、内部でのメ
モリセル選択時に、次のデータアクセス指示が与えられ
ても、正確に、アクセス競合を防止して、正確にデータ
アクセスを行なうことができる。
【０２３４】メモリセルの行選択からリストア動作完了
までの間、活性化信号を活性化しておくことにより、リ
ストア時に次の選択指示が与えられても、このリストア
動作完了後に、メモリセル選択動作を行なうことがで
き、確実に、内部状態を初期状態に復帰したと同時に、
次のメモリセル選択動作を行なうことができ、データの
破壊を防止することができる。
までの間、活性化信号を活性化しておくことにより、リ
ストア時に次の選択指示が与えられても、このリストア
動作完了後に、メモリセル選択動作を行なうことがで
き、確実に、内部状態を初期状態に復帰したと同時に、
次のメモリセル選択動作を行なうことができ、データの
破壊を防止することができる。
【０２３５】また、データアクセス指示をメモリセル選
択指示として受け、このデータアクセス指示が与えられ
てからそのデータアクセスが完了して内部回路が初期状
態に復帰するまで活性化信号を活性化することにより、
確実に、内部状態が初期状態に復帰した後に、次のデー
タアクセスを行なうことができ、不十分なリカバリ動作
によりデータが破壊されるのを防止することができる。
択指示として受け、このデータアクセス指示が与えられ
てからそのデータアクセスが完了して内部回路が初期状
態に復帰するまで活性化信号を活性化することにより、
確実に、内部状態が初期状態に復帰した後に、次のデー
タアクセスを行なうことができ、不十分なリカバリ動作
によりデータが破壊されるのを防止することができる。
【０２３６】アドレス変化検出信号をメモリセル選択指
示信号として用いることにより、アドレス変化検出型Ｓ
ＲＡＭインターフェイスと完全互換性を有する半導体記
憶装置を実現することができる。
示信号として用いることにより、アドレス変化検出型Ｓ
ＲＡＭインターフェイスと完全互換性を有する半導体記
憶装置を実現することができる。
【０２３７】このアドレス変化検出構成において、連続
するアドレス信号の変化の間隔が所定期間以上の時に
は、アドレス信号の各変化に応答してアドレス変化検出
信号を生成することにより、アドレス変化を起点とし
て、正確にデータアクセスを行なうことができる。
するアドレス信号の変化の間隔が所定期間以上の時に
は、アドレス信号の各変化に応答してアドレス変化検出
信号を生成することにより、アドレス変化を起点とし
て、正確にデータアクセスを行なうことができる。
【０２３８】また、行活性化信号（リストア期間信号）
が活性状態にありかつ列活性化信号が非活性状態のとき
に、メモリセル選択指示が与えられたときには、列選択
活性化信号を非活性状態に維持することにより、ショー
トサイクル時において、不必要な列選択を行なうことな
く次のデータアクセスサイクルに移行することができ、
次のデータアクセスサイクルを早いタイミングで開始さ
せることができる。
が活性状態にありかつ列活性化信号が非活性状態のとき
に、メモリセル選択指示が与えられたときには、列選択
活性化信号を非活性状態に維持することにより、ショー
トサイクル時において、不必要な列選択を行なうことな
く次のデータアクセスサイクルに移行することができ、
次のデータアクセスサイクルを早いタイミングで開始さ
せることができる。
【０２３９】また、リストア期間信号の活性化時にメモ
リセル選択指示が印加された場合にリフレッシュ指示信
号を無視することにより、次のサイクルにおいて、待機
中のリフレッシュを行なう必要がなく、ショートサイク
ル時に続いて、データアクセスを行なうことができる。
無視されたリフレッシュは、次のデータサイクル完了時
リフレッシュフラグに従って実行される。これにより、
通常のデータアクセスが行なわれるサイクルに続いての
み、リフレッシュを行なうことができ、通常のデータア
クセスの開始が遅れるのを防止することができる。
リセル選択指示が印加された場合にリフレッシュ指示信
号を無視することにより、次のサイクルにおいて、待機
中のリフレッシュを行なう必要がなく、ショートサイク
ル時に続いて、データアクセスを行なうことができる。
無視されたリフレッシュは、次のデータサイクル完了時
リフレッシュフラグに従って実行される。これにより、
通常のデータアクセスが行なわれるサイクルに続いての
み、リフレッシュを行なうことができ、通常のデータア
クセスの開始が遅れるのを防止することができる。
【０２４０】また、リストア動作期間中活性状態となる
リストア活性化信号を活性化信号として発生し、この活
性化信号が活性状態のときに、リフレッシュ要求が発行
されると、メモリセル選択動作完了後にリフレッシュ活
性化信号を活性化する回路と、このリストア期間中にメ
モリセル選択指示が印加されると、このリフレッシュ活
性化回路を非活性状態に維持する回路とを設けることに
より、ショートサイクル時に続いて、リフレッシュが実
行されるのを防止でき、データアクセスを早いタイミン
グで活性化することができる。
リストア活性化信号を活性化信号として発生し、この活
性化信号が活性状態のときに、リフレッシュ要求が発行
されると、メモリセル選択動作完了後にリフレッシュ活
性化信号を活性化する回路と、このリストア期間中にメ
モリセル選択指示が印加されると、このリフレッシュ活
性化回路を非活性状態に維持する回路とを設けることに
より、ショートサイクル時に続いて、リフレッシュが実
行されるのを防止でき、データアクセスを早いタイミン
グで活性化することができる。
【０２４１】また、活性化信号をリフレッシュ実行中活
性化する活性化信号と、メモリセルのリストア動作期間
中活性状態となる信号とを活性化信号として生成し、こ
のリフレッシュ活性化信号の活性化中に、メモリセル選
択指示が印加されると、リフレッシュ完了後にメモリセ
ル選択指示に従ってメモリセル選択動作を活性化するこ
とにより、リフレッシュ動作を確実に終了させた後に、
データアクセスを行なうことができ、データの破壊を防
止することができる。
性化する活性化信号と、メモリセルのリストア動作期間
中活性状態となる信号とを活性化信号として生成し、こ
のリフレッシュ活性化信号の活性化中に、メモリセル選
択指示が印加されると、リフレッシュ完了後にメモリセ
ル選択指示に従ってメモリセル選択動作を活性化するこ
とにより、リフレッシュ動作を確実に終了させた後に、
データアクセスを行なうことができ、データの破壊を防
止することができる。
【０２４２】アドレス変化検出信号に従って内部動作を
初期化し、次いでこのアドレス信号にしたがってメモリ
セル選択を行なうことにより、ＳＲＡＭと完全に互換性
を有する半導体記憶装置を実現することができる。
初期化し、次いでこのアドレス信号にしたがってメモリ
セル選択を行なうことにより、ＳＲＡＭと完全に互換性
を有する半導体記憶装置を実現することができる。
【０２４３】このアドレス変化検出信号に従って行およ
び列選択動作を時分割的に活性化することにより、アド
レス検出またはＳＲＡＭインターフェイスと完全互換性
を有する外部リフレッシュ制御フリーのＤＲＡＭを実現
することができる。
び列選択動作を時分割的に活性化することにより、アド
レス検出またはＳＲＡＭインターフェイスと完全互換性
を有する外部リフレッシュ制御フリーのＤＲＡＭを実現
することができる。
【０２４４】内部制御回路を、内部回路が活性状態にあ
ることを示す活性化信号を生成する回路と、アドレス変
化検出信号と活性化信号とに従って内部動作の郷里ごう
を回避する仲裁回路とで構成することにより、内部動作
がアドレススキューにより競合するのを防止することが
でき、ＳＲＡＭと完全互換性を有するアドレススキュー
フリーのＤＲＡＭを実現することができる。
ることを示す活性化信号を生成する回路と、アドレス変
化検出信号と活性化信号とに従って内部動作の郷里ごう
を回避する仲裁回路とで構成することにより、内部動作
がアドレススキューにより競合するのを防止することが
でき、ＳＲＡＭと完全互換性を有するアドレススキュー
フリーのＤＲＡＭを実現することができる。
【０２４５】連続するアドレス変化が所定時間内に生じ
た場合には、後のアドレス変化検出を無視することによ
り、ショートサイクルのアドレスに対する選択動作を行
なう必要がなく、正規のサイクルで印加されるアドレス
に対するアクセスを早いタイミングで行なうことができ
る。
た場合には、後のアドレス変化検出を無視することによ
り、ショートサイクルのアドレスに対する選択動作を行
なう必要がなく、正規のサイクルで印加されるアドレス
に対するアクセスを早いタイミングで行なうことができ
る。
【０２４６】また、リフレッシュ動作期間中にアドレス
変化検出信号が活性化された場合には、このリフレッシ
ュ動作が完了するまで内部アドレス変化検出信号による
内部動作開始を待合わせることにより、確実に、リフレ
ッシュとデータアクセスの競合を防止することができ、
データ破壊を防止することができる。これにより、外部
コントローラはリフレッシュ制御を管理する必要がな
く、ＳＲＡＭと完全互換性を有するＤＲＡＭを実現する
ことができる。
変化検出信号が活性化された場合には、このリフレッシ
ュ動作が完了するまで内部アドレス変化検出信号による
内部動作開始を待合わせることにより、確実に、リフレ
ッシュとデータアクセスの競合を防止することができ、
データ破壊を防止することができる。これにより、外部
コントローラはリフレッシュ制御を管理する必要がな
く、ＳＲＡＭと完全互換性を有するＤＲＡＭを実現する
ことができる。
【０２４７】また、リストア期間中にアドレス変化が検
出された場合には、後続の列選択動作を停止することに
より、ショートサイクルでアドレス印加が行なわれた場
合の、ショートサイクルの内部動作実行期間を短くする
ことができ、次のアクセスサイクルを早いタイミングで
開始することができる。
出された場合には、後続の列選択動作を停止することに
より、ショートサイクルでアドレス印加が行なわれた場
合の、ショートサイクルの内部動作実行期間を短くする
ことができ、次のアクセスサイクルを早いタイミングで
開始することができる。
【０２４８】また、アドレス検出信号の活性化期間幅
を、リストア完了までに要する期間とすることにより、
リストア期間より短いショートサイクルのアドレスに対
するリストア動作を行う必要がなく、正規にサイクルで
印加されるアドレスに対して早いタイミングでアクセス
を行うことができる。
を、リストア完了までに要する期間とすることにより、
リストア期間より短いショートサイクルのアドレスに対
するリストア動作を行う必要がなく、正規にサイクルで
印加されるアドレスに対して早いタイミングでアクセス
を行うことができる。
【図１】 この発明の実施の形態１に従う半導体記憶装
置の全体の構成を概略的に示す図である。
置の全体の構成を概略的に示す図である。
【図２】 図１に示すリフレッシュ制御回路の構成を示
す図である。
す図である。
【図３】 図２に示すリフレッシュ制御回路の動作を示
す波形図である。
す波形図である。
【図４】 図２に示す指令信号活性化回路の構成の一例
を示す図である。
を示す図である。
【図５】 図２に示す判定回路の構成の一例を示す図で
ある。
ある。
【図６】 この発明の実施の形態１に従う主制御回路の
要部の構成を概略的に示す図である。
要部の構成を概略的に示す図である。
【図７】 図６に示すシフタの構成の一例を示す図であ
る。
る。
【図８】 （Ａ）および（Ｂ）は、図７に示すシフタの
動作を示す信号波形図である。
動作を示す信号波形図である。
【図９】 この発明の実施の形態１に従う半導体記憶装
置の動作を示すタイミング図である。
置の動作を示すタイミング図である。
【図１０】 この発明の実施の形態１に従う半導体記憶
装置の主制御回路の要部の構成を概略的に示す図であ
る。
装置の主制御回路の要部の構成を概略的に示す図であ
る。
【図１１】 この発明の実施の形態２に従う主制御回路
の構成を概略的に示す図である。
の構成を概略的に示す図である。
【図１２】 図１１に示すリフレッシュ制御回路および
主制御回路の動作を示すタイミング図である。
主制御回路の動作を示すタイミング図である。
【図１３】 この発明の実施の形態２に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１４】 図１３に示す回路動作を示す信号波形図で
ある。
ある。
【図１５】 図１３に示すメモリセルアレイ部の動作を
示す信号波形図である。
示す信号波形図である。
【図１６】 この発明の実施の形態３に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図１７】 図１６に示す回路の動作を示すタイミング
図である。
図である。
【図１８】 この発明の実施の形態３におけるアドレス
変化検出信号を発生する部分の構成を概略的に示す図で
ある。
変化検出信号を発生する部分の構成を概略的に示す図で
ある。
【図１９】 この発明の実施の形態４に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２０】 図１９に示す回路の動作を示すタイミング
図である。
図である。
【図２１】 この発明の実施の形態４における半導体記
憶装置の動作を概略的に示すタイミング図である。
憶装置の動作を概略的に示すタイミング図である。
【図２２】 この発明の実施の形態５に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２３】 図２２に示す回路の動作を示す信号波形図
である。
である。
【図２４】 この発明の実施の形態５に従う半導体記憶
装置の動作を示すタイミング図である。
装置の動作を示すタイミング図である。
【図２５】 この発明の実施の形態６に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図２６】 図２５に示す判定回路の構成の一例を示す
図である。
図である。
【図２７】 図２６に示す判定回路の動作を示すタイミ
ング図である。
ング図である。
【図２８】 図２５に示すシフタの構成の一例を示す図
である。
である。
【図２９】 図２８に示すシフタの動作を示すタイミン
グ図である。
グ図である。
【図３０】 この発明の実施の形態６に従う半導体記憶
装置の動作を示すタイミング図である。
装置の動作を示すタイミング図である。
【図３１】 この発明の実施の形態７に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図３２】 図３１に示す回路の動作を示すタイミング
図である。
図である。
【図３３】 この発明の実施の形態８に従う半導体記憶
装置の要部の構成を概略的に示す図である。
装置の要部の構成を概略的に示す図である。
【図３４】 図３３に示す判定回路の動作を示すタイミ
ング図である。
ング図である。
【図３５】 図３４に示す回路の動作を示すタイミング
図である。
図である。
【図３６】 図３３に示す半導体記憶装置のショートサ
イクル時の動作を示すタイミング図である。
イクル時の動作を示すタイミング図である。
１ 半導体記憶装置、２０ 主制御回路、２１ 列アド
レスバッファ、２２行アドレスバッファ、２３ 列デコ
ーダ、２４ 行デコーダ、２５ センスアンプ／入出力
制御回路、２６ メモリセルアレイ、４０ リフレッシ
ュ制御回路、５０ 指令信号活性化回路、６０ 判定回
路、４５ フリップフロップ、１２２複合ＡＮＤゲー
ト、１２４ 後縁パルス発生回路、１２６ 前縁パルス
発生回路、１２７ シフタ、１２８ セット／リセット
フリップフロップ、９０ 複合ＡＮＤゲート、９２ 行
系制御回路、９４ 列系制御回路、１００ シフタ、１
０１，１０４ 前縁パルス発生回路、１０２，１０３，
１０５ 後縁遅延回路、１０６ 複合ＡＮＤゲート、１
６０ アドレス変化検出回路、１７０ 複合ＡＮＤゲー
ト、１６２ アドレス変化検出回路、１６５ 前縁パル
ス発生回路、２１０ 判定回路、２００ シフタ、２２
０ リフレッシュウィンドウ発生回路、２３０ リフレ
ッシュマスク判定回路、２４０ リフレッシュ活性回
路、２５０セット／リセットフリップフロップ、２５２
判定回路、２５４ ゲート回路。
レスバッファ、２２行アドレスバッファ、２３ 列デコ
ーダ、２４ 行デコーダ、２５ センスアンプ／入出力
制御回路、２６ メモリセルアレイ、４０ リフレッシ
ュ制御回路、５０ 指令信号活性化回路、６０ 判定回
路、４５ フリップフロップ、１２２複合ＡＮＤゲー
ト、１２４ 後縁パルス発生回路、１２６ 前縁パルス
発生回路、１２７ シフタ、１２８ セット／リセット
フリップフロップ、９０ 複合ＡＮＤゲート、９２ 行
系制御回路、９４ 列系制御回路、１００ シフタ、１
０１，１０４ 前縁パルス発生回路、１０２，１０３，
１０５ 後縁遅延回路、１０６ 複合ＡＮＤゲート、１
６０ アドレス変化検出回路、１７０ 複合ＡＮＤゲー
ト、１６２ アドレス変化検出回路、１６５ 前縁パル
ス発生回路、２１０ 判定回路、２００ シフタ、２２
０ リフレッシュウィンドウ発生回路、２３０ リフレ
ッシュマスク判定回路、２４０ リフレッシュ活性回
路、２５０セット／リセットフリップフロップ、２５２
判定回路、２５４ ゲート回路。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 築出 正樹
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
Ｆターム(参考） 5M024 AA90 BB22 BB35 BB36 BB39
DD87 EE05 EE15 EE23 GG01
GG15 PP01 PP02 PP07
Claims (19)
- 【請求項１】 複数のメモリセル、 前記メモリセルの選択動作の活性化を示す活性化信号を
生成する内部動作制御回路、および前記活性化信号とメ
モリセル選択指示とに応答して、前記活性化信号が活性
状態のとき前記メモリセル選択指示が印加されたときに
は、前記メモリセル選択指示による動作を前記活性化信
号の非活性化まで待ち合わせる仲裁制御回路を備える、
半導体記憶装置。 - 【請求項２】 前記内部動作制御回路は、所定間隔でリ
フレッシュ要求に従って前記活性化信号を活性化し、前
記リフレッシュ要求は、前記メモリセルの記憶データの
再書込を指示する、請求項１記載の半導体記憶装置。 - 【請求項３】 前記メモリセルは行列状に配列され、 前記内部動作制御回路は、 行選択動作期間中および列選択動作期間中のいずれかの
期間の間、前記活性化信号を活性化する、請求項１に記
載の半導体記憶装置。 - 【請求項４】 前記メモリセルは、データが破壊的に読
出されて読出データのリストア動作が必要なダイナミッ
ク型メモリセルであり、 前記内部動作制御回路は、前記メモリセルの選択メモリ
セルのデータのリストア動作が完了するまで前記活性化
信号を活性化する、請求項１記載の半導体記憶装置。 - 【請求項５】 前記メモリセル選択指示は、データのア
クセスを指示するデータアクセス指示であり、 前記内部動作制御回路は、前記データアクセス指示が与
えられてからデータアクセスが完了して内部回路が初期
状態に復帰するまで前記活性化信号を活性化する、請求
項１記載の半導体記憶装置。 - 【請求項６】 前記内部動作制御回路は、外部からのア
ドレス信号の変化に応答して前記メモリセル選択指示と
してアドレス変化検出信号を生成するアドレス変化検出
回路を含む、請求項１記載の半導体記憶装置。 - 【請求項７】 前記メモリセルは破壊的にデータが読出
されて読出データのリストア動作が必要なダイナミック
型メモリセルであり、 前記アドレス変化検出回路は、前記アドレス信号の変化
に応答して前記リストアに要する期間以上の活性化幅を
有する信号を前記アドレス変化検出信号として出力す
る、請求項６記載の半導体記憶装置。 - 【請求項８】 前記アドレス変化検出回路は、 連続するアドレス信号の変化の間隔が所定期間以上のと
き、前記アドレス信号の各変化に応答して前記アドレス
変化検出信号を生成する、請求項６記載の半導体記憶装
置。 - 【請求項９】 前記メモリセルは行列状に配列され、 前記半導体記憶装置は、時分割的に活性化される行およ
び列選択回路をさらに備え、 前記内部動作制御回路は、前記活性化信号として前記行
選択回路および列選択回路の活性化を示す行および列選
択活性化信号を生成し、 前記仲裁制御回路は、 前記行活性化信号が活性状態にありかつ列活性化信号の
非活性状態のときにメモリセル選択指示が印加されると
前記列選択活性化信号を非活性状態に維持する、請求項
６記載の半導体記憶装置。 - 【請求項１０】 前記メモリセルは、データが破壊的に
読出されて読出データのリストア動作およびリフレッシ
ュ動作が必要なダイナミック型メモリセルであり、 前記内部動作制御回路は、前記メモリセルのリストア動
作期間中活性状態となるリストア活性化信号を前記活性
化信号として出力し、 前記仲裁制御回路は、さらに、 前記リストア活性化信号が活性状態のときに前記メモリ
セル選択指示が印加されると前記リフレッシュを行なう
ためのリフレッシュ要求信号を無視する、請求項６記載
の半導体記憶装置。 - 【請求項１１】 前記メモリセルはデータが破壊的に読
出されて読出データのリストア動作およびリフレッシュ
動作が必要なダイナミック型メモリセルであり、 前記内部動作制御回路は、前記メモリセルのリストア動
作期間中活性状態となるリストア活性化信号を前記活性
化信号として出力し、 前記仲裁回路は、さらに、 前記活性化信号が活性状態のときに前記リフレッシュを
要求するリフレッシュ要求が発行されると、前記リフレ
ッシュを前記データアクセス完了後に活性化するリフレ
ッシュ活性化回路と、 前記リストア期間中にメモリセル選択動作指示が印加さ
れると前記リフレッシュ活性化回路を非活性状態に維持
する回路とを備える、請求項６記載の半導体記憶装置。 - 【請求項１２】 前記メモリセルはデータが破壊的に読
出されて読出データのリストア動作およびリフレッシュ
動作が必要なダイナミック型メモリセルであり、 前記内部動作制御回路は、前記メモリセルのリストア動
作期間中活性状態となるリストア活性化信号を第１の活
性化信号として出力し、かつ前記リフレッシュ実行中活
性化されるリフレッシュ活性化信号を第２の活性化信号
として出力し、 前記仲裁制御回路は、前記第２の活性化信号の活性化中
に前記メモリセル選択指示が印加されると前記リフレッ
シュ完了後、前記メモリセル選択指示に従ってメモリセ
ル選択動作を活性化する、請求項６記載の半導体記憶装
置。 - 【請求項１３】 各々がデータのリフレッシュと読出デ
ータのリストアが必要な複数のメモリセル、 外部からのアドレス信号の変化を検出し、該アドレス信
号の変化検出時、所定の時間幅を有するアドレス変化検
出信号を生成するアドレス変化検出回路、および前記ア
ドレス変化検出信号の活性化に応答して内部動作を初期
化しかつ次いで前記外部アドレス信号に従ってメモリセ
ル選択動作を行なうメモリセル選択動作を活性化する内
部制御回路を備える、半導体記憶装置。 - 【請求項１４】 前記複数のメモリセルは行列状に配列
され、 前記内部制御回路は、前記アドレス変化検出信号に応答
して、前記外部アドレス信号に従うメモリセルの行およ
び列選択動作を時分割的に活性化する、請求項１３記載
の半導体記憶装置。 - 【請求項１５】 前記内部制御回路は、 内部回路が活性状態にあることを示す活性化信号を生成
する回路と、 前記アドレス変化検出信号と前記活性化信号とに従っ
て、内部動作の競合を回避するための回路とを備える、
請求項１３記載の半導体記憶装置。 - 【請求項１６】 前記内部制御回路は、連続するアドレ
ス変化が所定時間以内に生じた場合には、後のアドレス
変化検出を無視する、請求項１３記載の半導体記憶装
置。 - 【請求項１７】 前記複数のメモリセルは、記憶データ
のリフレッシュが必要なダイナミック型メモリセルであ
り、 前記内部制御回路は、リフレッシュ動作期間中を示すリ
フレッシュ活性化信号の活性化中に前記アドレス変化検
出信号が活性化されると、前記リフレッシュ動作が完了
するまで前記アドレス変化検出信号による内部動作の開
始を待ち合わせる、請求項１３記載の半導体記憶装置。 - 【請求項１８】 前記メモリセルは、破壊的にデータが
読出され、読出データのリストアが必要なダイナミック
型メモリセルであり、かつメモリセルの行および列選択
動作が時分割的に実行され、前記リストア期間は、前記
行選択期間を含み、 前記内部制御回路は、前記リストア期間中に前記アドレ
ス変化検出信号が活性化されると、後続の列選択動作の
実行を停止して、前記リストア動作完了後に内部を初期
化して前記アドレス信号によるメモリ選択動作を開始す
る、請求項１３記載の半導体記憶装置。 - 【請求項１９】 前記メモリセルは、破壊的にデータが
読出され、読出データのリストアが必要なダイナミック
型メモリセルであり、かつメモリセルの行および列選択
動作が時分割的に実行され、前記リストア期間は、前記
行選択からデータのリストアが完了するまでの期間を含
み、 前記アドレス変化検出回路は、前記アドレス信号の変化
に応答して前記リストア期間以上の活性化期間幅を有す
るアドレス変化検出信号を生成し、前記アドレス変化検
出信号の前縁がアクセス完了を指示し、かつ前記アドレ
ス変化検出信号の後縁がアクセス開始を指示する、請求
項１３記載の半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094477A JP2003297080A (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
| US10/352,218 US6859415B2 (en) | 2002-03-29 | 2003-01-28 | Fully-hidden refresh dynamic random access memory |
| TW092105872A TW588357B (en) | 2002-03-29 | 2003-03-18 | Semiconductor memory device |
| KR10-2003-0019363A KR100524845B1 (ko) | 2002-03-29 | 2003-03-28 | 완전 히든 리프레시 다이내믹 랜덤 액세스 메모리 |
| US11/049,463 US6956758B2 (en) | 2002-03-29 | 2005-02-03 | Fully-hidden refresh dynamic random access memory |
| US11/215,994 US7061828B2 (en) | 2002-03-29 | 2005-09-01 | Fully-hidden refresh dynamic random access memory |
| US11/429,291 US7145832B2 (en) | 2002-03-29 | 2006-05-08 | Fully-hidden refresh dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002094477A JP2003297080A (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003297080A true JP2003297080A (ja) | 2003-10-17 |
Family
ID=28449693
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002094477A Pending JP2003297080A (ja) | 2002-03-29 | 2002-03-29 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (4) | US6859415B2 (ja) |
| JP (1) | JP2003297080A (ja) |
| KR (1) | KR100524845B1 (ja) |
| TW (1) | TW588357B (ja) |
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