TWI305669B - Method for making a raised vertical channel transistor device - Google Patents

Description

1305669 ί 九、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體電晶體元件的製作，特別是有關一種垂 直通道電晶體元件的製作。 【先前技術】 如熟習該項技藝者所知，在半導體積體電路的製造中，業界通 〇 常是採用平面式電晶體(Planartransistor)作為基本的電路元件。一 般來說，所謂的平面式電晶體乃是指電晶體的閘極通道(职拉 channd)與半導體基底的表面兩者係為平行，且電晶體的沒極/源極 區域分別設置在該閘極通道兩端的半導體基底之同一平面上。在 閘極通道上另設置有.介·，而在介騎上 有-多晶補極。此外，在多晶梦閘極的側壁上通常會形成有以 介電材料所構成的間隙壁或所謂的侧壁子(spacer)。 3 細，縣顏耕，尤其是例如麵賴存取記憶體元 件，其舖度及讀密度的大幅增加，傳辭面式電晶體的設計 由於需要佔據較多的晶片面積，已逐漸不符湖流。將平面式電曰 體的通道縮小的權宜躲軸可以暫時解決此—問題，但卻侧曰 «生漏錢以及短通道效鱗_，畴進—步解決與改進。 【發明内容】 1305669 ♦ ' 因此’本發明之主要目的即在提供一種垂直電晶體元件之製作 方法，以解決前述習知技藝所產生的問題。 根據本伽之較佳實施例，本發峨供—種垂直電晶體元件之 製作方法’包含有以下步驟： 提供一半導體基底，其上形成有-墊魏層及-魏化石夕層； 於該墊氮化销、該墊錄層及辭導體基絲成一開口； ^ 進行一第一磊晶矽成長製程’於該開口内的該半導體基底上形 成一第-掺雜蟲晶梦層’其中該第—摻雜屋晶循具有一第一電 性； 進行一第二屋晶矽成長製程，於該第一摻雜磊晶矽層上形成一 第-摻雜遙晶石夕層’其中該第二摻雜蠢晶石夕層具有一與該第一電 性相反的第二電性’其巾該第二摻齡㈣層之上表面與該墊氮 化石夕層構成一凹陷區域； 於該凹陷區域形成一第一側壁子； J 利用該第一侧壁子作為蝕刻遮罩，蝕刻該第二摻雜磊晶矽層以 及該第一摻雜磊晶矽層，藉此形成一垂直通道區域及一汲極； 於該第一侧壁子、該垂直通道區域及汲極區域上形成一第二側 壁子； 進行一第三磊晶矽成長製程，於該半導體基底上形成一第三摻 雜磊晶矽層，其中該第三摻雜磊晶矽層具有該第二電性； 去除未被該第三摻雜磊晶矽層覆蓋住的該第二侧壁子，以暴露 出部分的該垂直通道區域； 1305669 進行-第四為械長製程，於 第四摻雜麵晶獨上形成一 獅商臂第四摻雜蟲晶 進行·第五蟲_成長製程 、有料一電性’ 第五捩Μ石日、〜第四摻雜磊晶矽層上形成一 弟五摻雜麻日日矽層，其中該第五摻雜 且马楚χ··4ώ·ώ^;ε θ κ, 日日層具有該第一電性ν 5乂第五掺雜蟲晶梦層係作為—源極； 去除該墊氮化矽層； 區 域離子綱程’於該半導體基底中形成-汲極延伸 域，其中該没極延伸區域與該汲極接壤； 於該垂直通道區域上形成一閘極介電層；以及 於該垂直通道區域上形成一側壁閘極。 為了使f審查委員能更進一步了解本發明之特徵及技術内 容’請參閱以下有關本發明之詳細說明與附圖。然而所附圖式僅 供參考與辅助說關’並_來對本發明加以限制者。 【實施方式】 言青參閱第1圖至第11圖’其_的是本發明較佳實施例垂直 電晶體元件之製作方法_面示意圖。如第丨圖所示，首先提供 -半導體基底1G，例如絲底。接著，在半導體基底1G的表面上 形成一緩衝氛化石夕(buffernitride)薄膜12，然後，於緩衝氮化石夕薄 膜12上沈積-墊石夕氧層14，接著’再於墊石夕氧層14的表面上沈 積一墊氮化石夕(pad nitride)層16。 1305669 塾其=衝⑽_ 12峨可以介埃請 f6 度可以介於50埃至500埃之間，而魏化石夕層 的通丨於1GG埃至麵埃之間，可以依賊要的電晶體 的通道長度作調整。 如第2圖所示，接著利用微影以及輸刻製程，在墊氮化石夕層 塾石夕氧層14、緩衝氮化梦薄膜12以及半導體基底中钱刻 第圖戶斤示接耆進行一遙晶石夕成長(epitaxial silicon growth) 製程’域開口 18中所暴露妹的半導體基底10 ,在開口 18底 部成長出-摻雜蟲晶發層2〇，其厚度可以約略為半導體基底ι〇 在開口 18内所被姓去的厚度。 因此’在摻雜蠢晶石夕層20成長完畢後，摻雜蟲晶石夕層2〇的上 )表面了以約略與原先的半導體基底⑺的表面同一平面，但不限於 此。 此外’根據本發明之較佳實施例，摻雜蟲晶梦層為N+摻雜 磊晶矽，例如，摻雜磷、砷或銻等等1^型摻質。 接著，形成本發明垂直通道電晶體的通道區域，其作法是利用 第一次的蟲晶矽成製程’在摻雜磊晶矽層20上繼續成長出一摻雜 1305669 蟲日b發層22 ’其厚度即約略為本發明垂直通道電晶體的通道長 度。摻雜蟲晶>5夕層22的摻質電性與摻雜磊晶矽層2〇的電性相反。 根據本發明之較佳實施例，摻雜磊晶矽層22為P型摻雜磊晶 矽’例如’摻雜硼等P型摻質，其厚度可以介於100埃至3000埃 之間，視所要的電晶體的通道長度作調整。此時，摻雜磊晶矽層 22的上表面與墊氮化矽層16構成一凹陷區域i8a。 如第4圖所示’接著，在凹陷區域18a❾内侧壁上形成一石夕氧 侧壁子24,暴露出凹陷區域版内部分的摻雜遙晶石夕層22的上 面。 第圖所示接下來，進行一乾餘刻製程，利用石夕氧侧壁子 、塾氮化珍16作為一钮刻硬遮罩，钕刻凹陷區域版内暴 ^的掺雜秘0一層22，並且向下侧穿摻縣_層2()，直到 、路出半導體基底1G，形成汲極區域3G以及垂直通道區域32。 如第6圖所示，接签 + 0日 著在開口 18内形成石夕氧侧壁子34，其 氧、祕區域3g以及錄通道區域32。形如 乳側壁子34的方式可彻化學氣相沈積法在開口 18 露it非等向性乾 1305669 接著，根據本發明之較佳實施例，進 a 程，從暴露出來的半導體細上成長出摻::晶二成:: 表面需低於垂直通道區域32的最上緣。 摻雜磊晶料36的絲無直魏區⑽的摻 同。此時，摻雜蠢晶石夕層36的上表面與石夕氧側壁子3 目 陷區域18b。 & 一凹 如第7圖所示’接著進行-钱刻製程，例如滅刻製程，將凹 陷區域18b N未被捧雜蟲晶石夕層36所覆蓋的石夕氧侧壁子％蝕除， 藉此暴露出部分的垂直通道區域32。 * 如第8圖所示，隨後’進行第四次的蟲晶销長製輕，從暴露 出來的摻雜^魏36以及垂直通道區域32上成長岭雜蟲晶 矽層42，其中摻雜磊晶矽層42的電性與垂直通道區域幻相 根據本實施例，兩者皆為P型摻雜。此外，根據本發明之較佳實 施例，摻雜磊晶矽層42的上表面仍低於垂直通道區域32的最上 緣。此外，掺雜轰晶梦層42亦可以由p型摻雜多晶石夕取代之。 如第9圖所示，進行第五次的磊晶矽成長製程，從摻雜磊晶矽 層42上成長出摻雜磊晶矽層44，其中摻雜磊晶矽層44的電性與 垂直通道區域32相反，根據本實施例，摻雜磊晶矽層44的電性 為N型摻雜。此外’摻雜磊晶矽層44亦可以由n型摻雜多晶珍 1305669 取代之。 根據本發明之較佳實施例，摻雜磊晶矽層44的摻質會擴散到 ”其相接觸的垂直通道區域32。摻縣晶㈣44係用來作為本發 明垂直電晶體的源極。 接下來，進行-化學氣相沈積製程，在半導體基底1()上沈積 )氧層52 ’然後’進行-化學機械研磨製程，利雜氮化石夕層 -I6作為研磨停止層，使剩餘的發氧層η覆蓋住推雜蠢晶梦層料。 如第1〇騎不，接下來，進行一侧製程，例如熱磷酸等濕 蝕刻製程，選擇性地將墊氮化石夕層16去除，暴露出塾石夕氧㈣、 以及垂直通道區域32。 曰 接下來’進行-料佩餘的，糊魏層η以及魏側 〇壁子24做為離子佈植遮罩，自行對準將摻質，例如碟、碎或録植 入半導體基底H)中，形成N型摻雜區66，用作被極的延伸區 完成N型掺雜66 _子倾雜之後，接魏行一氧化製 程’在暴露㈣_直通道區域32上形成—犧魄化(酿脱㈣ 〇Xlde)層(圖未示）’然後，進行另一離子佈植製程，例如斜角度 (tilt-angle)離子佈植’調整垂直通道區域32的臨界電壓。

11 1305669 元成垂直通道區域32臨界電壓的調整後，再利用濕姓刻等方 式將犧牲氧化層及墊矽氧層14剝除，暴露出垂直通道區域32。 接著，如第11圖所示，在暴露出垂直通道區域32上形成一高 品質的閘極介電層72 ’其可以是利用乾、濕式氧化法或者現場蒸 汽成長(in-situ steam growth, ISSG)法，或者利用原子層沈積(at〇mic layer deposition，ALD)法來形成。 ,一、、. 最後，於垂直通道區域32上形成一侧壁閘極74，即完成本發 明垂直電晶體100之製作。 根據本發明之較佳實施例，側壁閘極74的作法可以先在半導 體基底10上沈積-多晶石夕層’然後以非等向性乾姓刻_該多晶 矽層。另外’可形成導電接觸插塞8〇，與本發明垂直電晶體觸 :) 的源極44電連接。 本發明垂直電晶體元件具有雙垂直通道，可以經由蟲晶石夕製程 控制垂直通道長度，避免短通道效應，特職合細在動態隨機 存取記憶體的製程中’尤其是高密度溝渠式動態隨機存取記憶體 的製程中。 " 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍 所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。 12 1305669 【圖式簡單說明】 第1圖至第11圖繪示的是本發明較佳實施例垂直電晶體元件 之製作方法的剖面示意圖。 【主要元件符號說明】

10 半導體基底 12 緩衝氮化矽薄膜 14 墊矽氧層 16 墊氮化矽層 18 開口 18a 凹陷區域 18b 凹陷區域 20 掺雜磊晶矽層 22 摻雜磊晶矽層 24 矽氧侧壁子 30 汲極 32 垂直通道區域 34 碎氧側壁子 36 摻雜磊晶矽層 42 推雜蟲晶梦層 44 摻雜磊晶矽層 52 矽氧層 60 離子佈植製程 66 N型摻雜區 72 閘極介電層 74 侧壁閘極 80 導電接觸插塞 13

Claims (1)

13〇5669

、申請專利範圍： 一種垂直電晶體元件之製作方法，包含有： --rtwKsreBmioeez ..換買 提供一半導體基底，其上形成有一墊氮化矽層； 於該墊氮化矽層及該半導體基底形成一開口； 、進行- Haa喊長製程’於該開口内的該半導體基底上形 成一第-摻雜蟲晶補，其中該第—掺雜蟲祕層具有一第一電 f生，

★進行n晶械長製程’於該第—換賴晶⑪層上形成一 第-摻雜蟲晶⑦層’其中該第二摻雜晶⑦層具有—與該第一電 隨相反的第二電性，其巾該第二摻縣祕層之上表面與該墊氮 化石夕層構成一凹陷區域； 於該凹陷區域形成一第一側壁子； 利用該第-側壁子作為姓刻遮罩，敍刻該第二摻雜遙晶石夕層以 及該第-摻齡轉層至暴露出解導體基底’藉此在該第二摻 雜遙晶石夕層形成一垂直豸道區域及在該第-摻雜遙曰曰曰石夕層形成-'及極； 於該第一側壁子、該垂直通道區域及汲極區域上形成一第二側 壁子； 進仃一第三磊晶矽成長製程，於該半導體基底上形成一第三摻 雜蟲曰曰石夕層，其中該第三摻雜蠢晶石夕層具有該第二電性； 去除未被該第三摻雜磊晶矽層覆蓋住的該第二側壁子，以暴露 出部分的該垂直通道區域； 進行一第四磊晶矽成長製程，於該第三摻雜磊晶矽層上形成一 14 1305669 第四摻齡晶㈣’其巾該第四摻縣晶⑪層具有該第二電性； 進行-紅蠢晶销長餘，於該細摻縣砂層上形成一 第五摻雜Μ傾，其巾該第五摻雜i祕層具有該第一電性， . 且4第五摻雜磊晶石夕層係作為一源極； \ 剝除該墊氮化矽層； -^進行一離子佈植製程’於該半導縣底中形成-沒極延伸區 域，其中該汲極延伸區域與該汲極接壌； 於該垂直通道區域上形成一閘極介電層；以及 於該垂直通道區域上形成一側壁閘極。 2.如申請專利範圍第1項所述之垂直電晶體元件之製作方法，其 中讀第一側壁子係為石夕氧側壁子。 3’如申請專利範圍第1項所述之垂直電晶體元件之製作方法，其 % 中第二側壁子係為石夕氧側壁子。 4·如申請專利範圍第1項所述之垂直電晶體元件之製作方法，其 中铸第一電性為N型。 5 ’如申請專利範圍第1項所述之垂直電晶體元件之製作方法，其 中讀第二電性為P型。 6·如申請專利範圍第i項所述之垂直電晶體元件之製作方法，其 15 !3〇5669 延伸區域具有該第—電性。 中形//專利竭第1項所述之垂直電晶體元件之製作方法，其 ^二亥側壁閘極之方法係先在該半導體基底上沈積—多晶矽、 ，然後再非等向性乾韻刻該多晶石夕層。 如申明專利細第丨項所述之垂直電晶體元件之製作方法，其 參巾該間極介電層係以乾、濕式氧化法或者現場蒸汽成長法形成者。 9.如申睛專利範圍第W所述之垂直電晶體元件之製作方法，其 中該間極介電層似原子層_法形成者。 八 丨〇.如申請專利範圍第1項所述之垂直電晶體元件之製作方法，其 中在剝除該魏化珍層之前’該製作方法另包含有下列步驟·、 於該半導體基底上沈積-魏層，且該魏層覆蓋該第五推雜 _ 遙晶石夕層；以及 - 進行一化學機械研磨製程，利用該墊氮化矽層作為一研磨停止 層’平坦化該矽氧層。 11. 一種垂直電晶體元件，包含有： 一半導體基底’具有一主表面’該主表面上具有一凹穴. 一具有第一導電型之遙晶石夕汲極，形成於該凹穴中·， 一具有第二導電型之磊晶矽通道，由該磊晶矽汲極上長出，且 16 1305669 ;並垂直4半導體基底的該主表面，其巾該蟲晶⑦通道包含 有上表面、—與該半導體基底垂直之第一表面以及相對於該第 一表面的一第二表面； 一第一側壁子’疊設於縣晶㈣道_上表面； 一閘極介電層，覆蓋在縣晶料道賴第-表面上； 閘極开>成在該閘極介電層上，並與該第一側壁子接壤； u壁子’覆蓋在織晶雜極以及縣晶傾道的該第 ►二表面上，其中該第二側壁子曝露出-部份的該第二表面； 一具有第二導電型之i晶層’由該凹穴中長出，覆蓋在該第二 側壁子上，且與該曝露出來的部份該第二表面相接觸； -具有第一導電型之蟲晶石夕源極，由該蟲晶層上長出；以及 一絕緣上蓋層，覆蓋在該磊晶矽源極上。 12.如申請專利範圍第u項所述之垂直電晶體元件，其中該半導 I 體基底的該主表面上另形成有一緩衝氮化矽層。 13·如申請專利範圍第11項所述之垂直電晶體元件，其中該第一 側壁子包含有氮化矽。 如申請專利範圍第11項所述之垂直電晶體元件，其中該第二 側壁子包含有氧化矽。 15.如申請專利範圍第11項所述之垂直電晶體元件，其中該閘極 17 1305669 包含有多晶石夕。 16.如申請專利範圍第11項所述之垂直電晶體元件，其中該閘極 介電層係以乾、濕式氧化法或者現場蒸汽成長法形成者。 17. 如申請專利範圍第11項所述之垂直電晶體元件，其中該閘極 介電層係以原子層沈積法形成者。 18. 如申請專利範圍第11項所述之垂直電晶體元件，其中該磊晶 矽源極與該曝露出來的部份該第二表面相接觸。 19. 如申請專利範圍第11項所述之垂直電晶體元件，其中該絕緣 上蓋層包含有氧化石夕。 20.如申請專利範圍第11項所述之垂直電晶體元件，其中該第一 <1| 導電型為N型，該第二導電型為P型。 十一、圖式： 18