[go: up one dir, main page]

TWI302745B - A high-voltage metal-oxide-semiconductor device and a double- diffused -drain metal-oxide-semiconductor device - Google Patents

A high-voltage metal-oxide-semiconductor device and a double- diffused -drain metal-oxide-semiconductor device Download PDF

Info

Publication number
TWI302745B
TWI302745B TW095120351A TW95120351A TWI302745B TW I302745 B TWI302745 B TW I302745B TW 095120351 A TW095120351 A TW 095120351A TW 95120351 A TW95120351 A TW 95120351A TW I302745 B TWI302745 B TW I302745B
Authority
TW
Taiwan
Prior art keywords
region
diffusion
semiconductor substrate
gate structure
drain
Prior art date
Application number
TW095120351A
Other languages
English (en)
Other versions
TW200731534A (en
Inventor
Hua Shu Wu
Feng Chi Hung
Hung Lin Chen
Shih Chin Lee
Original Assignee
Taiwan Semiconductor Mfg
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Mfg filed Critical Taiwan Semiconductor Mfg
Publication of TW200731534A publication Critical patent/TW200731534A/zh
Application granted granted Critical
Publication of TWI302745B publication Critical patent/TWI302745B/zh

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/68Floating-gate IGFETs
    • H10D30/687Floating-gate IGFETs having more than two programming levels
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00Field-effect transistors [FET]
    • H10D30/60Insulated-gate field-effect transistors [IGFET]
    • H10D30/601Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10DINORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00Electrodes of devices having potential barriers
    • H10D64/111Field plates

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Non-Volatile Memory (AREA)

Description

1302745 ★九、發明說明: 【發明所屬之技術領域】 本發明係有關於一種金屬氧化半導體(M〇s)元件,特 別的是有關於一種具有一懸浮非絕緣間隙物的雙擴散没 極金屬氧化半導體(DDDMOS)元件。 【先前技術】 在許多電源元件應用領域廣泛使用的高電麗(HV)金 屬氧化半導體場效電晶體中,雙擴散汲極 (double-diffused_drain,DDD)通常作為〆 擴散汲極結構為一高電壓金屬氧化半導雜潘效電晶體提 供一較高的崩潰電壓,且預防造成半導體裝置,損的靜 電放電現象。雙擴散汲極金屬氧化半導體装置是一種普
遍的電源元件,用以維持較高的操作電壓’例如10〜20 伏的操作電壓。熱載子引發的免疫力下降现^ ’在雙擴 散汲極金屬氧化半導體裝置中被認為是〆雜嚴重的可靠 性問題。在一般習知的雙擴散汲極金屬氧化半導體裝置 中,在多晶矽閘極的侧壁形成絕緣間隙物(例如氧化石夕或 氮化矽>,此熱載子效應在元件傳輸電導(Gm)及飽和汲極 電流(Idsat)引起嚴重的衰退現象。因為在微米及次微米η 型通道元件中有較高通道電場及電子衝擊離子速率,因 此,在縮小的η型通道金屬氧化半導體電晶體中,熱載 子效應被認為是最重要的限制因素。 【發明内容】 0503-Α31930TWF/yungchieh 5 1302745 本發明之實施例包括一種具有懸浮非絕緣間隙物的 雙擴散汲極金屬氧化半導體(double-diffused-drain metal_oxide-semiconductor,DDDM0S)元件,以改善熱載 子引發之免疫力下降的現象。 本發明之一目的係提供一高電壓金屬氧化半導體 (M0S)元件,一閘極結構形成於一半導體基底上。一對絕 緣間隙物分別形成於此閘極結構的侧壁上,一對懸浮非 絕緣間隙物分別欲入上述絕緣間隙壁中。藉由各絕緣間 隙壁使每一懸浮非絕緣間隙壁與閘極結構及半導體基底 隔離。 本發明之另一目的係提供一雙擴散汲極金屬氧化半 導體(DDDM0S)元件。一源極區域及一汲極區域形成於一 半導體基底且彼此相互隔開。一閘極結構形成於此半導 體基底上方,且介於此源極區域及没極區域間。一對絕 緣間隙物分別形成於此閘極結構的側壁上,一對懸浮多 晶矽間隙物分別嵌入上述絕緣間隙壁中。一輕摻雜汲極 (light doped drain, LDD)區域形成於此半導體基底中,且 從上述源極區域平行地延伸至閘極結構的一側壁。一擴 散延伸區域形成於此半導體基底中,且圍繞著此汲極區 域。 本發明之再一目的係提供一雙擴散汲極金屬氧化半 導體(DDDMOS)元件,一源極區域及一汲極區域形成於一 半導體基底中,且彼此相互隔開。一閘極結構形成於此 半導體基底上方,且介於此源極區域及汲極區域間。一 0503-A31930TWF/yungchieh 6 1302745 對絕緣間隙物分別形成於此閘極結構的側壁上,一對懸 浮多晶矽間隙物分別嵌入上述絕緣間隙壁中。一第一擴 散延伸區域形成於一半導體基底中,鄰接於上述閘極結 構的一側壁,且圍繞著源極區域。一第二擴散延伸區域 形成一半導體基底中,鄰接於上述閘極結構的另一侧 壁,且圍繞著汲極區域。 【實施方式】 本發明之實施例係提供一利用懸浮非絕緣間隙物的 雙擴散汲極金屬氧化半導體裝置(double-diffused-drain metal-oxide-semiconductor,DDDM0S),以改善熱載子 (hot-carrier)所引發的降低免疫力現象,進而改善元件傳 輸電導(transconductance,Gm)、飽合没極電流(Idsat)以及具 有縮短元件通道長度的優點。於本發明中普遍使用的 “懸浮非絕緣間隙物“係指以非絕緣材料嵌入於雙擴散 汲極金屬氧化半導體裝置之閘極結構側壁的絕緣間隙物 中,上述非絕緣材料包括多晶石夕、金屬、導電材料或半 導體材料,以上僅為與例並不限制本發明。此具有上述 懸浮非絕緣間隙物的DDMO S元件係使用於高電壓元件 的應用領域。於本發明中普遍使用的“高電壓元件“係 指一金屬氧化半導體電晶體以一電源供應大於5伏的電 壓下操作,一般高電壓元件的操作電屋範圍為1〇〜8〇 伏。本發明在許多製造業、工廢及工業上具有很廣泛的 應用’包括積體電路製作、微電子製作以及光學電子穿』 0503-A31930TWF/yungchieh 7 1302745 作等i、有夕數個ν電髮元件的應用,例如液晶顯示器 的编動ic、電源處理元件、電源供應器、非揮發性記憶 ,、通w迴路及控㈣路等。本發明也可適用於局部石夕 氧化(Li^COS)隔離技術或淺溝渠隔離(STI)技術以製作不 對稱型面電壓雙擴散汲極金屬氧化半導體電晶體或對稱 型尚電壓雙擴散汲極金屬氧化半導體電晶體。雖然本發 明的實施方式在此是以雙擴散汲極金屬氧化半導體裝置 _ 來說明’但本發明亦可適用於與雙擴散汲極金屬氧化半 導體類似用途的元件’例如一平行擴散金屬氧化半導體 裝 置(later diffused metal_oxide_semiconductor5 LDMOS)、一垂直擴散金屬氧化半導體裝置(vertical diffused metal-oxide-semiconductor,VDMOS)、一 延伸汲 極金屬氧化半導體裝置、以及經修飾後或未修飾之習知 該技術者所知悉的半導體裝置。 接下來,為詳細了解本發明的具體實施方式,將配 i 合圖式舉例說明本發明。在圖式及說明中相同或相似的
I 部位係使用相同的元件標號。在圖式中實施例的形狀及 厚度為了清楚及方便起見可以是以放大的方式表示。本 說明將特別地針對元件形成之部份或依據本發明與元件 直接配合的裝置。可以了解的是,本發明所提及之元件 並不侷限於所顯示或說明的内容,當然也可以是習知該 領域者所知悉之不同型式的元件。再者’當敘述一層係 位於一基材或是另一層上時,此層可直接位於基材或是 另一層上,或是其間亦可以有中介層。 0503-A31930TWF/yungchieh 1302745 於此’第1圖之一与丨而囬^ 一 雙擴散汲極金屬氣化二圖係顯不一非對稱型高電壓 擴散汲極金屬氧化半^體裝置。此非對稱型高電壓雙 形成於一半導體基導體裝置包含兩個隔離區12a,12b 區域。上述半導&義广〇中,以定義此高電壓元件的主動 層上有矽鍺或其組4'合^〇包括矽、絕緣層上有矽、絕緣 12a,12b例如以普遍★朵但不以此為限。此隔離區域 所製作的場氧化曰區域0悉之局部矽氧化(L0C0S)隔離技藝 • 閉極結構包含1 =此不加以贅述。 於半導體基底10的電層14及一閘電極層16形成 沉積、微影圖案化及;:主動區上方,其中可利用一般 14可由氧切、氮氧化:刻的方式製作。上述閘介電層 之介電材料、過渡金氮化石夕、高介電常數(k.4.〇) 且利用-般的方式^錢缺稀土金屬氧化物組成, (CVD)。此閘介電層14 如馬溫氧化及化學氣相沉積 需求決定。上述閘電極^厚度係由此高電壓元件的尺寸 摻雜多晶矽、鍺多晶矽、 ^ 、叙她々一 金屬或其組合物組成,且使用 CVD、濺鍍或局溫氧化方式製作。 之用 一輕摻雜離子植入窠 導體基底10中,以製作=不同的摻雜離子植入半 輕掺雜汲極區域18的邊=摻雜汲極(LDD)區域18。此 逯緣係大體上對準上述閘極結構的 一側壁。上述輕摻雜離 範圍約WOOKev,植製作可以是以離子搶能量 ―2的方式實施。㈣量範圍約ΐοχίο13〜be, 0503-A31930TWF/yungchieh 1302745 接下來,進一步以沉積、微影、遮罩技藝及乾姓刻 製程沿著閘極結構的側壁形成複合式間隙物結構20。每 一複合式間隙物結構20包括一絕緣間隙物22及嵌入此 絕緣間隙物22中的一懸浮非絕緣間隙物24。也就是說, 此懸浮非絕緣間隙物24是一懸浮結構,此懸浮非絕緣間 隙物24是藉由此絕緣間隙物22與閘極結構及下方之擴 散區域隔離。上述懸浮非絕緣結構24可以是由多晶矽、 非晶矽、摻雜多晶矽、多晶矽鍺、金屬、其它導電材料 ® 或半導體材料等組成。上述絕緣間隙物22可以是由氧化 矽、氮化矽、氮氧化矽層、氧化矽及氮化矽的交替物或 其組合物。 接著,以複合式間隙物20作為一遮罩,並實施一重 摻雜離子植入製程以植入不同種類離子於此半導體基底 10中,製作完成之重摻雜區域係作為一源極區域26及一 汲極區域28於此半導體基底10中。此源極區域26的邊 緣大體上對準上述複合式間隙物20侧壁的外表面,此汲 ® 極區域28與閘極結構的汲極侧相隔適當的距離。此重摻 雜離子植入製程可以是以一離子槍能量範圍约1〜100 Kev,植入劑量範圍約5xl013〜lxlO16 ions/cm2的方式實 施。 鄰接此閘極結構的汲極侧的擴散延伸區域30,圍繞 著此汲極區域28以構成一雙擴散汲極(DDD)區域。此擴 散延伸區域30具有相對較大的區域及相對較輕的離子劑 量,而沒極區域28具有相對較小的區域及相對較重的離 0503-A31930TWF/yungchieh 10 1302745 子劑量。其中此電晶體是NMOS或是PMOS係根據此半 導體基底及源/汲區域的導電型式決定。例如一 NMOS電 晶體,上述擴散延伸區域30是離子劑量範圍約6xl012〜 9xl012 ions/cm2的一 N型區域,没極區域28及源極區域 26是離子劑量範圍約5xl013〜IxlO16 ions/cm2的一 N+型 區域。而PMOS電晶體,上述擴散延伸區域30例如是離 子劑量範圍約6xl012〜9xl012 ions/cm2的一 P型區域,汲 極區域28及源極區域26是離子劑量範圍約5xl013 ⑩ 〜lxlO16 ions/cm2的一 P+型區域。 一選擇性製作的金屬矽化層,此金屬矽化層使用一 耐火金屬,例如鈷、鎢、鈦、鎳或其相似物,可形成於 閘電極層16、源極區域26及汲極區域28的表面上,以 降低其阻值。其中為了更清楚及簡便說明本發明此金屬 矽化層在圖式中並未繪出。 在非對稱型雙擴散汲極金屬氧化半導體(DDMOS)元 件中,藉由使用一懸浮非絕緣間隙物24,最大電場的位 § 置將從閘介電層14的邊緣(例如鄰接於絕緣間隙物22的 部份)移動至閘介電層14的底部(例如從邊緣部份遠離而 朝向閘電極層16中心的部份),因此,熱載子造成免疫力 下降可以很明顯的改善。相較於習知具有絕緣間隙物的 雙擴散汲極N型金屬氧化半導體裝置,本發明實施例中 具有懸浮非絕緣間隙物的雙擴散汲極N型金屬氧化半導 體裝置,藉由實驗的方式處理一應力時間(約5分鐘)後, 元件傳輸電導(Gm)下降現象會從1.8%改善至0.95%,且 0503-A31930TWF/yungchieh 11 1302745 ,飽和汲極電流⑴…)下降現象也會從15%改善至8%。 第2圖係顯示依據本發明之對稱型高電壓雙擴散汲 極金屬氧化半導體裝置的實施例,其中與第i圖相似或 相同的元件在此不加以贅述。相較於非對稱型雙擴散汲 極金屬氧化半導體裝置,此第2圖所顯示之對稱型雙擴 散没極金屬氧化半導體裝置包含兩個分離的擴散延伸區 域30a,30b形成於兩隔離區域12a,12b之間。上述擴散延 伸區域30a,鄰接於閘極結構的源極側,且圍繞著源極區 春域26 ’以構成一雙擴散源極區域。在上述擴散延伸區域 30a的對稱邊形成一擴散延伸區域30b,其鄰接閘極結構 的汲極侧並圍繞著汲極區域28,以構成一雙擴散汲極區 域。值得注意的是,懸浮#絕緣間隙物24嵌入絕緣間隙 物22中,最大電場的位置玎從閘介電層邊緣移動至閘電 極底部,因此,熱載子造成免疫力下降現象可明顯的改 善,進而改善元件傳輸電導(Gm)及飽和及極電流(Idsat)下 降現象。 鲁 雖然本發明已以較佳實施例揭如上,然其並非用以 限定本發明、,任何熟習此技藝者’在不脫離本發明之精 神和範圍内,當可作些許之更動與潤飾,因此本發明之 保護範圍當視後附之申請專利範圍所界定為準。 0503-A31930TWF/yungchieh 12 1302745 【圖式簡單說明】 參閱之後依據本發明較佳實例的說明及配合圖式 下,以更加了解前述本發明的目的、特徵及優點,其中: 第1圖係顯示一非對稱型高電壓雙擴散汲極金屬氧 化半導體裝置的實施例剖面圖;以及 第2圖係顯示一對稱型高電壓雙擴散汲極金屬氧化 半導體裝置的實施例剖面圖。 • 【主要元件符號說明】 10〜半導體基底; 12a〜隔離區域; 12b〜隔離區域; 14〜閘介層層; 16〜閘電極層; 18〜輕摻雜區域; 20〜複合式間隙物結構;22〜絕緣間隙物; 24〜懸浮非絕緣間隙物;26〜源極區域; 28〜汲極區域; 30〜擴散延伸區域; 30a〜第一擴散延伸區域; ® 30b〜第二擴散延伸區域。 0503-A31930TWF/yungchieh 13

Claims (1)

1302745
修正日期:97.5.12 -第95120351號申請專利範圍修正本 十、申請專利範圍: 1·一種高電壓金屬氧化半導體裝置,包含: 一閘極結構,設置於一半導體基底上方; 一對絕緣間隙物,分別地設置於該閘極結構的侧壁 上; 一、懸浮非絕緣間隙物,分別嵌入於該絕緣間隙物 中’其中各该懸浮非絕緣間隙物藉由該絕緣間隙物與該 問極結構及該半導體基底隔離; 源極區域及一汲極區域,形成於該半導體基底 中,且彼此相互隔開,其中該閘極結構設置於該源極及 該汲極之間; 弟-擴散延伸區域’形成於該半導體基底中,鄰接 於该閘極結構的一側壁,且圍繞著該汲極區域。 導辦壯要申明專利㈣第1項所述之高電壓金屬氧化半 ¥體衣置,其中該懸浮非絕緣間隙物包含-多晶矽。 導1 _叙高電壓金屬氧化半 —篮I置,其中該靜漆韭绍拉 料、半導體材料或其組合物。θ^物包含金屬、導電材 導=如置申1項所述之高電壓金屬氧化半 氧::;其=絕緣,^ Η 0503-A31930TWFlyungchieh 1302745 ;第95120351號申請專利範圍修正本 修正日期:97.5J2 一輕摻雜汲極區域,形成於該半導體基底中,且從 该源極區域平行地延伸至該閘極結構的另一侧壁。 、6·如申凊專利範圍第5項所述之高電壓金屬氧化半 導體裝置,其中該汲極區域及該第—擴散延伸區域具有 相同V電型式,且該汲極區域的離子摻雜劑量大於該第 一擴散延伸區域的劑量。 ^ 如申清專利範圍第5項所述之高電壓金屬氧化半 ‘肢衣置,更包括兩隔離區域形成於該半導體基底中, 其中該源極區域、該没極區域及該第—擴散延伸區域形 成於該兩隔離區域之間。 、、· 〇 δ月專利範圍帛1 J貝所述之高電壓金屬氧化半 導體裝置,更包括·· 、 一第二擴散延伸區域,形成於該半導體基底中,鄰 接於該閘極結構的另—侧壁n繞著該源極區域。 導體㈣8項職之高電壓金屬氧化半 i 目同導電型式,且該源極區域有-離子摻雜劑量大= 第一擴散延伸區域的離子摻雜劑量。 Λ 10·如申料·圍第8項所述之高電屢金屬氧化半 :其中該汲極區域及該第-擴散延伸區域具有 第’二:该沒極區域有一離子摻雜劑量大於該 弟一擴散延伸區域的離子摻雜劑量。 11.如申請專利範圍第8項所述之高 導體裝置,更包括兩隔離區域於該半導體基底=二 15 0503-Α31930TWFlyungchieh 1302745 . 第95120351號申請專利範圍修正本 修正日期:97.5.12 遠源極區域、該及極區域、該弟一擴散延伸區域及該第 一擴散延伸區域形成於該兩隔離區域之間。 12 · —種雙擴散没極金屬乳化半導體裝置,包括: 一源極區域及一、;及極區域’形成於一半導體基底 中,且彼此相互隔開; 一閘極結構,形成於該半導體基底上方,且介於該 源極區域及汲極區域之間; 一對絕緣間隙物,分別地設置於該閘極結構的侧壁 _上; 土 對懸浮多晶石夕間隙物,分別嵌入於該絕緣間隙物 中; ’、 —程诊濉汷極區域,形成於該半導體基底中,且 該源極區域平行地延伸至該閘極結構的一側壁;以及 -擴散延伸區域,形成於該半導 著該汲極區域。 -τ 产13.如申請專利範圍第12項所述之雙擴散汲極全 ”+導體裳置’該絕緣間隙物包含 氮氧化矽或其組合物。 鼠化夕 14·如申請專利範圍第、 氧化半導«置,其巾該W、、叙雙擴散汲極金 有相同導電型式,且該汲^域及該擴散延伸區域 該擴散延伸區域的離子摻雜有料摻雜劑量大; 15·如申請專利範圍第 氧化半導體裝置,更^ 、述之雙擴散汲極金J “隔離區域於該半導體基万 ^^-A31930TWFlyungchieh 16 1302745 卜 弟95120351號申请專利範圍修正本 修正日期:97 5 12 ’ 中,其中該源極區域、該汲極區域及該擴散延伸區域形 成於δ亥兩隔離區域之間。 16· —種雙擴散汲極金屬氧化半導體裝置,包含·· 一源極區域及一汲極區域,形成於對半導體基底 中,且彼此相互對應; 一閘極結構,形成於該半導體基底上方,且介於該 源極區域及汲極區域間; • 一對絕緣間隙物,分別地設置於該閘極結構的側壁 •上; 土 對懸浮多晶石夕間隙物,分別嵌入於該絕緣間隙物 中; ’、 一第一擴散延伸區域,形成於該半導體基底中,鄰 接於該閘極結構的一侧壁,且圍繞著該源極區域;以及 一第二擴散延伸區域,形成於該半導體基底中,鄰 接於該閘極結構的另—側壁,且圍繞著該沒極區域。
"17·如中請專利範圍第16項所述之雙擴散汲極金屬 =半導體裝置,該絕緣間隙物包含氧切、氮化石夕、 氮氧化;5夕或其組合物。 氧二第16項所述之雙擴散汲極金屬 找呈^ ’其中該源極區域及該第—擴散延伸區 ,具有相同導電型式,且該源極區域有-離子摻雜劑量 大於该弟一擴散延伸區域的離子摻雜劑量。 置,其㈣崎區軌該擴散延伸區域具 0503韻 930TWFlyungchieh 17 Ί302745 . - 第95120351號申請專利範圍修正本 修正日期:97.5.12 " 有相同導電型式,且該汲極區域有一離子摻雜劑量濃度 大於該第二擴散延伸區域的離子摻雜劑量。 20.如申請專利範圍第16項所述之雙擴散汲極金屬 氧化半導體裝置,更包括兩隔離區域於該半導體基底 中,其中該源極區域、該没極區域、該第一擴散延伸區 域及該第二擴散延伸區域形成於該兩隔離區域之間。
0503-A31930TWFlyungchieh 18
TW095120351A 2006-02-13 2006-06-08 A high-voltage metal-oxide-semiconductor device and a double- diffused -drain metal-oxide-semiconductor device TWI302745B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/352,791 US7453127B2 (en) 2006-02-13 2006-02-13 Double-diffused-drain MOS device with floating non-insulator spacers

Publications (2)

Publication Number Publication Date
TW200731534A TW200731534A (en) 2007-08-16
TWI302745B true TWI302745B (en) 2008-11-01

Family

ID=38367511

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095120351A TWI302745B (en) 2006-02-13 2006-06-08 A high-voltage metal-oxide-semiconductor device and a double- diffused -drain metal-oxide-semiconductor device

Country Status (3)

Country Link
US (1) US7453127B2 (zh)
CN (1) CN100563027C (zh)
TW (1) TWI302745B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7723785B2 (en) * 2007-07-31 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. High performance power MOS structure
JP5270876B2 (ja) * 2007-08-22 2013-08-21 セイコーインスツル株式会社 半導体装置
US7759729B2 (en) * 2008-02-07 2010-07-20 International Business Machines Corporation Metal-oxide-semiconductor device including an energy filter
US7915128B2 (en) * 2008-02-29 2011-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. High voltage semiconductor devices
US20110037121A1 (en) * 2009-08-16 2011-02-17 Tung-Hsing Lee Input/output electrostatic discharge device with reduced junction breakdown voltage
US8698240B2 (en) * 2010-05-25 2014-04-15 Macronix International Co., Ltd. Double diffused drain metal-oxide-simiconductor devices with floating poly thereon and methods of manufacturing the same
CN103137623B (zh) * 2011-11-28 2015-10-14 北大方正集团有限公司 一种mos型高压集成电路及制作方法
CN104183640B (zh) * 2013-05-23 2017-02-15 上海华虹宏力半导体制造有限公司 用于esd保护的dddmos器件结构
US9391196B1 (en) 2015-07-22 2016-07-12 United Microelectronics Corp. High-voltage metal-oxide-semiconductor transistor device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2718289B1 (fr) * 1994-03-30 1996-08-02 Sgs Thomson Microelectronics Cellule mémoire électriquement programmable.
JP3243146B2 (ja) * 1994-12-08 2002-01-07 株式会社東芝 半導体装置
EP1058949B1 (en) * 1998-02-07 2008-05-21 Sirenza Microdevices, Inc. Rf mos transistor
US20020123180A1 (en) * 2001-03-01 2002-09-05 Peter Rabkin Transistor and memory cell with ultra-short gate feature and method of fabricating the same
TW480680B (en) * 2001-04-03 2002-03-21 Nanya Technology Corp Method for producing self-aligned separated gate-type flash memory cell
KR100425462B1 (ko) * 2001-09-10 2004-03-30 삼성전자주식회사 Soi 상의 반도체 장치 및 그의 제조방법
US6861689B2 (en) * 2002-11-08 2005-03-01 Freescale Semiconductor, Inc. One transistor DRAM cell structure and method for forming
KR100518595B1 (ko) * 2003-09-09 2005-10-04 삼성전자주식회사 스플릿 게이트형 비휘발성 반도체 메모리 소자 및 그제조방법
US7135373B2 (en) * 2003-09-23 2006-11-14 Texas Instruments Incorporated Reduction of channel hot carrier effects in transistor devices
US7098106B2 (en) * 2004-07-01 2006-08-29 Atmel Corporation Method of making mirror image memory cell transistor pairs featuring poly floating spacers
KR100650369B1 (ko) * 2004-10-01 2006-11-27 주식회사 하이닉스반도체 폴리실리콘부유측벽을 갖는 비휘발성메모리장치 및 그제조 방법
US7301185B2 (en) * 2004-11-29 2007-11-27 Taiwan Semiconductor Manufacturing Company, Ltd. High-voltage transistor device having an interlayer dielectric etch stop layer for preventing leakage and improving breakdown voltage
US7238555B2 (en) * 2005-06-30 2007-07-03 Freescale Semiconductor, Inc. Single transistor memory cell with reduced programming voltages

Also Published As

Publication number Publication date
US20070187784A1 (en) 2007-08-16
US7453127B2 (en) 2008-11-18
CN101022130A (zh) 2007-08-22
CN100563027C (zh) 2009-11-25
TW200731534A (en) 2007-08-16

Similar Documents

Publication Publication Date Title
RU2245589C2 (ru) Устройство полевого моп-транзистора и способ его изготовления
US7939902B2 (en) Field effect transistor having source and/or drain forming schottky or schottky-like contact with strained semiconductor substrate
CN102386211B (zh) Ldmos器件及其制造方法
US20090253234A1 (en) Methods of fabricating lateral dmos transistors including retrograde regions therein
US9224862B2 (en) High voltage semiconductor device and method for fabricating the same
US8269277B2 (en) RESURF device including increased breakdown voltage
JP5540026B2 (ja) 高耐圧トランジスタ及びその製造方法
US6911705B2 (en) MISFET which constitutes a semiconductor integrated circuit improved in integration
TWI302745B (en) A high-voltage metal-oxide-semiconductor device and a double- diffused -drain metal-oxide-semiconductor device
US7344947B2 (en) Methods of performance improvement of HVMOS devices
US7253043B2 (en) Short channel semiconductor device fabrication
TWI455318B (zh) 高壓半導體裝置及其製造方法
KR101267293B1 (ko) 개선된 성능 및 방법을 가진 전력 반도체 디바이스
US20060273391A1 (en) CMOS devices for low power integrated circuits
EP1695389A1 (en) Low-power multiple-channel fully depleted quantum well cmosfets
US20060244052A1 (en) Short-channel schottky-barrier MOSFET device and manufacturing method
US7736961B2 (en) High voltage depletion FET employing a channel stopping implant
CN107180856B (zh) 一种pmos器件结构
WO2025221296A1 (en) Transistor and method for manufacturing the same
JP2001057424A (ja) 半導体集積回路装置およびその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees