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TWI399814B - Method for manufacturing thin film semiconductor device - Google Patents

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TWI399814B
TWI399814B TW097101690A TW97101690A TWI399814B TW I399814 B TWI399814 B TW I399814B TW 097101690 A TW097101690 A TW 097101690A TW 97101690 A TW97101690 A TW 97101690A TW I399814 B TWI399814 B TW I399814B
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gate insulating
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國井正文
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日本顯示器西股份有限公司
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Description

薄膜半導體裝置之製造方法
本發明係關於一種薄膜半導體裝置之製造方法，尤有關於一種適於底閘極型之薄膜半導體裝置之製造方法。
在液晶顯示器或有機EL(electroluminescence，電激發光)顯示器等之平面面板顯示器(flat panel display)中係設有薄膜電晶體(TFT：thin film transistor)作為像素電極之驅動用元件。其中，使用多結晶矽(poly－Si)作為構成活性層之半導體薄膜之poly－Si．TFT係由於可形成驅動電路、及藉由將高功能之電路內建於面板而可達成所謂板上系統(system on glass)化等之理由而受到矚目。為了要實現將此poly－Si．TFT形成至低成本之玻璃基板上，乃進行將製造過程之溫度抑制於600℃以下之所謂低溫poly－Si過程之開發。
在由低溫poly－Si過程所進行之poly－Si．TFT之製造中，為了要防止由於在玻璃等之絕緣基板所含之金屬離子等所引起之雜質污染，一般係使氮化矽膜成膜於poly－Si膜之下層作為雜質擴散防止層。然而，若在此氮化矽膜上直接形成poly－Si膜，則由於氮化矽膜中之固定電荷及在poly－Si膜界面所產生之界面態，因此會有元件特性惡化之問題。為了避免此問題，一般係在poly－Si膜下部採取將氧化矽膜設於氮化矽膜上之2層結構(以上請參照例如下述專利文獻1)。
然而，在將閘極電極形成於作為活性層之poly－Si膜之下部之所謂底閘極型之TFT中，poly－Si膜之下層之絕緣膜係成為閘極絕緣膜。因此，由於在上述結構中，閘極絕緣膜係成為2層結構，故閘極絕緣膜難以薄膜化，而成為妨礙底閘極型TFT之高性能化之主要原因。
因此，為了要避免此種問題，係提出一種使用氮氧化矽(SiON)膜以作為poly－Si膜之基底絕緣膜或閘極絕緣膜之方法。由於氮氧化矽(SiON)之相對介電常數係較氧化矽(SiO2 )高，因此以同一閘極電壓即可獲得更高之ON電流。此外，由於氮氧化矽(SiON)亦阻止Na＋ 等之可動離子，故對於TFT之可靠性確保亦較理想(以上請參照例如下述專利文獻2)。
以上之底閘極型之TFT之製造係以下列方式進行。首先，在基板上形成閘極電極，且在將此覆蓋之狀態下使由氮氧化矽所組成之閘極絕緣膜成膜，並進一步持續疊層形成半導體薄膜。其後，在使由用以保護背閘極側之界面之氧化矽所組成之保護膜成膜於半導體薄膜上之後，從保護膜上進行半導體薄膜之加工處理。
[專利文獻1]日本特開2003－124469號公報 [專利文獻2]日本特開2003－209261號公報
然而在以上所說明之底閘極型之TFT中，即使是使用氮氧化矽(SiON)膜作為例如作為poly－Si膜之基底之閘極絕緣 膜之情形，雖然氮氧化矽(SiON)膜之界面態相較於氮化矽(SiN)膜較少，惟相較於氧化矽(SiO2 )膜，膜中固定電荷、界面態仍然較多。因此，TFT之Vth由於氮氧化矽(SiON)膜中之固定電荷而大幅朝負側偏移，無法充分抑制ON電流之經時性劣化。
因此，本發明之目的在提供一種薄膜半導體裝置之製造方法，其係不使作為活性層之矽膜下層之閘極絕緣膜厚膜化，並且不增加步驟程序，而可使該閘極絕緣膜中之膜中固定電荷及界面態降低，藉此可獲得可靠性較高之底閘極型TFT。
為了達成此種目的之本發明之薄膜半導體裝置之製造方法，其特徵為進行以下步驟。首先在第1步驟中，於基板上形成閘極電極。在接下來之第2步驟中，以將閘極電極覆蓋之狀態，在基板上形成使用氮氧化矽膜或氮化矽膜之至少一方之閘極絕緣膜。接著在第3步驟中，使半導體薄膜成膜於閘極絕緣膜上。其後在第4步驟中，藉由在含氧之氧化性氣體環境中之熱處理，使氧與構成閘極絕緣膜之氮氧化矽膜或氮化矽膜中之缺氧部結合，藉以進行改質。
在如以上之製造方法中，於第4步驟中在將半導體薄膜層疊於閘極絕緣膜上之狀態下，進行在含氧之氧化性氣體環境中之熱處理，藉此氧化性氣體環境中之氧穿透半導體薄膜而到達閘極絕緣膜，與閘極絕緣膜中之缺氧部結合。藉此，消去在使用氮氧化矽膜之閘極絕緣膜中之固定電荷 或半導體薄膜與閘極絕緣膜之間之界面態。
而且，在此種熱處理中，將半導體薄膜之表面進行氧化處理而氧化膜成長。藉此，於半導體薄膜之表面層形成用以保護該半導體薄膜之上面(背閘極面)之熱氧化膜。
如以上所說明，依據本發明，藉由將作為活性層之半導體薄膜下層之氮氧化矽膜進行改質，可不使閘極絕緣膜厚膜化，而將使用氮氧化矽膜之閘極絕緣膜中之膜中之固定電荷及界面態降低。而且，由於與此改質處理同時在半導體薄膜之表面亦形成保護膜，因此不增加步驟程序，而可使該閘極絕緣膜中之膜中固定電荷及界面態降低，藉此可獲得可靠性較高之底閘極型TFT。
以下，根據圖式詳細說明適用本發明之實施形態。
<第1實施形態>
圖1－a~圖1－c係表示適用本發明之薄膜半導體裝置之製造方法之第1實施形態之剖面步驟圖。在此說明將本發明適用於具備CMOS構成之平面(planar)型底閘極TFT之顯示裝置用之驅動面板製作之實施形態。
首光，如圖1－a(1)所示，準備絕緣性之基板1。在此基板31適宜使用例如旭玻璃公司製品AN100、康寧(corning)公司製品Code1737等。
在此基板1上圖案化形成閘極電極3。在此係將Mo(molybdenum，鉬)、W(tungsten，鎢)、Ta(tantalum， 鉭)、Cu(copper，銅)等之金屬膜進行濺鍍成膜，且將成膜之金屬膜進行圖案化而設為閘極電極3。另外，閘極電極(金屬膜)之膜厚係設為30~200 nm。
接著，如圖1－a(2)所示，藉由電漿CVD(Chemical Vapour Deposition，化學氣相沉積)法或LPCVD(Low Pressure Chemical Vapor Deposition，低壓化學氣相沈積)法等之成膜方法，使氮氧化矽(SiOxNy)所組成之閘極絕緣膜(以下稱SiON閘極絕緣膜)5成膜於閘極電極3上。在將電漿CVD法使用於此種SiON閘極絕緣膜5之成膜時，係將無機系矽烷氣體與一氧化二氮(N2 O)、氮(N2 )使用於成膜氣體。另外，成膜之際之基板溫度係以保持為350~450℃左右為較佳。
在以上之後，使矽或矽鍺所組成之半導體薄膜7成膜於SiON閘極絕緣膜5上。此半導體薄膜7之成膜係藉由電漿CVD法、反應性熱CVD法、或減壓CVD法等所進行，而膜厚為10~100 nm，較佳為設為使40 nm之半導體薄膜7成膜。此半導體薄膜7係可為非晶質相、微結晶相、或多結晶相之任一者。
其後，半導體薄膜7為非晶質相時，係對於半導體薄膜7進行脈衝準分子雷射(pulse excimer laser)、Xe(氙)氣電弧燈、電漿噴射(plasma jet)之噴附等之能量照射。藉此，使半導體薄膜7結晶化。另一方面，半導體薄膜7為結晶質相或結晶質相時，係視需要進行此種能量照射。藉此，即可消除構成半導體薄膜7之多結晶中之缺陷，並且可藉由熔 融再結晶化等之方法將結晶粒徑增大，或不進行熔融而僅將結晶缺陷消除，而助長構成半導體薄膜7之材料之結晶性。
以此種能量照射之一例而言，係例如使用XeCl(氯化氙)之波長308 nm之線射束(line beam)雷射作為準分子雷射，而脈衝重複頻率係設定為200 Hz左右進行。此外，將電射照射能量以200~400 mJ/cm2 進行照射。
在以上之後之圖1－a(3)所示之步驟係成為本發明具特徵之步驟。亦即在此，係藉由在含氧之氧化性氣體環境中之熱處理，與SiON閘極絕緣膜5之改質一同使熱氧化膜9成長於半導體薄膜7之表面層。此時之處理條件係例如在以2 MPa以下所加壓之水蒸氣氣體環境中進行所謂「加壓水蒸氣退火」。
此加壓水蒸氣退火之處理條件係為加熱溫度200~600℃，較佳為設為450℃以上未達600℃。此外，處理氣體環境內之壓力係設為1 MPa以上。藉由將加熱溫度設為450℃以上、壓力設為1 MPa以上，充分獲得半導體薄膜7下層之SiON閘極絕緣膜5之改質效果。此外藉由將加熱溫度設為未達600℃，即可使用玻璃基板作為基板1。
藉由此種加壓水蒸氣退火步驟，使氧與設於半導體薄膜7之下層之SiON閘極絕緣膜5中之缺氧部結合，且進行將由缺氧所導致之固定電荷加以消除之改質。此外同時，使熱氧化膜9以0.5 nm~數nm之膜厚成長於半導體薄膜7之表面層。
其後，視需要，以控制在此形成之薄膜電晶體之Vth為目的，將B＋ 離子以摻雜量0.1E12~4E12/cm2 左右藉由離子注入導入於半導體薄膜7。此際，離子射束之加速電壓係設定為20~200 keV左右。
接著，如圖1－b(1)所示，藉由來自以閘極電極3為遮罩之基板1側之背面曝光，在熱氧化膜9上形成抗蝕劑(resist)圖案201。再者，藉由以此抗蝕劑圖案201為遮罩之離子注入法，進行在半導體薄膜77中用以形成n型MOS電晶體之LDD(Lightly Doped Drain，輕摻雜汲極)擴散層7－1之雜質導入。此際，例如使用P＋ 離子，進行設定為注入摻雜量：6E12~5E13/cm2 、加速電壓：20~200 keV左右之質量分離或非質量分離型之離子注入。於離子注入後，係將抗蝕劑圖案201予以剝離。
接著，如圖1－b(2)所示，形成將p通道區域1p中之閘極電極3上部加以覆蓋，且將n通道區域1n整體加以覆蓋之抗蝕劑圖案203。再者，藉由以此抗蝕劑圖案203為遮罩之離子注入，進行用以形成p通道之薄膜電晶體之源極．汲極7－2之雜質導入。此際，例如使用B＋ 離子，進行設定為注入摻雜量：1E14~3E15/cm2 、加速電壓：5~100 keV左右之質量分離或非質量分離型之離子注入。藉此，形成p通道之薄膜電晶體(pTFT)。於離子注入後，係將抗蝕劑圖案203予以剝離。
接著，如圖1－b(3)所示，形成將p通道區域1p整體加以覆蓋，且將n通道區域1n之閘極電極3上部加以覆蓋之抗蝕劑 圖案205。再者，藉由以此抗蝕劑圖案205為遮罩之離子注入法，進行用以形成n通道之薄膜電晶體之源極．汲極7－3之雜質導入。此際，例如使用P＋ 離子，以注入摻雜量：1E15~3E15/cm2 、加速電壓10~200 keV左右進行注入，以形成n通道之薄膜電晶體(nTFT)。於離子注入後，係將抗蝕劑圖案205予以剝離。
在以上之離子注入之後，藉由紅外線燈加熱、燃燒爐加熱等之急速加熱法(Rapid Thermal Annealling，RTA)或雷射退火法、在600℃以下之N2氣體環境中之爐退火法等，將導入於半導體薄膜7中之雜質予以活性化。
其後，如圖1－b(4)所示，將熱氧化膜9與半導體薄膜7同時予以圖案蝕刻，且依各薄膜電晶體pTFT、nTFT設為島狀圖案。
在以上之圖1－b(1)~(4)之步驟中，熱氧化膜9係成為半導體薄膜7表面(背閘極面)之保護膜。藉此，即可在防止對於半導體薄膜7之背閘極面造成損傷之狀態下進行。
接著，如圖1－c(1)所示，在將作成島狀圖案之各薄膜電晶體pTFT、nTFT覆蓋之狀態下使層間絕緣膜11成膜。此層間絕緣膜11係例如設為將氧化矽薄膜與含有氫之氮化矽薄膜依序疊層成膜之疊層結構。例如藉由電漿CVD等進行。
在此階段中，視需要進行藉由在惰性氣體或混合氣體(forming gas)中等之退火處理，使層間絕緣膜11中之氫(尤其為氮化矽中之氫)擴散於半導體薄膜7中之氫化步驟。退 火條件係例如以400℃、2小時左右為較佳。藉由此氫化步驟將由微結晶矽所組成之半導體薄膜7中之懸空鍵(dangling bond)消除，即可謀求TFT特性之提昇。另外，此種氫化之效果係在使用圖1－a(3)所說明之加壓水蒸氣退火之際亦可獲得，因此在僅以加壓水蒸氣退火之效果即可獲得充分之特性時，不須進行此退火處理。
接著，如圖1－c(2)所示，在層間絕緣膜11及熱氧化膜9形成到達半導體薄膜7之源極．汲極7－2、7－3之接觸孔13。其後，在層間絕緣膜11上經由此接觸孔13而形成與源極．汲極7－2、7－3連接之布線電極15。此布線電極15之形成係藉由將Al－Si等之布線用電極材料濺鍍成膜，且將此予以圖案化而進行。
其後，如圖1－c(3)所示，例如將丙烯(acrylic)系有機樹脂所組成之平坦化絕緣膜17以約1 μm之膜厚塗佈形成。接著，在此平坦化絕緣膜17形成到達布線電極15之接觸孔19。再者，將經由此接觸孔19而連接於布線電極15之像素電極21形成於平坦化絕緣膜17上。像素電極21係例如藉由將透明導電性材料之ITO(Indium Tin Oxide，氧化銦錫)濺鍍成膜，且將此予以圖案化而形成。此外，像素電極21由ITO所組成時，係藉由將像素電極21在氮氣氣體環境中進行約220℃、30分鐘退火，而完成顯示用驅動面板。
另外，在此，在顯示裝置用之驅動面板中，像素電極之驅動用之像素電晶體係n通道型之薄膜電晶體nTFT，而周邊電路係CMOS構成，僅顯示周邊電路之1部分之p通道型 之薄膜電晶體pTFT。
藉由以上，即完成驅動面板。以上之後，例如若為液晶顯示裝置，則在將像素電極21覆蓋之狀態下形成配向膜。再者，準備使對向電極與配向膜依序成膜於基板上之對向基板，且將液晶相予以密封於配向膜間而完成顯示裝置。此外，若為使用有機電場發光元件之有機EL顯示裝置，則在像素電極上疊層形成包括發光層之有機層，且於有機層上設置電極，視需要藉由以保護膜將電極上予以覆蓋，而完成顯示裝置。
依據以上之製造方法，如圖1－a(3)所說明，藉由在將半導體薄膜7疊層於SiON閘極絕緣膜5上之狀態下進行加壓水蒸氣退火，水蒸氣即穿透半導體薄膜7而到達下層之SiON閘極絕緣膜5，而可使氧與SiON閘極絕緣膜5之缺氧部結合。因此，即可消除在SiON閘極絕緣膜5中之固定電荷或半導體薄膜與閘極絕緣膜之間之界面態，而防止臨限值電壓之偏移。
而且，在此種加壓水蒸氣退火中，係將半導體薄膜7之表面進行氧化處理而使熱氧化膜9成長。此熱氧化膜9亦成為用以保護半導體薄膜7上面(背閘極面)之保護膜。
其結果，不必將作為活性層之半導體薄膜7下層之閘極絕緣膜予以厚膜化作為疊層結構，而且由於與SiON閘極絕緣膜5之改質處理同時在半導體薄膜7之表面亦形成作為保護膜之熱氧化膜9，因此不必增加步驟程序，即可獲得可靠性較高之底閘極型之TFT。
此外，將介電常數較SiO2 更高之SiON使用作為閘極絕緣膜而可構成底閘極型TFT，藉此亦可獲得底閘極型之薄膜電晶體之可靠性提昇、特性參差不齊減低、ON電流增大等之效果。
在此，於圖2中係表示針對適用第1實施形態之方法所獲得之本發明之薄膜電晶體(本發明)、與不進行閘極絕緣膜之改質處理所製作之比較例之薄膜電晶體(Ref.)而測定劣化特性之結果。薄膜電晶體係設為n通道型。在圖2之曲線圖中，橫軸為時間，而縱軸為將初期(時間0s)之電流值(I0 )設為1時之相對電流值(Ids/I0 )。應力(stress)施加條件係設為閘極電壓＝汲極電壓＝15 V。以此種應力施加條件而言，於n通道之薄膜電晶體(pTFT)中，係產生因為將電子注入於閘極絕緣膜中所導致之熱電子(hot electron)劣化。
從圖2可明瞭，在比較例之薄膜電晶體(Ref.)中，在剛施加應力之後之1(s)秒就已開始劣化，相對於此，在本發明之薄膜電晶體(本發明)中，則於應力施加經過1000(s)秒後亦幾乎未有電流劣化。藉此，即可確認藉由第1實施形態之製造程序，氧即與SiON閘極絕緣膜之缺氧部結合而形成緻密化，且經改質為耐性相對於熱電子注入較強之SiON閘極絕緣膜。
此外，在如上述方式所形成之本發明之薄膜電晶體(本發明)中，亦可確認臨限值Vth之基板面內參差不齊，以標準偏差值而言較比較例之薄膜電晶體(Ref.)更減低了30%以上。再者此外，在以上述方式所形成之本發明之薄膜電 晶體(本發明)中，亦可確認施加有大電流應力時之劣化特性亦被抑制為極低。
<第2實施形態>
圖3－a、圖3－b係為表示適用本發明之薄膜半導體裝置之製造方法之第2實施形態之剖面步驟圖。在此係說明將本發明適用於具備僅n通道之單通道構成之通道擋止(stop)型底閘極TFT之顯示裝置用之驅動面板之製作之實施形態。
首先，以與在第1實施形態中使用圖1－a(1)~(3)所說明同樣之程序，在將絕緣性之基板1上之閘極電極3覆蓋之狀態下，於使SiON閘極絕緣膜5及半導體薄膜7依序成膜之後，進行加壓水蒸氣退火處理，藉此與SiON閘極絕緣膜5之改質一同進行使熱氧化膜9成長於半導體薄膜7表面為止。
以上之後，如圖3－a(1)所示，藉由來自以閘極電極3為遮罩之基板1側之背面曝光，在熱氧化膜9上形成重疊於閘極電極3之抗蝕劑圖案207。再者，藉由以此抗蝕劑圖案207為遮罩而將熱氧化膜9進行蝕刻，以將熱氧化膜9圖案化成重疊於閘極電極3之形狀。在此蝕刻之後，係將抗蝕劑圖案207予以剝離。
其後，如圖3－a(2)所示，藉由電漿CVD法、反應性熱CVD法等，使由含有經活性化之n型雜質之矽所組成之n型半導體薄膜23成膜。在此，係設為使膜厚為10~500 nm之n型半導體薄膜23成膜。此際，藉由將磷化氫(phosphine)氣體(PH3 )使用於矽烷氣體(SiH4 )與摻雜劑(dopant)氣體而形成n型半導體薄膜23。另外，若將摻雜劑氣體設為二硼烷 (diborane)(B2 H6 )，則可獲得含有經活性化之p型雜質之p型半導體薄膜。
藉此，先前所形成之半導體薄膜7即成為通道層7、而在此所形成之含有摻雜劑之n型半導體薄膜23即成為源極．汲極層23。
接著，如圖3－a(3)所示，將源極．汲極層23與通道層7同時以源極．汲極層23之圖案進行蝕刻，且依各薄膜電晶體之每一區域設為島狀圖案。此際，在源極．汲極層23之蝕刻中，係以熱氧化膜9作為蝕刻擋止一面保護通道層(半導體薄膜)7，一面在熱氧化膜9上將源極．汲極層23分離。藉此，在將閘極電極3予以包夾之位置中形成與通道層(半導體薄膜)7相接之形狀之源極．汲極23a。再者，形成n通道之通道擋止型薄膜電晶體nTFT，其在通道層7中之閘極電極3上之通道部分係由熱氧化膜9所保護。
以上之後，圖3－b(1)~(3)所示之步驟係與在第1實施形態使用圖1－c(1)~(3)所說明同樣進行。
亦即，首先如圖3－b(1)所示，在將所形成之薄膜電晶體nTFT覆蓋之狀態下，使層間絕緣膜11成膜。其後，進行氫化處理。
接著，如圖3－b(2)所示，在層間絕緣膜11形成到達源極．汲極23a之接觸孔13，並進一步形成與源極．汲極23a連接之布線電極15。
其後，如圖3－b(3)所示，塗佈形成平坦化絕緣膜17，且形成到達使用作為像素電晶體之薄膜電晶體nTFT之布線電 極15之接觸孔19。接著，形成經由接觸孔19而連接於布線電極15之像素電極21。
藉由以上，即完成驅動面板。以上之後之顯示裝置之製作程序係與第1實施例形態同樣。
即使如以上之第2實施形態之製造方法，亦與在第1實施形態使用圖1－a(3)所說明同樣，由於係在將半導體薄膜7疊層於SiON閘極絕緣膜5上之狀態下進行加壓水蒸氣退火，因此可獲得與第1實施形態同樣之效果。
另外，在本第2實施形態中，係例示僅n通道之單通道構成之通道擋止型底閘極TFT之形成。然而，設為CMOS構成時，只要將微結晶矽薄膜23之成膜進行n型與p型2次即可。此外，亦可與其他結構之p通道型薄膜電晶體組合。
<第3實施形態>
圖4－a、圖4－b係為表示適用本發明之薄膜半導體裝置之製造方法之第3實施形態之剖面步驟圖。在此係說明將本發明適用於具備CMOS型之雙閘極TFT之顯示裝置用之驅動面板之製作之實施形態。
首先，以與在第1實施形態中使用圖1－a(1)~(3)所說明同樣之程序，在將絕緣性之基板1上之閘極電極3覆蓋之狀態下，於使SiON閘極絕緣膜5及半導體薄膜7依序成膜之後，進行加壓水蒸氣退火處理，藉此與SiON閘極絕緣膜5之改質一同進行使熱氧化膜9成長於半導體薄膜7表面為止。此外再者，以與使用圖1－b(1)~(4)所說明同樣之程序，進行將熱氧化膜9與半導體薄膜7同時進行圖案蝕刻，且依各薄 膜電晶體pTFT、nTFT設為島狀圖案為止。
以上之後，如圖4－a(1)所示，在將各薄膜電晶體pTFT、nTFT之島狀圖案予以覆蓋之狀態下，藉由電漿CVD法等，使氧化矽、氮氧化矽、或氮化矽等之絕緣膜31成膜。再者，與此絕緣膜31一同將先前所形成之熱氧化膜9設為上層閘極絕緣膜33。
接著，如圖4－b所示，在上層閘極絕緣膜33上與閘極電極3重疊而形成上層閘極電極35。在此，此上層閘極電極35係將Mo、W、Ta、Cu等之金屬膜濺鍍成膜，且將成膜之金屬膜予以圖案化而設為上層閘極電極35。另外上層閘極電極(金屬膜)之膜厚係設為30~200 nm。
藉由以上，即可獲得將半導體薄膜7包夾而具備2個閘極電極3、35之雙閘極結構之薄膜電晶體pTFT、nTFT。
以上之後，圖4－b(1)~(3)所示之步驟係與在第1實施形態使用圖1－c(1)~(3)所說明同樣進行。
亦即，首先如圖4－b(1)所示，在將所形成之雙閘極結構之各薄膜電晶體pTFT、nTFT覆蓋之狀態下，使層間絕緣膜11成膜。
接著，如圖4－b(2)所示，在層間絕緣膜11形成到達半導體薄膜7之源極．汲極7－2、7－3之接觸孔13，並進一步形成與源極．汲極7－2、7－3連接之布線電極15。
其後，如圖4－b(3)所示，塗佈形成平坦化絕緣膜17，且形成到達使用作為像素電晶體之薄膜電晶體nTFT之布線電極15之接觸孔19。接著，形成經由接觸孔19而連接於布線 電極15之像素電極21。
藉由以上，即完成驅動面板。以上之後之顯示裝置之製作程序係與第1實施形態同樣。
即使是如以上之第3實施形態之製造方法，亦與在第1實施形態使用圖1－a(3)所說明同樣，由於係在將半導體薄膜7疊層於SiON閘極絕緣膜5上之狀態下進行加壓水蒸氣退火，因此可獲得與第1實施形態同樣之效果。
此外再者，在第3實施形態所說明之雙閘極結構中，係可將通道形成於通道層7之表背兩面，因此以同一閘極電壓即可獲得較單閘極TFT更高之ON電流。此外，在此種雙閘極結構之薄膜電晶體pTFT、nTFT中，與上層閘極絕緣膜33之中之半導體薄膜7相接之部分係由熱氧化膜9所構成。因此，作為上層閘極絕緣膜33之中之上層之絕緣膜31，即使是容易誘發如氮氧化矽或氮化矽之缺陷準位之材料，亦可將上層閘極絕緣膜33與半導體薄膜7之界面態抑制為較低。
另外，在上述之各實施形態中，係說明位於半導體薄膜7之下部之閘極絕緣膜為由SiON膜單層所組成之SiON閘極絕緣膜5之情形。然而，本發明並不以在SiON膜單層具有位於半導體薄膜7之下部之閘極絕緣膜之情形為限，亦可以使用SiON膜之疊層結構。即使是此種情形，亦可與構成閘極絕緣膜之一部分之SiON膜之改質同時，使發揮作為保護膜功能之熱氧化膜成長於半導體薄膜之表面層，因此不必增加步驟數即可謀求底閘極型之薄膜半導體裝置中之可 靠線之提昇。
1‧‧‧基板
3‧‧‧閘極電極
5‧‧‧SiON閘極絕緣膜
7‧‧‧半導體薄膜
9‧‧‧氧化膜
23‧‧‧n型半導體薄膜
23a‧‧‧源極．汲極
33‧‧‧上層閘極絕緣膜
35‧‧‧上層閘極電極
圖1－a(1)~(3)係表示薄膜半導體裝置之製造方法之第1實施形態之剖面步驟圖(其1)。
圖1－b(1)~(4)係表示薄膜半導體裝置之製造方法之第1實施形態之剖面步驟圖(其2)。
圖1－c(1)~(3)係表示薄膜半導體裝置之製造方法之第1實施形態之剖面步驟圖(其3)。
圖2係為說明第1實施形態之效果之TFT劣化特性之比較圖曲線圖。
圖3－a(1)~(3)係表示薄膜半導體裝置之製造方法之第2實施形態之剖面步驟圖(其1)。
圖3－b(1)~(3)係表示薄膜半導體裝置之製造方法之第2實施形態之剖面步驟圖(其2)。
圖4－a(1)、4－a(2)係表示薄膜半導體裝置之製造方法之第3實施形態之剖面步驟圖(其1)。
圖4－b(1)~(3)係表示薄膜半導體裝置之製造方法之第3實施形態之剖面步驟圖(其2)。
1‧‧‧基板
3‧‧‧閘極電極
5‧‧‧SiON閘極絕緣膜
7‧‧‧半導體薄膜
9‧‧‧熱氧化膜

Claims (8)

  1. 一種薄膜半導體裝置之製造方法，其特徵為進行以下步驟：第1步驟，其係於基板上形成閘極電極；第2步驟，其係以將前述閘極電極覆蓋之狀態，在前述基板上形成使用氮氧化矽膜之閘極絕緣膜；第3步驟，其係使半導體薄膜成膜於前述閘極絕緣膜上；及第4步驟，其係藉由在含氧之氧化性氣體環境中之熱處理，使氧與構成前述閘極絕緣膜之前述氮氧化矽膜中之缺氧部結合，藉以進行改質。
  2. 如請求項1之薄膜半導體裝置之製造方法，其中前述第4步驟係進行在經加壓之水蒸氣氣體環境中之熱處理。
  3. 如請求項1之薄膜半導體裝置之製造方法，其中於前述第4步驟之後，以在前述半導體薄膜上之夾著前述閘極電極之位置與該半導體薄膜相接之狀態，形成將含有雜質之半導體薄膜圖案化而成之源極、汲極。
  4. 如請求項1之薄膜半導體裝置之製造方法，其中於前述第4步驟之後，在前述半導體薄膜上形成上層閘極絕緣膜，且重疊在介隔有該上層閘極絕緣膜之前述閘極電極上而形成上層閘極電極。
  5. 如請求項1之薄膜半導體裝置之製造方法，其中在前述第4步驟中，藉由前述熱處理而使熱氧化膜成 長於在前述第3步驟中所成膜之前述半導體薄膜之表面層。
  6. 如請求項5之薄膜半導體裝置之製造方法，其中於前述第4步驟之後，以前述熱氧化膜為保護膜將前述半導體薄膜圖案化。
  7. 如請求項5之薄膜半導體裝置之製造方法，其中於前述第4步驟之後，將前述熱氧化膜圖案化為重疊於前述閘極電極上之形狀，接著以在前述半導體薄膜上之夾著前述閘極電極之位置與該半導體薄膜相接之狀態，形成將含有雜質之半導體薄膜圖案化而成之源極、汲極。
  8. 如請求項5之薄膜半導體裝置之製造方法，其中於前述第4步驟之後，以前述熱氧化膜作為上層閘極絕緣膜，且於此上部重疊於前述閘極電極而形成上層閘極電極。
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