TWI399035B

TWI399035B - 阻抗設計方法

Info

Publication number: TWI399035B
Application number: TW099111926A
Authority: TW
Inventors: Hsing Chou Hsu; Tung Yang Chen; sheng fan Yang
Original assignee: Himax Tech Ltd
Priority date: 2010-01-26
Filing date: 2010-04-16
Publication date: 2013-06-11
Also published as: US20110185336A1; TW201126901A; US8151241B2; US8332804B2; US20120159413A1

Description

阻抗設計方法

本發明係有關於阻抗設計方法，特別係有關於適用於晶片組之電源網路的阻抗設計方法。

第1圖顯示電源網路的圖示。電源網路具有連接於電源電壓Vcc的N個輸入/輸出埠。理想上，電壓V₁ ~V_N 都應該等於電源電壓Vcc且不會變化。然而實際上，當其他輸入/輸出埠的電流改變時，每一個輸入/輸出埠的電壓會稍微地變動。以第一輸入/輸出埠為例，第二~第N輸入/輸出埠的電流變動會導致第一輸入/輸出埠之電壓的些許變動。

這個問題起因於輸入/輸出埠之間的阻抗。

鑒於上述問題，因此需要一種電源網路的阻抗設計方法。

本發明提供一種阻抗設計方法，適用於一晶片組內之一核心晶片的一電源網路，其中上述電源網路具有耦接至一電壓源的N個輸入/輸出埠，並且上述N個輸入/輸出埠具有一觀測輸入/輸出埠，上述阻抗設計方法包括：若電壓源是內部地耦接至晶片組內之N個輸入/輸出埠，則在既定頻率下，計算觀測輸入/輸出埠之第一組阻抗，其中第一組阻抗包括觀測輸入/輸出埠之自阻抗，以及觀測輸入/輸出埠對其他輸入/輸出埠之複數互阻抗；若電壓源是藉由載體而外部耦接至N個輸入/輸出埠，且載體用以將核心晶片耦接至電壓源，則在既定頻率下，計算觀測輸入/輸出埠之第二組阻抗，其中第二組阻抗包括觀測輸入/輸出埠之自阻抗，以及觀測輸入/輸出埠對其他上述輸入/輸出埠之複數互阻抗；將第一組阻抗和第二組阻抗作比較；以及根據比較結果，調整電源網路的阻抗或載體的阻抗。

本發明亦提供一種阻抗設計方法，適用於一晶片組內之一核心晶片的一電源網路，其中上述電源網路具有耦接至一電壓源的N個輸入/輸出埠，並且上述N個輸入/輸出埠具有一觀測輸入/輸出埠，上述阻抗設計方法包括：若電壓源是藉由第一載體而外部地耦接至N個輸入/輸出埠，且第一載體將核心晶片耦接至電壓源，則在既定頻率下，計算觀測輸入/輸出埠之第一組阻抗，其中第一組阻抗包括觀測輸入/輸出埠之自阻抗，以及觀測輸入/輸出埠對其他輸入/輸出埠之複數互阻抗；若電壓源是藉由第二載體而外部耦接至N個輸入/輸出埠，且第二載體將核心晶片耦接至電壓源，則在既定頻率下，計算觀測輸入/輸出埠之第一組阻抗，其中第二載體不同於第一載體，且第二組阻抗包括觀測輸入/輸出埠之自阻抗，以及觀測輸入/輸出埠對其他輸入/輸出埠之複數互阻抗；將第一組阻抗和第二組阻抗作比較；以及根據比較結果，調整第一或第二載體的阻抗。

以下說明為實施本發明的較佳實施例。本發明實施例僅用以說明本發明，並非用以限制本發明。本發明範疇當視所附之申請專利範圍而定。

第2圖顯示設置於印刷電路板(printed circuit board，PCB)上之晶片組的圖示。晶片組10包括核心晶片11與封裝12。核心晶片11是晶片組10的一部分，核心晶片11其內僅包括電子電路，而且封裝12亦是晶片組10的一部分，用以作為核心晶片11的封裝。電壓調節器30透過PCB導線(trace)40提供電源電壓至晶片組10。第3圖顯示核心晶片11、封裝12和PCB導線40的架構圖。在第3圖中，核心晶片11包括一個具有N個輸入/輸出埠(Input/Output ports)的電源網路，其中N個輸入/輸出埠(Input/Output ports)係由電源電壓Vcc所供電。電源電壓Vcc可由下列兩種來源所提供：(1)嵌入於核心晶片11中的理想電壓源(稱為晶片式電壓源)；或(2)電壓調節器30，其藉由PCB導線以提供電源電壓Vcc(稱為系統式電壓源)。在電源電壓Vcc是由嵌入於核心晶片11的理想電壓源(未圖示)所提供的晶片式電壓源中，電源網路的電壓-電流關係以下式表示：

其中，電源網路的電壓(V _{1_ON} ~V _N _{_ON} )等於電流(I _{1_ON} ~I _N _{_} _ON )和阻抗的乘積。V _{1_ON} 表示第一輸入/輸出埠的電壓，V _{2_ON} 表示第二輸入/輸出埠的電壓，餘此類推。根據上式，電壓V _{1_ON} ~V _N _{_ON} 條列如下：

如上所述，理想上，電壓V _{1_ON} ~V _N _{_ON} 應該等於電源電壓Vcc。然而，(式A)卻顯示輸入/輸出埠的電壓會被本身輸入/輸出埠的電流或其他輸入/輸出埠的電流所影響(或被決定)。舉例而言，以第一輸入/輸出埠為觀測的輸入/輸出埠，電壓V _{1_ON} 除了會被第一輸入/輸出埠的電流所影響之外，也會被其他輸入/輸出埠的電流I _{2_} _ON ~I _N _{_} _ON 所影響。(式A)說明了一個輸入/輸出埠的電流變動會讓其他輸入/輸出埠的電壓隨之變動，因而使得其他輸入/輸出埠的電壓也變的不穩定。

在觀測的輸入/輸出埠上，其電壓變動起因於本身的自阻抗(self-impedance)或與其它輸入/輸出埠之間的互阻抗(mutual-impedance)。以第一輸入/輸出埠為例，由於第一輸入/輸出埠的自阻抗Z _{11_} _ON ，電壓V _{1_ON} 會被電流I _{1_} _ON 所影響。若自阻抗Z _{11_} _ON 減為零，則電壓V _{1_} _ON 就不會受到電流I _{1_} _ON 的影響。此外，由於第一輸入/輸出埠與其它輸入/輸出埠之間的互阻抗Z _{12_} _ON ～Z ₁ _N _{_} _ON (即第一輸入/輸出埠與第二輸入/輸出埠~第N輸入/輸出埠之間的互阻抗)，電壓V _{1_ON} 也會被電流I _{2_} _ON ~I _N _{_} _ON 所影響。其中，Z _{12_} _ON 表示第一輸入/輸出埠對第二輸入/輸出埠的互阻抗(即第一和第二輸入/輸出埠之間的互阻抗)，Z _{13_} _ON 表示第一輸入/輸出埠對第三輸入/輸出埠的互阻抗(即第一和第三輸入/輸出埠之間的互阻抗)，餘此類推。若互阻抗Z _{12_} _ON 減為零，則電壓V _{1_} _ON 就不會受到電流I _{2_} _ON 的影響。類似地，若互阻抗Z _{13_} _ON 減為零，則電壓V _{1_} _ON 就不會受到電流I _{3_} _ON 的影響，餘此類推。因此，為了獲得穩定的電壓V _{1_} _ON ，應該儘量降低阻抗Z _{11_} _ON 、Z _{12_} _ON 、...和Z ₁ _N _{_} _ON 的數值。換言之，應該盡量降低Z _{11_} _ON ~Z ₁ _N _{_} _ON 的總阻抗以獲得穩定的電壓V _{1_} _ON 。理想上，Z _{11_} _ON ~Z ₁ _N _{_} _ON 的總阻抗應該為零。類似地，為了在第N輸入/輸出埠獲得穩定的電壓V _N _{_} _ON ，應該儘量降低阻抗Z _N _{1_} _ON 、Z _N _{2_} _ON 、...和Z _NN _{_} _ON 的數值。換言之，應該盡量降低Z _N _{1_} _ON ~Z _NN _{_} _ON 的總阻抗以獲得穩定的電壓V _{N_} _ON 。理想上，Z _N _{1_} _ON ~Z _NN _{_} _ON 的總阻抗應該為零。

要注意的是，晶片式電壓源中，因為電源電壓Vcc是由核心晶片11中的理想電壓源所供應的，所以阻抗的影響主要是來自於核心晶片11的金屬繞線。換言之，阻抗Z _{11_} _ON ~Z _NN _{_} _ON 主要是由核心晶片11的金屬繞線造成的。因此，藉由適當地設計核心晶片11的金屬繞線，Z _{11_} _ON ~Z ₁ _N _{_} _ON 的總阻抗能夠被減少(或調整)。

第4圖說明在發明之一實施例中，用以觀測晶片式電壓源之阻抗的位置。於第4圖中，晶片式電壓源之阻抗係在核心晶片11之位置Z _{11_} _ON 上進行觀測。觀測系統式電壓源之阻抗的位置將在之後進行說明。

接著，討論系統式電壓源。根據本發明之一實施例，第5(a)圖~第5(c)圖說明用以觀測系統式電壓源之阻抗的多個位置。在第5(a)圖中，系統式電壓源之阻抗係在位置Z_{_SYS1} 上進行觀測，且所觀測到的阻抗包括核心晶片11和封裝12。在這種情況中，核心晶片11藉由封裝12耦接至電壓調節器30。封裝12被視為一種載體(carrier)，作為將核心晶片11耦接至電壓調節器30的介質。在第5(b)圖中，晶片組10包括核心晶片11、封裝12和複數銲線(wirebonds)13，而銲線13可為晶片組10的輸入/輸出接腳(pins)。就此而言，系統式電壓源之阻抗係在位置Z__SYS2 上進行觀測，且所觀測到的阻抗包括核心晶片11、封裝12和銲線13。在這種情況中，核心晶片11藉由封裝12和銲線13耦接至電壓調節器30。封裝12和銲線13被視為載體，作為將核心晶片11耦接至電壓調節器30的介質。在第5(c)圖，系統式電壓源之阻抗係在位置Z_{_SYS3} 上進行觀測，且所觀測到的阻抗包括核心晶片11、封裝12、銲線13和PCB導線40。在這種情況中，核心晶片11藉由封裝12、銲線13和PCB導線40耦接至電壓調節器30。封裝12、複數銲線13和PCB導線40被視為載體，作為將核心晶片11耦接至電壓調節器30的介質。在系統式電壓源中，電源電壓Vcc係由電壓調節器30藉由核心晶片11的載體提供至核心晶片11，故阻抗的影響不僅來自於核心晶片11的金屬繞線，也來自核心晶片11的載體。本發明所謂載體係指將核心晶片11耦接至電壓調節器30(未圖示)的介質，其可為晶片組10的封裝12或銲線(未圖示)，或是PCB導線40。

對於電源電壓Vcc是電壓調節器30藉由介質所提供的系統式電壓源而言，本發明電源網路的電壓電流關係如下：

其中，電源網路的電壓(V _{1_} _S _YS ~V _N _{_} _SYS )等於電流(I _{1_} _SYS ~I _N _{_} _SYS )和阻抗的乘積。V _{1_} _S _YS 表示第一輸入/輸出埠的電壓，V _{2_} _SYS 表示第二輸入/輸出埠的電壓，餘此類推。根據上式，電壓V _{1_} _SYS ~V _N _{_} _SYS 條列如下：

在系統式電壓源中，除了核心晶片11的金屬繞線之外，核心晶片11的載體也會影響Z _{11_} _SYS ~Z _NN _{_} _SYS 的阻抗值。因此，藉由適當地設計核心晶片11的金屬繞線和載體(即適當地設計晶片組10的銲線或封裝12，或是PCB導線40)，Z _{11_} _SYS ~Z ₁ _N _{_} _SYS 的總阻抗能夠被減少(或調整)。在此，本發明是將晶片式電壓源(電源電壓Vcc是由核心晶片11內的理想電壓源所提供)在200MHz的既定頻率下的阻抗與第5圖所示之系統式電壓源(電源電壓Vcc是電壓調節器30藉由介質所提供)在200MHz的既定頻率下的阻抗作比較。第6圖顯示系統式電壓源之總阻抗(不一定是前述Z _{11_} _SYS ~Z ₁ _N _{_} _SYS 的總阻抗)與輸入/輸出埠數目之間的關係。在第6圖中，N(即輸入/輸出埠數目)分別被假設為1、4、8、16和20。在此，假設觀測頻率為200MHz。當N為1時，總阻抗具有最小值，並且N為40時，總阻抗具有最大值。第7圖顯示在三種觀測頻率(200MHz、400MHz和600MHz)下，不同輸入/輸出埠數目的總阻抗數值。第7圖的資料顯示，觀測頻率越低，總阻抗越高。

在第8圖中，其顯示晶片式電壓源的總阻抗(Z_{11_} _ON ~Z₁ _N _{_} _ON )小於系統式電壓源的總阻抗(Z_{11_} _SYS ~Z₁ _N _{_} _SYS )。此外，在晶片式電壓源中，互阻抗Z_{13_} _ON 大約是自阻抗Z_{11_} _ON 的一半；而在系統式電壓源中，互阻抗Z_{13_} _SYS 僅略小於自阻抗Z_{11_} _SYS 。這表示晶片式電壓源的阻抗特性優於系統式電壓源。基於上述比較結果，為了降低載體的阻抗影響，核心晶片11的載體應該重新設計。換言之，晶片組10應該重新設計，用以調整封裝12的阻抗特性，以便取得較低之封裝12的阻抗；或是PCB導線40應該重新設計，用以調整PCB導線40的阻抗特性，以便取得較低之PCB導線40的阻抗。在這兩種情況中，若晶片式電壓源的阻抗特性不佳，則核心晶片11的金屬繞線應該被重新設計以降低其阻抗。根據前述建議的阻抗設計方法，佈局工程師便能夠輕易地決定系統(例如核心晶片11的金屬繞線、晶片組10的銲線和封裝12，或PCB導線40)的哪一個部份具有較大的阻抗數值。在較大阻抗數值的部分決定之後，其他相關部部分將被重新設計以改善其阻抗特性，藉此提供電源網路較佳的電壓穩定度。

雖然上述實施例比較的是晶片式電壓源和系統式電壓源的阻抗。然而，在其他實施例中，也可以將兩個系統式電壓源的阻抗作比較。舉例而言，第一個是電壓調節器30藉由第一載體外部地耦接至核心晶片11之電源網路的N個輸入/輸出埠。第二個是電壓調節器30藉由第二載體外部地耦接至核心晶片11之電源網路的N個輸入/輸出埠。第一載體是晶片組10的封裝12且第二載體是晶片組10的銲線；或是第一載體是PCB導線40且第二載體是晶片組10的銲線或封裝12。

雖然本發明以較佳實施例揭露如上，但並非用以限制本發明。此外，習知技藝者應能知悉本發明申請專利範圍應被寬廣地認定以涵括本發明所有實施例及其變型。

Vcc‧‧‧電源電壓

V₁ 、V₂ ...V_N ‧‧‧電壓

I₁ 、I₂ ...I_N ‧‧‧電流

10‧‧‧晶片組

11‧‧‧核心晶片

12‧‧‧封裝

30‧‧‧電源調節器

40‧‧‧印刷電路板導線

Z₁₁ 、Z₁₂ ...Z_NN 、Z_{_ON} 、Z_{_SYS1} 、Z_{_SYS2} 、Z_{_SYS3} ‧‧‧阻抗

本發明能夠以所附圖式伴隨實施方式而被較佳地理解，其中：第1圖係為電源網路的示意圖；第2圖係為設置在PCB上之晶片組的示意圖；第3圖係為核心晶片、封裝和PCB導線的架構圖；第4圖顯示本發明一實施例之晶片式電壓源之阻抗觀測位置的圖示；第5(a)圖~第5(c)圖顯示本發明一實施例之系統式電壓源之阻抗觀測位置的圖示；第6圖顯示總阻抗與輸入/輸出埠數目之間的關係；第7圖顯示在三種觀測頻率(200MHz、400MHz和600MHz)下，不同輸入/輸出埠數目的總阻抗數值；第8圖顯示觀測頻率為200MHz之下，晶片式電壓源的總阻抗與系統式電壓源的總阻抗的比較結果。

10．．．晶片組

11．．．核心晶片

12．．．封裝

Z_＿ON ．．．阻抗

Claims

一種阻抗設計方法，適用於一晶片組內之一核心晶片的一電源網路，其中上述電源網路具有耦接至一電壓源的N個輸入/輸出埠，並且上述N個輸入/輸出埠具有一觀測輸入/輸出埠，上述阻抗設計方法包括：若上述電壓源是內部地耦接至上述晶片組內之上述N個輸入/輸出埠，則在一既定頻率下，計算上述觀測輸入/輸出埠之一第一組阻抗，其中上述第一組阻抗包括上述觀測輸入/輸出埠之一自阻抗，以及上述觀測輸入/輸出埠對其他上述輸入/輸出埠之複數互阻抗；若上述電壓源是藉由一載體而外部地耦接至上述N個輸入/輸出埠，且上述載體用以將核心晶片耦接至上述電壓源，則在上述既定頻率下，計算上述觀測輸入/輸出埠之一第二組阻抗，其中上述第二組阻抗包括上述觀測輸入/輸出埠之一自阻抗，以及上述觀測輸入/輸出埠對其他上述輸入/輸出埠之複數互阻抗；將上述第一組阻抗和上述第二組阻抗作比較；以及根據比較結果，調整上述電源網路的阻抗或上述載體的阻抗。
如申請專利範圍第1項所述之阻抗設計方法，其中上述載體包括上述晶片組的封裝。
如申請專利範圍第1項所述之阻抗設計方法，其中上述載體包括上述晶片組的銲線。
如申請專利範圍第1項所述之阻抗設計方法，其中上述載體包括將上述晶片組耦接上述電壓源之一印刷電路板導線。
一種阻抗設計方法，適用於一晶片組內之一核心晶片的一電源網路，其中上述電源網路具有耦接至一電壓源的N個輸入/輸出埠，並且上述N個輸入/輸出埠具有一觀測輸入/輸出埠，上述阻抗設計方法包括：若上述電壓源是藉由一第一載體而外部地耦接至上述N個輸入/輸出埠，且上述第一載體用以將核心晶片耦接至上述電壓源，則在上述既定頻率下，計算上述觀測輸入/輸出埠之一第一組阻抗，其中上述第一組阻抗包括上述觀測輸入/輸出埠之一自阻抗，以及上述觀測輸入/輸出埠對其他上述輸入/輸出埠之複數互阻抗；若上述電壓源是藉由一第二載體而外部地耦接至上述N個輸入/輸出埠，且上述第二載體將核心晶片耦接至上述電壓源，則在上述既定頻率下，計算上述觀測輸入/輸出埠之一第一組阻抗，其中上述第二載體不同於上述第一載體，且上述第二組阻抗包括上述觀測輸入/輸出埠之一自阻抗，以及上述觀測輸入/輸出埠對其他上述輸入/輸出埠之複數互阻抗；將上述第一組阻抗和上述第二組阻抗作比較；以及根據比較結果，調整上述第一或第二載體的阻抗。
如申請專利範圍第5項所述之阻抗設計方法，其中上述第一載體包括上述晶片組之封裝，且上述第二載體是上述晶片組之銲線。
如申請專利範圍第5項所述之阻抗設計方法，其中上述第一載體是將上述核心晶片耦接至上述電壓源之一印刷電路板導線，且上述第二載體是上述晶片組之封裝或銲線。