TWI586098B

TWI586098B - Quartz oscillating device and semiconductor device

Info

Publication number: TWI586098B
Application number: TW100140723A
Authority: TW
Inventors: Osamu Ozawa; Masashi Horiguchi; Yuichi Okuda; Akihito Anzai
Original assignee: Renesas Electronics Corp
Priority date: 2010-12-24
Filing date: 2011-11-08
Publication date: 2017-06-01
Also published as: US9628021B2; CN102545782A; CN105871335A; CN109617529A; CN105871335B; TW201244368A; US20120161889A1; CN102545782B; US20140232476A1; US9300248B2; CN109617529B; US20160164461A1; US8736390B2; JP2012186784A

Description

石英振盪裝置及半導體裝置

本發明關於石英振盪裝置及連接於石英振盪器的半導體裝置，特別關於以32kHz為代表的低頻用石英振盪裝置及連接於石英振盪器的半導體裝置的適用之技術。

例如專利文獻1揭示之構成，係為了低消費電力，而藉由分別被插入反相器電路之電源電壓側與接地電源電壓側的電流源，來控制流入石英振盪電路之反相器電路之電流。專利文獻2則揭示，於石英振盪電路，除了使負荷容量設為可變容量以外，介由電壓轉換電路將反相器電路之電源電壓設為可變，而擴大振盪頻率之可變範圍之構成。專利文獻3則揭示，於包含安裝於多層基板之負荷容量或石英振動子等的石英振盪器中，將和該負荷容量或石英振動子等安裝區域呈對向的內層部分挖空之構成。如此則，可以大幅減少圖案間等之靜電容量之影響，防止振盪頻率大幅偏離設計值。

[習知技術文獻] [專利文獻]

專利文獻1：特開2001-274627號公報

專利文獻2：特開2006-135739號公報

專利文獻3：特開平10-22734號公報

例如以微電腦為代表的各種電子機器，通常為實現計時機能而搭載石英振盪裝置。石英振盪裝置大多藉由電池等電力而動作，要求高精確度之同時，特別要求低消費電力。石英振盪裝置欲實現低消費電力時，使用小的負荷容量值(CL值)對應之低CL值對應之石英振動子乃有利者。圖30表示通常之石英振盪裝置之構成例之電路圖。圖31表示本發明之前提被檢討的振盪電路部之配置例之概略圖。

圖30之石英振盪裝置係由：半導體封裝PKGx，外加構件之石英振動子XTAL，容量Cd、Cg及限制用的電阻Rd等構成。Rd等可以省略。於PKGx內之半導體晶片形成振盪電路部OSCBK，其包含反相器電路(反轉邏輯電路或負性電阻產生電路)IV，及連接於其之輸入(XIN)與輸出(XOUT)之間的高電阻之回授電阻Rf。XTAL被連接於XIN與XOUT之間，Cg被連接於XIN與接地電源電壓GND之間，Cd被連接於XOUT與GND之間，藉由此一構成，於XOUT產生例如振盪頻率32kHz等之振盪信號。

如圖31所示，半導體封裝PKGx內之振盪電路部OSCBK，係以例如OSCBK內之GND(VSS)與上述外加構件之GND之間不具備差的方式，被配置於PKGx之電源端子(VCC、VSS)附近。所謂生活家電等使用之低階微電腦，因為外部端子數腳少之故，電源對(VCC、VSS)大多僅有1組。此情況下，為使配線電阻引起之壓降IR_Drop成為最小而將電源對配置於邊之正中央。因此，OSCBK亦配置於邊之正中央附近。

其中，上述負荷容量值(CL值)意味著由石英振動子XTAL看到之等效容量值。於圖30，忽視各種寄生容量時，CL值相當於Cg與Cd之串聯連接之容量值。通常廣泛普及之石英振動子之CL值為12.5pF(稱為標準CL值)等，此情況下，加上實際之寄生容量而使用分別具有10～20pF等之值的Cd、Cg。另外，近年來，3～7pF等之低CL值對應之XTAL被開發。此情況下，亦需要分別具有2～8pF等之值的Cd、Cg。使用此等低CL值對應之XTAL時，在充分確保振盪餘裕度狀態下，能縮小對Cd、Cg等之充放電電流而可以達成低消費電力。但是，和使用標準CL值比較，例如就(1)晶片或配線基板之寄生容量，(2)耐雜訊等觀點而言，乃有需要注意者。

首先，關於(1)晶片或配線基板之寄生容量，例如寄生容量越大時，需要使負荷容量(Cd、Cg)減少和該(增大)部分相當的容量值，現實上如此小的外加負荷容量無法獲得。特別是如圖31所示，低階微電腦等，因為外部端子數少，信號分配之自由度低，外部端子間之寄生容量成為問題。另外，越是低CL值，容量值變動時頻率感度變高，寄生容量變動伴隨之振盪動作不良有可能發生。使用標準CL值時，例如即使1～3pF程度之寄生容量存在，亦可藉由Cd、Cg值之調整而充分補償寄生容量，另外，因為頻率感度低，各容量值之精確度稍有降低亦不會有大問題。

其次，關於(2)耐雜訊等，伴隨低消費電力對負荷容量(Cd、Cg)之充放電電流亦變小，石英振盪裝置全體對於雜訊之感度變高。圖30之外部端子(XIN、XOUT)之EMC(Electromagnetic Compatibility)對策之重要性亦增大。另外，針對電源雜訊，係如圖31所示，特別是僅1組電源對存在時，晶片內部或配線基板上之電源變動有可能影響附近之振盪電路部OSCBK。因此期待著藉由端子配置、配線基板圖案、或晶片內佈局等之最佳化來進行充分之雜訊對策。

圖32表示作為本發明前提被檢討的石英振盪裝置中，其配線基板之佈局構成例之概略圖。於圖32，係於配線基板PCBx上，安裝半導體封裝PKGx、石英振動子XTAL、容量Cg、Cd及電阻Rd，彼等被適當連接於PCBx上。PKGx係具備複數個外部端子PN，其包含振盪輸入信號XIN用、振盪輸出信號XOUT用、接地電源電壓VSS用、特定信號XX用。其中，PN(XIN)與PN(XOUT)被鄰接配置。PN(XIN)連接於PCBx上之配線圖案LN_XIN，PN(XOUT)係介由Rd連接於PCBx上之配線圖案LN_XOUT。LN_XIN與LN(XOUT)係以互不帶來雜訊的方式隔開間隔而延伸。另外，來自鄰接於PN(XIN)之PN(XX)的配線圖案LN_XX，儘可能以不和LN_XIN並走的方式，朝LN_XIN延伸方向之正交方向延伸。XTAL連接於LN_XIN與LN_XOUT之間，Cg之一端連接於LN_XIN，Cd之一端連接於LN_XOUT。PN(VSS)連接於PCBx上之配線圖案LN_VSS1a，LN_VSS1a以包圍上述XTAL、Cg、Cd、LN_XIN、LN_XOUT之形成區域或安裝區域的方式，被配置成為大略迴路(loop)狀。但是，LN_VSS1a之末端不完全形成迴路而成為開放狀態。Cg、Cd之另一端分別連接於該LN_VSS1a。藉由使用迴路狀之LN_VSS1a，可以抑制上述XTAL、Cg、Cd、LN_XIN、LN_XOUT之區域及其外部之間之雜訊傳送。另外，該區域之下層(中層)部分為空。此乃為減少特別是LN_XIN、LN_XOUT與下層(中層)間之寄生容量等。

圖32之佈局之構成例針對上述寄生容量或雜訊之觀點有某種程度之注意。但是，特別是使用低CL值對應之石英振動子時，圖32之佈局之構成例並未充分，而乃有必要更進一步採取對策。本發明有鑑於此，目的在於提供石英振盪裝置，其能充分適用於低負荷容量值的石英振動子。

另外，本發明人除了上述佈局觀點以外，亦對電路之觀點進行檢討。圖50表示通常之石英振盪裝置之構成例之電路圖。圖50之石英振盪裝置係由：半導體封裝PKGx，外加構件之石英振動子XTAL，容量Cd、Cg及限制用的電阻Rd等構成。Rd可以省略。於PKGx內之半導體晶片形成振盪電路部OSCBK，其包含反相器電路(反轉邏輯電路或負性電阻產生電路)IVo，及連接於其之輸入(XIN)與輸出(XOUT)之間的高電阻(例如10MΩ等)之回授電阻Rf。XTAL被連接於XIN與XOUT之間，Cg被連接於XIN與接地電源電壓GND之間，Cd被連接於XOUT與GND之間，藉由此一構成，於XOUT產生例如頻率32kHz等之振盪信號。

此等石英振盪裝置大多藉由電池等電力而動作，特別要求低消費電力。石英振盪裝置欲實現低消費電力時，使用小的負荷容量值(CL值)之石英振動子XTAL乃有利者。CL值意味著由XTAL看到之等效容量值。於圖50之例係Cg與Cd之串聯連接之容量值。通常廣泛使用例如12.5pF(稱為標準CL值)等之CL值對應之XTAL，但近年來，例如3～7pF(稱為低CL值)等之CL值對應之XTAL被開發，使用此種低CL值對應之XTAL乃有利者。但是，使用此種低CL值對應之XTAL而達成低消費電力時，本發明人發現例如以下(1)～(4)之事態。

(1)有可能無法充分對應於廣範圍電源電壓(特別是低電源電壓)。石英振盪裝置被期待著可以對應於各種電子機器使用之廣範圍電源電壓(例如1.62V～5.5V)。特別是受到電子機器之低消費電力化(低電源電壓化)趨勢影響，能對應於低電源電壓乃有利者。其中例如使用專利文獻1之技術時，於圖50之反相器電路IVo串聯連接於電源電壓與接地電源電壓之間的電晶體段數變多，有可能無法對應於低電源電壓。另外，例如使用專利文獻2之技術時，和專利文獻1之技術同樣，電晶體段數增大之可能性存在之同時，電壓轉換電路亦有可能無法對應於低電源電壓。

(2)振盪開始時間增大之可能性存在。欲達成低消費電力化時，減少圖50之反相器電路IVo之消費電流乃有利者。振盪啟動時，藉由該反相器電路IVo之輸出電流對外加之容量Cg、Cd(例如5～20pF)充電，使上升至動作點附近之電壓後(石英振動子XTAL之兩端子電壓大略相等後)，雜訊引起之微小振盪會成長而達穩定之振盪動作。因此，縮小IVo之電流時，振盪開始時間增大為2s以上之值之可能性存在。

(3)降低抗雜訊之可能性存在。如習知以較大電流進行振盪動作時，外加容量Cg、Cd之充放電電流變大，振盪信號之振幅(圖50之XOUT之振幅)成為大略電源電壓位準之振幅。但是，為削減電力而以較小電流進行振盪動作時，外加容量Cg、Cd之充放電電流變小，振盪信號之振幅(圖50之XOUT之振幅)成為例如100～300mV程度。因此，容易受外來雜訊影響，受影響時之回復亦變慢，抗雜訊能力顯著惡化之情況出現。

(4)石英振動子XTAL之選擇種類受限，無法對應於來自市場多樣化之要求(亦即泛用性降低)之可能性存在。將圖50之石英振盪裝置特化為低CL值對應之石英振動子XTAL而設計時，該石英振盪裝置難以適用標準CL值對應之XTAL。但是，和標準CL值對應之XTAL比較，低CL值對應之XTAL之成本高，因此使用者期待著能對低CL值對應之XTAL或標準CL值對應之XTAL有加以選擇之權力。

本發明有鑑於此，目的在於提供有助於低消費電力化的石英振盪裝置。本發明上述及其他目的及新穎特徵可由本說明書之記載及附加圖面來理解。

本發明之代表性實施形態之概要簡單說明如下。

本實施形態之石英振盪裝置，係於配線基板上安裝半導體封裝及石英振動子者。半導體封裝具備成為石英振動子之連接用的第1及第2外部端子。於配線基板形成：由第1外部端子延伸而連接於石英振動子之一端的第1配線圖案；及由第2外部端子和第1配線圖案以大略同一方向延伸，而連接於石英振動子之另一端的第2配線圖案。於配線基板另外形成：被配置於第1配線圖案與第2配線圖案之間之區域，電連接於接地電源電壓的第3配線圖案。

藉由使用此一構成，可以減少第1外部端子與第2外部端子間之腳位(pin)間之寄生容量，可減少腳位間之耦合雜訊。結果，對於要求更進一步減少寄生容量以及提升抗雜訊特性的低負荷容量值對應之石英振動子，可以充分滿足其要求。

另外，本實施形態之石英振盪裝置，即使上述第1外部端子與上述第2外部端子鄰接配置時，於半導體封裝之半導體晶片內，亦可確保第1外部端子用之第1焊墊與第2外部端子用之第2焊墊間之間隔，於其間配置電源配線而構成。如此則，可減少腳位間之寄生容量或減低耦合雜訊。

本實施形態之半導體裝置，係具備：基準電流產生電路，用於產生基準電流；電流源，其之一端被供給電源電壓，藉由將該基準電流設為電流鏡而產生第1電流；被供給該第1電流，源極接地的振盪用MIS電晶體；及以其之汲極(第1節點)為輸入的比較器電路區塊。另外，該半導體裝置具備：被插入振盪用MIS電晶體之閘極(第2節點)與汲極(第1節點)間的回授電阻。於半導體裝置外部，於第1節點及第2節點與接地電源電壓節點之間分別連接著容量，於第1節點與第2節點之間連接著石英振動子。其中，比較器電路區塊，係以第1比較電壓作為基準而針對產生於第1節點之具有第1振幅的第1振盪信號進行大小判斷，而產生具有較第1振幅為大的第2振幅之第2振盪信號。

如上述說明，使石英振盪部之反轉邏輯電路，藉由電流源與振盪用MIS電晶體構成之源極接地放大電路來構成，如此則，可以實現特別是半導體裝置(石英振盪部)之低電源電壓化(換言之，低消費電力化)。另外，對應於低負荷容量值(低CL值)所對應之石英振動子而設定第1電流成為較小，藉由比較器電路區塊針對其引起之第1振幅之降低予以補償，使用該補償用的電路佈局(circuit topology)可實現半導體裝置(石英振盪部)之低消費電力化。

上述半導體裝置，係使石英振盪部之反轉邏輯電路之電流源構成為可變電流源，藉由該可變電流源可對應於石英振動子之CL值，而將第1電流之電流值設為第1電流值或第2電流值。如此則，使用者選擇之石英振動子之選擇類別，不僅可對應於低CL值，亦可對應於標準CL值。此時較好是，振盪用MIS電晶體係於次臨限區域動作，當「標準CL值/低CL值」之值為「M」時，以使「第2電流值/第1電流值」之值成為「M」之平方的方式來設定第1電流之電流值。如此則，不受CL值影響而可保持振盪餘裕度於一定，無須容許度之設計，可於該部分範圍內將第1電流之電流值設為較小。另外，較好是藉由將基準電流產生電路設為PTAT電路等，而使第1電流之電流值和溫度呈比例增加。如此則，可保持振盪餘裕度於一定，可於該部分範圍內將第1電流之電流值設為較小。

上述比較器電路區塊之構成較好是，藉由反映石英振盪部之反轉邏輯電路之電路構成而成的複製(replica)電路，而產生第1比較電壓。如此則，反轉邏輯電路之PVT變動會反映於第1比較電壓，可以適當設定第1比較電壓之電壓位準，可提升第2振盪信號之波形品質(例如工作比(duty ratio)特性)。

以下實施形態中方便上或必要時分割為多數段落(section)或實施形態加以說明，但除特別明示以外，彼等並非無關係，而是一方具有另一方之一部分或全部之變形例、詳細、補充說明等之關係。又，以下說明之實施形態中，言及要素之數等(包含個數、數值、量、範圍等)時，除特別明示以及原理上明確限定為特定數以外，並非限定於該特定數，而是可為特定數以上或以下。

又，以下實施形態中，其構成要素(包含要素步驟等)，除特別明示以及原理上明確為必須以外，並非一定必要。同樣，以下實施形態中，言及構成要素等之形狀、位置關係等時，除特別明示以及原理上明確為非如此不可以外，實質上包含和其之形狀近似或類似者。此一情況，關於上述數值及範圍亦同樣。

又，構成實施形態之各機能區塊的電路元件，並未特別限制，可藉由習知CMOS(互補型MOS電晶體)等積體電路技術形成於單晶矽半導體基板上。另外，實施形態中，MISFET(Metal Insulator Semiconductor Field Effect Transistor)(略稱為MIS電晶體)之一例，係使用MOSFET(Metal Oxide Semiconductor Field Effect Transistor)(略稱為MOS電晶體)，但是閘極絕緣膜並非將非氧化膜除外。圖面中，於p通道型MOS電晶體(PMOS電晶體)於閘極標記箭頭記號，以和n通道型MOS電晶體(NMOS電晶體)區別。圖面中，MOS電晶體之基板電位之連接並未特別標記，但只要再MOS電晶體可正常動作範圍內，其連接方法並未特別限制。

以下依據圖面詳細說明本發明之實施形態。又，實施形態說明之全圖中，同一之構件原則上附加同一符號並省略重複說明。

(石英振盪裝置全體之代表性實施形態(1A))

圖1表示本發明之一實施形態之石英振盪裝置全體概略構成例，(a)為平面圖，(b)為(a)之A-A’間斷面圖。如圖1(a)所示，石英振盪裝置係由配線基板PCB，安裝於PCB上的半導體封裝PKG及各種外加元件，及PCB上之各種配線圖案構成。PKG係具備：半導體晶片CP，振盪輸入信號XIN用、振盪輸出信號XOUT用、及包含接地電源電壓VSS用的複數個外部端子(外部引線)PN、將CP與PN適當連接的接合導線BW。其中，朝一方向(X軸方向)依序配置：電路區塊CB1用的外部端子PN2、OSCBK用的外部端子PN3、PNi、PNs1、PNo、電路區塊CB2用的外部端子PN1、PNs2。

半導體晶片CP係具備：振盪電路部OSCBK，電路區塊CB1、CB2，複數個格CL。複數個格CL，係沿CP之一邊(X軸方向)依序配置。OSCBK係具備：如圖30所示之反相器電路IV及回授電阻Rf，在OSCBK與CP之一邊之間配置OSCBK用的4個格CL。於該4個格CL之中，分別配置焊墊PD3，XIN用的焊墊PDi，VSS用的焊墊PDs1，XOUT用的焊墊PDo。PDi及PDo，係如圖30所示，連接於反相器電路IV之輸入及輸出，PDs1連接於該IV之接地電源電壓節點。PD3、PDi、PDs1、PDo係沿CP1之一邊依序等間隔被配置，分別介由接合導線BW被連接於PN3、PNi、PNs1、PNo。PD3、PN3，例如為電源電壓VCC用等，亦有省略之情況。

在電路區塊CB2與半導體晶片CP之一邊之間配置CB2用的複數(於此為2個以上)之格CL。2個格CL之一方係包含焊墊PD1，另一方則包含VSS用之焊墊PDs2。PD1與PDs2，係沿CP之一邊(X軸方向)依序被配置，和PD1相鄰配置上述XOUT用之焊墊PDo。但是，相較於PDs1與PDo之間隔，以PD1與PDo之間隔呈較大的方式而將各CL予以配置。PD1、PDs2分別介由接合導線BW連接於PN1、PNs2。在電路區塊CB1與半導體晶片CP之一邊之間配置包含焊墊PD2的CB1用的1個以上之格CL。和PD2相鄰配置上述OSCBK之PD3。但是，相較於PDi與PD3之間隔，以PD2與PD3之間隔呈較大的方式而將各CL予以配置。PD2介由接合導線BW連接於PN2。

於配線基板PCB上安裝作為外加元件之容量Cg、Cd及石英振動子XTAL。又，於PCB，係如圖1(a)、(b)所示，於第1配線層(例如成為元件安裝面的最上層)LY1形成配線圖案LN_XIN、LN_XOUT、LN_VSS1a及LN_VSS1b。LN_XIN之一端連接於外部端子PNi，朝大略Y軸方向延伸，另一端連接於XTAL之一端。LN_XOUT之一端連接於外部端子PNo，朝大略Y軸方向延伸，另一端連接於XTAL之另一端。LN_VSS1b之一端連接於外部端子PNs1，於LN_XIN與LN_XOUT之間之區域朝大略Y軸方向延伸，於另一端附近則連接著Cg、Cs之一端。Cg之另一端連接於LN_XIN，Cd之另一端連接於LN_XOUT。LN_VSS1a之一端連接於外部端子PNs2，以包圍上述XTAL、Cg、Cd、LN_XIN、LN_XOUT、LN_VSS1b之形成區域或安裝區域的方式被配置成為大略迴路(loop)狀。

於PCB，如圖1(a)、(b)所示，係由上述第1配線層LY1之各配線圖案(LN_XIN、LN_XOUT、LN_VSS1a及LN_VSS1b)挾持絕緣層(介電體層)ISL而成為下層部分(Z軸方向)之第n配線層LYn，於該第n配線層LYn形成VSS用的面狀之配線圖案LN_VSSn。換言之，於LY1之各配線圖案，係於Z軸方向在和LN_VSSn之間持有對向之部分。LYn較好為最下層，但不限定於此，亦可為位於最上層與最下層之間之內層。上述LN_VSS1b之另一端附近，係介由貫穿孔TH連接於LN_VSSn，LN_VSS1a之一端附近及另一端附近亦介由貫穿孔TH連接於LN_VSSn。

該構成例之主要特徵在於如下。第1特徵為，在XIN用之外部端子PNi(焊墊PDi)與XOUT用之外部端子PNo(焊墊PDo)之間配置VSS用之外部端子PNs1(焊墊PDs1)。第2特徵係和第1特徵同樣，在XIN用之配線圖案LN_XIN與XOUT用之配線圖案LN_XOUT之間配置VSS用之配線圖案LN_VSS1b。第3特徵為，將該LN_VSS1b連接於容量Cg、Cd之一端。第4特徵為，在第1配線層LY1之各配線圖案之下層設置VSS用之配線圖案LN_VSSn。第5特徵為，在OSCBK用之各焊墊，與CB1用及CB2用之各焊墊之間確保某一程度之間隔。

首先，依據第1、第2特徵可以減低XIN節點與XOUT節點之間存在的直接之寄生容量(腳位間之寄生容量)。結果，可以減低互以逆極性振盪信號振動的XIN節點與XOUT節點之間之耦合雜訊。更進一步，某些情況下可以減低對XTAL之負荷容量值(CL值)帶來影響的寄生容量。圖3表示在XIN節點與XOUT節點間產生的寄生容量之一例之電路圖。如圖3所示，XIN節點與XOUT節點間存在著直接之寄生容量(腳位間之寄生容量)Cs’，XIN節點與接地電源電壓GND間以及XOUT節點與GND間，分別存在著寄生容量Cg’及Cd’。此情況下，由石英振動子XTAL側看到之負荷容量(寄生容量)CL’之值，係如式(1)所示，成為Cg’與Cd’之串聯連接伴隨的合成容量與Cs’並聯連接之值。

CL’=(Cg’‧Cd’)/(Cg’+Cd’)+Cs’　(1)

其中，例如以上述圖32之構成例為代表而欲減低寄生容量時，通常減低Cg’或Cd’之值被視為重要者，但是即使增加Cg’或Cd’之情況下，減低Cs’之值成為更有效之情況亦存在。例如，Cg’=Cd’=1pF，Cs’=3pF時，CL’=3.5pF，Cg’=Cd’=2pF，Cs’=2pF時，CL’=3.0pF，Cg’=Cd’=3pF，Cs’=1pF時，CL’=2.5pF。由此可知，相較於Cg’、Cd’，Cs’對於XTAL之負荷容量值(CL值)之影響更大，即使微增Cg’、Cd’，而減少Cs’之情況下，亦可減低對CL值有影響的寄生容量(CL’)。

如圖1(a)、(b)所示構成例，於XIN節點(PDi、BW、PNi、LN_XIN)與XOUT節點(PDo、BW、PNo、LN_XOUT)之間存在著VSS(GND)節點(PDs1、BW、PNs1、LN_VSS1b)，Cg’、Cd’之值稍有增加。但是，Cs’之值，因為挾持VSS節點之故可視為幾乎等於0。另外，圖32之比較例時，在XIN節點與XOUT節點間，對應於其距離等而存在某一程度之腳位間容量。Cs’可以減低時，如上述說明，除可以減低寄生容量(CL’)以外，亦可以減低XIN節點與XOUT節點間之耦合雜訊。

依據第3特徵可提升耐雜訊(EMC)。於Cg、Cd之一端(LN_VSS1b側)，結合著LN_XIN、LN_XOUT所產生之逆極性振盪信號，但彼等為逆極性，因此藉由使Cg之一端與Cd之一端近距離結合而可以使該振盪信號抵消，可將LN_VSS1b之電位位準保持於一定。結果，GND雜訊可以減少，可提升耐雜訊特性。另外，圖32之比較例時，Cg之一端與Cd之一端介由LN_VSS1a而呈遠距離連接，因此，Cg之一端之電位位準與Cd之一端之電位位準不一致之情況產生。該電位位準之不一致將成為雜訊之產生來源。

依據第4特徵可提升耐雜訊(EMC)。如圖1(a)所示，藉由設置大略迴路狀之LN_VSS1a，可以減低XTAL、Cg、Cd、LN_XIN、LN_XOUT、LN_VSS1b之形成區域或安裝區域與其外部之間之雜訊之傳送。其反面為，大略迴路狀之LN_VSS1a作為天線之機能而有可能成為雜訊產生來源。於此，設置LN_VSSn，來切斷該電磁波之通過該LN_VSS1a之迴路內，以抑制LN_VSS1a之作為天線之效果。設置LN_VSSn雖有可能增大如圖3所示寄生容量Cg’、Cd’，但如上述說明，寄生容量以腳位間之寄生容量為具有支配性影響，因而不會有大問題。但是，Cg’、Cd’過度增大將會導致問題，因此考慮此一觀點，較好是如圖1(b)所示，將LN_VSSn設於最遠離LN_XIN、LN_XOUT之最下層。

依據第5特徵，OSCBK與CB1、CB2間之寄生成份可以減低，雜訊之傳送可以減低。結果，特別是可達成XIN節點及XOUT節點之耐雜訊之提升。OSCBK，就其機能而言，由CB1、CB2看時成為雜訊產生來源。另外，相反地，接受來自CB1、CB2之雜訊而較容易產生誤動作。因此，藉由使OSCBK用之各格CL與CB1用之各格CL之間隔，或OSCBK用之各格CL與CB2用之各格CL之間隔遠離而可以抑制雜訊之傳送。

藉由具備上述特徵，特別是可以容易實現使用低CL值(例如CL值=3～7pF)對應之石英振動子XTAL的石英振盪裝置。特別是，於低CL值對應之石英振盪裝置，如上述說明，被要求寄生容量(CL’)之減低或雜訊之減低，而藉由使用如圖1(a)、(b)所示構成例可以滿足彼等要求。另外，藉由使用低CL值對應之石英振盪裝置，可達成消費電力之低減。於石英振盪裝置，通常需要將式(2)所示稱為振盪餘裕度(Rm/Re)的指標保持規定值以上。ω為振盪頻率(角速度)，gm為振盪電路部OSCBK之反相器電路IV之互導。振盪餘裕度係和外加容量Cd、Cg之積呈反比例，因此振盪餘裕度設為一定而縮小Cd、Cg時可縮小gm，流入OSCBK之電流亦可縮小。

(Rm/Re)=gm/(Cg‧Cd‧ω²)　(2)

(石英振盪裝置全體之代表性實施形態(2A))

圖2表示本發明之一實施形態之石英振盪裝置中，和圖1不同的全體概略構成例平面圖。其中，說明和圖1之不同點。首先，如圖2所示半導體封裝PKG，係和圖1不同，XIN用外部端子PNi與XOUT用外部端子PNo被鄰接配置，作為電路區塊CB2之外部端子，除VSS用之外部端子PNs2以外，另具備電源電壓VCC用之外部端子PNv。圖2之PCB上之各配線圖案係和圖1大略同樣，但伴隨上述PNi與PNo之鄰接配置，LN_VSS1b之一端成為開放，容量Cg、Cd之一端被連接於LN_VSS1a之構成。亦即，於圖2，係於LN_XIN與LN_XOUT之間，存在著藉由貫穿孔TH被連接於LN_VSSn的VSS用之島(LN_VSS1b)。

於圖2之半導體晶片CP內，在振盪電路部OSCBK與CP之一邊之間配置OSCBK用的3個格CL。3個格CL係沿X軸方向依序配置，其兩側之CL分別具備XIN用之焊墊PDi及XOUT用之焊墊PDo，其間之格CLpw成為電源供給用之格。PDi及PDo分別介由接合導線BW連接於PNi、PNo。另外，在電路區塊CB2與CP之一邊之間，沿X軸方向依序配置2個格CL。2個格CL，係分別包含VSS用之焊墊PDs2、VCC用之焊墊PDv，PDs2、PDv分別介由接合導線BW連接於PNs2、PNv。PDv係介由CP內之金屬配線MLvcc連接於OSCBK內之電源供給用之CLpw，同樣，PDs2係介由CP內之金屬配線MLvss連接於OSCBK內之CLpw。OSCBK內之反相器電路IV(圖30等)，係介由該CLpw被供給之電源而動作。

於此構成例，其主要特徵如下。首先，第6特徵為，首先，於OSCBK，在包含XIN用的PDi之格CL與包含XOUT用的PDo之格CL之間，被配置電源供給用之格CLpw。亦即，和圖1不同，圖2不具備OSCBK專用的電源，而是由被共通使用之1組電源用外部端子PNv、PNs2來供給電源之構成例。此構成例被使用於例如外部端子數少的低階微電腦等，此情況下，受限於外部端子可將PNi與PNo鄰接配置。但是，即使將PNi與PNo鄰接配置，如圖2所示，於半導體晶片CP內部，係設為在PDi與PDo之間挾持格CLpw以確保間隔，進一步由CLpw供給電源(VCC、VSS)之構成。如此則，和上述第1特徵(在PNi(PDi)與PNo(PDo)之間配置PNs1(PDs1))同樣，可以達成腳位間寄生容量之減低之同時，可以減低腳位間之耦合雜訊。

圖2之構成例，係和圖1同樣，具備第2特徵(在LN_XIN與LN_XOUT之間配置LN_VSS1b)，及第4特徵(在下層配置LN_VSSn)，及第5特徵(在OSCBK用之各焊墊與CB1用及CB2用之各焊墊間確保間隔。如此則，可獲得和圖1同樣效果。另外，圖2之構成例雖不具備上述第3特徵(LN_VSS1b被連接於Cg、Cd之一端)，但亦可設為具備該特徵之構成。但是，和圖1不同，圖2不具備OSCBK專用的VSS用外部端子PNs1，在OSCBK之接地電源電壓節點與LN_VSS1b之間會產生些微距離，因此將Cg、Cd之一端連接於LN_VSS1a。

以上說明本發明之石英振盪裝置全體之代表性實施形態，以下針對上述各特徵之詳細或更進一步之特徵，主要由腳位配置、半導體晶片CP之佈局、配線基板PCB之佈局觀點個別說明。

(石英振盪裝置之詳細腳位配置) (腳位配置(比較例))

圖33表示作為本發明前提被檢討的石英振盪裝置中，其詳細之腳位配置之一例之概略圖。如圖33所示半導體封裝PKGx，係具備半導體晶片CPx及複數個外部端子PN。於CPx包含振盪電路部OSCBK，在OSCBK與CPx之一邊之間沿著X軸方向，使包含XIN用的焊墊PDi之格CL與包含XOUT用的焊墊PDo之格CL鄰接配置。另外，和該XIN用的CL鄰接，或和該XOUT用的CL鄰接，而使包含特定的焊墊PD之CL沿X軸方向依序被配置複數個。包含PDi、PDo在內之各焊墊PD以等間隔被配置。各焊墊PD係介由接合導線BW適當連接於特定之外部端子PN。但是，於此焊墊配置，XIN節點與XOUT節點間之腳位間之寄生容量變大，XIN節點與XOUT節點間之耐雜訊有可能無法充分確保。

(腳位配置(1))

圖4表示本發明之一實施形態之石英振盪裝置中，其詳細之腳位配置之一例的概略圖。如圖4所示半導體封裝PKG1a，係具備半導體晶片CP1及複數個外部端子PN。於CP1包含振盪電路部OSCBK，在OSCBK與CP1之一邊之間沿著X軸方向依序配置5個格CL。5個格CL，係包含3個之VSS用焊墊PDs1、PDs3、PDs4，及XIN用的焊墊PDi，及XOUT用的焊墊PDo。彼等焊墊係沿X軸方向依PDs3、PDi、PDs1、PDo、PDs4之順序被配置。另外，彼等5個焊墊係介由接合導線BW分別連接於依序呈鄰接被配置之5個外部端子PN。

如上述說明，使XIN節點(PDi、BW、PN)與XOUT節點(PDo、BW、PN)之各個藉由VSS(GND)節點予以挾持而構成，如此則，如第1特徵之說明，可以達成XIN節點與XOUT節點之腳位間寄生容量及耦合雜訊之減低。此時，除XIN節點與XOUT節點之間以外，於XIN節點與XOUT節點之外側亦配置VSS(GND)節點，因此XIN節點與XOUT節點之耐雜訊能更進一步提升。另外，於圖4，如第5特徵之說明，OSCBK用之各格CL，係由特定電路區塊用之各格CL分離配置，如此則，可達成耐雜訊之提升。其中，鄰接於PDs4更進一步配置OSCBK用之VCC用之焊墊PDv1，OSCBK由其被供給電源而動作。

(腳位配置(2))

圖5表示圖4之變形例之腳位配置之一例的概略圖。如圖5所示半導體封裝PKG1b，係具備半導體晶片CP2及複數個外部端子PN。於CP2，係在振盪電路部OSCBK與CP2之一邊之間，和圖4同樣，沿著X軸方向依序配置5個格CL，但和圖4不同，而取代包含VSS用焊墊PDs4之格CL，改為配置包含VCC用焊墊PDv2之格CL。如此則，和圖4比較，可削減1個OSCBK用之格(焊墊)，可達成電路面積(或外部端子數)之減少。使用此一構成例時，XOUT節點被VSS(GND節點)與VCC節點挾持，但此情況下，亦可充分達成腳位間之寄生容量及耦合雜訊之減少或耐雜訊之提升。但是，通常VCC節點較VSS節點之雜訊量稍大，而且XIN節點之信號量小於XOUT節點，耐雜訊特性較低，因此將VCC節點配置於XOUT節點側，而非配置於XIN節點側。

(腳位配置(3))

圖6表示圖5之變形例之腳位配置之一例的概略圖。如圖6所示半導體封裝PKG1c，係具備半導體晶片CP3及複數個外部端子PN。於CP3，係在振盪電路部OSCBK與CP3之一邊之間，沿著X軸方向依序配置4個格CL。4個格CL分別包含：VCC用焊墊PDv3、XIN用焊墊PDi、VSS用焊墊PDs1、及XOUT用焊墊PDo，彼等焊墊係於X軸方向依PDv3、PDi、PDs1、PDo之順序配置。

如上述說明，圖6之構成例較圖5之構成例更進一步能削減1個OSCBK用之格(焊墊)，可達成電路面積(或外部端子數)之減少。XIN節點係被VSS節點與VCC節點挾持，因此，如圖5所示，可充分達成XIN節點與XOUT節點之腳位間之寄生容量之減少或耦合雜訊之減少，以及XIN節點之耐雜訊之提升。另外，關於XOUT節點，係於一側配置VSS節點，於另一側確保第5特徵所述之間隔，而可達成腳位間之寄生容量之減少或耦合雜訊之減少，以及XOUT節點之耐雜訊之提升。亦即，包含焊墊PD1之其他電路區塊用之格CL，係以PDo與PD1之間隔大於PDo與PDs1間之間隔的方式而被配置。

(腳位配置(4))

圖7表示圖6之變形例之腳位配置之一例的概略圖。如圖7所示半導體封裝PKG2，係具備半導體晶片CP4及包含外部端子PNi、PNo的複數個外部端子PN。於CP4，係在振盪電路部OSCBK與CP4之一邊之間，沿著X軸方向依序配置3個格CL。3個CL之中兩側之CL，係分別包含：XIN用焊墊PDi、及XOUT用焊墊PDo。另外，3個CL之正中央之格CLa未包含焊墊。PDi及PDo，係介由接合導線BW分別連接於互相鄰接配置之PNi、PNo。

如上述說明，圖7之構成例較圖6之構成例更進一步能削減1個OSCBK用之格(焊墊)。和上述第6特徵大略同樣，PNi與PNo雖鄰接配置，但於CP4內，PDi與PDo介由格CLa被分離配置，因此，可達成XIN節點與XOUT節點間之腳位間之寄生容量及耦合雜訊之減少。另外，如第5特徵所示，包含PDi的格CL，和與其並列配置、而且包含焊墊PD2的特定電路區塊用的格CL之間被確保某一程度之間隔，同樣，包含PDo的格CL，和與其並列配置、而且包含焊墊PD1的特定電路區塊用的格CL之間被確保某一程度之間隔。具體言之為，以PDi與PD2之間隔大於PDi與PDo之間隔之1/2的方式被配置，同樣，以PDo與PD1之間隔大於PDi與PDo之間隔之1/2的方式被配置。如此則，XIN節點及XOUT節點與特定電路區塊間之寄生容量可以減少，XIN節點及XOUT節點之耐雜訊可以提升。

(腳位配置(5))

圖8表示圖7之變形例之腳位配置之一例的概略圖。如圖8所示半導體封裝PKG3，係具備半導體晶片CP5及包含外部端子PNi、PNnc、PNo的複數個外部端子PN。PNnc被配置於PNi與PNo之間。於CP5，係在振盪電路部OSCBK與CP5之一邊之間，沿著X軸方向依序配置2個格CL。2個CL係分別包含：XIN用焊墊PDi、及XOUT用焊墊PDo。PDi及PDo，係介由接合導線BW分別連接於PNi、PNo。PNnc未特別連接。

如上述說明，圖8之構成例較圖7之構成例更進一步能削減1個OSCBK用之格。第7特徵係使PDi與PDo鄰接配置，但藉由取代其，而在PNi與PNo之間挾持PNnc，如此則，可達成XIN節點與XOUT節點間之腳位間之寄生容量及耦合雜訊之減少。另外，和圖7同樣，OSCBK用之焊墊PDi、PDo，和特定電路區塊用的焊墊PD1、PD2之間被確保某一程度之間隔，因此，可達成寄生容量之減少或耐雜訊之提升。

(半導體晶片之詳細佈局) (晶片佈局(1))

圖9表示本發明之一實施形態之石英振盪裝置中，其構成要素之半導體晶片之主要部分之佈局構成例之概略圖。如圖9所示半導體晶片CP3a，係包含沿CP3a之一邊(沿X軸方向)依序配置的4個格CL。4個格CL為振盪電路部OSCBK用，分別具備VCC用焊墊PDv3、XIN用焊墊PDi、VSS用焊墊PDs1、XOUT用焊墊PDo。各焊墊之配列係和圖6同樣，依PDv3、PDi、PDs1、PDo之順序。

金屬配線MLvcc3係由PDv3朝晶片內部方向(Y軸方向)延伸，金屬配線MLvss1係由PDs1朝Y軸方向延伸。MLvcc3、MLvss1係使用最上層金屬配線層PM形成。另外，金屬配線MLxin係由PDi朝Y軸方向延伸，金屬配線MLxout係由PDo朝Y軸方向延伸。MLxin、MLxout係使用較PM下層的第1層金屬配線層M1形成，雖未特別圖示，於格CL內，係介由接觸孔分別連接於位於最上層PM的PDi、PDo。

針對4個格CL，近接於Y軸方向而設置供電區域VAR。VAR係使用位於M1與PM之間的2層分之金屬配線層M2、M3形成為網目形狀之金屬配線。於VAR之最上層被配置上述MLvcc3、MLvss1，該MLvcc3、MLvss1係分別介由接觸孔(未圖示)適當連接於該網目形狀之金屬配線。於VAR之半導體基板上，如圖30所示形成包含反相器電路IV等之振盪電路部OSCBK，OSCBK係接受該網目形狀之金屬配線之電源供給而動作。另外，MLxin連接於IV之輸入，MLxout則連接於IV之輸出。

如上述說明，圖9之構成例，其之第8特徵係對於振盪電路部OSCBK使用相對上層之部分(PM、M3、M2)來供給電源，使用相對下層之部分(M1)來供給信號。另外，電源線則使用網目形狀之金屬配線。如此則，可對OSCBK供給雜訊小的電源之同時，可減低XIN節點與XOUT節點之寄生容量。電源雜訊之減低，越是使用上層之金屬配線層越能減低配線電阻，更進一步藉由網目形狀之金屬配線之使用，可以減少IR降壓(drop)。另外，寄生容量之減低，係於格CL內使信號限制於下層之金屬配線層M1，使信號與電源不並行於同一金屬配線層而可以獲得。

(晶片佈局(2))

圖10表示圖9之變形例之佈局構成例之概略圖。和圖9所示半導體晶片CP3a比較，圖10所示半導體晶片CP3b，VCC用之金屬配線MLvcc3與VSS用之金屬配線MLvss1係近接，而且並行朝Y軸方向延伸之構成。亦即，於格CL之區域，MLvcc3係朝MLvss1延伸於X軸方向之後，朝Y軸方向延伸之構成。使用該佈局構成例亦可獲得和圖9同樣之效果。

(晶片佈局(3))

圖11表示圖9之變形例之另一佈局構成例之概略圖。和圖9比較，圖11所示半導體晶片CP1，係將圖9之包含VCC用之焊墊PDv3的格CL，置換為包含VSS用之焊墊PDs3的格CL，另外，和圖9之包含XOUT用之焊墊PDo的格CL呈鄰接，而追加包含VSS用之焊墊PDs4的格CL之構成。亦即，各焊墊之配置係對應於圖4之構成例。金屬配線MLvss3係由PDs3朝晶片內部方向(Y軸方向)延伸，金屬配線MLvss4係由PDs4朝Y軸方向延伸。MLvss3、MLvss4係使用最上層金屬配線層PM形成。和圖9同樣，適當連接於供電區域VAR中之網目形狀之金屬配線。使用該佈局構成例亦可獲得和圖9同樣效果。又，電源配線越增加，於半導體晶片內，XIN節點、XOUT節點與電源間之寄生容量增大之可能性越大，因此使用此種構成例更為有利。

(晶片佈局(4))

圖12表示圖11之變形例之佈局構成例之概略圖。和圖11比較，圖12所示半導體晶片CP2，係將圖11之包含VSS用之焊墊PDs4的格CL，置換為包含VCC用之焊墊PDv2的格CL之構成。亦即，各焊墊之配置係對應於圖5之構成例。金屬配線MLvcc2係由PDv2朝晶片內部方向(Y軸方向)延伸。MLvcc2係使用最上層金屬配線層PM形成。和圖11同樣，適當連接於供電區域VAR中之網目形狀之金屬配線。使用該佈局構成例亦可獲得和圖11同樣效果。

(晶片佈局(5))

圖13表示本發明之一實施形態之石英振盪裝置中，和圖9等不同的半導體晶片之主要部分之佈局構成例之概略圖。如圖13所示半導體晶片CP4，係包含沿CP4之一邊(沿X軸方向)依序配置的3個格CL。3個格CL為振盪電路部OSCBK用，其兩側之CL分別具備XIN用焊墊PDi、XOUT用焊墊PDo，其中間之格CLpw為電源供給用之格。另外，於圖13，由該OSCBK用之各格區域隔開一定間隔，而配置特定電路區塊用的格區域。於該格區域之中具備包含VSS用之焊墊PDs2之格CL，及包含VCC用之焊墊PDv之格CL。亦即，各焊墊之配置係對應於圖2或圖7之構成例。

金屬配線MLvcc係由PDv朝電源供給用之CLpw朝X軸方向(沿著晶片之一邊)延伸，到達CLpw之後朝晶片內部方向(Y軸方向)延伸。同樣，金屬配線MLvss係由PDs2朝CLpw朝X軸方向延伸，到達CLpw之後，和MLvcc近接且並行之狀態下朝Y軸方向延伸。MLvcc、MLvss係使用最上層金屬配線層PM形成。和圖9同樣，該延伸於Y軸方向之MLvcc、MLvss係適當連接於OSCBK用之供電區域VAR中之網目形狀之金屬配線。另外，和圖9同樣，PDi、PDo之使用第1層金屬配線層M1的金屬配線MLxin、MLxout，係延伸於Y軸方向。藉由使用該構成例，即使OSCBK不具備專用電源之情況下，和圖9同樣之理由，可對OSCBK供給少雜訊之電源之同時，可減低XIN節點及XOUT節點之寄生容量。

(晶片佈局(6))

圖14表示圖13之變形例之佈局構成例之概略圖。和圖13比較，如圖14所示半導體晶片CP4a，係除圖13之電源供給用之格CLpw(圖14為格CLpw1)以外，另外，追加和XIN用之焊墊PDi鄰接的電源供給用之格CLpw2而構成。亦即，藉由CLpw1與CLpw2挾持包含PDi之格CL之構成。如圖13所示，來自焊墊PDv之金屬配線MLvcc，於圖14係朝CLpw1朝X軸方向延伸(延伸於晶片之一邊)，到達CLpw1之後朝朝晶片內部方向(Y軸方向)延伸。另外，如圖13所示，來自焊墊PDs2之金屬配線MLvss，於圖14係朝CLpw2朝X軸方向延伸，到達CLpw2之後朝晶片之Y軸方向延伸。和圖13同樣，MLvcc、MLvss係適當連接於供電區域VAR中之網目形狀之金屬配線。

藉由使用該構成例，和圖13同樣，可對OSCBK供給少雜訊之電源之同時，可減低XIN節點及XOUT節點之寄生容量。另外，和圖13比較，藉由電源供給用之格CLpw1、CLpw2挾持焊墊PDi用之格CL之兩側，可提升XIN節點之耐雜訊。亦即，相較於XOUT節點，XIN節點之信號量小、耐雜訊特性低，因此優先提高XIN節點之耐雜訊特性較為有利。

(晶片佈局(5’))

圖15表示，於圖13之構成例之中各格之詳細構成例之概略圖。如圖15所示，在包含XIN用的焊墊PDi之格CL內，設置ESD保護元件(箝位(限壓)元件)CLP1，同樣，在包含XOUT用的焊墊PDo之格CL內，設置ESD保護元件(箝位元件)CLP1。CLP1，係用於限制PDi、PDo與接地電源電壓GND之間。另外，在電源供給用之格CLpw內，設置ESD保護元件(箝位元件)CLP2。CLP2，係用於限制金屬配線MLvcc與金屬配線MLvss之間。

CLP2，係由例如將MLvss側設為陽極，將MLvcc側設為陰極的pn接合二極體D2，或者於MLvcc與MLvss之間連接源極/汲極路徑，於MLvss連接閘極的n通道型MOS電晶體MNd等構成。CLP1，係由將GND側設為陽極，將PDi、PDo側設為陰極的pn接合二極體D1等構成。在作為信號用的CLP1，適用MNd之保護元件時會導致寄生容量增大或漏電流增大等過大之問題，因此，於此適用pn接合二極體。

圖15之構成例係具備以下特徵。首先，第9特徵為，在XIN、XOUT用之焊墊PDi、PDo，未被連接電源電壓(VCC)側之箝位元件，僅連接著GND側之箝位元件。此乃為使石英振盪裝置對應於廣範圍之電源電壓。亦即，假設於PDi、PDo連接電源電壓側之箝位元件，則該箝位元件之容量值會對應於電源電壓之值而變化，XIN節點、XOUT節點之寄生容量之值有可能變化(惡化時會導致振盪不穩定)，為防止此問題。

接著，第10特徵為，在CLpw內設ESD保護元件CLP2。通常，ESD保護元件係設於外部端子附近(例如PDs2或PDv之格內)，此情況下，外部端子至OSCBK為止之電源路徑存在距離，例如突波直接混入MLvcc、MLvss時有可能無法充分保護OSCBK。因此，如圖15所示構成例，將OSCBK接近CLP2予以配置，可實現OSCBK之充分保護免受突波影響。另外，亦可於外部端子附近(例如PDs2或PDv之格內)配置ESD保護元件，某些情況下可以省略。又，雖說明如圖13所示構成例，但焊墊、PDi、PDo之ESD保護元件可適用於其他構成例。另外，電源供給用之格之中的ESD保護元件，針對包含圖14之構成例在內之OSCBK不具備專用電源之構成，亦可以同樣適用。

(半導體封裝之佈局)

圖16表示本發明之一實施形態之石英振盪裝置中，其封裝構成之一例之概略圖。如圖16所示半導體封裝PKG，係和上述圖13等之構成例同樣，搭載著振盪電路部OSCBK不具備專用電源之半導體晶片CP4b。半導體封裝PKG，係具備VSS用之外部端子PNs2及VCC用之外部端子PNv構成之1組電源端子，PKG內之CP4b，係藉由該1組電源端子供給之電源而動作。CP4b，除OSCBK以外另具備特定之電路區塊CB。於CP4b內，對應於OSCBK而配置複數個格CL構成之格區域CLBo。對應於CB而由複數個CL構成之格區域CLBc，係和CLBo隔開一定距離被配置。

於CLBc內，係作為第11特徵，而對應於外部端子PNs2配置2個焊墊PDs21、PDs22，而對應於外部端子PNv配置2個焊墊PDv11、PDv12。PDs21、PDs22係分別藉由不同之接合導線BW被共通連接於PNs2，PDv11、PDv12係分別藉由不同之接合導線BW被共通連接於PNv。於PDs21、PDv11，係分別連接著如圖13等所示朝OSCBK延伸的金屬配線MLvss、MLvcc。另外，PDs22、PDv12分別介由金屬配線ML1、ML2連接於特定電路區塊CB。

如上述說明，藉由使用第11特徵，可實現電源雜訊之減低。例如電源僅存在1組，假設對應於PNs2、PNv之焊墊分別存在1個時，來自CB之電源雜訊會介由該焊墊混入OSCBK側，導致振盪不良之情況發生。因此，如圖16所示構成例，對應於1個外部端子設置2個焊墊，由1個外部端子對其進行雙接合時，來自CB之電源雜訊會介由2個接合導線BW混入OSCBK側。此時，BW因為具有電感成份，而和電源之寄生容量成份合併構成低通濾波器，結果，可使由CB混入OSCBK側之電源雜訊衰減。又，上述係於1個外部端子設置2個焊墊，但亦可更擴大為對應於3個以上之焊墊。

(配線基板之詳細佈局) (基板佈局(1))

圖17表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之佈局構成例之概略圖。於圖17，係於配線基板PCB1上安裝著半導體封裝PKG1d。於PKG1d，係沿X軸方向依序配置特定之信號XX用外部端子PNxx、XIN用之外部端子PNi、VSS用之外部端子PNs1、XOUT用之外部端子PNo，VSS用之之外部端子PNs2係挾持1個外部端子被配置。於PCB1上之最上層之配線層(相當於圖1(b)之第1配線層LY1)，係於PKG1d之安裝部分形成VSS用之配線圖案LN_VSS1d。於該LN_VSS1d連接著上述VSS用之2個外部端子PNs1、PNs2。

於PCB1上安裝著作為外加元件之容量Cg、Cd及石英振動子XTAL。另外，於PCB1上，係於最上層之配線層(圖1(b)之LY1)，除LN_VSS1d以外，另外形成配線圖案LN_XIN、LN_XOUT、LN_VSS1a、LN_VSS1b、LN_VSS1c及LN_XX。LN_XIN之一端連接於XIN用之PNi，朝大略Y軸方向延伸，另一端連接於Cg之一端。LN_XOUT之一端連接於XOUT用之PNo，介由電阻Rd(可省略)朝大略Y軸方向延伸，另一端連接於Cd之另一端。LN_XIN及LN_XOUT係具有朝X軸方向延伸之分歧配線，在LN_XIN之分歧配線之前端與LN_XOUT之分歧配線之前端之間連接著XTAL。

LN_VSS1b之一端連接於VSS用之PNs1，於LN_XIN與LN_XOUT之間之區域朝大略Y軸方向延伸。Cg、Cd之另一端，則連接於VSS用之配線圖案LN_VSS1c。LN_VSS1a之一端連接於VSS用之PNs2，以包圍上述XTAL、Cg、Cd、LN_XIN、LN_XOUT、LN_VSS1b、LN_VSS1c之形成區域或安裝區域的方式被配置成為大略迴路狀。LN_VSS1c，係於最上層之配線層(圖1(b)之LY1)連接於LN_VSS1a。另外，LN_XX之一端連接於XX用之PNxx，先朝PKG1d之內側方向延伸之後，(於PKG1d之安裝部分內延伸之後)，朝特定方向延伸。

又，於PCB1，係於上述最上層配線層之各配線圖案(LN_XIN、LN_XOUT、LN_VSS1a、LN_VSS1b及LN_VSS1c)之下層部分(Z軸方向)之配線層(相當於圖1(b)之第n配線層LYn)，形成VSS用的面狀之配線圖案LN_VSSn。LYn較好為最下層，但不限定於此，亦可為位於最上層與最下層之間之內層。上述LN_VSS1b之另一端附近，係介由貫穿孔TH連接於LN_VSSn，LN_VSS1a之一端附近及另一端附近亦介由貫穿孔TH連接於LN_VSSn。

圖17之構成例係具備以下之特徵。首先，具備上述第1特徵(在PNi與PNo之間配置著PNs1)、第2特徵(在LN_XIN與LN_XOUT之間配置著LN_VSS1b)、第4特徵(在下層配置著LN_VSSn)。如此則，可獲得腳位間之寄生容量之減低效果、腳位間之耦合雜訊之減低效果、以及耐雜訊之提升效果。另外，作為第12特徵，而將容量Cg、Cd之另一端以短配線(LN_VSS1c)先行結合之後，再連接於LN_VSS1a。如此則，和第3特徵同樣，和直接連接於LN_VSS1a之情況(如圖32所示構成例)比較，可提升耐雜訊特性。但是欲更進一步提升耐雜訊特性時，較好是如圖1所示構成例等，連接於藉由半導體封裝之VSS節點而被近接配置的LN_VSS1b。另外，作為第13特徵，而有配線圖案LN_XX之配線方向。使LN_XX由PNxx先行朝半導體封裝內側方向延伸之後，朝外側方向延伸之情況(如圖32所示構成例)比較，可實現和XIN節點間之寄生容量之減低、耦合雜訊之減低、以及XIN節點之耐雜訊特性之提升。

於圖17，係於VSS用之配線圖案LN_VSS1a使接近VSS用之外部端子PNs2的位置連接於VSS用之埠(PORT)。VSS用之埠(PORT)係指，安裝該配線基板上之電源產生裝置(DC-DC轉換裝置等)(未圖示)之VSS端子。埠(PORT)之連接端子，並未特別限制，較好是儘可能接近半導體封裝之VSS節點(VSS用之外部端子)之位置。依此一觀點可將連接位置設為例如LN_VSS1d等。另外，作為比較例而假設將連接位置設為非LN_VSS1a之PNs2側之端部等時，伴隨著振盪動作會使電流由PNs2介由LN_VSS1a全體流入埠(PORT)，就耐雜訊特性觀點而言較為不好。

(基板佈局(2))

圖18表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之佈局構成例之概略圖。於圖18，係於配線基板PCB2上，安裝著和圖17同樣之半導體封裝PKG1d，及外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)，形成和圖17大略同樣之配線圖案。和圖17之不同點在於以下2點。第1為，在由XIN用之外部端子PNi延伸之配線圖案LN_XIN之末端，與由XOUT用之外部端子PNo延伸之配線圖案LN_XOUT之末端之間連接著XTAL。第2為，Cg、Cd之一端連接於由VSS用之外部端子PNs1延伸之配線圖案LN_VSS1b，Cg之另一端連接於LN_XIN，Cd之另一端連接於LN_XOUT。如此則，如圖18所示構成例，係取代圖17之第12特徵，而具有如圖1所示第3特徵(Cg、Cd之一端連接於LN_VSS1b)。如此則，和圖17之構成例比較，更能期待耐雜訊特性之提升。另外，其他特徵均和圖17同樣。

(基板佈局(3))

圖19表示圖18之變形例之佈局構成例之概略圖。於圖19，係於配線基板PCB3上安裝著和圖18不同之具備外部端子PN的半導體封裝PKG1a。於PKG1a，係沿X軸方向依序配置VSS用之外部端子PNs3、XIN用之外部端子PNi，VSS用之外部端子PNs1、XOUT用之外部端子PNo、VSS用之外部端子PNs4。亦即，和上述圖4之構成例同樣，PNi、PNo之各個係挾持VSS之配置。

於PCB3上，在形成於PKG1a之安裝部分的VSS用之配線圖案LN_VSS1d，係被連接著上述VSS用之3個外部端子PNs3、PNs1、PNs4。由PNi、PNs1、PNo延伸之各配線圖案LN_XIN、LN_VSS1b、LN_XOUT，或彼等所連接之各種外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)之安裝，係和圖18之構成例同樣。於圖19之構成例與圖18之構成例，係在VSS用之配線圖案LN_VSS1a之構成有某些差異。於圖18之構成例，LN_VSS1a係以PNs2為始點形成為大略迴路狀，其終點則於最上層之配線層(圖1(b)之LY1)呈開放狀態，但於圖19之構成例，係於PNs4與PNs3之間構成為完全迴路狀。亦即，於最上層之配線層，係藉由LN_VSS1a與LN_VSS1d形成完全之迴路配線。

使用此構成例時，除圖18之各種效果以外，XIN節點、XOUT節點及各種外加元件可以藉由作為VSS節點的迴路配線完全保護，和圖18之構成例比較更能期待耐雜訊特性之提升。但是，該迴路配線之成為迴路天線之機能所引起之耐雜訊特性之降低可能性存在，因此如第4特徵所述於下層設置成為VSS用之面狀配線圖案LN_VSSn而不會有問題。又，圖18之構成例之LN_VSS1a，假設LN_VSSn不存在時，則一端呈開放而不構成為迴路天線之機能，但有可能構成為單偶極天線之機能。此情況下，以LN_VSS1a之配線長度對應之頻率而產生共振，有可能產生該頻率之雜訊。另外，於圖19，雖未圖示VSS用之間隔埠之連接位置，但是可設為例如LN_VSS1a中之PNs4之近邊，或LN_VSS1a中之PNs3之近邊，或LN_VSS1d等。

(基板佈局(4))

圖20表示圖18之變形例之另一佈局構成例之概略圖。於圖20，係於配線基板PCB2a上安裝著和圖18不同之具備外部端子PN的半導體封裝PKG2a。於PKG2a，係沿X軸方向依序配置特定信號XX用之外部端子PNxx、XIN用之外部端子PNi、XOUT用之外部端子PNo，挾持1個外部端子而配置VSS用之外部端子PNs2。亦即，和上述圖2、7等之構成例同樣，PNi與PNo呈鄰接配置之構成例。

於PCB2a上，在形成於PKG2a之安裝部分的VSS用之配線圖案LN_VSS1d，係被連接著上述VSS用之外部端子PNs2。由各外部端子延伸之PNxx、PNi、PNo、PNs2延伸之各配線圖案LN_XX、LN_XIN、LN_XOUT、LN_VSS1a，係和圖18之構成例同樣。但是，因為PNi與PNo之間不存在VSS用之外部端子，在LN_XIN與LN_XOUT之間之區域，VSS用之配線圖案LN_VSS1b係以島狀呈孤立配置。LN_VSS1b係介由貫穿孔TH連接於下層之VSS用之配線圖案LN_VSSn。另外，各種外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)之安裝，係和圖18同樣。

使用此一構成例時，XIN用之外部端子PNi與XOUT用之外部端子PNo鄰接時，亦如第2特徵所述，藉由設置LN_VSS1b，可以達成XIN節點與XOUT節點之腳位間寄生容量或耦合雜訊之減低。另外，如第3特徵所述，在該LN_VSS1b之一端連接Cg、Cd，可提升耐雜訊特性。其他特徵極效果均和圖18同樣。

(基板佈局(5))

圖21表示圖20之變形之佈局構成例之概略圖。於圖21之配線基板PCB2b上，係安裝著和圖20同樣之半導體封裝PKG2a及各種外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)，形成和圖20同樣之各種配線圖案。圖21之構成例與圖20之構成例之差異在於，於圖20之構成例，配線圖案LN_VSS1b呈島狀孤立之配置，相對於此，於圖21之構成例，則利用外部端子PNi與外部端子PNo之間之空間，而被連接於形成於PKG2a之安裝部分的VSS用之配線圖案LN_VSS1d。使用此一構成例時，除圖20之各種效果以外，更進一步能提升耐雜訊特性。亦即，於圖20之構成例中，在PKG2a之VSS節點與配線圖案LN_VSS1b之間存在距離，有可能產生VSS位準之不一致，但使用圖21之構成例則可縮短該距離，可抑制VSS位準之不一致伴隨之電源雜訊之產生。

(基板佈局(6))

圖22表示圖21之變形之佈局構成例之概略圖。於圖22之配線基板PCB2c上，係安裝著和圖21不同之半導體封裝PKG2b。圖22之半導體封裝PKG2b，和圖21之PKG2a不同，係在XIN用外部端子PNi與XOUT用外部端子PNo之近邊不存在VSS用之外部端子(圖21之PNs2)之構成。配線基板PCB2c之配線圖案或各種外加元件之安裝方法係和圖21之PCB2b大略同樣。

圖22和圖21之差異點在於，於圖22不存在VSS用之外部端子，以大略迴路狀被形成的VSS用之配線圖案LN_VSS1a之兩端則於最上層之配線層(圖1(b)之LY1)成為開放狀態。使用此一構成例時，於PNi、PNo之近邊不存在VSS用的外部端子之情況下，亦可獲得和圖21大略同樣效果。另外，雖例示為將VSS用的埠(PORT)連接於VSS用之配線圖案LN_VSS1d，但不限定於此。

(基板佈局(7))

圖23表示圖17之變形之佈局構成例之概略圖。於圖23之配線基板PCB1a上，係安裝著和圖17不同之半導體封裝PKG2a。於半導體封裝PKG2a，係如圖20等所述，沿X軸方向依序配置特定之信號XX用外部端子PNxx、XIN用之外部端子PNi、XOUT用之外部端子PNo，VSS用之外部端子PNs2係挾持1個外部端子被配置。亦即，和圖17之PKG1d不同，於PNi與PNo之間不存在VSS用之外部端子。

伴隨此，於圖23之PCB1a，在XIN用之配線圖案LN_XIN與XOUT用之配線圖案LN_XOUT之間之區域，VSS用之配線圖案LN_VSS1b係以島狀呈孤立配置。LN_VSS1b係介由貫穿孔TH連接於下層之VSS用之配線圖案LN_VSSn。其以外之構成則和圖17同樣。使用此一構成時，即使PNi與PNo鄰接時，亦如第2特徵所述，藉由設置LN_VSS1b，而可以達成XIN節點與XOUT節點之腳位間寄生容量或耦合雜訊之減低。

(基板佈局(8))

圖24表示圖19之變形例之佈局構成例之概略圖。於圖24之配線基板PCB3a上，係安裝著和圖19不同之半導體封裝PKG1e。於半導體封裝PKG1e，係沿X軸方向依序配置XIN用之外部端子PNi、VSS用之外部端子PNs1、XOUT用之外部端子PNo。但是，和圖19不同，於PNi、PNo之近邊，除PNs1以外不存在VSS用之外部端子。

伴隨此，於圖24之PCB3a，VSS用之配線圖案LN_VSS1a之兩端，則利用鄰接之外部端子PN之間之空間，而被連接於形成於PKG1e之安裝部分的VSS用之配線圖案LN_VSS1d。因此，此情況下，亦和圖19之構成例同樣，藉由LN_VSS1a與LN_VSS1d形成迴路配線。其他構成均和圖19同樣。使用此一構成例時，即使在PNi、PNo之近邊未充分存在VSS用之外部端子時，亦可獲得和圖19大略同樣效果。

(基板佈局(9))

圖25表示圖24之變形例之佈局構成例之概略圖。於圖25之配線基板PCB3b上，係安裝著和圖24同樣之半導體封裝PKG1e，另外，形成和圖24同樣之各種配線圖案。圖25之構成例與圖24之構成例之差異在於，於圖24，容量Cg、Cd之一端連接於VSS用之配線圖案LN_VSS1b，相對於此，於圖25則連接於VSS用之配線圖案LN_VSS1a。比較圖25之構成例與圖24之構成例可知，如第3特徵所述，就耐雜訊特性觀點而言，圖24之構成例較佳。但是，和圖32之構成例比較時，因為第1及第2特徵(XIN節點與XOUT節點間存在VSS節點)、或第4特徵(於下層存在LN_VSSn)、或存在著由LN_VSS1a、LN_VSS1d構成之迴路配線，因此可獲得充分之耐雜訊特性提升效果。

(基板佈局(10))

圖26表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之另一佈局構成例之概略圖。於圖26之配線基板PCB4上安裝著半導體封裝PKG1b1。於PKG1b1，係沿X軸方向依序配置VSS用之外部端子PNs3、XIN用之外部端子PNi、VSS用之外部端子PNs1、XOUT用之外部端子PNo。又該外部端子之配置係和圖5之構成例類似。於PCB4之最上層之配線層(圖1(b)之LY1)，係於PKG1b1之安裝部分安裝著VSS用之配線圖案LN_VSS1d。於該LN_VSS1d連接著上述VSS用之2個外部端子PNs1、PNs3。

關於連接於PNi、PNs1、PNo之各配線圖案LN_XIN、LN_VSS1b、LN_XOUT，係和圖18之配線圖案同樣，各種外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)之安裝方法亦和圖18同樣。但是，和圖18之差異在於，成為於下層不具備VSS用之配線圖案(圖18之LN_VSSn)之構成。此乃考慮到使用例如厚度(Z軸方向)非常薄之配線基板PCB4時，伴隨該下層之VSS用之配線圖案有可能寄生容量會過大之事。

此情況下，需要將LN_XIN、LN_XOUT、LN_VSS1b之形成區域及各種外加元件之安裝區域，藉由VSS節點予以充分保護之同時，使不產生迴路天線之機能。因此，設置由PNs3朝Y軸方向延伸之中之朝X軸方向延伸之大略L字狀之配線圖案LN_VSS1a1，及於LN_XOUT周邊設置由LN_VSS1d通過互相鄰接之外部端子PN間之空間而朝Y軸方向延伸之配線圖案LN_VSS1a2。以不形成完全之迴路配線的方式，於LN_VSS1a1之末端部分與LN_VSS1a2之末端部分之間設置稍許之間隙。該間隙之位置，係設為由LN_XIN、LN_XOUT全體遠離之位置之同時，更為遠離LN_XIN之位置。藉由使用此一構成例，即使使用非常薄之配線基板時，某種程度亦可獲得上述說明之各種效果。

(基板佈局(11))

圖27表示圖26之變形之佈局構成例之概略圖。於圖27之構成例，係和圖26之構成例同樣，於下層不具備VSS用之配線圖案，成為對應於極薄配線基板者。於圖27之配線基板PCB5上安裝著半導體封裝PKG2c。於PKG2c，係沿X軸方向依序配置VSS用之外部端子PNs5，挾持1個外部端子而配置XIN用外部端子PNi及XOUT用外部端子PNo。

於PCB5，係和圖26之構成例同樣，設置連接於PNs5的配線圖案LN_VSS1a1，及連接於LN_VSS1d的配線圖案LN_VSS1a2。連接於PNi、PNo之各配線圖案LN_XIN、LN_XOUT，或各種外加元件(容量Cg、Cd、電阻Rd、石英振動子XTAL)之安裝方法，係和圖17之構成例同樣。但是，配置於LN_XIN與LN_XOUT之間的VSS用之配線圖案LN_VSS1b，係利用PNi與PNo之間之空間而連接於LN_VSS1d。藉由使用此一構成例，可獲得和圖26同樣之效果。

(半導體封裝及晶片之詳細佈局) (佈局(1))

圖28表示本發明之一實施形態之石英振盪裝置中，其構成要素之半導體封裝以及半導體晶片之詳細佈局構成例之圖。圖28之構成例係適當反映上述所述各種特徵者。於圖28之半導體封裝PKG，係沿X軸方向依序配置設定信號用之外部端子PNmf、XIN用之外部端子PNi、XOUT用之外部端子PNo、重置信號用之外部端子PNr、XIN用外部端子PNi2、VSS用之外部端子PNs、XOUT用之外部端子PDo2、VCC用之外部端子PNv。另外，於半導體晶片CP內形成副時脈信號用之振盪電路部OSCBKs，及主時脈信號用之振盪電路部OSCBKm。

OSCBKs、OSCBKm，係具備如圖30所示反相器電路IV或回授電阻Rf，但產生之振盪信號之頻率互異。OSCBKm係產生例如數MHz～數十MHz等之振盪信號，OSCBKs則產生例如以32kHz為代表的未滿1MHz之振盪信號。上述PNi、PNo為OSCBKs用之信號端子，PNi2、PNo2為OSCBKm用之信號端子，於PNi與PNo之間連接著作為外加元件的低CL值對應(例如CL值=3～7pF)之石英振動子(未圖示)。作為該石英振動子之代表可使用音叉型石英振動子。另外，於PNi2與PNo2之間，亦連接著作為外加元件的石英振動子(未圖示)。作為該石英振動子之代表可使用AT(AT cut)切割型石英振動子。

於半導體晶片CP內，係沿X軸方向設置：對應於OSCBKs的格區域CLB1、對應於OSCBKm的格區域CLB2，及其他共通之格區域CLB3。CLB1，係沿X軸方向，配置於CLB2與CLB3之間，在CLB2與CLB3之間被確保一定間隔。外部端子PNs係介由3個接合導線BW連接於形成於CLB2內之3種類之焊墊PDsq1、PDsq2、PDss。外部端子PNv係介由2個接合導線BW連接於形成於CLB2內之2種類之焊墊PDvq1、PDvq2。其中，PDvq1、PDsq1係介由金屬配線MLvcc、MLvss適當連接於CLB1內之各電源供給線(VCCQ、VSSQ等)。另外，PDvq2、PDsq2係適當連接於CLB2內之各電源供給線(VCCQ、VSSQ等)。CLB1內之各電源供給線與CLB2內之各電源供給線，於此除了設置1個共通之接地電源電壓線(VSS)以外，基本上係被分離形成。

於格區域CLB1，被形成XIN用之焊墊PDi與XOUT用之焊墊PDo，PDi對應之格與PDo對應之格之間，係具備電源供給用之格CLpw。CLB1係具備接受上述MLvcc、MLvss之電源供給的2個格，來自該格之電源係介由各電源供給線傳送至CLpw之同時，介由該CLpw供給至OSCBKs內部而構成。

於此構成例，關於OSCBKm，PNi2係被PNr與PNs挾持，PDo2係被PNs與PNv挾持，彼等對應之各焊墊亦成為適當挾持XIN節點與XOUT節點之構成。因此，可以充分達成腳位間之耦合雜訊之減低、或XIN節點、XOUT節點之耐雜訊特性之提升。另外，關於OSCBKs，PNi與PNo係被鄰接配置，腳位間之寄生容量之增大、耦合雜訊之增大之可能性存在，XIN節點、XOUT節點之耐雜訊特性之降低可能性亦存在。因此，在PDi對應之格與PDo對應之格之間設置電源供給用之格CLpw，如此則，可以減少寄生容量或耦合雜訊之問題，另外，在CLB1、CLB2、CLB3之間確保一定間隔之同時，使各電源供給線分離配置而可以提升耐雜訊特性。PNr及PNmf分別為重置信號用及設定信號用，不會頻繁變動，由此觀點亦可提升耐雜訊特性。

(佈局(2))

圖29表示圖28之變形之半導體封裝以及半導體晶片之詳細佈局構成例之圖。圖29之構成例和圖28之構成例之主要差異為，圖29之構成例係沿晶片之一邊(沿X軸方向)配置格區域CLB4，在Y軸方向(晶片內側方向)之CLB4之座標不同之位置配置格區域CLB1。CLB1，係和圖28之構成例同樣，為副時脈之振盪電路部OSCBKs用。另外，CLB4為晶片共通之用，其之一部分之格作為主時脈之振盪電路部OSCBKm使用。使用圖29之構成例時，和圖28之構成例比較時，CLB1更遠離其他之格區域，因此更能期待耐雜訊特性之提升。

以上依據實施形態說明本發明之實施形態，但本發明不限定於上述實施形態，在不脫離其要旨之情況下可做各種變形。

例如本實施形態之石英振盪裝置，如圖28所示，雖適用於以32kHz為代表的副時脈用之石英振盪裝置更為有利，但並不限定於此，某些情況下亦可適用於主時脈用之石英振盪裝置。但是，相較於主時脈用之石英振盪裝置，副時脈用之石英振盪裝置之消費電流少、信號量亦少，耐雜訊特性之降低可能性大。另外，為能更降低消費電流而使用低CL值對應之石英振動子時，更需要考慮耐雜訊特性之降低或寄生容量之影響。因此，就此觀點而言，副時脈用之石英振盪裝置之適用更為有利。

另外，半導體封裝雖說明以QFP(Quad Flat Package)為代表之外部引線型之形態，但不限定於此，可為其他封裝形態。例如BGA(Ball Grid Array)等之球型之形態時，上述半導體晶片內之各種特徵或配線基板上之各種特徵等亦可適當適用。

(石英振盪裝置全體之代表性實施形態(1B))

圖34表示本發明之一實施形態的石英振盪裝置中，其全體構成例之概略圖。圖34之石英振盪裝置，係具備：半導體晶片(半導體裝置)CP1，設於CP1外部的容量Cg、Cd，及石英振動子XTAL。於半導體晶片CP1，形成控制電路區塊CTLBK，振盪電路區塊(振盪電路部)OSCBK1，及比較器電路區塊CMPBK。OSCBK1具備：一端連接於電源電壓VCC的電流源ISo，汲極連接於ISo之另一端，源極連接於接地電源電壓GND(0V)的振盪用之NMOS電晶體MNo，及連接於MNo之閘極與汲極間的高電阻(例如10MΩ等)之回授電阻Rf。MNo之閘極連接於振盪輸入信號XIN用之外部端子，MNo之汲極連接於振盪輸出信號XOUT用之外部端子。

容量Cg係連接於XIN用之外部端子與GND之間，容量Cd係連接於XOUT用之外部端子與GND之間。XTAL，係連接於XIN用之外部端子與XOUT用之外部端子之間。於圖34雖省略，某些情況下可如圖50所示附加限制用電阻Rd。XTAL之構成為例如對應於3～7pF之低負荷容量值(低CL值)者，代表性者可使用音叉型石英振動子。Cg、Cd具有例如同一容量值，當忽視各種寄生容量時Cg、Cd之串聯連接之合成容量值係設為和XTAL之CL值一致之值。

CTLBK，係具備基準電流產生電路IREFG用於產生之穩定、不受電壓影響的基準電流Iref，電流源ISo係使用該Iref來產生特定之偏壓電流。MNo及ISo係構成反轉邏輯電路(或負性電阻產生電路)，MNo係使用來自該ISo之偏壓電流以石英振動子XTAL等之各種參數對應之振盪頻率進行振盪動作。如此則，於外部端子(XOUT)可產生例如32kHz等頻率之振盪輸出信號XOUT。其中，來自ISo之偏壓電流，為實現低消費電力化而為例如約100nA之非常小的值，伴隨此，XOUT之電壓振幅大小亦為例如約100～300mV之非常小的值。比較器電路區塊CMPBK，係以特定之比較電壓為基準，對XOUT之電壓位準之大小進行判斷，將XOUT整型為具有VCC位準(例如1.6V以上)之電壓振幅的矩形波之振盪信號(時脈信號)。

圖34之石英振盪裝置，不僅可連接於低CL值對應之石英振動子XTAL，亦可連接於例如12.5pF等標準CL值對應之XTAL。標準CL值對應之XTAL，其代表性可使用AT切割(AT cut)石英振動子。使用標準CL值對應之XTAL時，上述來自電流源ISo之低CL值用之偏壓電流(例如約100nA)會有電流值不足之情況。於圖34，ISo為，對應於控制電路區塊CTLBK之模態設定信號MD而可變更偏壓電流大小的可變電流源。連接於標準CL值對應之XTAL時，來自ISo之偏壓電流，和上述低CL值對應之偏壓電流比較，係被設為例如約十倍以上大之值。

如上述說明，圖34之石英振盪裝置具備例如以下之特徵。第1特徵為，於低CL值對應之石英振動子XTAL將以極小偏壓電流動作之反轉邏輯電路(MNo、ISo)予以組合，針對其副作用之XOUT中之電壓振幅之縮小，則藉由比較器電路區塊CMPBK來補償。如此則，特別是反轉邏輯電路之偏壓電流可以減低至極限，因此可實現石英振盪裝置之低消費電力化。第2特徵為，反轉邏輯電路(MNo、ISo)係在VCC與GND之間之2段串聯連接之構成。如此則，可對應於廣範圍之電源電壓VCC(例如1.62V～5.5V)，特別是接受各種電子機器之低消費電力化(亦即低電源電壓化)之趨勢，可以對應於低電源電壓。第3特徵為，將電流源ISo構成為可變電流源，針對使用者可使用同一半導體晶片CP1提供複數個石英振動子XTAL之選擇類別(低CL值對應或標準CL值對應)。如此則，可達成成本之降低或便利性之提升。

(石英振盪裝置全體之代表之實施形態(2B))

圖35表示本發明之一實施形態的石英振盪裝置中，圖34之變形之全體構成例之概略圖。和圖34之構成例比較，圖35之石英振盪裝置之差異在於，在半導體晶片CP2之振盪電路區塊OSCBK2內追加開關電路SW1。伴隨此，控制電路區塊CTLBK介由致能信號IEN控制SW1之ON/OFF。其以外之構成均和圖34同樣，因此省略詳細說明。SW1被插入電流源ISo與振盪用之NMOS電晶體MNo之汲極之間。ISo與SW1之連接節點，係連接於XOUT用之外部端子。

圖36表示圖35之石英振盪裝置中，其詳細構成例之電路方塊圖。圖36之半導體晶片CP2a，係除上述振盪輸入信號XIN用及振盪輸出信號XOUT用之外部端子以外，另具備電源電壓VCC用及接地電源電壓GND用之外部端子。於CP2a內之控制電路區塊CTLBK，係由複數個(於此為5個)內部端子分別被輸入振盪致能信號XOSC_EN、反轉邏輯致能信號電路XINV_EN、模態選擇信號XMSEL1、XMSEL2、微調信號XTRIM。XOSC_EN，係控制石英振盪裝置全體成為活化狀態(ON狀態或有效狀態)或非活化狀態(OFF狀態或無效狀態)的主(master)信號，於圖36之例，被設為非活化狀態時，基準電流產生電路IREFG係停止基準電流之產生動作。

反轉邏輯致能信號XINV_EN，係成為上述致能信號IEN之基礎的信號，為用於控制振盪電路區塊OSCBK2內之反轉邏輯電路之活化狀態或非活化狀態之信號。模態選擇信號XMSEL1、XMSEL2，係用於判斷石英振動子XTAL為低CL值對應或標準CL值對應之信號，係成為上述模態設定信號MD之基礎的信號。微調信號XTRIM為用於補正電流源ISo之製造變動的信號。彼等內部端子(XOSC_EN、XINV_EN、XMSEL1、XMSEL2、XTRIM)係連接於半導體晶片CP2a內另外具備之各種機能單元(處理器單元、控制器單元、時脈產生單元等)(未圖示)，某些情況下一部分可為CP2a之外部端子。

於圖36，係於振盪電路區塊OSCBK2內形成上述電流源ISo、振盪用之NMOS電晶體MNo及相當於開關電路SW1的NMOS電晶體MNsw。另外，其中，容量C1被連接於MNsw之閘極，基準電流產生電路IREFG係對應於XINV_EN對C1進行充放電，來控制MNsw之ON/OFF而構成。但是，並不限定於此，藉由XINV_EN直接電壓驅動MNsw之閘極而構成亦可。

於圖36，係於比較器電路區塊CMPBK內形成比較器電路CMP1、緩衝器電路BF1、NOR運算電路NR1、反相器電路IV1、及AND運算電路AD1。CMP1，係以比較電壓Vref為基準來判斷振盪輸出信號XOUT之大小，產生具有電源電壓VCC位準之電壓振幅的時脈信號。該時脈信號係介由BF1被傳送至NR1之2輸入之一方。由內部端子被輸入之時脈輸出致能信號XC_EN係介由IV1被傳送至NR1之2輸入之另一方，NR1之輸出被連接於時脈信號XC用之內部端子。XC_EN為L(低)位準時，不受BF1之輸出影響，時脈信號XC將被固定於L位準。AND運算電路AD1，於2輸入之一方係被輸入XOUT，於2輸入之另一方係被傳送由內部端子輸入之旁通致能信號XBYP_EN，輸出則被連接於旁通信號XBYP用之內部端子。

XBYP_EN為H(高)位準時，XOUT用之外部端子係被旁通至XBYP。又，各內部端子(XC_EN、XC、XBYP_EN、XBYP)係連接於上述各種機能單元，或一部分作為外部端子被設置。

第4特徵為，在振盪電路區塊OSCBK2內具備開關電路SW1(MNsw)，而使石英振盪裝置之測試容易，或者石英振盪裝置之振盪動作由非活化狀態(OFF狀態或無效狀態)遷移至活化狀態(ON狀態或有效狀態)時，可縮短其之遷移時間。首先，關於測試之容易化，假設半導體晶片CP2(CP2a)為所謂微電腦等時，測試微電腦內之各種機能單元時，無須介由石英振盪裝置可直接由外部測試裝置供給時脈信號。

此時，假設於圖34之構成例，由測試裝置對外部端子(XOUT)供給時脈信號，則MNo成為ON狀態，XOUT被連接於GND，由測試裝置之時脈信號之供給有可能困難。因此使用圖35、36之構成例時，藉由控制SW1(MNsw)成為OFF，可以消除介由上述MNo之短路路徑，可由測試裝置直接對外部端子(XOUT)供給時脈信號。具體言之為，藉由控制SW1(MNsw)成為OFF之同時，設定旁通致能信號XBYP_EN成為H位準，而使外部端子(XOUT)旁通至內部端子(XBYP)，藉由XBYP可以進行測試。另外，使外部端子(XOUT)供給之時脈信號，不由內部端子(XBYP)而由內部端子(XC)取出亦可，但是欲使用具備較高頻率之時脈信號進行測試時，具備介由AD1之旁通路徑乃有利者。

關於由上述振盪動作之非活化狀態至活化狀態之遷移時間，假設使用圖36之XOSC-EN停止IREFG之動作而設定石英振盪裝置成為非活化狀態時，當回復活化狀態時需要等待IREFG之穩定之時間，至活化狀態之遷移時間(XOUT呈穩定為止之期間)有可能變長。因此，設定石英振盪裝置成為非活化狀態時，係在動作IREFG之狀態下控制SW1(MNsw)成為OFF，而停止振盪電路區塊OSCBK2(反轉邏輯電路)之動作。如此則，回復活化狀態(SW1(MNsw)回復ON時)，可縮短XOUT到達穩定為止之遷移時間。

另外，欲減低非活化狀態之消費電流至極限時較好是停止IREFG之動作，但是，實用上藉由停止OSCBK2(反轉邏輯電路)之動作即可充分達到低消費電力。另外，關於上述第2特徵(VCC與GND間之串聯2段連接)，於圖35、36之構成例雖為3段連接之構成，但SW1(MNsw)係作為開關之機能(開放狀態或源極/汲極間電壓極小之狀態)，實質上視為串聯2段連接。

(石英振盪裝置全體之代表之實施形態(2B)之比較例)

圖37表示作為圖36之比較例而檢討的石英振盪裝置之全體構成例之電路方塊圖。於圖37，係於半導體晶片CP1a內不存在圖36之開關用NMOS電晶體MNsw，改為具備2個開關電路SW1a、SW1b之構成。SW1a，係和回授電阻Rf呈串聯連接而被插入振盪用NMOS電晶體MNo之閘極與汲極之間，對應於來自內部端子(或外部端子)之振盪動作停止信號RF_OFF而控制其之ON/OFF。SW1b，係被插入AND運算電路AD1之2輸入之一方(XOUT測)與SW1a之一端(MNo測)之間，對應於振盪輸出停止信號XOUT_OFF而控制其之ON/OFF。

使用此一構成例時，藉由控制開關電路SW1a、SW1b成為OFF，測試時可以在外部端子(XOUT)與內部端子(XBYP)之間無問題地形成旁通路徑，或可以停止振盪電路區塊OSCBK1a之動作。但是例如SW1a、SW1b由MOS電晶體等構成時，特別是在電源電壓VCC越是低電壓，其ON電阻變為越大，無法忽視其帶給通常之振盪動作之影響。亦即，通常之振盪動作時，SW1a、SW1b之ON電阻伴隨著振盪條件之變動，有可能危害到振盪動作之精確度或穩定性。另外，如圖36之構成例，於振盪電路區塊OSCBK2之反轉邏輯電路內設置開關用之MNsw，則和圖37之構成例比較，其ON電阻之影響變小，對於振盪動作之精確度或穩定性有利。

以上說明本實施形態之石英振盪裝置全體之概要，但本實施形態之石英振盪裝置不限定於上述第1～第4特徵，另外，更進一步具備複數特徵。以下，針對彼等特徵連同石英振盪裝置之詳細予以適當當說明。

(控制電路區塊及振盪電路區塊之詳細)

圖38表示圖34之石英振盪裝置中，控制電路區塊CTLBK及振盪電路區塊OSCBK1之詳細，(a)表示其構成例之電路圖，(b)表示(a)之一部分抽出之電路圖。於圖38，控制電路區塊CTLBK係具備控制邏輯電路LGC，及基準電流產生電路IREFG。LGC係被輸入模態選擇信號XMSEL1、XMSEL2及微調信號XTRIM，對應於彼等信號而產生模態設定信號MD1、MD2。IREFG係具備NMOS電晶體MNc1、MNc2、MNs1、PMOS電晶體MPc1、MPc2及電阻R1、R2。

IREFG之基本構成如圖38(b)所示，該構成係成為產生和絕對溫度呈比例之基準電流Iref的所謂PTAT(Proportional To Absolute Temperature)電路。於圖38(b)，MNc1之源極連接於GND，閘極與汲極被共通連接。MNc2之源極係介由電流設定用之電阻Ri連接於GND，閘極則共通連接於MNc1之閘極。MPc1、MPc2係構成電流鏡電路，源極連接於VCC，閘極則被共通連接。MPc1之汲極連接於MNc1之汲極，MPc2之汲極連接於MNc2之汲極之同時，連接於MPc2(MPc1)之閘極。

其中，MNc1、MNc2、MPc1、MPc2，係動作於閘極/源極間電壓小於臨限值電壓的次臨限區域(弱反轉區域)。於次臨限區域，各MOS電晶體之源極/汲極間電流I_DS，例如係由式(1)決定。K為長寬比(閘極寬(W)/閘極長(L))，I_o為次臨限電流之前置係數，m為常數，V_T為「k_bT/q」(k_b為波爾滋曼常數)，q為電子之電荷量，T為溫度)，Vgs為閘極/源極間電壓，Vth為臨限值電壓。

I_DS=K‧I_o‧exp((Vgs-Vth)/(m‧V_T))　(1)

MPc1、MPc2之電晶體尺寸(L及W)設為同一時，於MPc1、MPc2流入同一之基準電流Iref，MNc1、MNc2之長寬比分別設為K1、K2時，由「Vgs1-Vgs2=Iref‧Ri」(Vgs1：MNc1之Vgs，Vgs2：MNc2之Vgs)之關係而成立式(2)。

Iref=(1/Ri)‧m‧V_T‧In(K2/K1)　(2)

由式(2)可知，Iref係和溫度T呈比例增大，因此圖38(b)之IREFG成為PTAT電路。另外，圖38(b)之IREFG，各電晶體係動作於次臨限區域而成為低消費電力之電路。另外，PTAT電路。例如有以利用雙極性電晶體(二極體)之能隙方式為代表的各種電路，但欲達成低消費電力時，較好是如圖38(b)之利用MOS電晶體之次臨限特性之方式。

圖38(a)之IREFG，係將圖38(b)之電阻Ri，替換為R1與R2之串聯連接電路，以及源極/汲極路徑被連接於R1、R2之共通連接節點與GND之間的開關用MNs1之構成。MNs1係藉由模態設定信號MD1控制其之ON/OFF，MNs1為OFF時Ri=R1+R2，MNs1為ON時Ri=R1。具體言之為，作為石英振動子而連接低CL值對應者時，藉由設定MNs1為OFF而將Iref之值設為小的值，作為石英振動子而連接標準CL值對應者時，藉由設定MNs1為ON而將Iref之值設為大的值。又，該電流值設定部分(R1、R2、MNs1)被簡化表示，但實際上之構成係使用更複雜之電阻或複數開關用MOS電晶體及其之模態設定信號，伴隨微調信號TRIM而亦可對應於Iref之值之微調整。

振盪電路區塊OSCBK1，係包含電流源ISo、振盪用之NMOS電晶體MNo及回授電阻Rf。MNo係動作於次臨限區域而達成低消費電力。ISo係具備PMOS電晶體MPc3、MPc4、MPs1。MPs1係作為開關之機能，其之ON/OFF係藉由模態設定信號MD2加以控制。MPc3之源極連接於VCC，汲極連接於MNo之汲極，MNc4之源極連接於VCC，汲極則介由MPs1連接於MNo之汲極。MPc3、MPc4係和上述IREFG之MPc1(MPc2)構成電流鏡電路，於閘極被施加MPc1(MPc2)之閘極電壓VBP。其中，MPc3、MPc4係和MPc1、MPc2同樣動作於次臨限區域，而可達成低消費電力化。

流入MNo之偏壓電流，在MPs1為OFF時係成為由MPc3供給之電流值，在MPs1為ON時係成為由MPc3及MPc4供給之電流之合計值，換言之，藉由變化IREFG與ISo之電流鏡比可以變化偏壓電流值。具體言之為，作為石英振動子而連接低CL值對應者時，藉由設定MPs1為OFF而設為小的偏壓電流值，作為石英振動子而連接標準CL值對應者時，藉由設定MPs1為ON而設為大的偏壓電流值。低CL值用之偏壓電流與標準CL值用之偏壓電流之切換，可以僅藉由上述IREFG之電阻值之切換，或IREFG與ISo之電流鏡比之切換之其一來進行。但是，低CL值用與標準CL值用之偏壓電流值之差異在十倍以上之程度時，相較於僅進行其中一方，藉由雙方之進行則較有利於精確度或電路面積，因而較好。雖未特別限定，偏壓電流值例如為10倍差異時，IREFG之電阻值設為5倍，IREFG與ISo之電流鏡比設為2倍。

於圖38(a)、(b)之構成例，第5特徵為，石英振動子之CL值變更為「M」倍時，MNo之偏壓電流增加為「M之平方」倍。另外，第6特徵為，不受石英振動子之CL值影響，MNo之偏壓電流係和絕對溫度呈比例增加。關於第5特徵，係對應於事先設定之石英振動子之CL值之適用範圍，，藉由事先設計IREFG之電阻值之可變範圍或IREFG與ISo之電流鏡比之可變範圍來實現。關於第6特徵，係如上述說明，於基準電流產生電路IREFG使用PTAT電路來實現。因為具備第5特徵，不受石英振動子之種類(CL值)影響，可保持振盪餘裕度於一定，因為具備第6特徵，可減低振盪餘裕度對溫度之依賴性，保持振盪餘裕度於一定。石英振動子係使用於各種電子機器，其溫度依賴性較好是在例如-40～125℃之廣範圍穩定動作。

石英振盪裝置通常需要將式(3)提供之稱為振盪餘裕度(Rm/Re)之指標保持於規定值以上。Rm為藉由振盪電路區塊之反轉邏輯電路實現的負性電阻值，Re為石英振動子之等效串聯電阻值。ω為振盪頻率(角速度)，gm為該反轉邏輯電路之互導。Gm係依據上述式(1)而由式(5)提供。另外，式(3)之CL為負荷容量值，例如於圖34等，忽視外加容量Cg、Cd以外之寄生容量時，CL=(Cg‧Cd)/(Cg+Cd)。其中，假設Cg=Cd為前提則式(3)等於式(4)。

(Rm/Re)=(gm/(4‧CL²‧ω²))‧(1/Re)　(3)

(Rm/Re)=(gm/(Cg‧Cd‧ω²))‧(1/Re)　(4)

gm=(q‧I_DS)/(m‧k_b‧T)　(5)

由式(3)及式(4)可知，gm設為和CL之平方、或Cg與Cd之積成比例可以保持振盪餘裕度於一定。此可藉由式(5)將偏壓電流(I_DS)設為和CL之平方、或Cg與Cd之積成比例而實現。另外，由式(5)可知，gm與溫度T成反比例，因此藉由將偏壓電流(I_DS)設為和溫度T成比例而可以減低gm對溫度依賴性。如此而將振盪餘裕度保持一定，則例如無須另外考慮振盪餘裕度之變動而設定較多偏壓電流等之餘裕度設計，無論使用低CL值或標準CL值之任一均可縮小偏壓電流值邏輯界限，可達成石英振盪裝置之低消費電力化。

又，於式(3)及式(4)保持振盪餘裕度於一定時，越是使用低CL值對應之石英振動子越能縮小gm，由式(5)可知，可達成偏壓電流(I_DS)之削減(亦即石英振盪裝置之低消費電力化)。假設低CL值設為4pF，標準CL值設為12pF，則由低CL值切換為標準CL值時，CL值為3倍因而偏壓電流(I_DS)須增為9(3²)倍。如此則，偏壓電流(I_DS)之切換伴隨之變動量變大，引，如上述說明，較好是使用藉由基準電流產生電路IREFG之電阻值之切換及IREFG與ISo之電流鏡比之切換雙方。

圖39、40表示圖38之模態設定信號MD1、MD2之產生方法之一例說明圖。於圖39之例，係於控制邏輯電路LGC內具備暫存器電路REG，對應於使用之石英振動子或振盪模態，而使用選擇信號XSEL1、XSEL2將必要之電流設定於REG之值。藉由該設定，而產生電路之模態設定信號MD1、MD2，而供給最適當之電流至電路。圖40之例為解消製造變動之方法。首先，係於石英振盪裝置之測試階段，使用測試裝置將電流計MEAS連接於外部端子(XOUT)，測定來自電流源ISo之偏壓電流。之後，藉由測試裝置等算出該偏壓電流之測定值與設計值之誤差所對應之微調值，將該微調值事先儲存於快閃記憶體等非揮發性記憶體FMEM。FMEM，在例如圖34之半導體晶片CP1為微電腦等時，可使用晶片內建之快閃記憶體等。保存於FMEM內之微調值，在石英振盪裝置之起動時係作為微調信號XTRIM傳送至控制邏輯電路LGC，反應至模態設定信號MD1、MD2。

(比較器電路區塊之詳細(1))

圖41表示圖34的石英振盪裝置中，其比較器電路區塊CMPBK之一部分之詳細構成例之電路圖。於圖41，比較器電路區塊CMPBK，係包含比較電壓產生電路VREFG1，及比較器電路CMP1。如圖36所示，CMP1，係於2輸入之一方被輸入振盪輸出信號XOUT，於2輸入之另一方被施加比較電壓Vref。產生該Vref之電路為VREFG1。

VREFG1，係具備：成為上述振盪電路區塊內之電流源ISo之複製電路的電流源ISc；及成為振盪用之NMOS電晶體MNo之複製電路的NMOS電晶體MNrp。MNrp之源極連接於GND，閘極與汲極係被共通連接。ISc，係具備PMOS電晶體MPc5、MPc6、MPs2。MPc5、MPc6，係和ISo內之MPc3、MPc4同樣，在和基準電流產生電路IREFG內之MPc1、MPc2(參照圖38)之間構成電流鏡電路。MPs2，係和ISo內之MPs1同樣，其之ON/OFF係藉由模態設定信號MD2加以控制。MPc5之源極連接於VCC，汲極連接於MNrp之汲極，MPc6之源極連接於VCC，汲極介由MPs2連接於MNrp之汲極。比較電壓Vref係由該MNrp之汲極產生。

複製用之MNrp係具有和振盪用之MNo同一電晶體尺寸。MPc5係具有和MPc3同一電晶體尺寸，MPc6係具有和MPc4同一電晶體尺寸。如此則，和供給至振盪用MNo之偏壓電流同一電流值之偏壓電流，會被供給至複製用之MNrp，由MNo產生之振盪輸出信號XOUT之振幅之中心電壓位準會出現於MNrp之汲極(閘極)。CMP1，係以該MNrp之汲極電壓作為比較電壓Vref而進行和XOUT之電壓位準之大小比較，輸出具有VCC位準的電壓振幅之時脈信號。

如上述說明，於圖41之構成例中，作為第7特徵係使用反映振盪電路區塊OSCBK1之構成之複製電路(比較電壓產生電路VREFG1)來產生XOUT之中心電壓位準(不振盪時成為XIN=XOUT之電壓位準，換言之，DC之穩定點)。此時，MNo與MNrp具有同一電晶體尺寸，因此，MNo之PVT(製程、電壓、溫度)變動會反映於MNrp，可以高精確度檢測振幅之中心電壓位準。另外，CMP1，係以MNrp之汲極電壓作為比較電壓Vref而進行和XOUT之電壓位準之大小比較，因此，由CMP1輸出的時脈信號之工作比可以接近50%，可產生高精確度(具有高的波形品質)之時脈信號。另外，特別是使用低CL值對應之石英振動子時，XOUT之振幅位準小，比較電壓Vref伴隨產生之工作比變動變為顯著。藉由使用第7特徵可以減低該工作比之變動。

(比較器電路區塊之詳細(1)’)

圖42(a)表示圖41的比較器電路區塊CMPBK之變形例之電路圖，圖42(b)為圖42(a)之動作例之波形圖。和圖41之構成例比較，圖42(a)之比較器電路區塊CMPBK之差異在於，比較電壓產生電路VREFG1a內之複製用之NMOS電晶體之構成。亦即，圖41之構成例係具備1個NMOS電晶體MNrp，圖42(a)之構成例則具備：在比較器電路CMP1之輸入(Vref側)與GND之間被並聯連接的複數個複製用之NMOS電晶體MNrp[1]～MNrp[n]。MNrp[1]～MNrp[n]之各個，係和圖41之MNrp同樣被設為二極體連接，具有和振盪用之MNo同一電晶體尺寸。

如上述說明，於圖42(a)之構成例中，作為第8特徵係使用並聯連接的複數個複製用之NMOS電晶體，比較電壓Vref之電壓位準會稍微降低。此乃因為，如圖42(b)所示，實際上，振盪輸出信號XOUT之中心電壓位準會隨XOUT之電壓振幅增大而漸漸降低，電壓振幅到達穩定階段時之中心電壓位準，和振盪開始時比較有可能僅降低ΔV。其主要原因為，於振盪電路區塊，相較於電流源(PMOS電晶體)ISo，振盪用之NMOS電晶體MNo之驅動能力較高。另外，ΔV之大小約為50～200mV。

藉由第8特徵之使用可以補正ΔV，使CMP1輸出的時脈信號之工作比可以接近50%。另一效果為，如圖42(b)所示，在振盪輸出信號XOUT之電壓振幅成長階段，在其半週期分之電壓振幅未滿ΔV之區域SAR，CMP1之輸出變動不存在，可實現該區域之低雜訊化。結果，振盪開始時之穩定性提升，可實現耐雜訊特性之提升。

僅藉由MNrp[1]～MNrp[n]之並聯連接個數(n)可進行ΔV之補正，亦可依需要時並用電流源ISc之電流鏡比調整而進行ΔV之補正。具體言之為，例如將ISc內之各PMOS電晶體之尺寸設為小於ISo內之各PMOS電晶體之尺寸，使來自ISc之複製用之偏壓電流值設為小於ISo之振盪用之偏壓電流值，對應於此而減少上述並聯連接個數(n)。此情況下，ISo與ISc之偏壓電流值互異，因此和設為同一之情況下比較，複製電路之精確度雖有稍微降低，但可實現電路面積之減少或消費電力之減低。

(比較器電路區塊之詳細(2))

圖43表示圖36的石英振盪裝置中，其比較器電路區塊CMPBK之一部分之詳細構成例之電路圖。和圖41之構成例比較，圖43之比較器電路區塊CMPBK之差異在於，對應於插入振盪電路區塊OSCBK2之開關用的NMOS電晶體MNsw，而具備成為其之複製之NMOS電晶體MNsrp。MNsrp，其之源極/汲極路徑被連接於電流源ISc之一端(MPc5之汲極)與MNrp之汲極間，閘極被施加VCC而固定於ON狀態。由電流源ISc之一端產生比較電壓Vref。如此則，可以高精確度複製振盪電路區塊OSCBK2之構成。

(比較器電路之詳細(1))

圖44(a)、(b)表示圖36的石英振盪裝置中，其比較器電路CMP1之個別不同構成例之電路圖。圖44(a)之比較器電路CMP1a，係具備：NMOS電晶體MN1～MN5、MN1a、MNs10，及PMOS電晶體MP1～MP3，及電流源IS1。MN1、MN2及MP1～MP3係構成差動放大電路，其以MN1、MN2為差動對，以MP1、MP2為差動放大用之負荷電流源，以MN3為尾端電流源。MP3與MN5，係以該差動放大電路之輸出為輸入，以MP3為放大元件，以MN5為放大用之負荷電流源而構成源極接地放大電路。MN4，係源極連接於GND之同時，具有二極體連接(閘極與汲極之共通連接)，來自IS1之電流係由汲極側被供給。MN3及MN5之各個係和MN4構成電流鏡電路。

MN1，其之源極連接於MN3之汲極，汲極連接於MP1之汲極，閘極被施加振盪輸出信號XOUT。MN2，其之源極連接於MN3之汲極，汲極連接於MP2之汲極，閘極被施加來自上述比較電壓產生電路VREFG之比較電壓Vref。MP1、MP2，其之源極連接於VCC，閘極被共通連接。MP1具有二極體連接。MP3，其之源極連接於VCC，汲極連接於MN5之汲極，閘極連接於MP2(MN2)之汲極。藉由此一構成，來自MP3(MN5)之汲極之判斷輸出信號CMPOUT係成為具有VCC位準之電壓振幅的時脈信號。

其中，作為第9特徵，該比較器電路係具有滯後(hysteresis)特性，於圖44(a)之情況下，藉由使用MN1a及MNs10來實現該特性。MN1a，其之閘極及汲極被共通連接於MN1之閘極及汲極，源極被連接於MNs10之汲極。MNs10，其之源極連接於MN3之汲極，閘極連接於MP2(MN2)之汲極。當XOUT以Vref為基準而由H位準遷移至L位準時，於初期階段伴隨著MN2(MP2)之H位準而使MNs10之狀態成為ON側，因此差動對之XOUT側施加於MN1而藉由MN1a被驅動。結果，XOUT變為容易遷移至L位準。反之，當XOUT以Vref為基準而由L位準遷移至H位準時，於初期階段伴隨著MN2(MP2)之L位準而使MNs10之狀態成為OFF側，相對地使XOUT難以遷移至H位準。如此則，可實現滯後特性。

於圖44(b)之構成例，係取代圖44(a)之MN1a及MNs10，改為具備NMOS電晶體MN2a、MNs11。MN2a，其之閘極及汲極被共通連接於MN2之閘極及汲極，源極被連接於MNs11之汲極。MNs11，其之源極連接於MN3之汲極，閘極連接於MP3(MN5)之汲極(CMPOUT)。此情況下，當XOUT以Vref為基準而由L位準遷移至H位準時，於初期階段伴隨著CMPOUT之H位準而使MNs11之狀態成為ON側，因此差動對之Vref側被施加於MN2而藉由MN2a被驅動。結果，XOUT變為難以遷移至H位準。反之，則容易遷移至L位準。

如上述說明，藉由比較器電路具有滯後特性，可除去有可能重疊於XOUT之微小雜訊成份，防止後段之雜訊傳播。亦即，可提升耐雜訊特性。另外，於圖44(a)、(b)，作為第10特徵，而藉由例如調整成為尾端電流源之MN3之電流值，而將比較器電路之響應速度設為較低。如此則，可實現低通濾波機能。例如以不響應MHz等級之XOUT的方式進行電流值之調整。如此則，可實現耐雜訊特性之提升。

(比較器電路區塊之詳細(3))

圖45(a)表示圖36的石英振盪裝置中，其比較器電路區塊CMPBK之另一部分之詳細構成例之電路圖，圖45(b)為圖45(a)之概略動作例說明圖。圖45(a)之比較器電路區塊CMPBK，係於圖44之比較器電路CMP1(但是，省略滯後部分MN1a、MNs10等)之後段具備緩衝器電路BF1。BF1，係具備：以CMP1之判斷輸出信號CMPOUT為輸入而進行延遲動作的延遲電路DLY，及接受其輸出而進行反轉動作的CMOS反相器電路CIV，及接受其輸出而進行反轉動作的附加有控制開關的CMOS反相器電路CCIV。

DLY係具備PMOS電晶體MP10、MP11及NMOS電晶體MN10、MN11。MP11、MN11係構成以CMPOUT為輸入，節點Na為輸出的CMOS反相器電路。MP10，其之源極連接於VCC，汲極連接於MP11之源極，閘極被施加偏壓VBP。MN10，其之源極連接於GND，汲極連接於MN11之源極，閘極被施加偏壓VBN。VBP，係由例如圖38(a)之基準電流產生電路內之MPc1(MPc2)產生，VBN，係由例如比較器電路CMP1內之MN4產生。藉由縮小作為電流源機能的MP10及MN10之電流值(電晶體尺寸)，可實現延遲電路。

CIV係具備源極連接於VCC的PMOS電晶體MP12，及源極連接於GND的NMOS電晶體MN12。MP12、MN12為源極連接於節點Na，於汲極節點Nb進行反轉輸出。CCIV係具備PMOS電晶體MP13、MP14及NMOS電晶體MN13、MN14。MP14、MN14，係構成以節點Nb為輸入，以節點Nc為輸出的CMOS反相器電路。MP13，其之源極連接於VCC，汲極連接於MP14之源極，閘極被施加CMPOUT。MN13，其之源極連接於GND，汲極連接於MN14之源極，閘極被施加CMPOUT。MP13、MN13係作為控制開關之機能。

於此一構成，如圖45(b)之時序週期TS2所示，於CMPOUT產生脈寬較DLY之延遲時間(Tdly)窄的“L”細鬚狀脈衝時，於CCIV，使該細鬚狀脈衝通過之控制開關(MP13)不會成為ON，因此，該細鬚狀脈衝不會傳播至節點Nc。同樣，如時序週期TS3所示，產生脈寬較Tdly窄的“H”細鬚狀脈衝時，於CCIV，使該細鬚狀脈衝通過之控制開關(MN13)不會成為ON，因此，該細鬚狀脈衝不會傳播至節點Nc。另外，如時序週期TS1所示，輸出至CMPOUT之通常之時脈信號，於CCIV其之控制開關會被適當驅動，因此，會正常傳播至節點Nc。

如上述說明，作為第11特徵，如圖45(a)所示比較器電路區塊CMPBK，係使用緩衝器電路BF1而實現細鬚狀脈衝(雜訊)除去機能。如此則，可提升耐雜訊特性。另外，藉由緩衝器電路BF1可除去高頻雜訊，因此亦可省略第10特徵之比較器電路CMP1之低通濾波機能。

(基準電流產生電路周圍之詳細)

圖46(a)、(b)表示圖34等之控制電路區塊CTLBK中，其基準電流產生電路IREFG周圍之個別不同的詳細構成例之電路圖。於圖46(a)之構成例，係表示於圖38(a)、(b)之基準電流產生電路IREFG附加起動升壓電路STUP1者。STUP1係具備起動控制電路STCTL1，PMOS電晶體MP20及NMOS電晶體MN20。MP20，其之源極連接於VCC，汲極連接於IREFG內之NMOS電晶體MNc1、MNc2之閘極，閘極藉由STCTL1施加控制。MN20，其之源極連接於GND，汲極連接於IREFG內之PMOS電晶體MPc1、MPc2之閘極，閘極藉由STCTL1施加控制。

STCTL1係接受石英振盪裝置之起動信號的振盪致能信號XOSC_EN，分別對MP20之閘極輸出具有特定脈寬之“L”脈衝，對MN20之閘極輸出具有特定脈寬之“H”脈衝。如此則，可以分別增大IREFG內之MNc1、MNc2及MPc1、MPc2之閘極/源極電壓，於該脈寬期間暫時增大基準電流Iref之值。雖未特別限定，例如通常時之Iref設為10nA等，起動時之Iref具有大約其之10倍之電流值。如此則，起動時可由振盪電路區塊內之電流源(PMOS電晶體MPc3)輸出大的偏壓電流。

另外，圖46(b)之構成例，係表示於圖38(a)、(b)之IREFG附加起動升壓電路STUP2者。STUP2係具備起動控制電路STCTL2，PMOS電晶體MP20。MP20，其之源極連接於VCC，汲極連接於IREFG內之MNc1、MNc2之閘極，閘極藉由STCTL2施加控制。STCTL2係接受XOSC_EN，分別對MP20之閘極進行“L”位準之驅動。如此則，可以分別增大IREFG內之MNc1、MNc2之閘極/源極電壓，暫時增大基準電流Iref之值。對應於此，可由振盪電路區塊內之電流源(MPc3)輸出大的偏壓電流。STCTL2，係監控振盪電路區塊之振盪用NMOS電晶體MNo之閘極電壓，在其達到特定值時，使MP20之閘極由L位準回復H位準而將MP20設為OFF。

如上述說明，作為第12特徵，圖46(a)、(b)之構成例，於振盪起動時係使用起動升壓電路，於振盪電路區塊暫時流入大的偏壓電流。因此，振盪起動時，外加負荷容量(Cg、Cd)被充電，XIN節點之電壓位準達動作點之後開始微小振盪之成長。因此，特別是使用低CL值對應之石英振動子XTAL時(亦即偏壓電流小時)，負荷容量(Cg、Cd)之充電需要時間，振盪起動時間(XOSC_EN之輸入起至振盪動作穩定為止所要時間)例如有可能成為2s以上。因此，藉由使用第12特徵，可加速振盪起動時對負荷容量(Cg、Cd)之充電速度，使振盪起動時間例如縮短至約1s。

(振盪電路區塊周圍之概略佈局)

圖47(a)表示圖34的石英振盪裝置中，其振盪電路區塊周圍之佈局構成例之概略圖，圖47(b)為圖47(a)之效果說明之補足圖。於圖47(a)，係於半導體晶片CP之一邊配置IO格區域IOBK，在晶片內部方向近接IOBK配置振盪電路區塊OSCBK。IOBK，係具備沿CP之一邊依序鄰接配置的複數個IO格IOC。在複數個IOC內之鄰接之3個IOC，於兩端之IOC之一方形成XIN用之焊墊PD1，於另一方形成XOUT用之焊墊PD2。

焊墊PD1、PD2，係分別介由接合導線BW被連接於配線基板(未圖示)上之特定端子，於該配線基板安裝著半導體晶片CP、容量Cd、Cg及石英振動子XTAL等。PD1、PD2係使用例如最上層之金屬配線層形成，PD1，係連接於由位於其下層之第1金屬配線層形成的金屬配線ML_XIN，同樣，PD2，係連接於由第1金屬配線層形成的金屬配線ML_XOUT。ML_XIN及ML_XOUT分別朝配置於晶片內部方向之OSCBK延伸。

在鄰接之3個IOC之正中央之IOC上，使用例如最上層之金屬配線層來形成GND用之金屬配線ML_GND。於OSCBK之配置區域，為對OSCBK供給穩定之接地電源電壓(GND)，而具備例如以網目狀形成之複數接地電源電壓配線所構成之接地電源電壓供給區域AR_GND。該網目狀接地電源電壓配線，係由例如位於第1金屬配線層與最上層之金屬配線層之間的第2金屬配線層及第3金屬配線層形成。ML_GND，係朝該AR_GND延伸，於此而連接於接地電源電壓配線。

如上述說明，作為第13特徵，圖47(a)之佈局構成例，係於XIN節點與XOUT節點之間配置GND節點之構成。著眼於寄生容量時，與XIN節點與XOUT節點，係如如圖47(b)所示，存在著XIN節點與XOUT節點間之腳位間寄生容量Cs’，XIN節點與GND節點間之寄生容量Cg’，以及XOUT節點與GND節點間之寄生容量Cd’。彼等寄生容量對負荷容量(CL)之影響特別是越低CL值變為越大，因此較好是儘可能設計為較小。

其中，由圖47(b)可知，Cs’之直接容量值對CL(亦即由XTAL看之等效容量值)有影響，Cg’、Cd’則其串聯連接之合成容量值對CL有影響。因此，就減低寄生容量之有利情況而言，減低Cs’之容量值較減低Cg’、Cd’之容量值為有效。因此，如圖47(a)於XIN節點與XOUT節點之間配置GND節點時，Cg’、Cd’之容量值雖增大，但是理想尚可將Cs’設為0，結果可以減低全體之寄生容量。寄生容量之減低，由如式(3)、式(4)可知亦和振盪餘裕度之提升有關。另外，於XIN節點與XOUT節點之間配置GND節點時，產生互為逆相位之振盪信號的XIN節點與XOUT節點間之容量耦合會被蔽磁效應減低，因而可提升耐雜訊特性。

(石英振盪裝置全體之詳細電路構成(1))

圖48表示本發明之一實施形態的石英振盪裝置中，其全體之詳細構成例之電路圖。圖48之石英振盪裝置，係將如上述說明之各種特徵適當加以組合之同時，將其之一部分適當變形之構成例。圖48之石英振盪裝置，係除了圖38等之基準電流產生電路IREFG、圖36等之振盪電路區塊OSCBK2、圖41等之具有比較電壓產生電路VREFG1的比較器電路區塊CMPBK以外，另具備將圖46之構成例稍微變形而成的起動升壓電路STUP3。亦即，將上述說明之第1～第7、第10及第12特徵等加以組合之構成。藉由使用此一構成例可實現例如消費電流為0.5μA以下(T=25℃、VCC=3.0V)之石英振盪裝置。

於IREFG係將電流值設定用之3個電阻予以串聯連接，其中之2個電阻之有效/無效之控制係藉由模態選擇信號XMSEL及微調信號XTRIM進行。另外，起動升壓電路STUP3係由PMOS電晶體MP20、MP22、MP23，及一次脈衝(one shot pulse)產生電路OSPG構成。振盪起動時為防止IREFG之電路處於未流通電流狀態而呈穩定(鎖死(dead lock))，在起動信號XOSC_EN輸入時藉由OSPG對MP20之閘極暫時輸入L位準之脈衝信號，設定MP20成為ON使電流流入IREFG，在流通電流狀態下呈穩定。但是，僅如此則於動作中電流停止流入時，在次一起動信號到來之前電路呈鎖死。因此，使用MP23、MP22之監控PMOS。當IREFG呈鎖死狀態時，MP23之閘極應成為H位準，MP22之閘極應成為L位準，此時MP20之閘極因為成為L位準而被施加電流，電流開始流入IREFG。電流開始流入之後(成為穩定動作狀態之後)MP23之閘極電位下降，MP22之閘極電位上升，因此MP20幾乎成為OFF狀態而可以忽視。

(石英振盪裝置全體之詳細電路構成(2))

圖49表示本發明之一實施形態的石英振盪裝置中，圖48之變形例之之電路圖。和圖48之構成例比較，圖49之石英振盪裝置主要差異如下。首先，於基準電流產生電路IREFG2，係於PTAT電路之PMOS電晶體MPc1、MPc2側插入PMOS級聯段MPCD，於PTAT電路之NMOS電晶體MNc1、MNc2側插入NMOS級聯段MNCD。於構成MPCD之2個PMOS電晶體之閘極，係使用電壓產生電路VPG，對其施加較MPc1、MPc2之閘極電壓稍微低的閘極電壓。於構成MNCD之2個NMOS電晶體之閘極，係使用電壓產生電路VNG，對其施加較MNc1、MNc2之閘極電壓稍微高的閘極電壓。

另外，於振盪電路區塊OSCBK2’，亦於成為電流源之PMOS電晶體MPc3追加成為級聯段之PMOS電晶體MPc3’。對應於此，於比較器電路區塊CMPBK內之比較電壓產生電路VREFG1a，亦於成為電流源之PMOS電晶體MPc5追加成為級聯段之PMOS電晶體MPc5’。另外，於CMPBK內之比較器電路CMP1c，亦於成為其尾端電流源之MN3追加成為級聯段之NMOS電晶體MN3’。MPc3’、MPc5’之閘極電壓，係藉由上述VPG被施加，MN3’之閘極電壓係藉由上述VNG被施加。藉由具備此一級聯段，則和圖48之構成例比較，可以擴大電源電壓VCC之高電位側之動作範圍。具體言之為，例如亦可對應於VCC=5.5V等。

於CMPBK，比較器電路CMP1c係成為推挽式(push-pull)比較器電路，而將差動對伴隨產生之個別之差動輸出，以互補方式傳送至輸出段。MN1側產生之電流信號，係介由MP1被傳送至與其構成電流鏡電路之PMOS電晶體MP1’，該信號被NMOS電晶體MN21、MN22構成之電流鏡電路回折，而傳送至MN22。另外，MN2側產生之電流信號，係介由MP2被傳送至與其構成電流鏡電路之PMOS電晶體MP2’，MP2’之電流信號及MN22之電流信號係於共通之連接節點被合成而獲得CMP1c之判斷輸出信號。藉由使用推挽式比較器電路，可以將例如判斷輸出信號之上升時間與下降時間設為均等。

另外，於CMPBK，係於CMP1c之後段具備CMOS反相器電路CIV1。CIV1，為抑制貫穿電流或實現低消費電力化，而於PMOS電晶體之VCC側與NMOS電晶體之GND側分別插入電流源。另外，於起動升壓電路STUP2a，係使用和上述圖46(b)同樣之構成例。於此，係依據IREFG2之MPc1、MPc2之閘極電壓之監控結果，來控制PMOS電晶體MP20成為OFF之構成。

以上依據實施形態具體說明本發明，但是本發明並不限定於上述實施形態，在不脫離其要旨之情況下可做各種變更實施。

例如上述各種特徵，(第1～第13特徵)，可以適用其中之一個，而必要時可適當組合使用。使用其中之一特徵時，直接或間接有助於石英振盪裝置之低消費電力化。另外，主要說明通常廣泛使用之石英振動子之振盪電路，但是亦可取代石英振動子，藉由使用振動子、例如MEMS振動子而構成使用本發明之振盪電路。

(產業上可利用性)

本實施形態之石英振盪裝置，可以廣泛利用於以微電腦等為代表的具備石英振盪電路的系統全部。

(發明效果)

本發明之代表性實施形態所能獲得之效果簡單說明如下。可實現能充分適用於低負荷容量值對應之石英振動子的石英振盪裝置。另外，可實現有助於低消費電力化的石英振盪裝置。

AD．．．AND運算電路

AR_GND．．．接地電源電壓供給區域

BF．．．緩衝器電路

BW．．．接合導線

C．．．容量

CB．．．電路區塊

CCIV．．．附加有控制開關的CMOS反相器電路

CIV、CMOS．．．反相器電路

CL．．．格

CLB．．．格區域

CLP、ESD．．．保護元件

CMP．．．比較器電路

CMPBK．．．比較器電路區塊

CP．．．半導體晶片

CTLBK．．．控制電路區塊

D．．．二極體

DLY．．．延遲電路

FMEM．．．非揮發性記憶體

IOBK．．．IO格區域

IOC．．．IO格

IREFG．．．基準電流產生電路

ISL．．．絕緣層

IS．．．電流源

IV．．．反相器電路

LGC．．．控制邏輯電路

LN．．．配線圖案

LY．．．配線層

M1～M3、PM．．．金屬配線層

MEAS．．．電流計

ML．．．金屬配線

MN、NMOS．．．電晶體

MNCD、NMOS．．．級聯段

MP、PMOS．．．電晶體

MPCD、PMOS．．．級聯段

NR．．．NOR運算電路

OSCBK．．．振盪電路部(振盪電路區塊)

OSPG．．．一次脈衝產生電路

PCB．．．配線基板

PD．．．焊墊

PKG．．．半導體封裝

PN．．．外部端子

R．．．電阻

REG．．．暫存器電路

STCTL．．．起動控制電路

STUP．．．起動升壓電路

SW．．．開關電路

TH．．．貫穿孔

VAR．．．供電區域

VPG、VNG．．．電壓產生電路

VREFG．．．比較電壓產生電路

XTAL．．．石英振動子

圖1表示本發明之一實施形態之石英振盪裝置全體概略構成例，(a)為平面圖，(b)為(a)之A-A’間斷面圖。

圖2表示本發明之一實施形態之石英振盪裝置中，和圖1不同的全體概略構成例平面圖。

圖3表示XIN節點與XOUT節點間產生之寄生容量之一例之電路圖。

圖4表示本發明之一實施形態之石英振盪裝置中，其詳細之腳位配置之一例的概略圖。

圖5表示圖4之變形例之腳位配置之一例的概略圖。

圖6表示圖5之變形例之腳位配置之一例的概略圖。

圖7表示圖6之變形例之腳位配置之一例的概略圖。

圖8表示圖7之變形例之腳位配置之一例的概略圖。

圖9表示本發明之一實施形態之石英振盪裝置中，其構成要素之半導體晶片之主要部分之佈局構成例之概略圖。

圖10表示圖9之變形例之佈局構成例之概略圖。

圖11表示圖9之變形例之另一佈局構成例之概略圖。

圖12表示圖11之變形例之佈局構成例之概略圖。

圖13表示本發明之一實施形態之石英振盪裝置中，和圖9不同的半導體晶片之主要部分之佈局構成例之概略圖。

圖14表示圖13之變形例之佈局構成例之概略圖。

圖15表示圖13之構成例之各格之詳細構成例之概略圖。

圖16表示本發明之一實施形態之石英振盪裝置中，其封裝構成之一例之概略圖。

圖17表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之佈局構成例之概略圖。

圖18表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之另一佈局構成例之概略圖。

圖19表示圖18之變形例之佈局構成例之概略圖。

圖20表示圖18之變形例之另一佈局構成例之概略圖。

圖21表示圖20之變形例之佈局構成例之概略圖。

圖22表示圖21之變形例之佈局構成例之概略圖。

圖23表示圖17之變形例之佈局構成例之概略圖。

圖24表示圖19之變形例之佈局構成例之概略圖。

圖25表示圖24之變形例之佈局構成例之概略圖。

圖26表示本發明之一實施形態之石英振盪裝置中，其構成要素之配線基板之再另一佈局構成例之概略圖。

圖27表示圖26之變形例之佈局構成例之概略圖。

圖28表示本發明之一實施形態之石英振盪裝置中，其構成要素之半導體封裝以及半導體晶片之詳細佈局構成例之圖。

圖29表示圖28之變形例之半導體封裝以及半導體晶片之詳細佈局構成例之圖。

圖30表示通常之石英振盪裝置之構成例電路圖。

圖31表示作為本發明前提被檢討的振盪電路部之配置例概略圖。

圖32表示作為本發明前提被檢討的石英振盪裝置中，其配線基板之佈局構成例之概略圖。

圖33表示作為本發明前提被檢討的石英振盪裝置中，其詳細之腳位配置之一例之概略圖。

圖34表示本發明之一實施形態的石英振盪裝置中，其全體構成例之概略圖。

圖35表示本發明之一實施形態的石英振盪裝置中，圖34之變形例之全體構成例之概略圖。

圖36表示圖35之石英振盪裝置中，其詳細構成例之電路方塊圖。

圖37表示作為圖36之比較例被檢討的石英振盪裝置體構成例之電路方塊圖。

圖38表示圖34之石英振盪裝置中，控制電路區塊及振盪電路區塊之詳細，(a)表示其構成例之電路圖，(b)表示(a)之一部分抽出之電路圖。

圖39表示圖38之模態設定信號之產生方法之一例說明圖。

圖40表示圖38之模態設定信號之產生方法之一例說明圖。

圖41表示圖34的石英振盪裝置中，其比較器電路區塊之一部分之詳細構成例之電路圖。

圖42(a)表示圖41的比較器電路區塊之變形例之電路圖，(b)表示(a)之動作例之波形圖。

圖43表示圖36的石英振盪裝置中，其比較器電路區塊之一部分之詳細構成例之電路圖。

圖44(a)、(b)表示圖36的石英振盪裝置中，其比較器電路之個別不同構成例之電路圖。

圖45(a)表示圖36的石英振盪裝置中，其比較器電路區塊之另一部分之詳細構成例之電路圖，(b)為(a)之概略動作例說明圖。

圖46(a)、(b)表示圖34等之控制電路區塊中，其基準電流產生電路周圍之個別不同的詳細構成例之電路圖。

圖47(a)表示圖34的石英振盪裝置中，其振盪電路區塊周圍之佈局構成例之概略圖，(b)為(a)之效果說明之補足圖。

圖48表示本發明之一實施形態的石英振盪裝置中，其全體之詳細構成例之電路圖。

圖49表示本發明之一實施形態的石英振盪裝置中，圖48之變形例之電路圖。

圖50表示通常之石英振盪裝置之構成例之電路圖。

PCB．．．配線基板

PKG．．．半導體封裝

CP．．．半導體晶片

CB1、CB2．．．電路區塊

OSCBK．．．振盪電路部(振盪電路區塊)

PD、PD1、PD2、PD3、PDi、PDo、PDs1、PDs2．．．焊墊

PN、PN1、PN2、PN3、PNi、PNo、PNs1、PNs2．．．外部端子

CL．．．格

BW．．．接合導線

XIN．．．振盪輸入信號

XOUT．．．振盪輸出信號

VSS．．．電源端子

LN_XIN．．．配線圖案

LN_XOUT．．．配線圖案

LN_VSS1a．．．配線圖案

LN_VSS1b．．．配線圖案

LN_VSSn．．．配線圖案

TH．．．貫穿孔

XTAL．．．石英振動子

Cg、Cd．．．容量

LY1、LY2、LYn．．．配線層

ISL．．．絕緣層

Claims

一種石英振盪裝置，其特徵為：具備：半導體封裝，其搭載著半導體晶片，包含第1及第2外部端子；石英振動子；及配線基板，用於安裝上述半導體封裝及上述石英振動子；於上述半導體晶片形成反轉邏輯電路，其以上述第1外部端子為輸入，以上述第2外部端子為輸出；於上述配線基板形成：第1配線圖案，其使用第1配線層，由上述第1外部端子延伸，結合於上述石英振動子之一端；第2配線圖案，其使用上述第1配線層，由上述第2外部端子以和上述第1配線圖案呈大略並行地延伸，結合於上述石英振動子之另一端；及第3配線圖案，其使用上述第1配線層，被配置於上述第1配線圖案與上述第2配線圖案之間之區域，電連接於上述反轉邏輯電路之接地電源電壓；於上述配線基板另安裝有第1及第2容量；上述第1容量，其之一端連接於上述第1配線圖案，另一端連接於上述第3配線圖案；上述第2容量，其之一端連接於上述第2配線圖案，另一端連接於上述第3配線圖案；於上述配線基板另形成：第4配線圖案，其以包圍上述第1、第2及第3配線圖案之形成區域的方式被配置，被電連接於上述反轉邏輯電路之接地電源電壓；及第5配線圖案，其使用第N配線層而被配置為面狀，該第N配線層為和上述第1配線層之間挾持著單數或複數之介電體層的不同之層，於上述第1、第2、第3及第4配線圖案之間具有挾持著上述單數或複數之介電體層而呈對向之部分，被電連接於上述反轉邏輯電路之接地電源電壓；上述第4配線圖案，係以在其和上述第6配線圖案之間、在上述第1配線層內構成迴路的方式被配置。
如申請專利範圍第1項之石英振盪裝置，其中上述半導體封裝另具備：第3外部端子，其鄰接上述第1外部端子與上述第2外部端子之間而配置，作為上述反轉邏輯電路之接地電源電壓用的端子；上述第3配線圖案，係連接於上述第3外部端子。
如申請專利範圍第2項之石英振盪裝置，其中上述半導體封裝另具備：第4外部端子，其在上述第3外部端子之對向側、鄰接上述第1外部端子而配置，作為上述反轉邏輯電路之電源電壓用的端子。
如申請專利範圍第1項之石英振盪裝置，其中於上述配線基板另形成第4配線圖案，其以包圍上述第1、第2及第3配線圖案之形成區域的方式被配置，電連接於上述反轉邏輯電路之接地電源電壓。
如申請專利範圍第4項之石英振盪裝置，其中於上述配線基板另形成第5配線圖案，其使用第N配線層而被配置為面狀，該第N配線層為和上述第1配線層之間挾持著單數或複數之介電體層的不同之層，於上述第1、第2、第3及第4配線圖案之間具有挾持著單數或複數之介電體層而呈對向之部分，被電連接於上述反轉邏輯電路之接地電源電壓。
如申請專利範圍第1項之石英振盪裝置，其中於上述配線基板另形成第6配線圖案，其使用上述第1配線層，於上述半導體封裝之安裝部分被配置為面狀，被電連接於上述反轉邏輯電路之接地電源電壓。
如申請專利範圍第6項之石英振盪裝置，其中上述第1外部端子與上述第2外部端子係鄰接配置，上述第3配線圖案，係介由上述第1外部端子與上述第2外部端子之間的空間而連接於上述第6配線圖案。
如申請專利範圍第1項之石英振盪裝置，其中上述石英振動子係對應於未滿1MHz之振盪頻率者。
一種石英振盪裝置，其特徵為：具備：第1、第2外部端子，其為設於外部的石英振動子之連接用端子，互呈鄰接被配置；半導體晶片；及第1、第2連接元件，用於連接上述半導體晶片與上述第1及第2外部端子之間；上述半導體晶片，係具備：第1、第2及第3區域，係於第1方向依序鄰接配置；及振盪電路區域，係在和上述第1方向呈正交的第2方向，近接於上述第1、第2及第3區域而配置，用於形成反轉邏輯電路；於上述第1區域形成第1焊墊，其介由上述第1連接元件連接於上述第1外部端子，介由第1信號配線連接於上述反轉邏輯電路之輸入節點；於上述第3區域形成第2焊墊，其介由上述第2連接元件連接於上述第2外部端子，介由第2信號配線連接於上述反轉邏輯電路之輸出節點；於上述第2區域，形成朝上述振盪電路區域延伸的第1電源配線；上述第1電源配線僅對上述振盪電路區域供給第1電源電位。
如申請專利範圍第9項之石英振盪裝置，其中上述石英振盪裝置另具備：第3外部端子，其由外部被供給電源；及第3連接元件，用於連接上述半導體晶片與上述第3外部端子之間；上述半導體晶片另具備：形成有第3焊墊的第4區域，該第3焊墊係介由上述第3連接元件連接於上述第3外部端子；上述第3焊墊，係介由上述第2電源配線連接於上述第 2區域之上述第1電源配線。
如申請專利範圍第10項之石英振盪裝置，其中於上述第2區域，另形成連接於上述第1電源配線的電源用之ESD保護元件。
如申請專利範圍第10項之石英振盪裝置，其中於上述第1區域，另形成連接於上述第1焊墊的第1ESD保護元件；於上述第3區域，另形成連接於上述第2焊墊的第2ESD保護元件；上述第1、第2ESD保護元件之各個，並非連接於電源電壓側，而是連接於接地電源電壓側。
如申請專利範圍第9項之石英振盪裝置，其中上述石英振動子係對應於未滿1MHz之振盪頻率者。
一種石英振盪裝置，其特徵為：具備：半導體晶片，其形成有振盪電路區塊、特定電路區塊、上述振盪電路區塊用的第1連接區域、及上述特定電路區塊用的第2連接區域；第1及第2外部端子，為設於外部的石英振動子之連接用端子；第3外部端子，其由外部被供給電源；第1、第2連接元件，用於將上述第1連接區域與上述第1及第2外部端子之間予以連接；及第3連接元件，用於將上述第2連接區域與上述第3外部端子之間予以連接；上述振盪電路區塊，係包含反轉邏輯電路；上述第1連接區域，係包含於第1方向依序鄰接配置的第1、第2及第3格區域；於上述第1格區域形成第1焊墊，其介由上述第1連接元件連接於上述第1外部端子，介由第1信號配線連接於上述反轉邏輯電路之輸入節點；於上述第3格區域形成第2焊墊，其介由上述第2連接元件連接於上述第2外部端子，介由第2信號配線連接於上述反轉邏輯電路之輸出節點；於上述第2格區域，形成連接於上述反轉邏輯電路之電源的第1電源配線；上述第2連接區域，係包含第4格區域；於上述第4格區域形成第3焊墊，其介由上述第3連接元件連接於上述第3外部端子，介由第2電源配線連接於上述特定電路區塊；於上述第2格區域之上述第1電源配線，係由上述第3外部端子被供給第1電源電位；上述第1電源配線僅對上述振盪電路區塊供給上述第1電源電位而構成。
如申請專利範圍第14項之石英振盪裝置，其中上述石英振盪裝置另具備第4連接元件；上述第2連接區域另包含第5格區域；於上述第5格區域形成第4焊墊，其介由上述第4連接元件連接於上述第3外部端子，介由第3電源配線連接於上述第2格區域之上述第1電源配線。
如申請專利範圍第15項之石英振盪裝置，其中上述第1外部端子與上述第2外部端子，係鄰接配置。
如申請專利範圍第16項之石英振盪裝置，其中上述石英振動子係對應於未滿1MHz之振盪頻率者。
一種半導體裝置，其特徵為具備：基準電流產生電路，用於產生基準電流；第1MIS電晶體，係在電源電壓節點與第1節點之間形成源極/汲極路徑，藉由將上述基準電流設為電流鏡而產生第1電流；第2MIS電晶體，其之源極被連接於接地電源電壓節點，在上述第1節點與上述接地電源電壓節點之間形成源極/汲極路徑；第1端子，用於使上述第1節點介由第1容量連接於上述接地電源電壓節點；第2端子，用於使連接於上述第2MIS電晶體之閘極的第2節點，介由第2容量連接於上述接地電源電壓節點，以及介由石英振動子連接於上述第1端子；回授電阻，被插入上述第1節點與上述第2節點之間；及比較器電路區塊，係以第1比較電壓作為基準而針對產生於上述第1節點之具有第1振幅的第1振盪信號進行大小判斷，而產生具有較上述第1振幅為大的第2振幅之第2 振盪信號。
如申請專利範圍第18項之半導體裝置，其中上述第1MIS電晶體進而構成為，對應於用於表示上述石英振動子之負荷容量值的第1模態設定信號而使電晶體尺寸可以被變更設定，當上述石英振動子之上述負荷容量值為第1負荷容量值時係將上述第1電流之電流值設為第1電流值，當上述負荷容量值為較上述第1負荷容量值大的第2負荷容量值時係將上述第1電流之電流值設為較上述第1電流值大的第2電流值。
如申請專利範圍第19項之半導體裝置，其中上述第2MIS電晶體係動作於次臨限區域(sub-threshold area)；上述基準電流產生電路係和溫度呈比例而增加上述基準電流。
如申請專利範圍第20項之半導體裝置，其中上述基準電流產生電路具備：第1n通道型MIS電晶體；電流值設定電阻，其被插入上述第1n通道型MIS電晶體之源極與上述接地電源電壓節點之間；第2n通道型MIS電晶體，其之源極被連接於上述接地電源電壓節點，閘極及汲極被連接於上述第1n通道型MIS電晶體之閘極；第1p通道型MIS電晶體，其之源極/汲極路徑係和上述第1n通道型MIS電晶體之源極/汲極路徑呈串聯連接；及第2p通道型MIS電晶體，其之源極/汲極路徑係和上述第2n通道型MIS電晶體之源極/汲極路徑呈串聯連接，和上述第1p通道型MIS電晶體構成電流鏡電路；上述第1MIS電晶體，係和上述第1及第2p通道型MIS電晶體構成電流鏡電路；上述第1及第2n通道型MIS電晶體，係動作於次臨限區域。
如申請專利範圍第19項之半導體裝置，其中上述第2MIS電晶體，係動作於次臨限區域；「上述第2負荷容量值/上述第1負荷容量值」之值為「M」時，「上述第2電流值/上述第1電流值」之值成為「M」之2次方。
如申請專利範圍第18項之半導體裝置，其中上述比較器電路區塊包含：比較電壓產生電路，用於產生上述第1比較電壓；及差動放大電路，用於放大上述第1振盪信號與上述第1比較電壓之差分；上述比較電壓產生電路，係具備：第3MIS電晶體，係在上述電源電壓節點與第3節點之間形成源極/汲極路徑，藉由將上述基準電流設為電流鏡而產生第3電流；及第4MIS電晶體，具有和上述第2MIS電晶體同一之電晶體尺寸，源極被連接於上述接地電源電壓節點之同時，在上述第3節點與上述接地電源電壓節點之間形成源極/汲極路徑，閘極與汲極被共通連接；於上述第3節點產生上述第1比較電壓。
如申請專利範圍第23項之半導體裝置，其中上述比較電壓產生電路，係另具備複數個上述第4MIS電晶體；上述複數個第4MIS電晶體，係分別並聯連接於上述第3節點與上述接地電源電壓節點之間。
如申請專利範圍第23項之半導體裝置，其中上述差動放大電路具有滯後特性。
如申請專利範圍第18項之半導體裝置，其中上述基準電流產生電路具備：起動升壓電路，用於在振盪起動時暫時增加上述基準電流之電流值。
如申請專利範圍第18項之半導體裝置，其中另具備：第5MIS電晶體，其在上述第1節點與上述第2MIS電晶體之汲極間作為開關之機能。
一種半導體裝置，其特徵為具備：基準電流產生電路，用於產生基準電流；第1MIS電晶體，係在電源電壓節點與第1節點之間形成源極/汲極路徑，藉由將上述基準電流設為電流鏡而產生第1電流；第1開關用MIS電晶體，其之源極/汲極之一方被連接於上述第1節點，作為開關之機能；第2MIS電晶體，其之源極被連接於接地電源電壓節點，汲極被連接於上述第1開關用MIS電晶體之源極/汲極之另一方；第1端子，用於使上述第1節點介由第1容量連接於上述接地電源電壓節點；第2端子，用於使成為上述第2MIS電晶體之閘極的第2節點，介由第2容量連接於上述接地電源電壓節點，另外介由石英振動子連接於上述第1端子；回授電阻，被插入上述第1節點與上述第2節點之間；及比較器電路區塊，係以第1比較電壓作為基準而針對產生於上述第1節點之具有第1振幅的第1振盪信號進行大小判斷，而產生具有較上述第1振幅為大的第2振幅之第2振盪信號。