TWI397915B - 程式化非揮發記憶體的方法及裝置 - Google Patents
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Description
本發明係主張申請於2007年8月13日之美國專利暫時申請案第60/955392號的優先權，其完整的內容係在此以作為配合參考。
本發明係關於包含程式化一非揮發記憶體陣列之技術。
非揮發記憶胞之程式化操作因為程式化干擾而變得複雜。在此程式化係指增加電荷至，或自移除電荷，在一記憶體陣列內所選取的記憶胞，其係與無差異性的抹除操作不同，抹除操作通常重新設定一整段的記憶胞為相同的電荷儲存狀態。本發明包含了裝置以及方法，其中程式化係指造成在電荷儲存結構內所儲存的總電荷變得更正或更負，且裝置及方法中的抹除係指造成在電荷儲存結構內儲存的總電荷變得更正或更負。在此程式化干擾效應中，程式化一個選取的記憶胞造成程式化未選取之記憶胞的副作用。
本發明之一目的在於提供一非揮發記憶體積體電路，其具有一記憶體陣列，多條字元線，多條位元線，以及耦合至該記憶體陣列的邏輯。
該記憶體陣列具有多個行。各個行包含被排列成一串的多個記憶胞，此串記憶胞具有一個第一末端以及一個第二末端。在許多個實施例中，係以NAND陣列實施此串記憶胞。各個記憶胞具有一個半導體基底，其具有源極和汲極區域、儲存至少一個電荷儲存狀態的一個電荷儲存結構；以及一個以上的介電結構。在閘極下方之此陣列內各個NAND串的半導體基底可能是有接面的也可能是沒有接面的。此通道區域可能具有N型或P型導電態之一。在各種的實施例中，此電荷儲存結構包含電荷儲存材料或多晶矽。
此介電結構至少部份是在此電荷儲存結構以及此半導體基底之間，且至少部份是在此電荷儲存結構以及此閘極之間。
在某些實施例中，此介電結構包含一個穿隧介電層、一個第一阻障介電層、以及一個第二阻障介電層。此第一阻障介電層接觸此電荷儲存層。此穿隧介電層及此第二阻障介電層接觸不同一個的，此閘極和此半導體基底之一層通道表面之一。在其它的實施例中，可以是用任一種浮動閘極、電荷儲存、和奈米粒子材料以作為電荷儲存材料。
此記憶胞之各種不同的實施例可以是n通道元件或是p通道元件。
此多條字元線為送至此記憶體陣列之記憶胞的閘極偏壓來源。
此多條位元線係存取此記憶胞串的其中一個末端。
耦合至此記憶體陣列的邏輯執行操作的方式是藉由控制至少此多個字元線及記憶胞串內此第一和第二末端的調整偏壓。而其中一個操作是程式化操作。
此程式化操作控制一連串的程式化調整偏壓以程式化此記憶體陣列內至少一個被選取且具有資料的記憶胞。此一連串的程式化調整偏壓包含送至此記憶胞之多組變動閘極偏壓值。施加第一組的變動閘極偏壓值，至少部份是經由一條被選取的字元線，至包含被選取的記憶胞之列。施加第二組的變動閘極偏壓值，至少部份是經由除了此被選取字元線外的其它字元線之一，至包含未被選取的記憶胞之列。回應此程式化的操作，此被選取的記憶胞之電荷儲存結構的電荷儲存狀態即呈現資料。
此一連串的程式化調整偏壓亦包含：施加一行選擇閘極偏壓至此複數條字元線之一條行選擇字元線；施加一個第一位元線偏壓至此非揮發NAND記憶體陣列的一行被選取的NAND，其中此被選取的NAND行包含此被選取的記憶胞；以及施加一個第二位元線偏壓至此非揮發NAND記憶體陣列的未被選取的NAND行，其中此未被選取的NAND行不包含此被選取的記憶胞。
因為此一連串的程式化調整偏壓，在此未被選取的NAND行內，接收此行選擇閘極偏壓的導通電晶體關閉。這是「自我昇壓」的結果。
被施加至此記憶胞之第一字元線的此多組變動閘極偏壓值，其中此第一字元線係被選取進行程式化，以及藉由此第一字元線的其它字元線，對於降低此程式化干擾效應
是很有幫助的。程式化干擾即為未被選取進行程式化之記憶胞的臨界電壓產生漂移，這是由程式化操作所造成的。在某些實施例中，一個未被選取作程式化且未自被選取作程式化之記憶胞的字元線接收閘極偏壓的記憶胞，其被程式化干擾的強度係小於1伏特。
在某些實施例中，第一組變動閘極偏壓值(例如，施加至此被選取記憶胞之第一字元線)，初始值係介於6伏特至13伏特，再接著施加以介於0.1伏特至0.5伏特強度且介於0.1微秒至20微秒週期的階級偏壓。在其它的實施例中，可以是以負值的階級偏壓，加到一個負值的字元線偏壓。
在某些實施例中，第二組變動閘極偏壓值(例如，施加至不被選取之記憶胞的第二字元線)，初始值係介於6伏特至13伏特，再接著以介於0.1伏特至0.5伏特的階級偏壓強度，又各個值以介於0.1微秒至20微秒的週期被施加。
在某些實施例中偏壓此位元線此記憶胞之自我昇壓以降低程式化干擾。例如，施加一個第一位元線偏壓到被耦合至一行記憶胞的一個第一位元線，其中此行記憶胞包含此被選取且經歷程式化的記憶胞。又，被施加另一個位元線偏壓到被耦合至記憶胞之行的其它位元線，其中這些記憶胞之行不包含此被選取且經歷程式化的記憶胞，且此位元線偏壓係介於此第一位元線偏壓及之第一組變動閘極偏壓值，又此組偏壓值被施加到經歷程式化之此被選取記憶胞的字元線。
本發明之另一目的係提供一種操作在此描述之非揮發記憶體積體電路的方法。
其它方法實施例包含的技術變化係如下所述。
第1圖描述複數行串聯之n通道記憶胞，其經歷一個具有自我昇壓(self－boosting)的程式化操作。在此描述了二行串聯的記憶胞，其各自具有二個末端。此二行的一個末端係連接至源極偏壓線，在此所示係具有一個浮動的電壓。此二行的另一端係連接至不同的位元線BL1
及BL2
。位元線BL1
具有一個接地電壓，以及位元線BL2
具有一個電壓VCC
。串聯的n通道記憶胞行係自多條字元線接收閘極偏壓，其標示為SSL(串選擇線)、WL1
、...、WL7
、WL8
、...、WL16
、及GSL(地選擇線)。字元線SSL具有偏壓VCC
。字元線GSL具有一個接地偏壓。字元線WL7
具有電壓VPGM
。其它的字元線WL#(但不包含WL7
)具有一個電壓VPASS
。某些的記憶胞則標示”A”、”B”、”C”、及”D”。
第2－4圖描述偏壓對時間的變化曲線，此偏壓係指對於一連串施加至，於第1圖所示中，經歷一個具有自我昇壓程式化操作之串聯記憶胞的閘極偏壓值。尤其是，第2圖描述了一個第一程式化脈衝，第3圖描述了一個第二程式化脈衝，且第4圖描述一個第三程式化脈衝。
於第2圖中，描述VPGM
和VPASS
皆為10微秒的脈衝，且是在VCC
的脈衝之後5微秒才開始。相對於第2圖，在第3圖中VPGM
脈衝的值增加了0.2伏特。相對於第2圖，在第4圖中VPGM
脈衝的值增加了0.4伏特。這種程式化的方法稱作增階型脈衝程式化(ISPP)方法。
第5－7圖描述偏壓對時間的變化曲線，其中此偏壓係指對於一連串施加至，於第1圖所示中，經歷一個具有自我
昇壓程式化操作之串聯記憶胞的閘極偏壓值，其中此操作改善了電壓干擾。尤其是，第5圖描述一個第一程式化脈衝，第6圖描述一個第二程式化脈衝，且第7圖描述一個第三程式化脈衝。
在第5圖中，描述VPGM
和VPASS
皆為10微秒的脈衝，且是在VCC
的脈衝之後5微秒才開始。相對於第5圖，在第6圖中VPGM
脈衝的值增加了0.2伏特；並且，相對於第5圖，VPASS
脈衝的值增加了0.1伏特。相對於第5圖，在第7圖中VPGM
脈衝的值增加了0.4伏特；相對於第5圖，VPASS
脈衝的值增加了0.2伏特。
在某些實施例中，VPGM
(第一組變動閘極偏壓值，例如，施加至此被選取記憶胞之第一字元線)，初始值係介於6伏特至13伏特，再接著施加以介於0.1伏特至0.5伏特強度且介於0.1微秒至20微秒週期的階級偏壓。在其它的實施例中，可以是以負值的階級偏壓，加到一個負值的字元線偏壓。
在某些實施例中，VPASS
(第二組變動閘極偏壓值，例如，施加至未被選取之記憶胞的第二字元線)，初始值係介於6伏特至13伏特，再接著以介於0.1伏特至0.5伏特的階級偏壓強度，又各個值以介於0.1微秒至20微秒的週期被施加。
第8圖描述串聯p通道記憶胞行，其經歷了具有自我昇壓的程式化操作。字元線名稱及位元線名稱的排列是和第1圖一樣的。然而，因為此記憶胞不是n通道而是p通道，此偏壓也有所不同。例如，位元線BL2
及字元線SSL具有偏壓－VCC
。
第9－10圖描述偏壓對時間的關係，此偏壓係指對於一連串施加至，於第8圖所示中，經歷一個具有自我昇壓程式化操作之串聯記憶胞的閘極偏壓值，其中此操作改善了電壓干擾。
在第9圖中，描述在－VCC
的脈衝下，VPGM
和VPASS
皆為10微秒的脈衝。相對於第9圖，在第10圖中VPGM
脈衝的值減少了(即，變得更負)－0.2伏特；相對於第9圖，VPASS
脈衝的值減少了(即，變得更負)－0.1伏特。
第11－12圖描述臨界電壓改變對時間所作的曲線圖，在串聯記憶胞的行內被施加偏壓之不同記憶胞其臨界電壓的改變，其中這些被偏壓的不同記憶胞經歷了依據此ISPP方法之具有自我昇壓程式化的操作，例如於第1圖所示。
第11圖描述在大約8微秒的時間內臨界電壓改變對時間的曲線，其中曲線是對於類似第2－4圖之具有自我昇壓的程式化操作來作圖。在第1圖內未定義的偏壓係如下所述。位元線BL2
的偏壓VCC
為3.3伏特。字元線WL7
的偏壓VPGM
為16伏特。其它字元線WL#
(但不包含WL7
)的偏壓VPASS
為定值9伏特。曲線1101代表記憶胞”A”，其上升至約3.5伏特。曲線1103代表記憶胞”B”，其上升至約1.5伏特。曲線1105代表記憶胞”C”，其維持在0伏特。曲線1107代表記憶胞”D”，其維持在0伏特。曲線1103的末端顯示一個1.5伏特的程式化干擾。
第12圖描述在大約8微秒的時間內臨界電壓改變對時間的曲線，其中曲線是對於類似第5－7圖之具有自我昇壓的程式化操作來作圖。在第1圖未定義的偏壓係如下所述。位元線BL2
的偏壓VCC
為3.3伏特。字元線WL7
的偏壓
VPGM
為16伏特。其它字元線WL#
(但不包含WL7
)的偏壓VPASS
為起始於9伏特，且以0.3伏特階級式地增加。曲線1201代表記憶胞”A”，其上升至約3.5伏特。曲線1203代表記憶胞”B”，其上升至約0.9伏特。曲線1205代表記憶胞”C”，其維持在0伏特。曲線1207代表記憶胞”D”，其維持在0伏特。曲線1203的末端顯示一個0.9伏特的程式化干擾，和第11圖所述的1.5伏特相比是顯著的改進。因此，程式化干擾被降低了40%。
第13圖描述一個程式化操作範例的演算法。程式化操作起始於1301，然後，一連串的程式化脈衝1305被重覆地實施，直到確認了程式化脈衝1307是成功時，接著程式化操作結束於方塊1311。
第14圖為描述串聯記憶胞行，其經歷一個改良且具有自我昇壓的程式化操作之方塊圖。
積體電路1450包含一個記憶體陣列1400，其係使用在一個半導體基底上之記憶胞實施。位址係在匯流排1405上被提供至行解碼器1403及列解碼器1401。在方塊1406內的感應放大器及資料輸入結構係經由資料匯流排1407被耦合至行解碼器。列解碼器1401係經由複數個字元線1402被耦合至沿著在記憶體陣列1400內排列之列。行解碼器1403係經由複數個位元線1404被耦合至沿著記憶體陣列1400內排列之行。資料係經由資料輸入線1411自積體電路1450上的輸入/輸出端，或自其它在積體電路1450內部或外部的資料來源，傳至在方塊1406內的資料輸入結構。資料係經由資料輸出線1415自方塊1406被提供至積體電路1450上的輸入/輸出端，或至其它積體電路1450內部或外
部的資料輸出。積體電路1450可能亦包含操控任務功能的電路而非具有電阻性元件的非揮發儲存器(在此未顯示)。偏壓調整狀態機構1409控制了偏壓調整供應電壓1408的施加，包含減少或消除的程式化干擾。
第15A－D圖描述一電荷狀態的多個相異可能邏輯狀態之各種範例排列。第15A、15B、15C、及15D圖為臨界狀態之概要圖示，其分別相對應1位元、2位元、3位元及4位元。第15A圖為二階的臨界狀態操作之概要圖示。共有二個狀態，為狀態1 1501及狀態0 1502。第15B圖為四階的臨界狀態操作之概要圖示。共有四個狀態，為狀態11 1511、狀態10 1512、狀態01 1513及狀態00 1514。第15C圖為八階的臨界狀態操作之概要圖示。共有八個狀態，其中在此描述四個狀態，為狀態111 1521、狀態110 1522、狀態001 1523、及狀態000 1524。第15D圖為十六階的臨界狀態操作之概要圖示。共有十六個狀態，其中在此描述四個狀態，為狀態1111 1531、狀態1110 1532、狀態0001 1533、及狀態0000 1534。第15B、15C、及15D圖的臨界狀態概要圖顯示多階記憶胞應用可能的實施方試，其被施加至一個記憶胞的單一電荷儲存狀態。不同的載子移動過程可以被施加在不同部份的臨界電壓區間。例如，經由電洞注入程式化的載子移動過程可以程式化具有較低臨界電壓的臨界狀態，經由電子注入程式化的載子移動過程可以程式化具有較高臨界電壓的臨界狀態，並且，一個重設過程則可以程式化具有一個中等臨界電壓的臨界狀態。其它的實施例則是應用具有每電荷儲存狀態一位元的單一階級的記憶胞技術實施。
第16圖為一個電荷儲存記憶胞的概要圖示，此記憶胞採用一個阻障介電層以及一個能隙工程介電穿隧層。此記憶胞包含在一個半導體主體內之一個通道10和鄰近此通道的一個源極11和一個汲極12。
在此實施例中，一個閘極18包含P＋多晶矽，然而，亦可以是N＋多晶矽。在其它的實施例中，閘極18可以是採用金屬、金屬複合物或金屬和金屬複合物的組成，例如鉑、氮化鉭，矽化金屬，鋁或其它金屬或金屬複合物閘極材料(例如，從Ti、TiN、Ta、Ru、Ir、RuO2
、IrO2
、W、WN到其它的材料)。在某些應用中，最好是使用具有高於4eV功函數的材料，最好是高於4.5eV。有許多種不同功函數的材料適合作為閘極端，可以參考美國專利第6912163號的描述。這些材料通常是用濺鍍或是物理式的氣相沈積技術，且可以使用反應離子蝕刻以被圖案化。
在第16圖內所描述之實施例中，此能隙工程介電穿隧層包含了一層複合材料，其包含通道10之表面10a上二氧化矽組成的第一層13作為電洞穿隧層，其中此層可以使用，例如，具有選擇性氮化製程的原狀蒸汽產生，其中此選擇性氮化製程可以用一個後沈積NO退火或在沈積時用加入NO到周圍氣氛的技術完成。以二氧化矽組成之第一層13的厚度小於20埃，且最好是15埃以下。在代表性的實施例中乃是採用10埃或12埃的厚度。
由氮化矽組成的一層14，其作為一層能帶補償層，係覆蓋在由二氧化矽組成的第一層13之上，且採用，例如，低壓化學汽相沈積LPCVD技術形成，其中此技術使用，例如，在攝氏680度下使用二氯矽烷DCS及NH3
前置物。若
使用另一製程，此能帶補償層包含氮氧化矽，其係使用一個採用N2
O前置物的類似製程。由氮化矽組成之此層14的厚度小於30埃，且最好是在25埃以下。
由二氧化矽組成的第二層15，其係作為一層絕緣層，覆蓋在由氮化矽組成之層14上，其係使用，例如，LPCVD高溫氧化HTO沈積來形成。由二氧化矽組成之第二層15的厚度小於35埃，且最好是在25埃以下。
在此實施例中，一層電荷儲存層16包含氮化矽，其具有大於50埃的厚度，在此實施例中，例如使用LPCVD形成約70埃的厚度。其它的電荷儲存材料及結構可能採用，例如包含，氮氧化矽(Six
Oy
Nz
)、富含矽的氮化物、富含矽的氧化物，儲存層可以包含嵌入式奈米顆粒等等。許多不同電荷儲存材料的資料可以參考Bhattacharyya在2006年11月23日發表的美國專利申請公開案，第2006/0261401 A1號，其標題為’Novel Low Power Non－Volatile Memory and Gate Stack’。
在此實施例中，此阻障介電層17包含一層緩衝層。此由二氧化矽組成的緩衝層，藉由一個濕熔爐氧化製程，可自氮化物經由濕反轉形成。其它的實施例可用高溫氧化(HTO)或LPCVD SiO2
而實現。氧化鋁(高k值的覆蓋層)層可使用原子氣相沈積方法形成，其以約為攝氏900度下60秒的後續快速熱退火強化此薄膜。
在一個代表性的實施例中，第一層可以為13埃的二氧化矽；能帶補償層可以為20埃的氮化矽；絕緣層可以是25埃的二氧化矽；電荷儲存層16可以是70埃的氮化矽；且阻障介電層17可以是介於40到60埃的氧化矽。此閘極材料可以
是P＋多晶矽(其功函數約為5.1eV)。
第17圖描述一個介電穿隧結構，在低電場下其能帶圖中傳導帶與價帶的能階，其中此結構包含第16圖中層13－15的堆疊。此圖顯示了一個U型的傳導帶以及一個倒U型的價帶。由右側開始，對於此半導體基底的能隙係在區域30中描述，對於電洞穿隧層之價帶和傳導帶係在區域31中描述，對於補償層的能隙係在區域32中描述，對於絕緣層的價帶和傳導帶係在區域33中描述，以及對於此電荷儲存層的價帶和傳導帶係在區域34中描述。電子係以帶負號的圓圈表示，因為在區域31、32、及33內所有穿隧介電層的傳導帶相對於電荷儲存層的能階而言是較高的，在電荷儲存區域34內的電子無法穿隧到通道內的傳導帶。電子穿隧的機會則是和，在此穿隧介電層內此U型傳導帶之下與在位於對此通道儲存能階高度的水平線之上，的面積相關。因此在低電場的情況下，電子穿隧是不太可能發生的。同樣地，在區域30裡通道之價帶內的電洞被區域31、32及33所有的厚度阻障，而無法穿隧至電荷儲存層(區域34)，以及在穿隧界面的高電洞穿隧能障高度。電洞穿隧的機會則是和，在此穿隧介電層內此倒U型價帶之上與在位於對此電荷穿隧層通道之能階高度的水平線之下，的面積相關。因此在低電場的情況下，電洞穿隧是不太可能發生的。在此代表性的實施例中，其中此電洞穿隧層包含二氧化矽，具有約4.5eV的一電洞穿隧能障高度以防止電洞穿隧。在氮化矽內的價帶維持低於此通道的價帶1.9eV。因此，在區域31、32、及33內所有穿隧介電結構的價帶維持大幅低於在通道區域30內的價帶。在此描述之此穿隧層因此具有能
帶補償之特徵，包含一個相對大的電洞穿隧能障高度，其中此穿隧能障高度係位於具有此半導體基底之界面的一薄層(區域31)，以及一價帶能階的增加37，其位於和此通道表面分隔小於2奈米之一第一位置。此能帶補償特徵亦包含在價帶能階的降低38，其位於和此通道藉由提供相對高穿隧能障高度材料的一薄層(區域33)所分隔的一第二位置，而造成此倒U型的價帶形狀。同樣地，傳導帶因選擇相同的材料而為U型。
第18圖為，當穿隧區域31約有12MV/cm之電場以誘發電洞穿隧(如同所述，O1層的厚度約為15埃)時，穿隧介電結構所對應的能帶圖。在此電場下，價帶的曲線自通道表面開始向上攀升。因此，在和此通道表面相隔的補償距離下，此穿隧介電結構內價帶的能帶能階會大幅地增加，並且在此表示中，超越了通道區域內價帶的能帶能量(band energy)。因此，若是在此穿隧堆疊內，位於此通道內之此價帶的能階之間且位於此傾斜的倒U型價帶之上的面積(在此圖中灰階之部份)降低了，電洞穿隧的機率就會大幅地增加。此能帶補償以相對小的電場(例如E<14MV/cm)有效地消除了在區域32內此補償層以及在區域33內絕緣層之阻障功能，使得穿隧介電層在大電場下會允許大電洞穿隧電流。
絕緣層(區域33)將補償層(區域32)和一個電荷儲存層(區域34)隔絕開來。這將會增加在低電場下對於電子和電洞二者的有效阻障能力，而改善了電荷保存。
在此實施例中補償層(區域32)必需夠薄到可以使得可以忽略電荷儲存的效率。又，此補償層為介電性的而不是
傳導性的。因此，對於採用氮化矽的實施例，此補償層的厚度應小於30埃，且最好是在約25埃以下。
對於採用二氧化矽的實施例，電洞穿隧區域31的厚度應該小於20埃，且最好是小於15埃的厚度。例如，在一個較佳實施例中，電洞穿隧區域31為約13埃或10埃厚的二氧化矽，且經過一個氮化製程的處理，其係同上所述，生成了一層超薄的氮氧化矽。
在本發明之實施例中，此穿隧介電層可以利用一個氧化矽、氮氧化矽及氮化矽的複合物來實施，只要此複合物可以造成此所求的倒U型價帶，其在和此通道表面的此補償距離下具有在價帶能階內的改變，且此改變對有效的電洞穿隧而言是必需的，就不需準確地在各層之間轉換。
此介電穿隧層的描述集中在「電洞穿隧」上而不是電子穿隧上，是因為此技術已經解決了關於在SONOS型記憶體內需要依賴電洞穿隧的問題。例如，由二氧化矽組成且薄到可以支持在實用速率下之電洞穿隧的一個穿隧介電層將過薄而無法阻障由電子穿隧造成的漏電流。然而，此工程的效應亦改善了電子穿隧的表現。所以，採用電子穿隧的程式化以及採用電洞穿隧的抹除皆因為使用能隙工程大幅地改善。
本發明之前述較佳之實施例及範例的詳細描述係用來說明本發明之用，應了解這些範例是用來作為描述本發明而不是用來限縮本發明。對於此領域中具有通常技藝者，在不脫離本發明之精神及範圍下，上述之實施例可以很容易地被調整及組合。本發明之精神及範圍係由以下之申請專利範圍所定義。
1301‧‧‧程式化啟始
1305‧‧‧N次程式化脈衝
1307‧‧‧確認N次程式化脈衝
1311‧‧‧程式化結束
1400‧‧‧記憶體陣列
1401‧‧‧列解碼器
1402‧‧‧字元線
1403‧‧‧行解碼器
1404‧‧‧位元線
1405‧‧‧匯流排
1406‧‧‧感應放大器/資料輸入結構
1407‧‧‧資料匯流排
1408‧‧‧偏壓調整供應電壓
1409‧‧‧偏壓調整狀態機構
1411‧‧‧資料輸入線
1415‧‧‧資料輸出線
1450‧‧‧積體電路
1501‧‧‧狀態1
1502‧‧‧狀態0
1511‧‧‧狀態11
1512‧‧‧狀態10
1513‧‧‧狀態01
1514‧‧‧狀態00
1521‧‧‧狀態111
1522‧‧‧狀態110
1523‧‧‧狀態001
1524‧‧‧狀態000
1531‧‧‧狀態1111
1532‧‧‧狀態1110
1533‧‧‧狀態0001
1534‧‧‧狀態0000
10‧‧‧通道
10a‧‧‧表面
11‧‧‧源極
12‧‧‧汲極
13‧‧‧二氧化矽組成的第一層
14‧‧‧氮化矽組成的一層
15‧‧‧二氧化矽組成的第二層
16‧‧‧電荷儲存層
17‧‧‧阻障介電層
18‧‧‧閘極
30－34‧‧‧區域
37‧‧‧價帶能階的增加
38‧‧‧價帶能階的降低
第1圖描述串聯的n通道記憶胞行其經歷一個具有自我昇壓的程式化操作。
第2－4圖描述對於一連串施加至於第1圖所示中經歷一個具有自我昇壓程式化操作之串聯記憶胞閘極偏壓值對時間的變化。
第5－7圖描述對於一連串施加至於第1圖所示中經歷一個具有自我昇壓程式化操作之串聯記憶胞閘極偏壓值對時間的變化，其改善了電壓干擾。
第8圖描述串聯p通道記憶胞行其經歷具有自我昇壓之一程式化操作。
第9－10圖描述對於一連串施加至於第8圖所示中經歷一個具有自我昇壓程式化操作之串聯記憶胞閘極偏壓值對時間的變化，其改善了電壓干擾。
第11－12圖描述對於一連串施加至於第8圖所示中經歷一個具有自我昇壓程式化操作之在串聯記憶胞的行內被不均偏壓的記憶胞，其臨界偏壓改變對時間的變化。
第13圖描述一個程式化操作之範例的演算法。
第14圖為一個方塊圖其描述一個串聯記憶胞其經歷一個改良且具有自我昇壓的程式化操作。
第15A－D圖描述一電荷狀態的多個相異可能邏輯狀態之各種範例排列。
第16圖依據本發明之一個實施例為一個被程式化之記憶胞的簡化圖示。
第17圖為一個穿隧介電層的一個能帶圖其包含在低電
場下的能帶補償技術。
第18圖為一個穿隧介電層的一個能帶圖其包含在高電場下的能帶補償技術。
Claims (27)
- 一種半導體積體電路，其包含：一非揮發NAND記憶體陣列；複數條字元線作為送至該非揮發NAND記憶體陣列之閘極偏壓的來源；及一耦合至該非揮發NAND記憶體陣列的邏輯，所述邏輯藉由控制該複數個字元線及該非揮發NAND記憶體陣列之調整偏壓來執行操作，該操作包含：一程式化操作，其控制一連串的程式化調整偏壓以程式化該非揮發NAND記憶體陣列的至少一個被選取的記憶胞；其中該一連串的程式化調整偏壓包含：施加第一組的變動閘極偏壓值，至少部份係經由該複數條字元線的一第一字元線，至該非揮發NAND記憶體陣列包含被選取的記憶胞之列，施加第二組的變動閘極偏壓值，至少部份係經由該複數個字元線之除該第一字元線外的其它字元線之一，至該非揮發NAND記憶體陣列包含未被選取的記憶胞之列；一第一位元線偏壓，其被施加至該非揮發NAND記憶體陣列的一被選取的NAND行，其中該被選取的NAND行包含該選取的記憶胞；以及一第二位元線偏壓，其被施加至該非揮發NAND記憶體陣列的未被選取的NAND行之一，其中該末被選取的NAND行之一並不包含該被選取的記憶胞， 其中該第二組變動閘極偏壓值包含至少三個數值遞增型脈衝。
- 如申請專利範圍第1項所述之積體電路，其中該非揮發NAND記憶體陣列之未被選取作程式化且未自該第一字元線接收閘極偏壓的一記憶胞，其被程式化干擾的強度小於1伏特。
- 如申請專利範圍第1項所述之積體電路，其中該第一組變動閘極偏壓值具有一階級偏壓強度，其介於0.1伏特至0.5伏特之間。
- 如申請專利範圍第1項所述之積體電路，其中該第二組變動閘極偏壓值具有一階級偏壓強度，其介於0.1伏特至0.5伏特之間。
- 如申請專利範圍第1項所述之積體電路，其中施加於該第一組變動閘極偏壓值的每一週期係介於0.1微秒至20微秒之間。
- 如申請專利範圍第1項所述之積體電路，其中施加該第二組變動閘極偏壓值的每一週期係介於0.1微秒至20微秒之間。
- 如申請專利範圍第1項所述之積體電路，其中該第一組變動閘極偏壓值初始為介於6伏特至13伏特之間。
- 如申請專利範圍第1項所述之積體電路，其中該第二組變動閘極偏壓值初始為介於6伏特至13伏特之間。
- 如申請專利範圍第1項所述之積體電路，其中該非揮發NAND記憶體陣列之一記憶胞具有一電荷儲存結構，其包含多晶矽。
- 如申請專利範圍第1項所述之積體電路，其中該非揮發NAND記憶體陣列之一記憶胞具有一電荷儲存結構，其包含電荷儲存材料。
- 如申請專利範圍第1項所述之積體電路，其中該非揮發NAND記憶體陣列之一記憶胞具有一個以上的介電結構，其包含：一穿隧介電層，其接觸一閘極及一半導體基底的一通道表面之一；一阻障介電層，其接觸一電荷儲存層，該阻障介電層包含接觸該電荷儲存層之一第一層及接觸該閘極及該通道表面之另一者的一第二層。
- 如申請專利範圍第1項所述之積體電路，其中該非揮發NAND記憶體陣列包含複數行，該複數行內各行包含複數個記憶胞，該複數個記憶胞被排列在具有一第一末端及一第二末端的一串內，又該複數個記憶胞之各個 記憶胞包含：一半導體基底，其包含源極及汲極區域；一電荷儲存結構，其儲存至少一電荷儲存狀態；一個以上的介電結構，其至少部份位於該電荷儲存結構及該半導體基底之間，且至少部份位於該電荷儲存結構及一閘極之間。
- 如申請專利範圍第1項所述之積體電路，其中在該第一及第二組變動閘偏壓值內接續的值係被施加以重試程式化，以回應無法確認在該被選取的記憶胞內該資料之程式化是成功時。
- 一種操作一半導體積體電路之方法，其步驟包含：執行一程式化操作，其控制至少以下二者之一連串的程式化調整偏壓：i)複數個字元線作為閘極偏壓之一來源，該閘極偏壓係被送至該積體電路之一非揮發NAND記憶體陣列的記憶胞；及ii)複數個位元線，其電性連接至該非揮發NAND記憶體陣列之複數個NAND行，以程式化該非揮發NAND記憶體陣列之至少一被選取的記憶胞，其中控制該一連串的程式化調整偏壓包含：施加第一組的變動閘極偏壓值，至少部份係經由該複數個字元線的一第一字元線，至該非揮發NAND記憶體陣列包含被選取的記憶胞之列，施加第二組的變動閘極偏壓值，至少部份係經由該 複數個字元線之除該第一字元線外的其它字元線之一，至該非揮發NAND記憶體陣列包含未被選取的記憶胞之列；施加一第一位元線偏壓至該非揮發NAND記憶體陣列的一被選取的NAND行，其中該被選取的NAND行包含該選取的記憶胞；以及施加一第二位元線偏壓至該非揮發NAND記憶體陣列未被選取的NAND行之一，其中該末被選取的NAND行之一不包含該被選取的記憶胞，其中該第二組變動閘極偏壓值包含至少三個數值遞增型脈衝。
- 如申請專利範圍第14項所述之方法，其中該非揮發NAND記憶體陣列之一記憶胞，其被程式化干擾的強度小於1伏特，其中該記憶胞未被選取作程式化且自該第一字元線接收閘極偏壓。
- 如申請專利範圍第14項所述之方法，其中該第一組變動閘極偏壓值具有一階級偏壓強度，其介於0.1伏特至0.5伏特之間。
- 如申請專利範圍第14項所述之方法，其中該第二組變動閘極偏壓值具有一階級偏壓強度，其介於0.1伏特至0.5伏特之間。
- 如申請專利範圍第14項所述之方法，其中施加該 第一組變動閘極偏壓值的每一週期係介於0.1微秒至20微秒之間。
- 如申請專利範圍第14項所述之方法，其中施加該第二組變動閘極偏壓值的每一週期係介於0.1微秒至20微秒之間。
- 如申請專利範圍第14項所述之方法，其中該第一組變動閘極偏壓值初始為介於6伏特至13伏特之間。
- 如申請專利範圍第14項所述之方法，其中該第二組變動閘極偏壓值初始為介於6伏特至13伏特之間。
- 如申請專利範圍第14項所述之方法，其中該非揮發NAND記憶體陣列之一記憶胞具有一電荷儲存結構，其包含多晶矽。
- 如申請專利範圍第14項所述之方法，其中該非揮發NAND記憶體陣列之一記憶胞具有一電荷儲存結構，其包含電荷儲存材料。
- 如申請專利範圍第14項所之方法，其中該非揮發NAND記憶體陣列之一記憶胞具有一個以上的介電結構，其包含：一穿隧介電層，其接觸一閘極及一半導體基底的一通道表面之一； 一阻障介電層，其接觸一電荷儲存層，該阻障介電層包含接觸該電荷儲存層之一第一層及接觸該閘極及該通道表面之另一者的一第二層。
- 如申請專利範圍第14項所述之方法，其中該非揮發NAND記憶體陣列包含複數行，該複數行內各行包含複數個記憶胞，該複數個記憶胞被排列在具有一第一末端及一第二末端之一串內，又該複數個記憶胞之每個記憶胞包含：一半導體基底，其包含源極及汲極區域；一電荷儲存結構，其儲存至少一電荷儲存狀態；一個以上的介電結構，其至少部份位於該電荷儲存結構及該半導體基底之間，且至少部份位於該電荷儲存結構及一閘極之間。
- 如申請專利範圍第14項所述之方法，其中在所述第一及第二組變動閘偏壓值內接續的值係被施加以重試程式化，以回應無法確認在該被選取的記憶胞內該資料之程式化是成功時。
- 一種非揮發記憶體積體電路，包含：用於執行一程式化操作的裝置，該程式化操作控制至少以下二者之一連串的程式化調整偏壓：i)複數個字元線作為閘極偏壓之一來源，該閘極偏壓係被送至該非揮發記憶體積體電路之一非揮發NAND 記憶體陣列的記憶胞；及ii)複數個位元線，其電性連接至該非揮發NAND記憶體陣列之複數個NAND行，以程式化該非揮發NAND記憶體陣列之至少一被選取的記憶胞，其中控制該一連串的程式化調整偏壓包含：施加第一組的變動閘極偏壓值，其中至少部份係經由該複數個字元線的一被選取的字元線，至該非揮發NAND記憶體陣列包含被選取的記憶胞之列；施加第二組的變動閘極偏壓值，其中至少部份係經由該複數個字元線之未被選取的字元線，至該非揮發NAND記憶體陣列之包含未被選取的記憶胞列，其中該第二組變動閘極偏壓值包含至少三個數值遞增型脈衝；施加一行選擇閘極偏壓至該複數個字元線之一行選擇字元線；施加一第一位元線偏壓至該非揮發NAND記憶體陣列的一被選取的NAND行，其中該被選取的NAND行包含該被選取的記憶胞施加一第二位元線偏壓至該非揮發NAND記憶體陣列的一未被選取的NAND行，其中該未被選取的NAND行不包含該被選取的記憶胞，因此關閉在該未被選取的NAND行內之導通電晶體，其中該導通電晶體接收該行選擇閘極偏壓。
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