TWI397181B - 半導體元件及其製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 63
- 238000004519 manufacturing process Methods 0.000 title claims description 28
- 125000006850 spacer group Chemical group 0.000 claims description 110
- 239000000758 substrate Substances 0.000 claims description 75
- 238000000034 method Methods 0.000 claims description 68
- 239000000463 material Substances 0.000 claims description 36
- 239000007943 implant Substances 0.000 claims description 29
- 239000012535 impurity Substances 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 description 22
- 239000002184 metal Substances 0.000 description 22
- 238000002513 implantation Methods 0.000 description 19
- 230000000694 effects Effects 0.000 description 17
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 description 16
- 239000002019 doping agent Substances 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 10
- 150000004767 nitrides Chemical class 0.000 description 10
- 238000005496 tempering Methods 0.000 description 9
- 239000004020 conductor Substances 0.000 description 5
- 239000002131 composite material Substances 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 229910052735 hafnium Inorganic materials 0.000 description 4
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 4
- 229910000449 hafnium oxide Inorganic materials 0.000 description 4
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 3
- 239000000203 mixture Substances 0.000 description 3
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 2
- 229910003855 HfAlO Inorganic materials 0.000 description 2
- 229910005883 NiSi Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- CXXKWLMXEDWEJW-UHFFFAOYSA-N tellanylidenecobalt Chemical compound [Te]=[Co] CXXKWLMXEDWEJW-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 150000007513 acids Chemical class 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009472 formulation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種金氧半導體(metal oxide semiconductor,MOS)電晶體及其製造方法。
隨著半導體製程技術的快速發展，為了增進元件的速度與效能，整個電路元件的尺寸必須不斷縮小，且元件的積集度也必須持續不斷地提升。在對元件積集度要求越來越高的趨勢下，必須考量到如漏電流、熱載子效應(hot carrier effect)或短通道效應(short channel effect,SCE)等元件特性的改變，以避免對積體電路的可靠度與效能造成嚴重影響。
以金氧半導體電晶體為例，圖1是習知之一種金氧半導體電晶體的剖面示意圖。如圖1所示，閘極結構102配置在基底100上，而間隙壁104配置在閘極結構102的側壁上。源極汲極延伸(source drain extension,SDE)的偏移間隙壁(offset spacer)106形成在閘極結構102與間隙壁104之間，且位於間隙壁104與基底100之間。源極區108a與汲極區108b分別配置在間隙壁104外側的基底100中。源極延伸區110a與汲極延伸區110b分別配置在間隙壁104下方的基底100中。也就是說，源極延伸區110a是位於源極區108a與閘極結構102之間，而汲極延伸區110b是位於汲極區108b與閘極結構102之間。閘極結構102、源極區108a與汲極區108b上還配置有自對準金屬矽化物(salicide)112。
考慮到源極延伸區110a與汲極延伸區110b的濃度會影響元件效能，源極延伸區110a與汲極延伸區110b的摻雜劑量必須夠重以確保元件效能及品質。然而，重摻雜的源極延伸區110a與汲極延伸區110b會導致很高的閘極引發汲極漏電流(gate-induced drain leakage,GIDL)和嚴重的熱載子效應。雖然藉由降低源極汲極延伸的摻雜劑量可以減緩閘極引發汲極漏電流與熱載子效應，但卻會使得片電阻(sheet resistance)與閘極汲極間的重疊電容(gate-drain overlap capacitance)上升而嚴重影響元件效能。再者，間隙壁104必須夠厚才能防止源極區108a與汲極區108b的掺質擴散到源極延伸區110a與汲極延伸區110b，且必須保留足夠的空間使源極汲極擴散，以充分抑制電擊穿(punch through)與短通道效應的發生。此外，當基底100上形成有應力層時，厚的間隙壁104往往會造成應力層遠離通道區，因而降低應力層對載子遷移率的提升效果。
因此，如何有效確保半導體元件的元件可靠度，並提升半導體元件的元件效能，將是目前極為重要的課題。
本發明提供一種半導體元件，其元件效能可獲得提升。
本發明提供一種半導體元件的製造方法，會形成傾斜且彎曲的源極汲極延伸(SDE)。
本發明提出一種半導體元件，其包括基底、閘極結構、摻雜區以及輕摻雜區。基底具有一階狀上表面，其中階狀上表面包括第一表面、第二表面及第三表面。第二表面低於第一表面。第三表面連接第一表面與第二表面。閘極結構配置於第一表面上。摻雜區配置於閘極結構兩側的基底中，且位於第二表面下。輕摻雜區分別配置於閘極結構與摻雜區之間的基底中。各輕摻雜區包括相互連接的第一部分與第二部分。第一部分配置於第二表面下，且第二部分配置於第三表面下。
在本發明之一實施例中，上述之第三表面傾斜於第一表面，且第一表面之延伸方向與第三表面所形成之夾角介於45°至60°之間。
在本發明之一實施例中，上述之第一表面實質上平行於第二表面。
在本發明之一實施例中，上述之第一表面與第二表面之間的高度差介於250至600之間，而第一表面與第二表面之間的水平間距介於250至350之間。
在本發明之一實施例中，上述各輕摻雜區的第一部分的長度介於50至150之間，而第二部分的長度介於300至700之間。
在本發明之一實施例中，半導體元件更包括間隙壁，配置於閘極結構的側壁上，且位於輕摻雜區上。間隙壁的厚度例如是介於50至200之間。間隙壁的材料可以是氧化物、氮氧化物(oxynitride)、氮化氧化物(nitrided oxide)、氮化物或上述材料的組合。
在本發明之一實施例中，半導體元件更包括自對準金屬矽化物層，配置於閘極結構上及摻雜區上。
在本發明之一實施例中，半導體元件更包括應力層，配置於基底上。應力層例如是會提供壓縮應力或拉伸應力至通道區的氮化物薄膜。
在本發明之一實施例中，半導體元件更包括井區，配置於基底中，其中摻雜區與輕摻雜區位於此井區中。
在本發明之一實施例中，半導體元件更包括袋狀(環狀)植入區，配置於閘極結構下的基底中，且各袋狀(環狀)植入區分別相鄰於各摻雜區。袋狀(環狀)植入區例如是局部(localized)袋狀(環狀)植入區或複合(multiple)袋狀(環狀)植入區。
本發明另提出一種半導體元件的製造方法。首先，提供一基底，並於基底上形成閘極結構。以閘極結構為罩幕移除部分基底以形成階狀上表面，其中階狀上表面包括第一表面、第二表面及第三表面。第二表面低於第一表面。第三表面連接第一表面與第二表面。於閘極結構兩側的基底中形成輕摻雜區。各輕摻雜區包括相互連接的第一部分與第二部分。第一部分配置於第二表面下，且第二部分配置於第三表面下。於基底中形成摻雜區，各摻雜區位於第二表面下且分別鄰接輕摻雜區。
在本發明之一實施例中，上述之第三表面傾斜於第一表面，且第一表面之延伸方向與第三表面所形成之夾角介於45°至60°之間。
在本發明之一實施例中，上述之第一表面實質上平行於第二表面。
在本發明之一實施例中，上述之第一表面與第二表面之間的高度差介於250至600之間，而第一表面與第二表面之間的水平間距介於250至350之間。
在本發明之一實施例中，上述各輕摻雜區的第一部分的長度介於50至150之間，而第二部分的長度介於300至700之間。
在本發明之一實施例中，上述之方法更包括於閘極結構的側壁上與輕摻雜區上形成第一間隙壁。第一間隙壁的厚度例如是介於50至200之間。
在本發明之一實施例中，上述形成第一間隙壁的方法包括下列步驟。首先，於基底上形成間隙壁材料層。接著，於閘極結構的側壁上形成第二間隙壁，其中第二間隙壁覆蓋位於輕摻雜區上的部分間隙壁材料層。以第二間隙壁為罩幕移除部分間隙壁材料層，接著再移除第二間隙壁。
在本發明之一實施例中，在移除部分間隙壁材料層之後，以第二間隙壁為罩幕形成摻雜區。在形成間隙壁材料層之後且在形成第二間隙壁之前，形成輕摻雜區；或者，在移除第二間隙壁之後，形成輕摻雜區。
在本發明之一實施例中，在形成第一間隙壁之後，形成輕摻雜區與摻雜區。輕摻雜區與摻雜區例如是利用單一製程或兩步驟製程而形成之。
在本發明之一實施例中，上述之方法更包括在閘極結構上及摻雜區上形成自對準金屬矽化物層。
在本發明之一實施例中，上述之方法更包括於基底上形成應力層，其例如是會提供壓縮應力或拉伸應力至通道區的氮化物薄膜。
在本發明之一實施例中，在形成閘極結構之前，更包括在基底中形成井區，其中摻雜區與輕摻雜區形成在井區中。
在本發明之一實施例中，上述之方法更包括在閘極結構下的基底中形成袋狀(環狀)植入區，且各袋狀(環狀)植入區分別相鄰於各摻雜區。袋狀(環狀)植入區例如是局部袋狀(環狀)植入區或複合袋狀(環狀)植入區。上述袋狀(環狀)植入區可以在形成階狀上表面之後而形成之，或在形成輕摻雜區之後而形成之，或在形成間隙壁材料層之後且在形成輕摻雜區之前而形成之。
基於上述，本發明之半導體元件具有傾斜且彎曲的輕摻雜區作為源極汲極延伸(SDE)，可有助於減輕熱載子效應，而不需降低輕摻雜區的掺質濃度。再者，由於輕摻雜區具有傾斜且彎曲的輪廓，因此可以減少閘極引發汲極漏電流(GIDL)與閘極汲極間的重疊電容。
此外，本發明之半導體元件的製造方法形成傾斜且彎曲的輕摻雜區，因此輕摻雜區的擴散不會受到摻雜區擴散的影響，而可以在此半導體元件結構中形成更薄的間隙壁。如此一來，利用形成更薄的間隙壁，可以讓應力層更接近通道區，使元件效能能夠獲得進一步的改善。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖2是依照本發明之一實施例之一種半導體元件的剖面示意圖。須注意的是，下述實施例是以P型來表示第一導電型，而以N型來表示第二導電型，但本發明並不以此為限。熟習此技藝者應了解，本發明亦可以將第一導電型置換成N型，並將第二導電型置換成P型以形成半導體元件。
請參照圖2，本發明之半導體元件至少包括基底200、閘極結構204、摻雜區206以及輕摻雜區208。提供具有第一導電型的基底200，其可以是P型矽基底、P型磊晶矽(epi-silicon)基底或是絕緣層上覆P型半導體(semiconductor-on-insulator,SOI)基底。基底200例如是具有階狀上表面201。階狀上表面201包括第一表面201a、第二表面201b及第三表面201c，其中第三表面201c連接第一表面201a與第二表面201b。低於第一表面201a的第二表面201b實質上可平行於第一表面201a。當第一表面201a與第二表面201b實質上為平坦面時，第三表面201c可傾斜於第一表面201a。也就是說，第三表面201c是介於第一表面201a與第二表面201b之間的斜面，其中斜面的上緣連接第一表面201a，而斜面的下緣連接第二表面201b。在一實施例中，第一表面201a與第二表面201b之間的高度差D1
介於250至600之間。在一實施例中，第一表面201a與第二表面201b之間的水平間距D2
介於250至350之間。在一實施例中，第一表面201a的延伸方向與第三表面201c所形成之夾角ψ介於45°至60°之間。
此外，基底中200還配置有具有第一導電型的井區202，其例如是P型井區(P-well)。在一實施例中，具有第一導電型(如P型)的局部(localized)袋狀(環狀)植入區或複合(multiple)袋狀(環狀)植入區更可以配置於井區202中。局部袋狀(環狀)植入區或複合袋狀(環狀)植入區例如是配置於閘極結構204的下方，且分別相鄰於各掺雜區206。井區202例如是只具有極陡峭退後(super steep retrograde,SSR)井。在另一實施例中，井區202也可以是具有極陡峭退後井與袋狀(環狀)植入區的結合。
閘極結構204配置於第一表面上。閘極結構204的長度例如是對應於第一表面201a的長度。閘極結構204包括閘極204a與閘介電層204b，其中閘介電層204b配置於閘極204a與基底200之間。閘極204a的長度可小至90nm或是其他更小的尺寸。閘極204a的材料可以是金屬、摻雜多晶矽、矽鍺(silicon-germanium)或是多晶矽與金屬的組合。閘介電層204b的有效氧化物厚度(effective oxide thickness,EOT)例如約為20至35，以抑制從閘極204a的漏電流。閘介電層204b的材料可以是氧化物、氮化氧化物(nitrided oxide)、氮氧化物(oxynitride)或高介電常數(high-K)材料，其中高介電常數材料例如是鉿(Hf)、氧化鈦(TiOx
)、氧化鉿(HfOx
)、氮氧化矽鉿(HfSiON)、氧化鋁鉿(HfAlO)、氧化鋁(Al2
O3
)。
第二導電型的摻雜區206配置於閘極結構204兩側的基底200中。摻雜區206配置於第二表面201b下。摻雜區206可以是N+摻雜區，以分別作為半導體元件的源極與汲極。
第二導電型的輕摻雜區208配置於閘極結構204與摻雜區206之間的基底200中。與摻雜區206具有相同導電型態的輕摻雜區208會在閘極結構204的兩側分別電性連接至對應的摻雜區206，因而作為源極汲極延伸(SDE)。各個輕摻雜區208包括互相連接的第一部分208a與第二部分208b。第一部分208a配置於第二表面201b下，且相鄰於第三表面201c。第二部分208b配置於第三表面201c下。在一實施例中，第二部分208b有時還會稍微地延伸至第一表面201a下方的區域中。由於各輕摻雜區208的總水平長度會取決於閘極204a的長度，因此當閘極204a的長度縮小時，輕摻雜區208的分布區域可以縮短。以閘極204a的長度約為90nm為例，各輕摻雜區208的水平分布約介於400至600之間。在一實施例中，第一部分208a的長度L1
介於50至150之間。在一實施例中，第二部分208b的長度L2
介於300至700之間。值得注意的是，由於第三表面201c為傾斜面，因此各輕摻雜區208的傾斜角被控制在45°至60°的範圍內，以保持元件的擊穿特性(punch through characteristic)。
一般而言，橫向電場(lateral electric field)僅取決於輕摻雜區208的表面摻雜特性。由於輕摻雜區208具有由第一部分208a與第二部分208b所構成傾斜且彎曲的輪廓，因此第一部分208a可提供保留的空間給摻雜區206擴散。在此半導體元件的結構中，在第一表面201a下之小部份輕摻雜區208的表面摻雜很淡，因此可以在不降低輕摻雜區208摻雜劑量及不影響輕摻雜區208電阻的情況下，而有效減輕熱載子效應、閘極汲極間的重疊電容與閘極引發汲極漏電流(GIDL)。詳言之，由於在閘極汲極間的重疊區域中的摻雜濃度會顯著地減少，因此熱載子效應、閘極引發汲極漏電流(GIDL)與閘極汲極間的重疊電容也會減少。再者，輕摻雜區208在閘極結構204下方的擴散與摻雜區206的擴散無關，因而摻雜區206的摻雜濃度可以夠重且夠深。
此外，本發明之半導體元件還可包括間隙壁210、自對準金屬矽化物層212以及應力層214。間隙壁210配置於閘極結構204的側壁上，且位於輕摻雜區208上。間隙壁210例如具有彎曲的外型，而對應符合閘極結構204側壁、第三表面201c及一部分第二表面201b的輪廓。換句話說，間隙壁210可以將閘極結構204的側壁與外界隔絕，並覆蓋形成有輕摻雜區208的部分基底200。間隙壁210的材料包括氧化物、氮氧化物(oxynitride)、氮化氧化物(nitrided oxide)、氮化物或上述材料的組合。在一實施例中，間隙壁210的厚度210a約介於50至200之間。
自對準金屬矽化物層212配置於閘極結構204上以及摻雜區206上。自對準金屬矽化物層212的材料例如是矽化鎳(NiSix
)或矽化鈷(CoSix
)。在一實施例中，還可以在閘極結構204上與摻雜區206上形成接觸窗(未繪示)，由於配置有自對準金屬矽化物層212，而使得界面上的電阻會降低。
應力層214配置於閘極結構204上與基底200上。應力層214可以是會提供壓縮應力或拉伸應力至通道區的氮化物薄膜。在一實施例中，會在通道區引起拉伸應力的氮化物薄膜是用於NMOS，而會在通道區引起壓縮應力的氮化物薄膜是用於PMOS。對90nm的技術節點而言，應力層214的厚度例如會落在400至1000的範圍內。一般而言，間隙壁210的厚度210a是影響短通道效應的主要關鍵之一。藉由使間隙壁210的厚度210a變薄至50至200的範圍內，以縮短應力層214與通道區之間的距離，因而可改善因應力層214所提升之元件效能。
特別說明的是，由於在閘極結構204下方的輕摻雜區208擴散與摻雜區206的擴散無關，因此摻雜區206的摻雜濃度會夠重且夠深，而有利於自對準金屬矽化物層212的形成。此外，因為輕摻雜區208具有第一部分208a而可使間隙壁210變薄。由於較薄的間隙壁210以及具有凹陷面的基底200，有助於使應力層214能夠更加接近位於閘極結構204下的通道區，因此可提升載子遷移率並促進元件效能的改善。
接下來將利用剖面示意圖繼續說明本發明實施例之半導體元件的製造方法。以下所述之流程僅是為了詳細說明本發明之方法在形成如圖2所示之半導體元件的製作流程，以使熟習此項技術者能夠據以實施，但並非用以限定本發明之範圍。
圖3A至圖3E是依照本發明之一實施例之一種半導體元件的製造流程剖面示意圖。
請參照圖3A，提供具有第一導電型的基底300，其可以是P型矽基底、P型磊晶矽基底或是絕緣層上覆P型半導體(SOI)基底。第一導電型的井區302形成在基底300中，其中井區302例如是P型井區。在一實施例中，井區302可以是形成極陡峭退後(SSR)井的輪廓。
請參照圖3B，依序在基底300上形成介電層304、導體層306與圖案化硬罩幕層308。介電層304的材料可以是氧化物、氮化氧化物(nitrided oxide)、氮氧化物(oxynitride)或高介電常數(high-K)材料，其中高介電常數材料例如是鉿(Hf)、氧化鈦(TiOx
)、氧化鉿(HfOx
)、氮氧化矽鉿(HfSiON)、氧化鋁鉿(HfAlO)、氧化鋁(Al2
O3
)。導體層306的材料可以是金屬、摻雜多晶矽、矽鍺(silicon-germanium)或是多晶矽與金屬的組合。利用圖案化硬罩幕層308為罩幕，移除部分介電層304與部分導體層306，以在基底300上定義出閘極結構310。圖案化的介電層304是作為閘介電層，而圖案化的導體層306是作為閘極。在一實施例中，閘極的長度可以是90nm或是其他更小的尺寸，而閘介電層的有效氧化物厚度(EOT)可以約介於20至35之間，以防止漏電流的發生。
之後，移除一部分的基底300，以形成階狀上表面301。移除部分基底300的方法例如是以閘極結構310作為罩幕而進行傾斜矽蝕刻製程(sloped silicon etching process)。在一實施例中，傾斜矽蝕刻製程可以是使用包含多種酸類的合適配方所進行之濕蝕刻。在另一實施例中，傾斜矽蝕刻製程也可以是使用包含多種氣體(如CHF3
、CF4
、Ar、O2
)的合適組合所進行之電漿蝕刻。所形成之階狀上表面301包括第一表面301a、第二表面301b以及第三表面301c，其中第三表面301c連接第一表面301a與第二表面301b。第一表面301a例如是對應於閘極結構310的位置。低於第一表面301a的第二表面301b實質上可平行於第一表面301a。當第一表面301a與第二表面301b實質上為平坦面時，第三表面301c可傾斜於第一表面301a。也就是說，第三表面301c是介於第一表面301a與第二表面301b之間的斜面，其中斜面的上緣連接第一表面301a，而斜面的下緣連接第二表面301b。在一實施例中，第一表面301a與第二表面301b之間的高度差D1
介於250至600之間。在一實施例中，第一表面301a與第二表面301b之間的水平間距D2
介於250至350之間。在一實施例中，第一表面301a的延伸方向與第三表面301c所形成之夾角ψ介於45°至60°之間。
請參照圖3C，移除圖案化硬罩幕層308。接著，於基底300上形成間隙壁材料層312。間隙壁材料層312例如是覆蓋閘極結構310、第二表面301b及第三表面301c。在一實施例中，間隙壁材料層312的厚度約介於50至200之間。間隙壁材料層312的材料包括氧化物、氮氧化物(oxynitride)、氮化氧化物(nitrided oxide)、氮化物或上述材料的組合。形成間隙壁材料層312的方法可以是利用沈積製程或快速熱製程(rapid thermal process,RTP)，快速熱製程例如是原位蒸汽生成(in-situ steam generation,ISSG)氧化製程。
隨之，進行植入製程314，以在閘極結構310兩側的基底300形成第二導電型(N型)的輕摻雜區316。輕摻雜區316例如是在基底300中作為源極汲極延伸(SDE)的接合。輕摻雜區316可以是利用垂直植入所形成之，或是利用傾斜角植入所形成之，並使用低能量以形成淺的源極汲極延伸(SDE)接合深度(junction depth)及使用足夠重劑量以降低片電阻。在一實施例中，當閘極長度約為90nm且間隙壁材料層312的厚度約為100時，可以使用10~15KeV的能量與5e14
~3e15
cm-2
的劑量來進行植入製程314，且可以利用5°~10°的傾斜角植入掺質。在一實施例中，當元件尺寸更縮減且間隙壁材料層312的厚度變薄至40~80時，植入製程314的能量可減低至2~7KeV。
值得注意的是，也可以是在形成閘極結構310之後及形成間隙壁材料層312之前進行植入製程314。以90nm的技術節點為例，可以使用2~5KeV的能量與5e14
~1e15
cm-2
的劑量來進行植入製程314，且可以利用0°的傾斜角垂直植入掺質。當元件尺寸更縮減時，需要較低的能量來進行植入製程314，可使用約0.1~1KeV的能量。
此外，在一實施例中，在形成階狀上表面301之後或是在形成輕摻雜區316之後，還可以在井區302中形成第一導電型(如P型)的局部袋狀(環狀)植入區或複合袋狀(環狀)植入區。在另一實施例中，也可以是在形成間隙壁材料層312之後及形成輕摻雜區316之前，在井區302中形成袋狀(環狀)植入區。也就是說，井區302可以是只具有極陡峭退後(SSR)井，或是具有極陡峭退後井與袋狀(環狀)植入區的結合。局部袋狀(環狀)植入區或複合袋狀(環狀)植入區例如是分別形成於閘極結構310的下方，且分別鄰接於之後預形成之各摻雜區。上述袋狀(環狀)區可以利用垂直植入所形成之，或是以7°~45°的傾斜角進行植入所形成之。
請參照圖3D，於閘極結構310的側壁上形成間隙壁318。間隙壁318覆蓋一部分的間隙壁材料層312，以定義後續預形成之源極區與汲極區。以間隙壁318作為罩幕移除部分的間隙壁材料層312。剩餘的間隙壁材料層312會形成間隙壁312a，各間隙壁312a分別配置於間隙壁318與閘極結構310的側壁之間。進行植入製程320，以在間隙壁318的外側基底300中分別形成第二導電型的摻雜區322。摻雜區322形成於第二表面301b下，且電性連接輕摻雜區316。摻雜區322例如是N+摻雜區，以分別作為源極區與汲極區。在形成間隙壁318之後，可以使用高於植入製程314的能量以垂直植入的方式進行植入製程320。深且重的摻雜區322可有助於降低片電阻並使後續的金屬矽化製程更容易進行。在一實施例中，對90nm的技術節點而言，可以使用10~20KeV的能量與1e15
~3e15
cm-2
的劑量來進行植入製程320。
請參照圖3E，還可以進行回火製程以活化掺質。在90nm的技術節點中，回火製程可以是一般的浸入式(soak)回火製程或是尖峰(spike)回火製程。針對尺寸更小的元件，還可以使用其他的先進回火技術，如快速(flash)或雷射(laser)回火製程。
之後，移除間隙壁318，並在閘極結構310上與摻雜區322上形成自對準金屬矽化物層324。自對準金屬矽化物層324的材料可以是矽化鎳(NiSix
)或矽化鈷(CoSix
)。在一實施例中，可以在移除間隙壁318之前或之後形成自對準金屬矽化物層324。接著，在基底300上形成應力層326，以完成本發明之半導體元件。應力層326可以是會提供壓縮應力或拉伸應力至通道區的氮化物薄膜。在此實施例中，應力層326會在NMOS的通道區引起拉伸應力。在另一實施例中，會在通道區引起壓縮應力的氮化物薄膜可作為PMOS的應力層。針對90nm的技術節點，應力層326的厚度例如介於約400至1000之間。須注意的是，上述自對準金屬矽化物層324、應力層326等構件的形成方法及形成順序當為此技術領域的人員所熟知，故於此不贅述其細節。
請再次參照圖3E，分別配置於閘極結構310與摻雜區322之間的基底300中的各輕摻雜區316包括相連的第一部分316a與第二部分316b，以形成傾斜且彎曲的輪廓。第一部分316a配置於第二表面301b下，且相鄰於第三表面301c。第二部分316b配置於第三表面301c下，且第二部分316b還可以有一小部份的區域延伸至第一表面301a下。當閘極長度約為90nm時，各輕摻雜區316的水平分布例如是介於約400至600之間。在一實施例中，第一部分316a的長度L1
介於50至150之間。在一實施例中，第二部分316b的長度L2
介於300至700之間。值得注意的是，由於第三表面301c為傾斜面，因此各輕摻雜區316的傾斜角被控制在45°至60°的範圍內，以保持元件的擊穿特性。傾斜且彎曲的輕摻雜區316在表面具有較輕的摻雜濃度，因此可減輕熱載子效應，並在不增加源極汲極延伸(SDE)電阻的情況下減少閘極引發汲極漏電流(GIDL)與閘極汲極間的重疊電容。在回火製程的過程中，由於輕摻雜區316具有傾斜且彎曲的輪廓，因此輕摻雜區316在閘極結構310下方的擴散與摻雜區322的擴散無關，而摻雜區322的摻雜濃度可以夠重且夠深以利進行金屬矽化製程。而且，由於間隙壁312a薄且順應基底300的外型而彎曲，因此應力層326會更靠近通道區，而可有效提升元件效能。
圖4A至圖4C是依照本發明之另一實施例之一種半導體元件的製造流程剖面示意圖。須注意的是，圖4A至圖4C所示之製造流程是接續圖3B後的步驟。在圖4A至圖4C中，和圖3B相同的構件則使用相同的標號並省略其說明。
請參照圖4A，移除圖案化硬罩幕層308。接著，於閘極結構310的側壁與部分基底300上形成間隙壁402及間隙壁404。彎曲的間隙壁402可以利用可棄式(disposable)間隙壁404來形成之。間隙壁402分別配置在間隙壁404與閘極結構310的側壁之間。間隙壁402與間隙壁404覆蓋第三表面301c且覆蓋部分第二表面301b，因此可利用間隙壁402與間隙壁404來定義後續預形成之源極區與汲極區。
接著，進行植入製程406，以在間隙壁404的外側基底300中分別形成第二導電型的摻雜區408。形成在第二表面301b下的摻雜區408例如是N+摻雜區，以分別作為源極區與汲極區。可以使用高於形成源極汲極延伸(SDE)的能量以垂直植入的方式進行植入製程406。在一實施例中，對90nm的技術節點而言，可以使用10~20KeV的能量與1e15
~3e15
cm-2
的劑量來進行植入製程406。
請參照圖4B，移除間隙壁404。進行植入製程410，以於閘極結構310兩側的基底300中形成第二導電型(N型)的輕摻雜區412。輕摻雜區412可以是利用垂直植入所形成之，或是使用低能量並利用傾斜角植入所形成之。在一實施例中，當閘極長度約為90nm且間隙壁402的厚度約為100時，可以使用10~15KeV的能量與5e14
~3e15
cm-2
的劑量來進行植入製程410，且可以利用5°~10°的傾斜角植入掺質。在一實施例中，當元件尺寸更縮減且間隙壁402的厚度變薄至40~80時，植入製程410的能量可減低至2~7KeV。
請參照圖4C，還可以進行回火製程以活化掺質。之後，在閘極結構310上與摻雜區408上形成自對準金屬矽化物層416。接著，在基底300上形成應力層418，以完成本發明之半導體元件。如圖4C所示，分別配置於閘極結構310與摻雜區408之間的基底300中的各輕摻雜區412包括第一部分412a與第二部分412b，其中第一部分412a連接第二部分412b。第一部分412a配置於第二表面301b下，且相鄰於第三表面301c。第二部分412b配置於第三表面301c下，且第二部分412b還可以有一小部份的區域延伸至第一表面301a下。當閘極的長度約為90nm時，各輕摻雜區412的水平分布可以介於約400至600之間。在一實施例中，第一部分412a的長度L1
介於50至150之間。在一實施例中，第二部分412b的長度L2
介於300至700之間。特別說明的是，由於第三表面301c為傾斜面，因此各輕摻雜區412的傾斜角可被控制在45°至60°的範圍內，以保持元件的擊穿特性。
圖5A至圖5C是依照本發明之又一實施例之一種半導體元件的製造流程剖面示意圖。須注意的是，圖5A至圖5C所示之製造流程是接續圖3B後的步驟。在圖5A至圖5C中，和圖3B相同的構件則使用相同的標號並省略其說明。
請參照圖5A，移除圖案化硬罩幕層308。接著，於閘極結構310的側壁與部分基底300上形成間隙壁502以及間隙壁504。具有彎曲外型的間隙壁502例如是藉由可棄式(disposable)間隙壁504來形成之。間隙壁502分別配置於間隙壁504與閘極結構310的側壁之間。間隙壁502與間隙壁504覆蓋第三表面301c且覆蓋部分的第二表面301b，而可用於定義後續預形成之源極汲極延伸(SDE)、源極區與汲極區。
請參照圖5B-1，移除間隙壁504。進行植入製程506，以於閘極結構310兩側的基底300中形成第二導電型(N型)的輕摻雜區508與摻雜區509a。輕摻雜區508例如是形成於間隙壁502的下方，而摻雜區509a例如是形成於間隙壁502的外側。
請參照圖5B-2，在另一實施例中，更可以使用低能量選擇性地進行植入製程507，以在閘極結構310的兩側基底300中形成第二導電型(N型)的摻雜區509b，而使源極汲極(SD)擴散區更深。摻雜區509b例如是形成在摻雜區509a的範圍。在此說明的是，本發明對進行植入製程506與植入製程507的先後順序並不作任何限制，亦即上述進行植入製程506與植入製程507的順序可以對調。
承上述，淺的源極汲極延伸(SDE)區以及源極汲極(SD)擴散區可以是使用適當能量進行單一植入製程而同時形成，或是進行雙次植入製程以將掺質植入基底300兩次。在一實施例中，如圖5B-1所示，在單一植入製程以同時形成輕摻雜區508與摻雜區509a的過程中，由於間隙壁502覆蓋在基底300上，輕摻雜區508會形成淺接合(shallow junction)；由於沒有間隙壁502的遮蔽，摻雜區509a會形成較深的接合。以90nm的技術節點且間隙壁502的厚度約為100為例，可以使用約15KeV的能量與1e15
~3e15
cm-2
的劑量來進行單一植入製程，並使用5°~10°的傾斜角來植入掺質，如此一來就可以同時形成所需的接合輪廓。
在一實施例中，在兩步驟植入製程以形成輕摻雜區508與摻雜區509a、509b的過程中，藉由植入製程506可同時形成輕摻雜區508與摻雜區509a(如圖5B。1所示)；而由於間隙壁502的遮蔽效果，另外使用較低的能量進行植入製程507只會增加摻雜區509b的摻雜濃度(如圖5B-2所示)。以90nm的技術節點且間隙壁502的厚度約為100為例，可以使用約15KeV的能量與1e15
~3e15
cm-2
的劑量來進行植入製程506而同時形成輕摻雜區508與摻雜區509a，其中使用5°~10°的傾斜角來植入掺質。在相同於上述的條件下，可以使用約5~10KeV的能量與1e15
~3e15
cm-2
的劑量來進行植入製程507，以增加摻雜區509b的摻雜濃度。
請參照圖5C，在進行植入製程506之後或在進行植入製程507之後，還可以進行回火製程以活化掺質，因而形成摻雜區509。之後，在閘極結構310上與摻雜區509上形成自對準金屬矽化物層510。接著，在基底300上形成應力層512，以完成本發明之半導體元件。如圖5C所示，分別配置於閘極結構310與摻雜區509之間的基底300中的各輕摻雜區508包括第一部分508a與第二部分508b，其中第一部分508a連接第二部分508b。第一部分508a配置於第二表面301b下，且相鄰於第三表面301c。第二部分508b配置於第三表面301c下，並選擇性地包括一小部份的區域延伸至第一表面301a下。當閘極的長度約為90nm時，各輕摻雜區508的水平分布例如是介於約400至600之間。在一實施例中，第一部分508a的長度L1
介於50至150之間。在一實施例中，第二部分508b的長度L2
介於300至700之間。特別說明的是，由於第三表面301c為傾斜面，因此各輕摻雜區508的傾斜角可被控制在45°至60°的範圍內，以保持元件的擊穿特性。
為證實本發明之半導體元件可有效改善元件效能，接下來將以實驗例說明其特性°以下實驗例之說明僅是用來說明本發明之半導體元件的結構配置對於橫向電場(lateral electric field)的影響，但並非用以限定本發明之範圍。
圖6所繪示是根據習知之NMOS及本發明實驗例之NMOS在平行於第一表面的通道區中不同位置所對應的橫向電場分布曲線圖。
如圖6所示，分別模擬習知之NMOS及本發明所提出之NMOS在接近閘極結構與矽基底之間界面的通道區的橫向電場分布。習知之NMOS與本發明實驗例之NMOS的閘極長度約為90nm。在分別提供相同偏壓至兩個元件的情況下，習知之NMOS的橫向電場分布遠高於本發明實驗例之NMOS的橫向電場分布。由於橫向電場顯著影響熱載子效應，因此具有較高橫向電場的習知NMOS會遭遇嚴重的熱載子效應，而導致元件效能降低。由此可知，本發明所提出之NMOS結構具有更低的橫向電場值，因而能夠達到提升元件效能的功效。
綜上所述，本發明之半導體元件包括具有第一部分與第二部分的輕摻雜區，而傾斜且彎曲的輕摻雜區可以在不減輕輕摻雜區掺質濃度的情況下降低熱載子效應。而且，藉由使輕摻雜區具有傾斜且彎曲的輪廓，還可以減輕如閘極引發汲極漏電流(GIDL)等漏電流及閘極汲極間的重疊電容。
此外，本發明之半導體元件的製造方法利用可棄式(disposable)間隙壁來形成傾斜且彎曲的輕摻雜區，而可輕易地整合至現有製程中。因此，製程簡單而不會增加製造成本，且所形成之元件也會具有更佳效能。再者，本發明之半導體元件的製造方法可以應用在所有MOS元件結構上，即使是元件尺寸微縮至90nm以下的MOS元件也適用。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、300．．．基底
102、204、310．．．閘極結構
104、210、312a、318、402、404、502、504．．．間隙壁
106．．．偏移間隙壁
108a．．．源極區
108b．．．汲極區
110a．．．源極延伸區
110b．．．汲極延伸區
112．．．自對準金屬矽化物
201、301．．．階狀上表面
201a、301a．．．第一表面
201b、301b．．．第二表面
201c、301c．．．第三表面
202、302．．．井區
204a．．．閘極
204b．．．閘介電層
206、322、408、509、509a、509b．．．摻雜區
208、316、412、508．．．輕摻雜區
208a、316a、412a、508a．．．第一部分
208b、316b、412b、508b．．．第二部分
210a．．．厚度
212、324、416、510．．．自對準金屬矽化物層
214、326、418、512．．．應力層
304．．．介電層
306．．．導體層
308．．．圖案化硬罩幕層
312．．．間隙壁材料層
314、520、406、410、506、507．．．植入製程
D1
．．．高度差
D2
．．．水平間距
L1
、L2
．．．長度
ψ．．．夾角
圖1是習知之一種金氧半導體電晶體的剖面示意圖。
圖2是依照本發明之一實施例之一種半導體元件的剖面示意圖。
圖3A至圖3E是依照本發明之一實施例之一種半導體元件的製造流程剖面示意圖。
圖4A至圖4C是依照本發明之另一實施例之一種半導體元件的製造流程剖面示意圖。
圖5A至圖5C是依照本發明之又一實施例之一種半導體元件的製造流程剖面示意圖。
圖6所繪示是根據習知之NMOS及本發明實驗例之NMOS在平行於第一表面的通道區中不同位置所對應的橫向電場分布曲線圖。
200．．．基底
201．．．階狀上表面
201a．．．第一表面
201b．．．第二表面
201c．．．第三表面
202．．．井區
204．．．閘極結構
204a．．．閘極
204b．．．閘介電層
206．．．摻雜區
208．．．輕摻雜區
208a．．．第一部分
208b．．．第二部分
210．．．間隙壁
210a．．．厚度
212．．．自對準金屬矽化物層
214．．．應力層
D1
．．．高度差
D2
．．．水平間距
L1
、L2
．．．長度
ψ．．．夾角
Claims (20)
- 一種半導體元件，包括：一基底，具有一階狀上表面，其中該階狀上表面包括一第一表面、低於該第一表面之一第二表面、連接該第一表面與該第二表面之一第三表面；一閘極結構，配置於該第一表面上；兩摻雜區，配置於該閘極結構兩側的該基底中，且位於該第二表面下；以及兩輕摻雜區，分別配置於該閘極結構與該些摻雜區之間的該基底中，其中各該些輕摻雜區包括：一第一部分，位於該第二表面下，未與該些摻雜區重疊；以及一第二部分，連接該第一部份，且位於該第三表面下。
- 如申請專利範圍第1項所述之半導體元件，其中該第三表面傾斜於該第一表面，且該第一表面之延伸方向與該第三表面所形成之夾角介於45°至60°之間。
- 如申請專利範圍第1項所述之半導體元件，其中該第一表面實質上平行於該第二表面。
- 如申請專利範圍第1項所述之半導體元件，其中該第一表面與該第二表面之間的高度差介於250 Å至600 Å之間，且該第一表面與該第二表面之間的水平間距介於250 Å至350 Å之間。
- 如申請專利範圍第1項所述之半導體元件，其中 各該些輕摻雜區的該第一部分的長度介於50 Å至150 Å之間，且該第二部分的長度介於300 Å至700 Å之間。
- 如申請專利範圍第1項所述之半導體元件，更包括一間隙壁，配置於該閘極結構的側壁上且位於該些輕摻雜區上，該間隙壁的厚度介於50 Å至200 Å之間。
- 如申請專利範圍第1項所述之半導體元件，更包括一應力層，配置於該基底上。
- 如申請專利範圍第1項所述之半導體元件，更包括兩袋狀(環狀)植入區，配置於該閘極結構下的該基底中，各該些袋狀(環狀)植入區分別相鄰於各該些摻雜區，其中該些袋狀(環狀)植入區為局部(localized)袋狀(環狀)植入區或複合(multiple)袋狀(環狀)植入區。
- 一種半導體元件的製造方法，包括：提供一基底；於該基底上形成一閘極結構；移除部分該基底以形成一階狀上表面，其中該階狀上表面包括一第一表面、低於該第一表面之一第二表面、連接該第一表面與該第二表面之一第三表面；於該閘極結構兩側的該基底中形成兩輕摻雜區，其中各該些輕摻雜區包括：一第一部分，形成於該第二表面下；以及一第二部分，連接該第一部份，且形成於該第三表面下；以及於該基底中形成兩摻雜區，該些摻雜區位於該第二表 面下且分別鄰接該些輕摻雜區，其中各該輕摻雜區之該第一部分未與該些摻雜區重疊。
- 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第三表面傾斜於該第一表面，且該第一表面之延伸方向與該第三表面所形成之夾角介於45°至60°之間。
- 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一表面實質上平行於該第二表面。
- 如申請專利範圍第9項所述之半導體元件的製造方法，其中該第一表面與該第二表面之間的高度差介於250 Å至600 Å之間，且該第一表面與該第二表面之間的水平間距介於250 Å至350 Å之間。
- 如申請專利範圍第9項所述之半導體元件的製造方法，其中各該些輕摻雜區的該第一部分的長度介於50 Å至150 Å之間，且該第二部分的長度介於300 Å至700 Å之間。
- 如申請專利範圍第9項所述之半導體元件的製造方法，更包括於該閘極結構的側壁上與該些輕摻雜區上形成一第一間隙壁，該第一間隙壁的厚度介於50 Å至200 Å之間。
- 如申請專利範圍第14項所述之半導體元件的製造方法，其中形成該第一間隙壁的方法包括：於該基底上形成一間隙壁材料層；於該閘極結構的側壁上形成一第二間隙壁，其中該第 二間隙壁覆蓋位於該些輕摻雜區上的部分該間隙壁材料層；以該第二間隙壁為罩幕移除部分該間隙壁材料層；以及移除該第二間隙壁。
- 如申請專利範圍第15項所述之半導體元件的製造方法，其中在移除部分該間隙壁材料層之後，以該第二間隙壁為罩幕形成該些摻雜區。
- 如申請專利範圍第15項所述之半導體元件的製造方法，其中在形成該第二間隙壁之前或在移除該第二間隙壁之後，形成該些輕摻雜區。
- 如申請專利範圍第14項所述之半導體元件的製造方法，其中在形成該第一間隙壁之後，利用單一製程或兩步驟製程形成該些輕摻雜區與該些摻雜區。
- 如申請專利範圍第9項所述之半導體元件的製造方法，更包括於該基底上形成一應力層。
- 如申請專利範圍第9項所述之半導體元件的製造方法，在形成該階狀上表面之後或在形成該些輕摻雜區之後或在形成該些輕摻雜區之前，更包括於該閘極結構下的該基底中形成兩袋狀(環狀)植入區，各該些袋狀(環狀)植入區分別相鄰於各該些摻雜區，其中該些袋狀(環狀)植入區為局部(localized)袋狀(環狀)植入區或複合(multiple)袋狀(環狀)植入區。
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| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
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| TW201044579A TW201044579A (en) | 2010-12-16 |
| TWI397181B true TWI397181B (zh) | 2013-05-21 |
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| Country | Link |
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| TW (1) | TWI397181B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070128817A1 (en) * | 2003-11-18 | 2007-06-07 | Othmar Leitner | Method for the production of transistor structures with ldd |
| US20070267678A1 (en) * | 2006-05-16 | 2007-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with corner spacers |
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2009
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Patent Citations (2)
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|---|---|---|---|---|
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| US20070267678A1 (en) * | 2006-05-16 | 2007-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | MOS devices with corner spacers |
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| Publication number | Publication date |
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| TW201044579A (en) | 2010-12-16 |
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