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TWI396286B - 半導體裝置的製造方法 - Google Patents

半導體裝置的製造方法 Download PDF

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TWI396286B
TWI396286B TW097127963A TW97127963A TWI396286B TW I396286 B TWI396286 B TW I396286B TW 097127963 A TW097127963 A TW 097127963A TW 97127963 A TW97127963 A TW 97127963A TW I396286 B TWI396286 B TW I396286B
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Yuichi Yamamoto
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Sony Corp
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  • Electrodes Of Semiconductors (AREA)

Description

半導體裝置的製造方法
本發明相關於一種用於製造半導體裝置的方法。其中之電晶體的施加電壓係彼此不同且以混合方式提供。
針對CMIS相關技術的電晶體而言，多晶矽係一般地用作其之閘極電極。該CMIS電晶體的電流驅動能力Ids一般係藉由等式(1)而表示。
事實上，做為該閘極材料之多晶矽的電容，亦被包含在該閘極絕緣膜的電容Cox中。因此降低該電流驅動能力Ids，使其如等式(2)所示地導致一長電流延遲時間τ 。
因為此背景，一金屬閘極(其中不產生空乏層)係被用作閘極。例如，係針對一高速、低功率消耗的MIS電晶體進行研討，其關於包含具有高於係氧化物之介電常數之一閘極絕緣膜及一金屬閘的閘極堆疊構造(以下稱作”高介電常數膜/金屬膜”)的使用。然而，在通常製造方法中，在該高介電常數膜/金屬膜的形成之後的熱歷程(thermal history)包含高溫，其導致該高介電常數膜之特性及可靠性的劣化以及該金屬膜之工作函數自該設計值的位移等問題。
為了避免這些問題，已提議一埋入閘極(例如，金屬鑲嵌閘極(damascene gate))結構，其係在該高介電常數膜/金屬膜的形成之前，經過形成該電晶體之必需之主要熱處理步驟的完成而獲得(參照例如，日本專利公開號No.2001－102443)。例如，如果使用一金屬電極，此結構可藉由一方法獲得。該方法係：藉由使用矽氧化物閘極絕緣膜及一多晶矽閘極電極以最初地形成一電晶體結構；且之後，去除該閘極絕緣膜及該閘極電極部分；且然後，再度地埋入一金屬氧化膜及一金屬電極。在此方法中，在該金屬電極的形成之前完成形成該電晶體之必需之主要熱處理，且因此該金屬電極的劣化不會發生。
亦提議另一方法。在此方法中，為了在藉由化學機械研磨(CMP)之金屬研磨的時間中避免該多晶矽閘極電極被研磨，係將用於高速度及低電壓之金屬鑲嵌閘極電極的高度，設定為大於當該金屬鑲嵌閘極電極處理之時之用於高崩潰電壓之多晶矽閘極的高度。(參照例如日本公開專利No.2004－6475)
然而，一實際的半導體裝置包含兩者：一電晶體，其須於一高速度/低電力消耗下操作且採用一金屬氧化物膜及一金屬電極；以及一電晶體，其以高電壓操作且採用習知的矽氧化物閘極絕緣膜及習知的多晶矽閘極電極。所以，在該相同晶片上，一金屬鑲嵌閘極結構，其具有用於高速度及低電壓操作的高介電常數膜/金屬閘極；以及一閘極結構，其具有用於高崩潰電壓操作之較厚的閘極絕緣膜 ；須以混合方式被形成在該相同基板上。
參照第4A至4M圖之製造步驟的剖面圖示，相關於用來製造一半導體裝置之方法的範例將描述於下，該半導體裝置包含兩者；一電晶體，其係經由在一金屬電極的形成之前完成該所需的熱處理且採用一金屬氧化物膜及該金屬電極而獲得；以及一電晶體，其係以高電壓操作且採用一習知的矽氧化物閘極絕緣膜及習知的多晶矽閘極電極。
參照第4A圖，元件分離區域12藉由元件分離步驟而形成在一半導體基板中，該等元件分離區域12係分離該等區域LVN－1、LVN－2、LVP、MV、及HV。低電壓電晶體(例如，MISFET)係形成在該等區域LVN－1、LVN－2、及LVP中。一中電壓電晶體(例如，MISFET)係形成在該區域MV中。一高電壓電晶體(例如，MISFET)係形成在該區域HV中。該等區域MV及HV包含兩者：一區域，其中該MISFET圖案密度將為高；以及一區域，其將具有孤立的MISFET圖案。該區域HV，其中該高電壓電晶體係被形成；且該區域MV，其中該中電壓電晶體係被形成；該等區域HV以及MV係定義作為一第一區域11A。該區域LVN－1，其中作為該低電壓電晶體的NMISET係被以高密度形成；且該區域LVN－2，其中作為該低電壓電晶體的NMISET係被以孤立方式形成；且該區域LVP，中作為該低電壓電晶體的PMISET係被形成；該等區域LVN－1、LVN－2、以及LVP係定義作為一第二區域11B。
接著，用於在形成該等NMISFET之處，形成P井區 域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成NMIS通道區域。再者，用於在形成該等PMISFET之處，形成N井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成PMIS通道區域。該離子植入可使用不同的離子植入條件而執行，該等條件各自對應於該形成高電壓電晶體的HV區域、形成中電壓電晶體的MV區域、形成低電壓電晶體的該等區域LVN－1、LVN－2、LVP之其一。
接著，一閘極絕緣膜13係形成在該半導體基板11的HV區域及MV區域之上。該高電壓電晶體及該中電壓電晶體頻繁地具有一厚的閘極絕緣膜；且該閘極絕緣膜13，係藉由諸如使用矽氧化物膜而形成。此矽氧化物膜，係藉由諸如在750℃至900℃的溫度範圍中的熱氧化而形成；且該處之厚度係在2nm至4nm的範圍中。在該閘極絕緣膜13的形成中，該閘極絕緣膜亦同時地被形成於該第二區域11B的活性區域之上。此在該第二區域11B中的閘極絕緣膜13，係被用作一虛擬閘極絕緣膜14。
接著，係執行一閘極形成步驟。首先，用於形成第一閘極電極及虛擬閘極電極的一電極形成膜，係形成在該閘極絕緣膜13及該虛擬閘極絕緣膜14之上。此電極形成膜 ，係藉由諸如將多晶矽或非晶矽，沉積在該半導體基板11上之該閘極絕緣膜13及該虛擬閘極絕緣膜14之上而形成。例如，如果該電極形成膜係藉由使用多晶矽而形成；則係在低壓CVD中，使用諸如甲矽烷(SiH4 )作為該源氣體且沉積溫度係在580℃至620℃的範圍中，以沉積多晶矽至一厚度範圍100nm至150nm。接著，係針對在該第一區域11A中之電極形成膜的局部部分，執行用於減少該閘極電阻的一離子植入步驟。
接著，一硬遮罩層係形成在該電極形成膜之上。此硬遮罩層係藉由諸如低壓CVD(LP－CVD)沉積氮化矽(SiN)至一厚度範圍，諸如50nm至100nm。
接著，用於形成該第等一閘極電極及該等虛擬閘極電極的一抗蝕圖案(resist pattern)(未顯示)，係藉由抗蝕塗佈(resist coating)及一微影技術而形成在該電極形成膜之上；且然後，係使用該抗蝕圖案作為蝕刻遮罩，藉由諸如異向性蝕刻而處理該硬遮罩層，藉此形成硬遮罩74A及硬遮罩74B；該硬遮罩74A係用於在該第一區域11A中形成該高電壓電晶體及該中電壓電晶體的第一閘極電極，且該硬遮罩74B係用於在該第二區域11B中形成該低電壓電晶體的第二閘極電極。在此異向性蝕刻中，係使用一氣體作為該蝕刻氣體；該氣體係以諸如溴化氫(HBr)或氯(Cl)為基礎。再者，藉由使用該等硬遮罩74A及74B作為一蝕刻遮罩，該等第一電極15係形成在該第一區域11A中，且虛擬電極16係同時地形成在該第二區域 11B中。此時，該閘極絕緣膜13及該虛擬閘極絕緣膜14亦被蝕刻。
接著，用於形成偏移間隔件(offset spacer)的一絕緣膜係藉由諸如低壓CVD，如此形成在該半導體基板11之上；該低壓CVD係用以覆蓋由該硬遮罩74A、該等第一閘極電極15、及該閘極絕緣膜13所組成的閘極部17，以及由該硬遮罩74B、該等虛擬閘極電極16、及該虛擬絕緣膜14所組成的虛擬閘極部18。此絕緣膜係藉由使用一氮化矽膜、藉由諸如低壓CVD而形成。接著，該偏移間隔件(未顯示)係藉由回蝕刻(etching back)該絕緣膜的整個表面而形成。該氮化矽膜藉由低壓CVD所沉積的厚度係在例如6nm至10nm的範圍中。
接著，一離子植入遮罩(未顯示)，係形成在該第二區域11B的半導體基板11之上。此離子植入遮罩之形成，例如係藉由使用抗蝕塗佈技術形成跨過整個表面的抗蝕膜，且然後使用微影技術以暴露該第一區域11A及覆蓋該第二區域11B的方式處理該抗蝕膜。接著，係藉由此抗蝕膜作為該離子植入遮罩而執行將離子植入該半導體基板11，藉此以在該半導體基板11之表面的近處及在該第一區域11A中之該各個閘極部17的側面，形成延伸區域21及22。如須在該第一區域11A中製造一NMISFET及一PMISFET兩者，則個別對應於該NMISFET區域及該PMISFET區域之其一的植入遮罩，係分別地形成且個別執行對應於該等MISFET之其一的離子植入。在該離子植入 之後，去除該離子植入遮罩。
接著，另一離子植入遮罩(未顯示)係形成在該半導體基板11之上。此離子植入遮罩係例如藉由形成一抗蝕塗佈技術而形成一跨過整個表面的抗蝕膜；且然後以曝露該第二區域11B的該等區域LVN－1及LVN－2以及覆蓋該第一區域11A及LVP區域的方式，藉由一微影技術而處理該抗蝕膜。離子植入該半導體基板11係使用此離子植入遮罩(未顯示)而執行，藉此以在該半導體基板11之表面的近處及在該等區域LVN－1及LVN－2之該各個虛擬閘極部18的側面，形成NMISFET的延伸區域23及24。然後，去除該離子植入遮罩。
接著，還有另一離子植入遮罩(未顯示)係形成在該半導體基板11之上。此離子植入遮罩係例如藉由形成一抗蝕塗佈技術而形成一跨過整個表面的抗蝕膜；且然後以曝露該LVP區域以及覆蓋該第二區域11B的該等區域LVN－1及LVN－2及該第一區域11A的方式，藉由一微影技術而處理該抗蝕膜。離子植入該半導體基板11係使用此離子植入遮罩而執行，藉此以在該半導體基板11之表面的近處及在該區域LVP之該各個虛擬閘極部18的側面，形成PMISFET的延伸區域25及26。然後，去除該離子植入遮罩。
在該上述個別的離子植入步驟中，該閘極部17、該虛擬閘極部18、及該偏移間隔件亦可作為該離子植入遮罩。以此方式，該等NMISFET及該等PMISFET兩者係形成在 該第二區域11B中。形成該等延伸區域21、22，形成該等延伸區域23、24，形成該等延伸區域25、26的順序可為任何順序。
接著，藉由例如低壓CVD，如同要覆蓋該閘極部17、該虛擬閘極部18、及該等偏移間隔件(未顯示)一般，將用於形成側壁的一絕緣膜形成在該半導體基板11之上。此絕緣膜係藉由使用例如包含一氮化膜(具有一在15nm至30nm之範圍內的膜厚)及一TEOS(Tetra Ethyl Ortho Silicate)膜(具有一在40nm至60nm之範圍內的膜厚)的多層膜並藉由低壓CVD而形成。接著，側壁20係藉由回蝕刻該絕緣膜的整個表面而形成。
接著，形成源極/汲極。具體地，一離子植入遮罩(未顯示)係形成在該半導體基板11之上的第二區域11B中。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第一區域11A被曝光且該第二區域11B被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域27與28之間的該等延伸區域21以及22作為媒介，藉此在該半導體基板11之表面的近處且在該第一區域11A的個別的閘極部17之側面上形成源極/汲極區域27及28。在此離子植入中，該閘極部17及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
相似地，另一離子植入遮罩(未顯示)係形成在該半導體基板11之上的第一區域11A中及該第二區域11B的LVP區域中。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第二區域11B的LVN－1及LVN－2區域被曝光且該第一區域11A及該第二區域11B的LVP區域被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域29與30之間的該等延伸區域23以及24作為媒介，藉此在該半導體基板11之表面的近處且在該第二區域11B之LVN－1及LVN－2區域中之個別的虛擬部18之側面上形成源極/汲極區域29及30。在此離子植入中，該虛擬部18及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
相似地，又另一離子植入遮罩(未顯示)係形成在該半導體基板11之上的第一區域11A中及該第二區域11B的LVN－1及LVN－2區域中。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第二區域11B的LVP區域被曝光且該第一區域11A及該第二區域11B的LVN－1及LVN－2區域被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域31與32之間的該等延伸區域25以及26作為媒介，藉此在該半導體基板11之表面的近處且在該 第二區域11B之LVP區域中之虛擬部18之側面上形成源極/汲極區域31及32。在此離子植入中，該虛擬部18及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
以此方式，該等NMISFET及該等PMISFET係形成在該第二區域11B中。上述離子植入步驟的順序係不受限於上述順序，而是在該第一區域中的源極/汲極區域27與28、在該等區域LVN－1及LVN－2中的源極/汲極區域29與30、以及在該LVP區域中的源極/汲極區域31與32之任一可形成於最先或最後。
接著，該等側壁20的TEOS部分被去除。此去除可使用，例如，採用稀氫氟酸的濕蝕刻。然後，執行用於活化該等已植入離子的熱處理。例如，藉由此熱處理，該等不純物可在1000℃及5秒的條件之下而活化，使得該等個別的MISFET的源極/汲極區域27至32被形成。亦可藉由尖端式快速熱退火(spike RTA)來執行該熱處理。該尖端式快速熱退火的目的係用於促進該摻雜物活性化且抑制擴散。
接著，一矽化物層33被形成在該等個別的源極/汲極區域27至32之上。首先，用於形成矽化物的金屬層被形成在該整個表面之上。在該目前範例中，係使用鈷(Co)作為該金屬層的一個例子。該金屬層係藉由例如濺鍍法將鈷沉積至一厚度範圍，例如6nm至8nm，而形成。接著，在一溫度範圍500℃至600℃中執行RTA，藉此經由僅在 該半導體層11之矽(Si)上使金屬層反應而形成該矽化物層33。因為該金屬層係由鈷所組成，所獲得之矽化物層33係作為一鈷矽化物(例如，CoSi)層。所以，在該等絕緣膜(例如，該元件分離區域12、該等硬遮罩74A及74B、以及該等側壁20)上之未反應的鈷，係藉由具有硫酸(H2 SO4 )與過氧化氫(H2 O2 )之混合液體的濕蝕刻而加以去除。接著，執行熱處理以形成低電阻的矽化物鈷(CoSi2 )。此熱處理係藉由例如，於650℃至850℃的溫度範圍內30秒的RTA，而加以執行。亦可使用鎳(Ni)或鎳－白金(NiPt)作為取代鈷(Co)的金屬層，藉此形成矽化物鎳(NiSi2 )。在任一案例中，該RTA的溫度可被適當地設定。
接著，一絕緣膜矽形成以覆蓋該閘極部17、該虛擬部18等。首先地，一襯墊膜(liner film)36係形成在該整半導體基板11的整個表面之上以作為該絕緣膜。此襯墊膜36，係由例如氮化矽(SiN)膜所形成，且係在該等電晶體的通道部上施加壓力者。例如，針對一NMISFET，係使用一施加拉伸應力的膜以增強該通道移動性。針對一PMISFET，係使用一施加壓縮應力的膜以增強該通道移動性。該等不同的襯墊膜36可針對NMISFET及PMISFET而製造。一般而言，該襯墊膜36的應力係依據該膜沉積條件所決定。
接著，參照第4B圖，作為該絕緣膜之一部分的一第一層間絕緣膜38，係形成在該襯墊膜36之上。此第一層 間絕緣膜38係藉由例如，使用高密度電漿(HDP)CVD，以具有100nm至200nm之厚度範圍的氧化矽(SiO2 )所形成。
接著，如第4C圖所示，在該等閘極部17及該等虛擬閘極部18之上的該第一層間絕緣膜38及該襯墊膜36，係藉由化學機械研磨(CMP)而被研磨直到該等個別的硬遮罩74A及74B被暴露。
接著，如第4D圖所示，覆蓋該第二區域11B的一蝕刻遮罩75，係藉由一抗蝕塗佈技術及一微影技術而形成。在該第一區域11A中的該等硬遮罩74A(見第4C圖)，係使用此蝕刻遮罩75而被去除，藉此暴露該第一閘極電極15的上部。此時，該第一層間絕緣膜38及該襯墊膜36的上部亦藉由蝕刻而被去除。然後，該蝕刻遮罩75被去除。第4D圖顯示，在該蝕刻遮罩75被去除之前的條件。
接著，如第4E圖所示，一矽化物層40被形成在該等個別的第一閘極電極15上。首先，用於形成矽化物的一金屬層，被形成在該整個表面之上。在此範例中，係以將鈷(Co)用作該金屬層作為一範例。該金屬層，係藉由沉積鈷至例如6nm至8nm的一厚度範圍中，並藉由例如濺渡法而形成。接著，RTA係在500℃至600℃的溫度範圍中執行，藉此經由僅使在該等第一閘極電極15之矽(Si)上的金屬層反應而形成該矽化物層40。因為該金屬曾由鈷所組成，所得到的矽化物層40作為一鈷矽化物(例如，CoSi)層。然後，在該等絕緣膜(例如，該等側壁20、 該襯墊膜36、該第一層間絕緣膜38、及該硬遮罩74B)上未反應的鈷，矽藉由具有硫酸(H2 SO4 )及過氧化氫(H2 O2 )之混合液體的濕蝕刻而加以去除。接著，執行熱處理以形成低電阻鈷矽化物(CoSi2 )。此熱處理，係藉由例如在650℃至850℃的溫度範圍中30秒的RTA而執行。亦可使用鎳(Ni)或鎳－白金(Ni－Pt)作為金屬層以取代鈷(Co)，藉此形成矽化物鎳(NiSi2 )。在任何案例中，該RTA溫度可被適當地設定。
接著，如第4F圖所示，用於保護該矽化物層40的一保護膜41被形成在整個表面之上。此保護膜41係藉由電漿CVD使用氧化矽(SiO2 )或氮化矽(SiN)而形成。當藉由使用氧化矽膜形成該保護膜41之該CVD條件的一範例如下：使用氧(O2 )(其流率為600cm3 /min)及TEOS(Tetra Ethyl Ortho Silicate)(其流率為800cm3 /min)作為源氣體；該膜沉積氛圍壓力為kPa；該CVD設備的RF功率為700W；以及該基板溫度為400℃。該保護膜41可在低於450℃下沉積，且因此可避免已形成之矽化物膜33及40的損傷。
接著，一蝕刻遮罩76係藉由抗蝕塗佈及一微影技術而形成，以覆蓋該第一區域11A。所以該第二區域11B並未藉由此蝕刻遮罩76而被覆蓋。
接著，如第4G圖所示，在該第二區域11B中的該保護膜41(見第4F圖)係藉由使用該蝕刻遮罩的乾蝕刻而被去除(見第4F圖)。該乾蝕刻之條件的一範例，係如 下所示：使用八氟環丁烷(C4 F8 )、氧(O2 )、氬(Ar)作為蝕刻氣體；C2 F8 、O2 、及Ar之該等流率分別為9cm3 /min、5 cm3 /min、及250 cm3 /min；該蝕刻氛圍壓力為4.1Pa；該蝕刻設備的功率(電漿輸出)為1500W；以及該基板溫度為20℃。接著，該硬遮罩74及該虛擬閘極電極16(見第4A圖)，係藉由例如乾蝕刻而去除。再者，該虛擬閘極絕緣膜14(見第4A圖)係藉由具有稀氫氟酸的濕蝕刻而去除，使得閘極形成溝槽42被形成。此時，該第一區域11A藉由該保護膜41被覆蓋。該蝕刻遮罩76在該濕蝕刻之前被去除。
接著，一第二閘極絕緣膜43係形成在該閘極形成溝槽42的內側表面上。此第二閘極絕緣膜43係形成，使得每單位面積之該第二閘極絕緣膜43的電容，係低於每單位面積之該第一區域11A之第一閘極絕緣膜13的電容。該第二閘極絕緣膜43，係藉由使用高介電常數膜而以原子層沉積(ALD)而形成。該高介電常數膜係藉由例如鉿、鋯、鑭、釔、鉭、或鋁的氧化物、矽酸鹽、或氧氮化物所形成。具體而言，係藉由使用例如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鑭(LaO3 )、氧化釔(Y2 O3 )、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )、矽酸鉿(HfSiOx )、矽酸鋯(ZrSiOx )、矽酸鑭(LaSiOx )、矽酸釔(YSiOx )、矽酸鉭(TaSiOx )、矽酸鋁(AlSiOx )、鈦酸鋯(ZrTiOx )、氧化鉿鋁(HfAlOx )、氧化鉿鋯(HfZrOx )、或這些化合物的任何氮化物。一般而言，HfO2 的相對介電常數係 在25至30的範圍中，而ZrO2 的相對介電常數係在20至25的範圍中，然而該高介電常數膜的相對介電常數依據該成分、該狀態(結晶狀態或非晶狀態)等而改變。
接著，如第4H至4K圖所示，決定工作函數的工作函數控制膜44及45，係使用該第二閘極絕緣膜43作為媒介而形成在該閘極形成溝槽42之上。
首先，具有適合用於該等NMISFET之一工作函數的一金屬或金屬化合物，係藉由例如原子層沉積(ALD)或化學氣相沉積的膜沉積法而沉積。一般而言，一NMISFET的閘極電極具有4.6eV或更低的工作函數，且其以4.3eV或更低為佳。一PMISFET的閘極電極具有4.6eV或更高的工作函數，且其以4.9eV或更高為佳。在該工作函數之間的差係以等於或大於0.3eV為佳。具體而言，儘管會隨著組成、狀態(結晶狀態或非晶狀態)等而改變，用於該等NMISFET之HfSix 的工作函數係在4.1至4.3eV的範圍中，且用於該等PMISFET之氮化鈦(TiN)的工作函數係在4.5至5.0eV的範圍中。
該工作函數控制膜44及45之材料的範例，包含例如鈦(Ti)、釩(V)、鎳(Ni)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鉿(Hf)、鉭(Ta)、鎢(W)、及鉑(Pt)等金屬、含有這些金屬的合金、以及含有這些金屬的化合物。該等金屬化合物的範例，包含金屬氮化物以及金屬與半導體的化合物。該金屬與半導體的化合物的一範例為金屬矽酸鹽。
適用於該等NMISFET之工作函數控制膜44之材料的範例，包含諸如鉿(Hf)及鉭(Ta)等金屬、任何含有這些金屬的合金、以及這些金屬的化合物。具體而言，以矽酸鉿(HfSiOx )為佳。適用於該等PMISFET之工作函數控制膜45之材料的範例，包含諸如鈦(Ti)、鉬(Mo)、釕(Ru)、任何含有這些金屬的合金、以及這些金屬的化合物。具體而言，以氮化鈦(TiN)及釕(Ru)為佳。
在本範例中，如第4H圖所示，係藉由沉積例如矽酸鉿(HfSiOx )在該第二閘極絕緣膜43的表面上至例如10nm至100nm的厚度，而形成該工作函數控制膜44。
接著，如第4I圖所示，覆蓋該第二區域11B之該等區域LVN－1及LVN－2的一抗蝕遮罩77，係藉由抗蝕塗佈及微影技術而形成。在該區域LVP及該第一區域11A中的工作函數控制膜44係藉由使用此抗蝕遮罩77作為蝕刻遮罩而蝕刻。結果，如第4J圖所示，係去除在該區域LVP及該第一區域11A中的工作函數控制膜44，而留下在該第二區域11B之該等區域LVN－1及LVN－2中的工作函數控制膜44。然後去除該抗蝕遮罩77。
接著，如第4K圖所示，具有適用於該PMISFET之工作函數的金屬或金屬化合物，係藉由諸如原子層沉積(ALD)或化學氣相沉積的膜沉積方法而沉積。在此範例中，首先，藉由將例如氮化鈦(TiN)沉積5nm至50nm的厚度於該第二閘極絕緣膜43及該工作函數控制膜44之上，以形成該工作函數控制膜45。接著，覆蓋該第二區域 11B之該區域LVP的抗蝕遮罩(未顯示)，係藉由抗蝕塗佈及微影技術而形成。在該第二區域11B及該第一區域11A之該等區域LVN－1及LVN－2中的工作函數控制膜45，係藉由使用此抗蝕遮罩作為蝕刻遮罩而蝕刻。結果，在該第二區域11B及該第一區域11A之該等區域LVN－1及LVN－2中的工作函數控制膜45係被去除，而該第二區域11B之該區域LVP中的工作函數控制膜45係被留下。亦可沉積例如用於PMISFET的釕(Ru)。然後，去除該抗蝕遮罩。
在該等上述步驟的案例中，該等工作函數控制膜44及45之何者先形成並無關緊要。如果該工作函數控制膜45被留下橫跨該整個表面，則該工作函數控制膜44可形成於在該工作函數控制膜45形成之前。
接著，如第4L圖所示，由一導電材料所構成的導電膜46係形成，以填充該閘極形成溝槽42的內側。此導電膜46係藉由使用例如電阻低於該等工作函數控制膜44及45的金屬材料而形成。在此範例中，係使用鎢作為一範例。此鎢膜係藉由例如經由CVD的沉積而形成。該導電膜46具有一厚度，其可允許該閘極形成溝槽42被完全地填充。例如，該厚度可在200nm至400nm的範圍中。
接著，如第4M圖所示，在該閘極形成溝槽42外側之過量的導電膜46(見第4L圖)被去除。係將例如化學機械研磨(CMP)用於此去除處理。在此CMP中，該襯墊膜36、該第一層間絕緣膜38、該保護膜41等係用作該研 磨停止器。做為該CMP步驟的結果，在該第二區域11B中之該等低電壓電晶體(NMISFET)的第二閘極電極47，係藉由留在該閘極形成溝槽42中的導電膜46及工作函數控制膜44而形成。再者，該等低電壓電晶體(PMISFET)的第二閘極電極48，係藉由留在該閘極形成溝槽42中的導電膜46及工作函數控制膜45而形成。
所以，儘管未顯示在圖式中，一第二層間絕緣膜係跨過該襯墊膜36、該第一層間絕緣膜38、該保護膜41的整個表面之上而形成，且然後進行配線步驟。
以此方式，形成一半導體裝置1。在該半導體裝置1中，一中電壓電晶體(NMISFET)2係形成在該第一區域11A的MV區域中，且一高電壓電晶體(NMISFET)3係形成在該HV區域中。再者，低電壓電晶體(NMISFET)4係以高密度形成在該第二區域11B的LVN－1區域中，且該等低電壓電晶體(NMISFET)4係以孤立方式形成在該LVN－2區域中。再者，一低電壓電晶體(PMISFET)5係形成在該LVP區域中。
上述製造方法係非常複雜。再者，如第4M圖所示，例如因為該製造步驟，在該區域LVP及該區域MV之間由於該保護膜41所產生的一高低差。因此，在該導電膜46的研磨步驟之後，極有可能在靠近該保護膜41之端部所形成的高低差之處，留下導電膜46的殘渣。為了消弭此殘渣，額外的研磨須被執行。然而，如果此額外的研磨被執行，則該第二閘極電極47及48等金屬閘極將被過度研 磨。此使得欲將該等第二閘極電極47及48依據設計值而製作變得困難。再者，該額外的研磨增加該表面之不平整，使得欲獲得一理想形狀，例如平坦表面，變得困難。
因此，應解決之該問題係包含在該用於製造一半導體裝置的方法中，該半導體裝置具有不同操作電壓的電晶體群在相同的半導體基板上，例如低操作電壓電晶體群之閘極電極係由金屬閘極電極所形成，而高耐壓(高操作電壓)電晶體群之閘極電極具有用於達成低電阻的矽化物層。詳而言之，該問題即，在此方法中之該等金屬閘極電極形成之時，在該導電膜之形成之前，做為該等金屬閘極電極之導電膜的殘渣被留在靠近該下層所產生的一高低差之處。
本發明之一需求，係形成一低操作電壓電晶體群及一高耐壓(高操作電壓)電晶體群於相同半導體基板上，同時允許降低該高耐壓電晶體群之閘極電極的電壓以及形成用於形成金屬閘極電極的導電膜於一平坦下層之上，藉此允許避免該導電膜殘渣的發生。
依據本發明之一實施例，提供一半導體裝置的製作方法，其具有一第一電晶體群及一第二電晶體群在一半導體基板上，該第二電晶體群的操作電壓係低於該第一電晶體群的操作電壓，該第一電晶體群有以一第一閘極絕緣膜作為媒介而形成在該半導體基板之上的一第一閘極電極以及 形成在該第一閘極電極上的一矽化物層，該第二電晶體群在一閘極形成溝槽中具有以一第二閘極絕緣膜作為媒介而形成的一第二閘極電極，該閘極形成溝槽係藉由去除形成在該半導體基板之上的一虛擬閘極部而形成，該方法包含：設定該第一閘極電極的高度小於形成在該虛擬閘極部中之一虛擬閘極電極的高度之後，將該矽化物層形成於該第一電晶體群的第一閘極電極上；以及在形成覆蓋該矽化物層的一層間絕緣膜且平坦化該層間絕緣膜的表面之後，藉由去除該虛擬閘極部而形成該閘極形成溝槽。
依據本發明之上述的一實施例，即使當具有由氧化矽或氧氮化矽所構成之閘極絕緣膜13與由多晶矽或非晶矽所構層之第一閘極電極15的第一電晶體群(高耐壓(高操作電壓)、中操作電壓電晶體群)，以及具有由高介電常數(高k值)膜所形成之閘極絕緣膜43與第二閘極電極47和48而被稱為金屬閘極電極的第二電晶體群，形成在該相同的半導體基板11上之時，亦不會產生金屬材料的殘渣。此特徵提供該互連件的可靠性被增強以及該第一電晶體群之第一閘極電極15的電阻被降低等優點。
依據本發明之一實施例(第一實施例)之一種半導體裝置的製造方法將參照第1A至1M圖之製造步驟剖面圖而描述於下。第一實施例的此製造方法係一種用於製造該上述半導體裝置1的一範例。
參照第1圖，一矽半導體基板被用作半導體基板11。執行用於該半導體基板11的元件分離步驟，藉此形成元件分離區域12，其將LVN－1、LVN－2、LVP、MV、及HV彼此分離。在該等區域LVN－1、LVN－2、及LVP中，係形成低電壓電晶體(例如，MISFET)。在區域MV中，係形成中電壓電晶體(例如，MISFET)。在區域HV中，係形成高電壓電晶體(例如，MISFET)。在該等區域MV與HV中，均包含MISFET圖案之密度高的區域及孤立的MISFET圖案的區域。高電壓電晶體的形成區域HV及中電壓電晶體的形成區域MV，係被定義為區域11A。以高密度形成作為低電壓電晶體之NMISFET的區域LVN－1、以孤立方式形成作為低電壓電晶體之NMISFET的區域LVN－2、及作為低電壓電晶體之PMISFET的形成區域LVP，係被定義為區域11B。
在本說明書中敘述於下的各實施例中，各個電晶體被定義於下作為一範例：低電壓電晶體係其之操作電壓低於1.5V的電晶體；中電壓電晶體係其之操作電壓等於或高於1.5V且低於3.3V的電晶體；高電壓(高耐壓)電晶體係其之操作電壓高於3.3V的電晶體。
用於形成該元件分離區域12之方法的一範例如下。首先，氧化矽(SiO2 )膜及氮化矽(SiN)膜被形成在該半導體基板11上。該氧化矽(SiO2 )膜係藉由例如乾式氧化法而形成。該氮化矽(SiN)膜係藉由例如低壓CVD而形成。
接著，在形成活性區域形成的部份，形成一抗蝕圖案，且然後以此抗蝕圖案作為遮罩，依序蝕刻該氮化矽膜、該氧化矽膜、及該半導體基板11，藉此形成溝槽(溝槽區域)。詳而言之，該等溝槽矽藉由蝕刻該半導體基板11至例如200nm至400nm的深度範圍而形成。被留下的該氮化矽膜之下的區域部份的半導體基板11，係作為活性區域，且場氧化膜(field oxide film)被形成在該等溝槽部分而形成元素分離區域12。
藉由使用氧化矽(SiO2 )填充該等溝槽的內側而形成該場氧化膜。藉由例如高密度電漿CVD(該沉積溫度在例如650℃之700℃的範圍中)而執行該填充，可形成具有高低差覆蓋性良好之緻密的膜。在以氧化矽填充之前，一氧化矽膜可藉由熱氧化被形成在該等溝槽的內側表面上。
接著，藉由化學機械研磨而研磨該沉積之額外的氧化矽，以進行平坦化。該平坦化研磨，係進行直到在該氮化矽膜上的氧化矽膜可被去除。藉由縮影法圖案化及蝕刻，可預先去除廣範圍之活性層之上的氧化矽，以減少在該CMP中的整體高低差。
接著，去除該氮化矽層。針對此去除處理，係使用例如濕蝕刻。以此方式，在該半導體基板11中藉由該等元件分離區域12而彼此分離的區域，將做為該等活性區域。
亦可有在該氮化矽(SiN)膜去除之前，為了緻密化該氧化矽(SiO2 )膜及磨圓(rounding)該等活性區域的 中心部的目的，而在氮(N2 )、氧(O2 )或氫(H2 )、氧(O2 )中執行退火的方法。接著，該等活性區域的表面被氧化至例如8nm至10nm的厚度範圍。
接著，用於在形成該等NMISFET之處，形成P井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成NMIS通道區域。再者，用於在形成該等PMISFET之處，形成N井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成PMIS通道區域。該離子植入可使用不同的離子植入條件而執行，該等條件各自對應於該形成高電壓電晶體的HV區域、形成中電壓電晶體的MV區域、形成低電壓電晶體的該等區域LVN－1、LVN－2、LVP之其一。
接著，一閘極絕緣膜13係形成在該半導體基板11的HV區域及MV區域之上。該高電壓電晶體及該中電壓電晶體頻繁地具有一厚的閘極絕緣膜；且該閘極絕緣膜13，係藉由諸如使用矽氧化物膜而形成。此矽氧化物膜，係藉由諸如在750℃至900℃的溫度範圍中的熱氧化而形成；且該處之厚度係在2nm至4nm的範圍中。在該閘極絕緣膜13的形成中，該閘極絕緣膜13亦同時地被形成於該第二區域11B的活性區域之上。此在該第二區域11B中的閘 極絕緣膜13，係被用作一虛擬閘極絕緣膜14。
接著，係執行一閘極形成步驟。首先，用於形成第一閘極電極及虛擬閘極電極的一電極形成膜，係形成在該閘極絕緣膜13及該虛擬閘極絕緣膜14之上。此電極形成膜，係藉由諸如將多晶矽或非晶矽，沉積在該半導體基板11上之該閘極絕緣膜13及該虛擬閘極絕緣膜14之上而形成。例如，如果該電極形成膜係藉由使用多晶矽而形成；則係在低壓CVD中，使用諸如甲矽烷(SiH4)作為該源氣體且沉積溫度係在580℃至620℃的範圍中，以沉積多晶矽至一厚度範圍100nm至150nm。接著，係針對在該第一區域11A中之電極形成膜的局部部分，執行用於減少該閘極電阻的一離子植入步驟。
接著，一硬遮罩層係形成在該電極形成膜之上。此硬遮罩層係藉由諸如低壓CVD(LP－CVD)沉積氮化矽(SiN)至一厚度範圍，諸如50nm至100nm。接著，用於形成該第等一閘極電極及該等虛擬閘極電極的一抗蝕圖案(resist pattern)(未顯示)，係藉由抗蝕塗佈(resist coating)及一微影技術而形成在該電極形成膜之上；且然後，係使用該抗蝕圖案作為蝕刻遮罩，藉由諸如異向性蝕刻而處理該硬遮罩層，藉此形成硬遮罩74A及硬遮罩74B；該硬遮罩74A係用於在該第一區域11A中形成該高電壓電晶體及該中電壓電晶體的第一閘極電極，且該硬遮罩74B係用於在該第二區域11B中形成該低電壓電晶體的第二閘極電極。在此異向性蝕刻中，係使用一氣體作為該蝕 刻氣體；該氣體係以諸如溴化氫(HBr)或氯(Cl)為基礎。再者，藉由使用該等硬遮罩74A及74B作為一蝕刻遮罩，該等第一電極15係形成在該第一區域11A中，且虛擬電極16係同時地形成在該第二區域11B中。此時，該閘極絕緣膜13及該虛擬閘極絕緣膜14亦被蝕刻，同時，在該等第一閘極電極15及該等虛擬閘極電極16之下的該等膜13及14被留下。亦可在該蝕刻圖案形成之後經由例如，使用氧電漿的修整處理(trimming process)而減少該蝕刻圖案的寬度，以形成具有小寬度的虛擬閘極電極16。例如，針對32nm節點技術，甚至可形成具有20nm至30nm之範圍寬度中的閘極長度。
接著，用於形成偏移間隔件(offset spacer)的一絕緣膜係藉由諸如低壓CVD，如此形成在該半導體基板11之上；該低壓CVD係用以覆蓋由該硬遮罩74A、該等第一閘極電極15、及該閘極絕緣膜13所組成的閘極部17，以及由該硬遮罩74B、該等虛擬閘極電極16、及該虛擬絕緣膜14所組成的虛擬閘極部18。此絕緣膜係藉由使用一氮化矽膜、藉由諸如低壓CVD而形成。接著，該偏移間隔件(未顯示)係藉由回蝕刻(etching back)該絕緣膜的整個表面而形成。該氮化矽膜藉由低壓CVD所沉積的厚度係在例如6nm至10nm的範圍中。
接著，一離子植入遮罩(未顯示)，係形成在該第二區域11B的半導體基板11之上。此離子植入遮罩之形成，例如係藉由使用抗蝕塗佈技術形成跨過整個表面的抗蝕 膜，且然後使用微影技術以暴露該第一區域11A及覆蓋該第二區域11B的方式處理該抗蝕膜。接著，係藉由此抗蝕膜作為該離子植入遮罩而執行將離子植入該半導體基板11，藉此以在該半導體基板11之表面的近處及在該第一區域11A中之該各個閘極部17的側面，形成延伸區域21及22。如須在該第一區域11A中製造一NMISFET及一PMISFET兩者，則個別對應於該NMISFET區域及該PMISFET區域之其一的植入遮罩，係分別地形成且個別執行對應於該等MISFET之其一的離子植入。在該離子植入之後，去除該離子植入遮罩。
接著，另一離子植入遮罩(未顯示)係形成在該半導體基板11之上。此離子植入遮罩係例如藉由形成一抗蝕塗佈技術而形成一跨過整個表面的抗蝕膜；且然後以曝露該第二區域11B的該等區域LVN－1及LVN－2以及覆蓋該第一區域11A及LVP區域的方式，藉由一微影技術而處理該抗蝕膜。離子植入該半導體基板11係使用此離子植入遮罩而執行，藉此以在該半導體基板11之表面的近處及在該等區域LVN－1及LVN－2之該各個虛擬閘極部18的側面，形成NMISFET的延伸區域23及24。在該離子植入之後，去除該離子植入遮罩。
接著，還有另一離子植入遮罩(未顯示)係形成在該半導體基板11之上。此離子植入遮罩係例如藉由形成一抗蝕塗佈技術而形成一跨過整個表面的抗蝕膜；且然後以曝露該LVP區域以及覆蓋該第二區域11B的該等區域 LVN－1及LVN－2及該第一區域11A的方式，藉由一微影技術而處理該抗蝕膜。離子植入該半導體基板11係使用此離子植入遮罩而執行，藉此以在該半導體基板11之表面的近處及在該區域LVP之該各個虛擬閘極部18的側面，形成PMISFET的延伸區域25及26。然後，去除該離子植入遮罩。
在該上述個別的離子植入步驟中，該閘極部17、該虛擬閘極部18、及該偏移間隔件(未顯示)亦可作為該離子植入遮罩。以此方式，該等NMISFET及該等PMISFET兩者係形成在該第二區域11B中。形成該等延伸區域21、22，形成該等延伸區域23、24，形成該等延伸區域25、26的順序可為任何順序。
接著，形成側壁。首先，藉由例如低壓CVD，如同要覆蓋該閘極部17、該虛擬閘極部18、及該等偏移間隔件(未顯示)一般，將用於形成側壁的一絕緣膜形成在該半導體基板11之上。此絕緣膜係藉由使用例如包含一氮化膜(具有一在15nm至30nm之範圍內的膜厚)及一TEOS(Tetra Ethyl Ortho Silicate)膜(具有一在40nm至60nm之範圍內的膜厚)的多層膜並藉由低壓CVD而形成。接著，側壁20係藉由回蝕刻該絕緣膜的整個表面而形成。
接著，再該第二區域11B中的半導體基板11之上形成一離子植入遮罩(未顯示)。此離子植入遮罩。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整 個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第一區域11A被曝光且該第二區域11B被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域27與28之間的該等延伸區域21以及22作為媒介，藉此在該半導體基板11之表面的近處且在該第一區域11A的個別的閘極部17之側面上形成源極/汲極區域27及28。在此離子植入中，該閘極部17及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
相似地，另一離子植入遮罩(未顯示)係形成在該半導體基板11之上的第一區域11A中及該第二區域11B的LVP區域中。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第二區域11B的LVN－1及LVN－2區域被曝光且該第一區域11A及該第二區域11B的LVP區域被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域29與30之間的該等延伸區域23以及24作為媒介，藉此在該半導體基板11之表面的近處且在該第二區域11B之LVN－1及LVN－2區域中之個別的虛擬部18之側面上形成源極/汲極區域29及30。在此離子植入中，該虛擬部18及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
相似地，又另一離子植入遮罩(未顯示)係形成在該 半導體基板11之上的第一區域11A中及該第二區域11B的LVN－1及LVN－2區域中。此離子植入遮罩係藉由例如藉由一抗蝕塗佈技術以形成一跨過整個表面的抗蝕膜，然後藉由微影技術處理該抗蝕膜，使得該第二區域11B的LVP區域被曝光且該第一區域11A及該第二區域11B的LVN－1及LVN－2區域被覆蓋。接著，使用此抗蝕膜作為該離子植入遮罩以進行將離子植入該半導體基板11，以在該源極/汲極區域31與32之間的該等延伸區域25以及26作為媒介，藉此在該半導體基板11之表面的近處且在該第二區域11B之LVP區域中之虛擬部18之側面上形成源極/汲極區域31及32。在此離子植入中，該虛擬部18及該側壁20(包含該偏移間隔件)亦作為該離子植入遮罩。在該離子植入之後，去除該離子植入遮罩。
以此方式，該等NMISFET及該等PMISFET係形成在該第二區域11B中。上述離子植入步驟的順序係不受限於上述順序，而是在該第一區域中的源極/汲極區域27與28、在該等區域LVN－1及LVN－2中的源極/汲極區域29與30、以及在該LVP區域中的源極/汲極區域31與32之任一可形成於最先或最後。
接著，該等側壁20的TEOS部分被去除。此去除可使用，例如，採用稀氫氟酸的濕蝕刻。然後，執行用於活化該等已植入離子的熱處理。例如，藉由此熱處理，該等不純物可在1000℃及5秒的條件之下而活化，使得該等個別的MISFET的該等源極/汲極區域27至32被形成。亦可 藉由尖端式快速熱退火(spike RTA)來執行該熱處理。該尖端式快速熱退火的目的係用於促進該摻雜物活性化且抑制擴散。
接著，一矽化物層33被形成在該等個別的源極/汲極區域27至32之上。首先，用於形成矽化物的金屬層被形成在該整個表面之上。在該目前範例中，係使用鈷(Co)作為該金屬層的一個例子。該金屬層係藉由例如濺鍍法將鈷沉積至一厚度範圍，例如6nm至8nm，而形成。接著，在一溫度範圍500℃至600℃中執行RTA，藉此經由僅在該半導體層11之矽(Si)上使金屬層反應而形成該矽化物層33。因為該金屬層係由鈷所組成，所獲得之矽化物層33係作為一鈷矽化物(例如，CoSi)層。所以，在該等絕緣膜(例如，該元件分離區域12、該等硬遮罩74A及74B、以及該等側壁20)上之未反應的鈷，係藉由具有硫酸(H2 SO4 )與過氧化氫(H2 O2 )之混合液體的濕蝕刻而加以去除。接著，執行熱處理以形成低電阻的矽化物鈷(CoSi2 )。此熱處理係藉由例如，於650℃至850℃的溫度範圍內30秒的RTA，而加以執行。亦可使用鎳(Ni)或鎳－白金(NiPt)作為取代鈷(Co)的金屬層，藉此形成矽化物鎳(NiSi2 )。在任一案例中，該RTA的溫度可被適當地設定。
接著，一絕緣膜矽形成以覆蓋該閘極部17、該虛擬部18等。首先地，一襯墊膜(liner film)36係形成在該整半導體基板11的整個表面之上以作為該絕緣膜。此襯墊 膜36，係由例如氮化矽(SiN)膜所形成，且係在該等電晶體的通道部上施加壓力者。例如，針對一NMISFET，係使用一施加拉伸應力的膜以增強該通道移動性。針對一PMISFET，係使用一施加壓縮應力的膜以增強該通道移動性。該等不同的襯墊膜36可針對NMISFET及PMISFET而製造。一般而言，該襯墊膜36的應力係依據該膜沉積條件所決定。
接著，參照第1B圖，一蝕刻遮罩81係形成在該襯墊膜36之上。此蝕刻遮罩81之行成係藉由例如，使用抗蝕塗佈技術形成跨過整個表面的抗蝕膜，且然後使用微影技術以暴露該第一區域11A的閘極部及這些閘極部17之側面上所形成的側壁之上的區域，並覆蓋其他區域的方式處理該抗蝕膜。
接著，參照第1C圖，使用此蝕刻遮罩81，蝕刻該襯墊膜36的一部分、該等硬遮罩74A(見第1A圖)、該等第一閘極電極15的上部、及該等側壁20的上部。藉此，暴露該等第一閘極電極15的上部，且設定該等第一閘極電極15的高度小於形成在該等虛擬閘極電極16的高度。例如將該等第一閘極電極15的高度的值，設定為比該等虛擬閘極電極16的高度的值小20nm至30nm。此蝕刻係在下列條件之下執行，例如：使用磁控(magnetron)反應性離子蝕刻(RIE)設備；該蝕刻大氣壓為5.9Pa；該輸出為500W；使用三氟甲烷(CHF3 )(流率為20cm3 /min)、氧(O2 )(流率為10cm3 /min)、及氬(Ar)(流率 為100cm3 /min)做為該等蝕刻氣體；以及產生120G(高斯)的磁場。然後，去除該蝕刻遮罩81。
接著，如第1D圖所示，一矽化物層40被形成在該等個別的第一閘極電極15上。首先，用於形成矽化物的一金屬層，被形成在該整個表面之上。在此範例中，係以將鈷(Co)用作該金屬層作為一範例。該金屬層，係藉由沉積鈷至例如6nm至8nm的一厚度範圍中，並藉由例如濺渡法而形成。接著，RTA係在500℃至600℃的溫度範圍中執行，藉此經由僅使在該等第一閘極電極15之矽(Si)上的金屬層反應而形成該矽化物層40。因為該金屬曾由鈷所組成，所得到的矽化物層40作為一鈷矽化物(例如，CoSi)層。然後，在該等絕緣膜(例如，該等側壁20、該襯墊膜36、該第一層間絕緣膜38、及該硬遮罩74B)上未反應的鈷，矽藉由具有硫酸(H2 SO4 )及過氧化氫(H2 O2 )之混合液體的濕蝕刻而加以去除。接著，執行熱處理以形成低電阻鈷矽化物(CoSi2 )。此熱處理，係藉由例如在650℃至850℃的溫度範圍中30秒的RTA而執行。亦可使用鎳(Ni)或鎳－白金(Ni－Pt)作為金屬層以取代鈷(Co)，藉此形成矽化物鎳(NiSi2 )。在任何案例中，該RTA溫度可被適當地設定。
接著，參照第1E圖，作為該絕緣膜之一部分的一第一層間絕緣膜38，係形成在該襯墊膜36之上。此第一層間絕緣膜37係藉由例如，使用高密度電漿(HDP)CVD，以具有100nm至200nm之厚度範圍的氧化矽(SiO2 )所 形成。
接著，如第1F圖所示，在該等閘極部17及該等虛擬閘極部18之上的該層間絕緣膜38及該襯墊膜36，係藉由化學機械研磨(CMP)而被研磨，藉此暴露該等硬遮罩74B。此CMP之條件的一範例如下：使用發泡的聚氨甲酸酯(foamed polyurethane)所組成的研磨墊；該研磨壓力為300hPa；該平台(platen)的旋轉速度為100rpm；該研磨頭的旋轉速度為107rpm；使用以氧化鈰(ceria)為基礎的漿劑(slurry)作為研磨漿劑；該漿劑的流量為200cm3 /min；以及該漿劑在25℃至30℃的溫度範圍中。至於該研磨時間，係以超過該對應於扭矩(torgue)結束點之偵測的正好研磨時間(the timing of just－polishing)30秒的過度研磨時間而執行。在此研磨的結束時間，該研磨表面尚未被平坦化。使用以氧化鈰為基礎之漿劑的該上述研磨，具有下列特性。更詳而言之，在平坦表面上，氧化矽膜被研磨，但是諸如氮化矽膜之該氧化矽膜以外的膜係難以研磨。另一方面，在一凸部上，氧化矽膜被研磨，是諸如氮化矽膜之該氧化矽膜以外的膜亦被研磨。
接著，如第1G圖所示，藉由化學機械研磨(CMP)進一步研磨該層間絕緣膜38、該襯墊膜36、以及該等硬遮罩74B，藉此暴露該等虛擬閘極電極16。同時，該第一區域11A中的該等第一閘極電極15之上所形成的矽化物層40，係被該層間絕緣膜38所覆蓋。此層間絕緣膜38作為用於該氧化物層40的保護膜。此CMP之條件的一範例 如下：使用發泡的聚氨甲酸酯(foamed polyurethane)所組成的研磨墊；該研磨壓力為300hPa；該平台(platen)的旋轉速度為100rpm；該研磨頭的旋轉速度為107rpm；使用以氧化鈰(ceria)為基礎的漿劑(slurry)作為研磨漿劑；該漿劑的流量為200cm3 /min；以及該漿劑在25℃至30℃的溫度範圍中。至於該研磨時間，係以超過該對應於扭矩(torgue)結束點之偵測的正好研磨時間(the timing of just－polishing)30秒的過度研磨時間而執行。所以此CMP可與第1F圖所述之CMP連續地執行。結果，該已研磨的表面實質地平坦化。
接著，如第1H圖所示，係使用該襯墊膜36及該層間絕緣膜38作為蝕刻遮罩，藉由蝕刻而去除在該第二區域11B中的該等虛擬閘極電極16及該虛擬閘極絕緣膜14(見第1A圖)。例如，藉由乾蝕刻而去除該等虛擬閘極電極16，且然後，藉由採用稀氫氟酸的濕蝕刻而去除該虛擬閘極絕緣膜14。結果，係在該第二區域11B中，形成閘極形成溝槽42。
接著，一第二閘極絕緣膜43係形成在該閘極形成溝槽42的內側表面上。此第二閘極絕緣膜43係形成，使得每單位面積之該第二閘極絕緣膜43的電容，係低於每單位面積之該第一區域11A之第一閘極絕緣膜13的電容。該第二閘極絕緣膜43，係藉由使用高介電常數膜而以原子層沉積(ALD)而形成。該高介電常數膜係藉由例如鉿、鋯、鑭、釔、鉭、或鋁的氧化物、矽酸鹽、或氧氮化物所 形成。具體而言，係藉由使用例如氧化鉿(HfO2 )、氧化鋯(ZrO2 )、氧化鑭(LaO3 )、氧化釔(Y2 O3 )、氧化鉭(Ta2 O5 )、氧化鋁(Al2 O3 )、矽酸鉿(HfSiOx )、矽酸鋯(ZrSiOx )、矽酸鑭(LaSiOx )、矽酸釔(YSiOx )、矽酸鉭(TaSiOx )、矽酸鋁(AlSiOx )、鈦酸鋯(ZrTiOx )、氧化鉿鋁(HfAlOx )、氧化鉿鋯(HfZrOx )、或這些化合物的任何氮化物。一般而言，HfO2 的相對介電常數係在25至30的範圍中，而ZrO2 的相對介電常數係在20至25的範圍中，然而該高介電常數膜的相對介電常數依據該成分、該狀態(結晶狀態或非晶狀態)等而改變。
接著，如第4I至4L圖所示，決定工作函數的工作函數控制膜44及45，係使用該第二閘極絕緣膜43作為媒介而形成在該閘極形成溝槽42之上。
首先，具有適合用於該等NMISFET之一工作函數的一金屬或金屬化合物，係藉由例如原子層沉積(ALD)或化學氣相沉積的膜沉積法而沉積。一般而言，一NMISFET的閘極電極具有4.6eV或更低的工作函數，且其以4.3eV或更低為佳。一PMISFET的閘極電極具有4.6eV或更高的工作函數，且其以4.9eV或更高為佳。在該工作函數之間的差係以等於或大於0.3ev為佳。具體而言，儘管會隨著組成、狀態(結晶狀態或非晶狀態)等而改變，用於該等NMISFET之HfSix 的工作函數係在4.1至4.3eV的範圍中，且用於該等PMISFET之氮化鈦(TiN)的工作函數係在4.5至5.0eV的範圍中。
該工作函數控制膜44及45之材料的範例，包含例如鈦(Ti)、釩(V)、鎳(Ni)、鋯(Zr)、鈮(Nb)、鉬(Mo)、釕(Ru)、鉿(Hf)、鉭(Ta)、鎢(W)、及鉑(Pt)等金屬、含有這些金屬的合金、以及含有這些金屬的化合物。該等金屬化合物的範例，包含金屬氮化物以及金屬與半導體的化合物。該金屬與半導體的化合物的一範例為金屬矽酸鹽。
適用於該等NMISFET之工作函數控制膜44之材料的範例，包含諸如鉿(Hf)及鉭(Ta)等金屬、任何含有這些金屬的合金、以及這些金屬的化合物。具體而言，以矽酸鉿(HfSiOx )為佳。適用於該等PMISFET之工作函數控制膜45之材料的範例，包含諸如鈦(Ti)、鉬(Mo)、釕(Ru)、任何含有這些金屬的合金、以及這些金屬的化合物。具體而言，以氮化鈦(TiN)及釕(Ru)為佳。
在本範例中，如第1I圖所示，係藉由沉積例如矽酸鉿(HfSiOx )至例如10nm至100nm的厚度，而形成該工作函數控制膜44。接著，覆蓋該第二區域11B之該等區域LVN－1及LVN－2的一抗蝕遮罩83，係藉由抗蝕塗佈及微影技術而形成。在該區域LVP及該第一區域11A中的工作函數控制膜44係藉由使用此抗蝕遮罩83作為蝕刻遮罩而蝕刻。結果，係去除在該區域LVP及該第一區域11A中的工作函數控制膜44，而留下在該第二區域11B之該等區域LVN－1及LVN－2中的工作函數控制膜44。然後去除該抗蝕遮罩83。
接著，如第1J圖所示，具有適用於該PMISFET之工作函數的金屬或金屬化合物，係藉由諸如原子層沉積(ALD)或化學氣相沉積的膜沉積方法，使用該第二閘極絕緣膜43及該工作函數控制膜44作為媒介而沉積在該等區域LVN－1及LVN－2的閘極形成溝槽42中，且使用該第二閘極絕緣膜43作為媒介而沉積在該LVP區域的閘極形成溝槽42中。在此範例中，係藉由將例如氮化鈦(TiN)沉積5nm至50nm的厚度而形成該工作函數控制膜45。
接著，如第1K圖所示，由一導電材料所構成的導電膜46係形成，且使用該等工作函數控制膜44及45(在該區域LVP的閘極形成溝槽42的案例中，僅使用該工作函數控制膜45)作為媒介，以填充該閘極形成溝槽42的內側。此導電膜46係藉由使用例如電阻低於該等工作函數控制膜44及45的金屬材料而形成。在此範例中，係使用鎢作為一範例。此鎢膜係藉由例如經由CVD的沉積而形成。該導電膜46具有一厚度，其可允許該閘極形成溝槽42被完全地填充。例如，該厚度可在200nm至400nm的範圍中。
該工作函數控制膜45僅被形成在該LVP區域的閘極形成溝槽中為較佳。在此案例中，如第1L圖所示，在該工作函數控制膜45形成之後，藉由抗蝕塗佈及微影技術而形成覆蓋該第二區域11B之LVP區域的抗蝕遮罩(未顯示)。藉由此用此抗蝕遮罩作為蝕刻遮罩，去除該區域11B的LVN－1及LVN－2區域以及該第一區域11A中的工 作函數控制膜45。結果，該工作函數控制膜45被留在該第二區域11B的LVP區域中。亦可針對該PMISFET而沉積例如釕(Ru)。然後，去除該抗蝕遮罩。接著，由一導電材料所構成的導電膜46係形成，且在該等區域LVN－1及LVN－2的閘極形成溝槽42中使用該工作函數控制膜44作為媒介，且在區域LVP的閘極形成溝槽42中使用該工作函數控制膜45作為媒介，以填充該閘極形成溝槽42的內側。在此案例中，該等工作函數控制膜44及45之何者先形成並無關緊要。
接著，如第1M圖所示，在該閘極形成溝槽42外側之過量的導電膜46(見第1K及1L圖)被去除。係將例如化學機械研磨(CMP)用於此去除處理。在此CMP中，該襯墊膜36、該層間絕緣膜38等係用作該研磨停止器。做為該CMP步驟的結果，在該第二區域11B中之該等低電壓電晶體(NMISFET)的第二閘極電極47，係藉由留在該閘極形成溝槽42中的導電膜46及工作函數控制膜44而形成。再者，該等低電壓電晶體(PMISFET)的第二閘極電極48，係藉由留在該閘極形成溝槽42中的導電膜46及工作函數控制膜45而形成。
所以，作為一範例，儘管未顯示在圖式中，另一層間絕緣膜係跨過該襯墊膜36、該第一層間絕緣膜38的整個表面之上而形成。接著，形成連接孔，該等連接孔到達各個電晶體之第一閘極電極15的矽化物層40，該等第二電極47、48，以及該等源極/汲極區域27至32上的矽化物 層33。然後進行配線步驟等。
以此方式，一中電壓電晶體(NMISFET)2係形成在該第一區域11A的MV區域中，且一高電壓電晶體(NMISFET)3係形成在該HV區域中作為該第一電晶體群。再者，低電壓電晶體(NMISFET)4係以高密度形成在該第二區域11B的LVN－1區域中，且該等低電壓電晶體(NMISFET)4係以孤立方式形成在該LVN－2區域中作為該第二電晶體群。再者，一低電壓電晶體(PMISFET)5係形成在該LVP區域中。該半導體裝置1係藉由這些電晶體而形成。
以該半導體裝置1的製造方法(第一實施例)。作為在該半導體基板11上的第一電晶體群，一中電壓電晶體(NMISFET)2係形成在該第MV區域中，且一高電壓電晶體(NMISFET)3係形成在該HV區域中。再者，作為其之操作電壓係低於該第一電晶體群之操作電壓的第二電晶體群，低電壓電晶體(NMISFET)4係以高密度形成在該第二區域11B的LVN－1區域中，且該等低電壓電晶體(NMISFET)4係以孤立方式形成在該LVN－2區域中。再者，在該第一電晶體群之第一電極15上的矽化物層40形成之後，形成該層間絕緣膜38以保護該矽化物層40，接著形成該第二電晶體群的第二閘極電極47及48。所以，在形成該等第二閘極電極47及48之時，即使例如為了去除該等第二閘極電極47及48的多餘材料而研磨之時，在該等第一閘極電極15上的矽化物層40可因為該層間絕緣 磨38而免於被切刻及去除，使得該矽化物層40受到保護。因此，該等第一閘極電極15的電阻可因為該矽化物層40而降低。
再者，在該層間絕緣膜38形成之後，該層間絕緣膜38及該襯墊膜36的表面被平坦化。作為導電膜研磨的結果，此避免了該導電膜的殘渣留在該層間絕緣膜38及該襯墊膜36等上的問題。因此，當稍後形成之電極以及各電晶體的互相連接之時，該殘渣所引起的短路及其他缺陷並不會發生。
結果，該第一實施例的製造方法提供一優點，此優點為將具有由氧化矽或氧氮化矽所構成之閘極絕緣膜13及由多晶或非晶矽所構成之第一閘極電極15的第一電晶體群(高耐壓(高操作電壓、中操作電壓)電晶體群)以及具有由高介電常數(高k)膜所形成的閘極絕緣膜43及被稱為金屬閘極電極之第二閘極電極47和48的第二電晶體群(例如，低操作電壓電晶體群)，形成在相同的半導體基板11上，且提供一優點，其允許該第一電晶體群之第一閘極電極15的電阻降低。
接著，依據本發明之一實施例(第二實施例)的製造方法將參照第2A至2C圖的製造步驟剖面圖而敘述於下。
如第2A圖所示，使用一矽板導體基板作為半導體基板11。係針對該半導體基板11執行一元件分離步驟，藉此形成元件分離區域12，其將區域LVN－1、LVN－2、LVP、MV、及HV彼此分離。在該等區域LVN－1、LVN－2、及 LVP中形成低電壓電晶體(例如MISFET)。在該區域MV中，形成中電壓電晶體(例如MISFET)。在該區域HV中，形成高電壓電晶體(例如MISFET)。在該等區域MV及HV中，均包含具有高密度之MISFET圖案的區域及具有孤立MISFET圖案的區域。形成高電壓電晶體的區域HV及形成中電壓電晶體的區域MV，被定義為第一區域11A。以高密度形成低電壓電晶體NMISFET的區域LVN－1、以孤立方式形成低電壓電晶體NMISFET的區域LVN－2、及形成低電壓電晶體PMISFET的區域LVP，被定義為區域11B。
接著，用於在形成該等NMISFET之處，形成P井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成NMIS通道區域。再者，用於在形成該等PMISFET之處，形成N井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成PMIS通道區域。該離子植入可使用不同的離子植入條件而執行，該等條件各自對應於該形成高電壓電晶體的HV區域、形成中電壓電晶體的MV區域、形成低電壓電晶體的該等區域LVN－1、LVN－2、LVP之其一。
接著，一閘極絕緣膜13係形成在該半導體基板11的 HV區域及MV區域之上。該高電壓電晶體及該中電壓電晶體頻繁地具有一厚的閘極絕緣膜；且該閘極絕緣膜13，係藉由諸如使用矽氧化物膜而形成。此矽氧化物膜，係藉由諸如在750℃至900℃的溫度範圍中的熱氧化而形成；且該處之厚度係在2nm至4nm的範圍中。在該閘極絕緣膜13的形成中，該閘極絕緣膜亦同時地被形成於該第二區域11B的活性區域之上。此在該第二區域11B中的閘極絕緣膜13，係被用作一虛擬閘極絕緣膜14。
接著，用於形成第一閘極電極及虛擬閘極電極的一電極形成膜71，係形成在該閘極絕緣膜13及該虛擬閘極絕緣膜14之上。此電極形成膜71，係藉由諸如，使用該半導體基板11上之該閘極絕緣膜13及該虛擬閘極絕緣膜14作為媒介，將多晶矽或非晶矽沉積在整個表面之上而形成。例如，如果該電極形成膜71係藉由使用多晶矽而形成；則係在低壓CVD中，使用諸如甲矽烷(SiH4)作為該源氣體且沉積溫度係在580℃至620℃的範圍中，以沉積多晶矽至一厚度範圍100nm至150nm。接著，係針對在該第一區域11A中之電極形成膜71的局部部分，執行用於減少該閘極電阻的一離子植入步驟。
接著，如第2B圖所示，藉由抗蝕塗佈技術及微影技術，形成覆蓋該第二區域11B的該等區域LVN－1、LVN－2、及LVP的抗蝕遮罩72。藉由使用此抗蝕遮罩72作為離子植入遮罩，執行將離子植入在該等區域MV及HV中的電極形成膜71。在此離子植入中，例如使用磷(P)作為 摻雜物，且該植入能量以及劑量分別被設定為5 keV及8×1015 /cm2 。
接著，如第2C圖所示，使用該抗蝕遮罩72作為蝕刻遮罩，藉由蝕刻(濕蝕刻或乾蝕刻)而去除在第一區域11A中之電極形成膜71的上部。結果，該第一區域11A中之電極形成膜71的高度，係設定為小於第二區域11B中之電極形成膜71的高度。例如，該第一區域11A中之電極形成膜71的高度係設定為小於該第二區域11B中之電極形成膜71的高度20nm至30nm的範圍。接著，去除該抗蝕遮罩72。然後，相似於上述第一實施例的敘述，形成硬遮罩層的步驟及其後的步驟被執行。然而，描述於第一實施例之第1B及1C圖之去除該等第一閘極電極15上部的步驟不被執行。亦即，在該襯墊絕緣膜36形成之後，立刻形成該層間絕緣膜38。
該第二實施例提供如同該第一實施例的相同優點效果。
接著，依據本發明之一實施例(第三實施例)的半導體製造方法，將說明於下。
除了將在第一區域11A中之電極形成膜71之高度設定為小於第二區域11B中之電極形成膜71之高度的設定方法不同之外，第三實施例的步驟如同第二實施例的步驟。
詳而言之，在第三實施例的製造方法中，儘管未顯示於圖式中，在電極形成膜71被形成之後，由例如矽氮化 膜所形成的晶膜生長遮罩，被形成在第一區域11A中。接著，在第二區域11B之電極形成膜71之表面上的矽之選擇的晶膜生長被執行，藉此增加在第二區域11B之電極形成膜71的厚度。結果，在第一區域11A中之電極形成膜71的高度被設定為小於第二區域11B中之電極形成膜71的高度。
第三實施例提供如同第二實施例之相同的優點。
接著，依據本發明之一實施例(第四實施例)，將參照第3A及3B圖之製造步驟剖面圖而描述於下。
如第3A圖所示，相似於第三實施例於上之描述，使用矽半導體基板作為半導體基板11。針對該半導體基板11，執行元件分離步驟藉此形成元件分離區域12，該等元件分離區域12係將該等區域LVN－1、LVN－2、LVP、MV、及HV彼此分離。低電壓電晶體(例如，MISFET)係形成在該等區域LVN－1、LVN－2、及LVP中。中電壓電晶體(例如，MISFET)係形成在該區域MV中。高電壓電晶體(例如，MISFET)係形成在該區域HV中。該等區域MV及HV包含兩者：一區域，其中該MISFET圖案密度將為高；以及一區域，其將具有孤立的MISFET圖案。該區域HV，其中該高電壓電晶體係被形成；且該區域MV，其中該中電壓電晶體係被形成；該等區域HV以及MV係定義作為一第一區域11A。該區域LVN－1，其中作為該低電壓電晶體的NMISET係被以高密度形成；且該區域LVN－2，其中作為該低電壓電晶體的NMISET係被以孤立 方式形成；且該區域LVP，中作為該低電壓電晶體的PMISET係被形成；該等區域LVN－1、LVN－2、以及LVP係定義作為一第一區域11B。
接著，用於在形成該等NMISFET之處，形成P井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成NMIS通道區域。再者，用於在形成該等PMISFET之處，形成N井區域(未顯示)的離子植入；用於形成用於避免該等MISFET穿透(punch through)之埋入層(未顯示)的離子植入；以及適當地執行用於調整該閥值電壓(Vth)的離子植入；藉此形成PMIS通道區域。該離子植入可使用不同的離子植入條件而執行，該等條件各自對應於該形成高電壓電晶體的HV區域、形成中電壓電晶體的MV區域、形成低電壓電晶體的該等區域LVN－1、LVN－2、LVP之其一。
接著，一閘極絕緣膜13係形成在該半導體基板11的HV區域及MV區域之上。該高電壓電晶體及該中電壓電晶體頻繁地具有一厚的閘極絕緣膜；且該閘極絕緣膜13，係藉由諸如使用矽氧化物膜而形成。此矽氧化物膜，係藉由諸如在750℃至900℃的溫度範圍中的熱氧化而形成；且該處之厚度係在2nm至4nm的範圍中。在該閘極絕緣膜13的形成中，該閘極絕緣膜13亦同時地被形成於該第二區域11B的活性區域之上。此在該第二區域11B中的閘 極絕緣膜13，係被用作一虛擬閘極絕緣膜14。
接著，用於形成第一閘極電極及虛擬閘極電極的一電極形成膜71，係形成在該閘極絕緣膜13及該虛擬閘極絕緣膜14之上。此電極形成膜71，係藉由諸如，使用該半導體基板11上之該閘極絕緣膜13及該虛擬閘極絕緣膜14作為媒介，將多晶矽或非晶矽沉積在整個表面之上而形成。例如，如果該電極形成膜71係藉由使用多晶矽而形成；則係在低壓CVD中，使用諸如甲矽烷(SiH4)作為該源氣體且沉積溫度係在580℃至620℃的範圍中，以沉積多晶矽至一厚度範圍100nm至150nm。接著，係針對在該第一區域11A中之電極形成膜71的局部部分，執行用於減少該閘極電阻的一離子植入步驟。
接著，藉由抗蝕塗佈技術及微影技術，形成覆蓋該第二區域11B的該等區域LVN－1、LVN－2、及LVP的抗蝕遮罩(未顯示)。藉由使用此抗蝕遮罩作為離子植入遮罩，執行將離子植入在該等區域MV及HV中的電極形成膜71。在此離子植入中，例如使用磷(P)作為摻雜物，且該植入能量以及劑量分別被設定為5 keV及8×1015 /cm2 。
接著，使用該抗蝕遮罩作為蝕刻遮罩，藉由蝕刻(濕蝕刻或乾蝕刻)而去除在第一區域11A中之電極形成膜71的上部。如果乾蝕刻被用於此一蝕刻，作為一範例，首先用於去除在該多晶矽表面上之天然氧化物膜的蝕刻，係以下列條件而執行10秒：使用四氟甲烷(CF4 )作為蝕刻氣體(其流率為100cm3 /min)；該蝕刻氛圍壓力為1.3Pa ；該等電極之間的高頻率功率為300W；以及該反射通量為80Wb。接著，用於多晶矽的蝕刻，係以下列條件而執行：使用溴化氫(HBr)(其流率為200cm3 /min)及氧(O2 )(其流率為3cm3 /min)作為蝕刻氣體；該蝕刻氛圍壓力為1.3Pa；該等電極之間的高頻率功率為300W；以及該反射通量為80Wb。可替代地，如果乾濕蝕刻被用於此一蝕刻，可採用下列條件：使用過氧化氫氨混合(ammonia hydrogen peroxide mixture)溶液(NH4 OH＋H2 O2 ＋H2 O)作為蝕刻劑；該蝕刻溫度為70℃；該蝕刻率為20nm/10min。作為蝕刻的結果，該第一區域11A中之電極形成膜71的高度，係設定為小於第二區域11B中之電極形成膜71的高度。然後，去除該抗蝕遮罩。
接著，相似於第一實施例的上述描述，形成硬遮罩層74。此硬遮罩層74藉由諸如低壓CVD(LP－CVD)沉積氮化矽(SiN)至一厚度範圍，諸如50nm至100nm，而形成。此時，由於下面的電極形成膜71之高低差的影響而在該硬遮罩層74的表面形成高低差。如果該硬遮罩層74的表面如此形成高低差，將難以以高精確度來執行用於形成閘極部及虛擬閘極部的蝕刻。
欲避免此問題，如第3B所示，該硬遮罩層74的表面被平坦化。針對此平坦化，使用例如化學機械研磨(CMP)。接著，相似於上述的第一實施例，藉由抗蝕塗佈及微影技術，將用於形成第一閘極電極及虛擬閘極電極的抗蝕圖案(未顯示)形成在硬遮罩層74上。然後，使用此抗 蝕圖案作為蝕刻遮罩，藉由諸如異向性蝕刻來處理該硬遮罩層74、該電極形成膜71、該閘極絕緣膜13、該虛擬閘極絕緣膜14等。藉此，由該硬遮罩層74、該等第一閘極電極15、該閘極絕緣膜13所構成的閘極部(未顯示)被形成，以及該硬遮罩層74、該等虛擬閘極電極16、該虛擬閘極絕緣膜14所構成的虛擬閘極部(未顯示)被形成。接著，形成覆蓋該等閘極部及該等虛擬閘極部之襯墊膜(未顯示)的步驟被執行。然而，去除在該第一區域中之第一閘極墊極15之上部的步驟不被執行，因為該等閘極電極的高度，已被設定為小於該等虛擬閘極電極的高度。亦即，形成該襯墊膜36之後，立即形成該層間絕緣膜38。
在上述第四實施例中，形成該硬遮罩層74之後，係執行研磨以消除在該處表面上的高低差，藉此平坦化該硬遮罩層74的表面。此舉使得以高精確性形成該等閘極部及該等虛擬閘極部的後續微影步驟及蝕刻步驟成為可能。再者，如果在第二實施例中的該硬遮罩層，形成在該電極形成膜71的形成之後，則在此第四實施例中之平坦化該硬遮罩層的技術，可適用於第二實施例中。
熟知此技術的人將可理解，只要不脫離或相等於附錄於後之申請專利範圍之範疇，可依據設計需求及其他因素，而產生各種修改、組合、副組合、或替代。
1‧‧‧半導體裝置
2‧‧‧中電壓電晶體
3‧‧‧高電壓電晶體
4‧‧‧低電壓電晶體
5‧‧‧低電壓電晶體
11A‧‧‧第一區域
11B‧‧‧第二區域
11‧‧‧半導體基板
12‧‧‧元件分離區域
13‧‧‧閘極絕緣膜
14‧‧‧虛擬閘極絕緣膜
15‧‧‧第一閘極電極
16‧‧‧虛擬閘極電極
17‧‧‧閘極部
18‧‧‧虛擬閘極部
20‧‧‧側壁
21‧‧‧延伸區域
22‧‧‧延伸區域
23‧‧‧延伸區域
24‧‧‧延伸區域
25‧‧‧延伸區域
26‧‧‧延伸區域
27‧‧‧源極/汲極區域
28‧‧‧源極/汲極區域
29‧‧‧源極/汲極區域
30‧‧‧源極/汲極區域
31‧‧‧源極/汲極區域
32‧‧‧源極/汲極區域
33‧‧‧矽化物層
36‧‧‧襯墊膜
38‧‧‧層間絕緣膜
40‧‧‧矽化物層
41‧‧‧保護膜
42‧‧‧閘極形成溝槽
43‧‧‧閘極絕緣膜
44‧‧‧工作函數控制膜
45‧‧‧工作函數控制膜
46‧‧‧導電膜
47‧‧‧第二閘極電極
48‧‧‧第二閘極電極
71‧‧‧電極形成膜
72‧‧‧抗蝕遮罩
74A‧‧‧硬遮罩
74B‧‧‧硬遮罩
74‧‧‧硬遮罩
75‧‧‧蝕刻遮罩
76‧‧‧蝕刻遮罩
77‧‧‧抗蝕遮罩
81‧‧‧蝕刻遮罩
83‧‧‧抗蝕遮罩
第1A至1M圖，係依據本發明之一實施例(第一實施例)，顯示半導體裝置製造方法的製造步驟剖面圖；第2A至2C圖，係依據本發明之一實施例(第二實施例)，顯示半導體裝置製造方法的製造步驟剖面圖；第3A及3B圖，係依據本發明之一實施例(第四實施例)，顯示半導體裝置製造方法的製造步驟剖面圖；以及第4A至4M圖，係顯示用於製造半導體裝置之相關技術之一範例的製造步驟剖面圖。
11‧‧‧半導體基板
11A‧‧‧第一區域
11B‧‧‧第二區域
12‧‧‧元件分離區域
13‧‧‧閘極絕緣膜
14‧‧‧虛擬閘極絕緣膜
15‧‧‧第一閘極電極
16‧‧‧虛擬閘極電極
17‧‧‧閘極部
18‧‧‧虛擬閘極部
20‧‧‧側壁
21‧‧‧延伸區域
22‧‧‧延伸區域
23‧‧‧延伸區域
24‧‧‧延伸區域
25‧‧‧延伸區域
26‧‧‧延伸區域
27‧‧‧源極/汲極區域
28‧‧‧源極/汲極區域
29‧‧‧源極/汲極區域
30‧‧‧源極/汲極區域
31‧‧‧源極/汲極區域
32‧‧‧源極/汲極區域
33‧‧‧矽化物層
36‧‧‧襯墊膜
74A‧‧‧硬遮罩
74B‧‧‧硬遮罩

Claims (7)

  1. 一種半導體裝置的製造方法，該半導體裝置具有在一半導體基板上的一第一電晶體群及一第二電晶體群，該第二電晶體群之操作電壓係低於該第一電晶體群的操作電壓，該第一電晶體群具有以一第一閘極絕緣膜作為媒介而形成在該半導體基板之上的一第一閘極電極，以及形成在該第一閘極電極上的一矽化物層，該第二電晶體群具有在一閘極形成溝槽中以一第二閘極絕緣膜作為媒介而形成的一第二閘極電極，該閘極形成溝槽係藉由去除形成在該半導體基板之上的一虛擬閘極部而形成，該方法包含下列步驟：自包含矽化物之一電極形成膜形成該第一閘極電極；自該相同的電極形成膜形成一虛擬閘極電極；去除該矽化物的一上部以設定該第一閘極電極的高度為小於該虛擬閘極電極的高度，其中由包含矽化物的該電極形成膜所衍生的該第一閘極電極的厚度小於該虛擬閘極電極的一部分厚度；在設定該第一閘極電極的該高度為小於形成在該虛擬閘極部中之該虛擬閘極電極的該高度之後，將該矽化物層形成於該第一電晶體群的第一閘極電極上；以及在形成覆蓋該矽化物層的一層間絕緣膜且平坦化該層間絕緣膜的表面之後，藉由去除該虛擬閘極部而形成該閘 極形成溝槽。
  2. 如申請專利範圍第1項之半導體裝置的製造方法，包含下列步驟：在該半導體基板上待形成該第一電晶體群的一第一區域中，依照該第一閘極絕緣膜、該第一閘極電極、及一硬遮罩之順序堆疊而形成一閘極部，且同時，在待形成該第二電晶體群的一第二區域中，依照一虛擬閘極絕緣膜、該虛擬閘極電極及一硬遮罩之順序堆疊而形成該虛擬閘極部；在該半導體基板的第一區域中，形成該第一電晶體群的第一源極/汲極區域，且在該半導體基板的第二區域中，形成該第二電晶體群的第二源極/汲極區域；形成一襯墊絕緣膜，其覆蓋該第一區域中之該閘極部及該虛擬閘極部，且然後，藉由去除該閘極部上的該襯墊絕緣膜及該硬遮罩，而暴露該第一閘極電極；在該第一區域中之第一閘極電極的上表面之上形成該矽化物層；在該襯墊絕緣膜上形成覆蓋該矽化物層的該層間絕緣膜；藉由去除該第二區域中的虛擬閘極部，而形成該閘極形成溝槽；以及在該閘極形成溝槽中形成該第二閘極絕緣膜，且然後以一導電材料填充該閘極形成溝槽，以形成該第二閘極電極。
  3. 如申請專利範圍第1項之半導體裝置的製造方法，包含下列步驟：在該半導體基板之上，依序地形成該第一閘極絕緣膜及用於形成該第一閘極電極的一電極形成膜，且然後在去除待形成該第一電晶體群之第一區域中之該電極形成膜的矽化物的該上部之後，形成一硬遮罩層；在待形成該第一電晶體群的第一區域中，依照該第一閘極絕緣膜、由該電極形成膜所形成的第一閘極電極、及由該硬遮罩層所形成的一硬遮罩之順序堆疊而形成一閘極部，且同時，在待形成該第二電晶體群的第二區域中，依照由該第一閘極絕緣膜所形成的一虛擬閘極絕緣膜、由該電極形成膜所形成的該虛擬閘極電極、及由該硬遮罩層所形成的一硬遮罩之順序堆疊而形成該虛擬閘極部；在該半導體基板的第一區域中，形成該第一電晶體群的第一源極/汲極區域，且在該半導體基板的第二區域中，形成該第二電晶體群的第二源極/汲極區域；形成覆蓋該第一區域中的閘極部及覆蓋該虛擬閘極部的一襯墊絕緣膜，且然後藉由去除在該閘極部上之該襯墊絕緣膜及該硬遮罩，而暴露該第一閘極電極；在該第一區域中之第一閘極電極的上表面之上形成該矽化物層；在該襯墊絕緣膜上形成覆蓋該矽化物層的該層間絕緣膜；藉由去除該第二區域中的虛擬閘極部，而形成該閘極 形成溝槽；以及在該閘極形成溝槽中形成該第二閘極絕緣膜，且然後，以一導電材料填充該閘極形成溝槽，以形成該第二閘極電極。
  4. 如申請專利範圍第1項之半導體裝置的製造方法，包含下列步驟：在該半導體基板之上，形成該第一閘極絕緣膜及用於形成該第一閘極電極的該電極形成膜，且然後在該電極形成膜上形成一硬遮罩層；在待形成該第一電晶體群的一第一區域中，依照該第一閘極絕緣膜、由該電極形成膜所形成的該第一閘極電極、及由該硬遮罩層所形成的一硬遮罩之順序堆疊而形成一閘極部，且同時，在待形成該第二電晶體群的一第二區域中，依照由該第一閘極絕緣膜所形成的一虛擬閘極絕緣膜、由其高度係大於該第一閘極電極的該高度之該電極形成膜所形成的該虛擬閘極電極、及由該硬遮罩層所形成的硬遮罩之順序堆疊而形成該虛擬閘極部；在該半導體基板的第一區域中，形成該第一電晶體群的第一源極/汲極區域，且在該半導體基板的第二區域中，形成該第二電晶體群的第二源極/汲極區域；形成覆蓋該第一區域中的該閘極部及覆蓋該虛擬閘極部的一襯墊絕緣膜，且然後藉由去除在該閘極部上之該襯墊絕緣膜及該硬遮罩，而暴露該第一閘極電極；在該第一區域中之第一閘極電極的上表面之上形成該 矽化物層；在該襯墊絕緣膜上形成覆蓋該矽化物層的該層間絕緣膜；藉由去除該第二區域中的虛擬閘極部，而形成該閘極形成溝槽；以及在該閘極形成溝槽中形成該第二閘極絕緣膜，且然後，以一導電材料填充該閘極形成溝槽，以形成該第二閘極電極。
  5. 如申請專利範圍第3項之半導體裝置的製造方法，其中在形成該硬遮罩層後，在形成該閘極部及該虛擬閘極部之前，該硬遮罩層的表面係藉由化學機械研磨而平坦化。
  6. 如申請專利範圍第4項之半導體裝置的製造方法，其中在形成該硬遮罩層後，在形成該閘極部及該虛擬閘極部之前，該硬遮罩層的表面係藉由化學機械研磨而平坦化。
  7. 如申請專利範圍第1項之半導體裝置的製造方法，其中該第二閘極絕緣膜係具有一絕緣膜，其之相對介電常數係高於該第一閘極絕緣膜之相對介電常數。
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