TWI395276B - Chip can be expanded to control the number of signal burner - Google Patents

Description

可擴充控制訊號數量之晶片預燒機台

本發明係關於一種預燒邏輯晶片之韌體架構，尤指一種適用於可擴充控制訊號數量之晶片預燒機台。

一般習知之記憶體晶片因其腳位數目相較於習知之邏輯晶片的腳位數目要少得很多，因此，於記憶體晶片的預燒工作時，習知之標準記憶體晶片預燒(Burn－In)機台其可程式控制訊號一次所輸出至的記憶體晶片腳位數目並不需太多。

如圖1所示，其係習知之界面卡、及預燒板之示意圖，圖式之標準記憶體晶片預燒機台上的界面卡9包括有複數根輸出腳位91，複數根輸出腳位91再與預燒板90電性連接以平行將界面卡9內之資料預燒至預燒板90的記憶體晶片92。

反之，一般邏輯晶片卻與上述記憶體晶片不同，邏輯晶片動輒有上百個腳位，因此，習知之標準邏輯晶片預燒(Burn－In)機台均需有上百個可程式控制訊號腳位以進行邏輯晶片預燒工作。

因此，若要將原本用於記憶體晶片之預燒機台改製成適用於邏輯晶片預燒機台時，就要將原本記憶體晶片預燒機上為數十根輸出腳位，增加其數量以更改為邏輯晶片之數百根輸出腳位，此外內部硬體也必需作相關之修改，使 預燒前之準備工作加長，因而增加時間、人力、及硬體上之成本。

本發明係關於一種可擴充控制訊號數量之晶片預燒(burn in)機台，包括一第一匯流排、一第二匯流排、至少二第一暫存器、一第二暫存器、一輸出界面、一輸入界面、及一控制器。

至少二第一暫存器之每一第一暫存器包括有N個輸入腳位、一時脈腳位、及N個輸出腳位，其中N是指大於等於1之正整數，N個輸入腳位、與時脈腳位是分別電連接至第一匯流排，N個輸出腳位是分別電連接至第二匯流排。

第二暫存器包括有M個輸入腳位、一時脈腳位、及M個輸出腳位，其中M是指大於N之正整數，M個輸入腳位分別電性連接至第二匯流排、並分別對應至至少二第一資料暫存器之其中一輸出腳位以電性連接，時脈腳位亦電性連接至第二匯流排。

輸出界面其包括有M個資料輸出腳位，其分別對應電性連接至第二暫存器之M個輸出腳位。

輸入界面其電性連接至第一匯流排，輸入界面包括有N個輸入腳位、至少二第一時脈腳位、及一第二時脈腳位，其中，至少二第一時脈腳位之數量是相同於至少二第一暫存器的數量，至少二第一時脈腳位分別對應到至少二第一 暫存器之時脈腳位以電性連接，第二時脈腳位對應到第二暫存器之時脈腳位以電性連接。

控制器是能先分別控制致能輸入界面之至少二第一時脈腳位後，再於下一時間控制致能輸入界面之第二時脈腳位。

如此，即能達成擴充輸入界面的功效，其不需修改現有的硬體設備即能於記憶體預燒機台架構下預燒邏輯晶片之目的，其具節省成本、快速、便利之優點。

此外，控制器可包括有一FPGA晶片模組、或是一PC電腦…等之等效控制器皆可。控制器可依序或不依序分別控制致能輸入界面之至少二第一時脈腳位，輸入界面之N個輸入腳位之資料訊號便透過第一匯流排分批傳輸並暫存至依序致能之第一時脈腳位所對應第一暫存器之N個輸入腳位，並同步對應暫存於第二暫存器之輸入腳位內。

控制器於下一時間是控制致能輸入界面之第二時脈腳位，以令第二暫存器之M個輸出腳位將資料訊號輸出到輸出界面之M個資料輸出腳位。

其中，正整數M是正整數N的整數倍數，但亦可以是非整數倍數，只要M是大於N之正整數即可，再者，至少二第一暫存器分別可指一閂鎖器(Latch)。第二暫存器可指一閂鎖器(Latch)。

請參閱圖2，其係本發明第一較佳實施例之示意圖。如圖所示，本實施例為一種可擴充控制訊號數量之晶片預燒機台，包括一第一匯流排10、一第二匯流排20、四個第一暫存器21,22,23,24、一第二暫存器31、一輸出界面40、一輸入界面1、及一控制器5。

圖式中，四個第一暫存器21,22,23,24的每一第一暫存器均包括有N個輸入腳位d1,d2,d3,…,dn、一時脈腳位CLK、及N個輸出腳位q1,q2,q3,…,qn。且於本例中，第一暫存器21,22,23,24分別是指一閂鎖器。

其中，N是指大於等於1之正整數(亦即N≧1)，N個輸入腳位d1,d2,d3,…,dn、與時脈腳位CLK1是分別電連接至第一匯流排10，N個輸出腳位q1,q2,q3,…,qn是分別電連接至第二匯流排20。

於本實施例中，第一暫存器21有25個輸入腳位d1,d2,d3,…,d25，第一暫存器21有25個輸出腳位q1,q2,q3,…,q25、及一時脈腳位CLK1。見於圖2，其餘之第一暫存器22,23,24依此類推。

第二暫存器31包括有M個輸入腳位D1,D2,D3,…,Dm、一時脈腳位CLK5、及M個輸出腳位Q1,Q2,Q3,…,Qm，於本例中，第二暫存器31是指一閂鎖器。

上述之M是指大於N之正整數(亦即M>N≧1)，或者，數字M是數字N的整數倍數，但亦可以是非整數倍數，只要M是大於N之正整數即可。

如圖2所示，M個輸入腳位D1,D2,D3,…,Dm分別電性連接至第二匯流排20、並分別對應至四個第一資料暫存器21,22,23,24之其中一輸出腳位q1,q2,q3,…,qn以電性連接。於本實施例中，第二暫存器31包括有100個輸入腳位D1,D2,D3,…,D100、及100個輸出腳位Q1,Q2,Q3,…,Q100。

輸出界面40其設置於一預燒板4上，並包括有M個資料輸出腳位DR1,DR2,DR3,...,DRm，於本實施例中，輸出界面40有100個資料輸出腳位DR1,DR2,DR3,...,DR100，其分別對應電性連接至第二暫存器31之100個輸出腳位Q1,Q2,Q3,…,Q100。

輸入界面1其電性連接至第一匯流排10，輸入界面1包括有N個輸入腳位p1,p2,…,pn、四個第一時脈腳位CLK1,CLK2,CLK3,CLK4、及一第二時脈腳位CLK5，於本實施例中，輸入界面1包括有25個輸入腳位p1,p2,…,p25。

其中，四個第一時脈腳位CLK1,CLK2,CLK3,CLK4之數量是相同於四個第一暫存器21,22,23,24的數量，四個第一時脈腳位CLK1,CLK2,CLK3,CLK4分別對應到四個第一暫存器21,22,23,24之時脈腳位CLK1,CLK2,CLK3,CLK4以電性連接，且第二時脈腳位CLK5對應到第二暫存器31之時脈腳位CLK5以電性連接。

控制器5其包括有一FPGA晶片模組或是一PC電腦...皆可，控制器5是於一第一時間T1前能先選擇式地分別控制致能輸入界面1之四個第一時脈腳位CLK1,CLK2,CLK3,CLK4。

其中，控制器5是依序或不依序分別控制致能輸入界面1之第一時脈腳位CLK1,CLK2,CLK3,CLK4，輸入界面1之25個輸入腳位p1,p2,…,p25之資料訊號便透過第一匯流排10分批傳輸並暫存至依序致能之第一時脈腳位CLK1~CLK4所對應第一暫存器21,22,23,24之25個輸入腳位d1,d2,d3,…,d25，並同步對應暫存於第二暫存器31之輸入腳位內，控制器5於下一時間T2是控制致能輸入界面1之第二時脈腳位CLK5，以令第二暫存器31之100個輸出腳位Q1,Q2,Q3,…,Q100將資料訊號輸出到輸出界面40之100個資料輸出腳位DR1,DR2,DR3,...,DR100。

綜合上述，於本例中透過控制器5將輸入界面1內的預燒資料I1,I2,I3,I4(圖未示)，經輸入界面1的輸入腳位p1,p2,…,p25輸出至第一匯流排10。

當第一時脈腳位CLK1致能時，輸入界面1的輸入腳位p1,p2,…,p25同步輸出預燒資料I1以暫存於第一暫存器21，當第一時脈腳位CLK2致能時，輸入界面1的輸入腳位p1,p2,…,p25同步輸出預燒資料I2以暫存於第一暫存器22，當第一時脈腳位CLK3致能時，輸入界面1的輸入腳位p1,p2,…,p25同步輸出預燒資料I3暫存於第一暫存器23，當第一時脈腳位CLK4致能時，輸入界面1的輸入腳位p1,p2,…,p25同步輸出預燒資料I4以暫存於第一暫存器24，並同步將預燒資料I1~I4暫存於第二暫存器31內。再透過第二時脈腳位CLK5的致能，以將第二暫存器31內的預燒資料I1~I4提供輸出界面40預燒晶片使用。

因此，透過上述之第一暫存器21,22,23,24與第二暫存器31即能將輸入界面1的輸入腳位p1,p2,…,p25擴充為第二暫存器31輸出腳位Q1,Q2,Q3,…,Q100，其於記憶體預燒機台有限腳位的架構下，不需修改任何的硬體設備即能擴充腳位，並於記憶體預燒機台架構下預燒腳位眾多的邏輯晶片之目的，其具節省成本、快速、便利之優點。

請參閱圖3，其係本發明第二較佳實施例之示意圖。於本實施例中其架構大致與上一實施例相同，惟不同處在於控制器50中之輸入界面51僅有二個第一時脈腳位CLK1,CLK2、二第一資料暫存器21,22。於本例中，第一資料暫存器61,62分別有25個輸入腳位d1,d2,d3,…,d25、25個輸出腳位q1,q2,q3,…,q25；因此，第二暫存器32僅需25個輸入腳位D1,D2,D3,…,D50、及25個輸出腳位Q1,Q2,Q3,…,Q50，而預燒板42之輸出界面41僅需50個資料輸出腳位DR1,DR2,DR3,...,DR50。第一資料暫存器61,62之數量可依照預燒板42所需之輸出界面41之腳位數作彈性增加或減少，但不得少於二個，如此即可彈性擴充輸入界面51之輸入腳位p1,p2,…,p25。

上述實施例僅係為了方便說明而舉例而已，本發明所主張之權利範圍自應以申請專利範圍所述為準，而非僅限於上述實施例。

輸入界面‧‧‧1,51

第一匯流排‧‧‧10

第二匯流排‧‧‧20

第一暫存器‧‧‧21,22,23,24

第二暫存器‧‧‧31,32

預燒板‧‧‧4,42

輸出界面‧‧‧40,41

控制器‧‧‧5,50

第一暫存器‧‧‧61,62

界面卡‧‧‧9

預燒板‧‧‧90

輸出腳位‧‧‧91

記憶體晶片‧‧‧92

輸入腳位‧‧‧p1,p2,…,pn

輸入腳位‧‧‧d1,d2,d3,…,dn

輸入腳位‧‧‧D1,D2,D3,…,Dm

輸出腳位‧‧‧q1,q2,q3,…,qn

輸出腳位‧‧‧Q1,Q2,Q3,…,Qm

第一時脈腳位‧‧‧CLK1~CLK4

時間‧‧‧T1,T2

輸出腳位‧‧‧DR1,DR2,DR3,...,DRm

第二時脈腳位‧‧‧CLK5

預燒資料‧‧‧I1,I2,I3,I4

圖1係習知之界面卡、及預燒板之示意圖。

圖2係本發明第一較佳實施例之示意圖。

圖3係本發明第二較佳實施例之示意圖。

輸入界面‧‧‧1

第一匯流排‧‧‧10

第二匯流排‧‧‧20

第一暫存器‧‧‧21,22,23,24

第二暫存器‧‧‧31

預燒板‧‧‧4

輸出界面‧‧‧40

控制器‧‧‧5

輸入腳位‧‧‧p1,p2,…,pn

輸入腳位‧‧‧d1,d2,d3,…,dn

輸入腳位‧‧‧D1,D2,D3,…,Dm

輸出腳位‧‧‧q1,q2,q3,…,qn

輸出腳位‧‧‧Q1,Q2,Q3,…,Qm

輸出腳位‧‧‧DR1,DR2,DR3,…,DRm

第一時脈腳位‧‧‧CLK1~CLK4

第二時脈腳位‧‧‧CLK5

Claims (7)

1. 一種可擴充控制訊號數量之晶片預燒機台，包括：一第一匯流排；一第二匯流排；至少二第一暫存器，每一第一暫存器包括有N個輸入腳位、一時脈腳位、及N個輸出腳位，其中N是指大於等於1之正整數，該N個輸入腳位、與該時脈腳位是分別電連接至該第一匯流排，該N個輸出腳位是分別電連接至該第二匯流排；一第二暫存器，包括有M個輸入腳位、一時脈腳位、及M個輸出腳位，其中該M是指大於N之正整數，該M個輸入腳位分別電性連接至該第二匯流排、並分別對應至該至少二第一資料暫存器之其中一輸出腳位以電性連接；一輸出界面，其包括有M個資料輸出腳位，其分別對應電性連接至該第二暫存器之該M個輸出腳位；一輸入界面，其電性連接至該第一匯流排，該輸入界面包括有N個輸入腳位、至少二第一時脈腳位、及一第二時脈腳位，其中，該至少二第一時脈腳位之數量是相同於該至少二第一暫存器的數量，該至少二第一時脈腳位分別對應到該至少二第一暫存器之該時脈腳位以電性連接，該第二時脈腳位對應到該第二暫存器之該時脈腳位以電性連接；以及 一控制器，是能先分別控制致能該輸入界面之該至少二第一時脈腳位後，再於下一時間控制致能該輸入界面之該第二時脈腳位。
2. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該控制器包括有一FPGA晶片模組。
3. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該控制器是依序分別控制致能該輸入界面之該至少二第一時脈腳位，該輸入界面之該N個輸入腳位之資料訊號便透過該第一匯流排分批傳輸並暫存至該依序致能之第一時脈腳位所對應第一暫存器之該N個輸入腳位，並同步對應暫存於該第二暫存器之該輸入腳位內。
4. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該控制器於該下一時間是控制致能該輸入界面之該第二時脈腳位，以令該第二暫存器之該M個輸出腳位將資料訊號輸出到該輸出界面之該M個資料輸出腳位。
5. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該正整數M是該正整數N的整數倍數。
6. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該至少二第一暫存器分別是指一閂鎖器。
7. 如申請專利範圍第1項所述可擴充控制訊號數量之晶片預燒機台，其中，該第二暫存器是指一閂鎖器。