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TWI392641B - 微機電裝置及其製造方法 - Google Patents

微機電裝置及其製造方法 Download PDF

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TWI392641B
TWI392641B TW099101593A TW99101593A TWI392641B TW I392641 B TWI392641 B TW I392641B TW 099101593 A TW099101593 A TW 099101593A TW 99101593 A TW99101593 A TW 99101593A TW I392641 B TWI392641 B TW I392641B
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    • B81—MICROSTRUCTURAL TECHNOLOGY
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  • Manufacturing & Machinery (AREA)
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Description

微機電裝置及其製造方法
本發明係關於微機電裝置(microelectromechanical system device，MEMS device)的製作，且特別是關於一種微機電裝置之製造方法，以確保其內之微加工結構的介電膜層或金屬膜層的毀損。
微機電裝置目前已廣為應用於慣性量測、壓力感測、溫度量測、微射流(micro-fluidics)、光學與射頻通訊等方面，且其應用範圍更進一步地逐漸擴張與延伸。如加速度器(accelerometer)、壓力感測器、流量感測器及相似物等之習知微機電裝置內通常包括懸浮之微加工結構(suspended micromachined structure)，其通常包括釋放部(released portion)以及黏附於基板上之柱體部，上述釋放部與基板間存在有空間或空隙。
一般而言，於製作微加工結構時，係採用位於最上層之圖案化金屬膜層作為蝕刻遮罩以及應用適當之蝕刻程序，以去除未為此圖案化金屬膜層所遮蔽之膜層部份，並藉以完成微加工結構的製備。
然而，於前述蝕刻程序中，由於圖案化之金屬膜層所扮演之蝕刻遮罩的抗蝕刻能力仍然有限，因此所製備出之微加工結構的輪廓恐非為預期之形態，而最後得到之微加工結構內之的部份膜層則恐於所使用的蝕刻程序中部份地 或甚至全部地被移除，從而影響了最終得到之微機電裝置的功能。
有鑑於此，本發明提供了一種微機電裝置及其製造方法，以確保微機電裝置內所包括之微加工結構的結構膜層完整性，進而確保所製備出的微機電裝置之功能性。
依據一實施例，本發明提供了一種微機電裝置之製造方法，包括：提供一半導體基板，包括一半導體層以及位於該半導體層上之一內連結構；依序形成一保護層與一光阻層於該內連結構之上；於該光阻層內形成複數個開口，該些開口分別露出該保護層之一部分；施行一第一蝕刻程序，以該光阻層為蝕刻罩幕，去除為該些開口所露出之該保護層及其下方之該內連結構，以形成露出該半導體層之一部分之複數個第一溝槽；去除該光阻層並露出該保護層；施行一第二蝕刻程序，以該保護層作為蝕刻罩幕，部份去除為該些第一溝槽所露出之該半導體層，以於該半導體層內形成複數個第二溝槽；提供一上蓋基板，貼附於該保護層以形成一第一複合基板；薄化該第一複合基板內之未設置有該些第二溝槽之該半導體層之一表面，留下一經薄化之半導體層；以及施行一第三蝕刻程序，部份去除該經薄化之半導體層以於其內形成一第三溝槽，其中該第三溝槽露出並連接了該些第二溝槽，且該些第一溝槽、該些第二溝槽與 該第三溝槽之間之一區域內定義形成了一懸浮之微加工結構。
依據另一實施例，本發明提供了一種微機電裝置，包括：一半導體基板，包括一半導體層以及位於該半導體層上之一內連結構，其中該半導體層具有相對之第一側與第二側，而該內連結構係設置於該半導體層之該第一側之一表面上，且該內連結構內形成有複數個第一溝槽，而該半導體層內形成有複數個第二溝槽，連接該些第一溝槽；一保護層，設置於該內連結構之上；一上蓋基板，設置於該保護層之上；一第三溝槽，設置於該半導體層之第二側之一部分內，其中該第三溝槽露出並連接該些第二溝槽，而於該些第一溝槽、該些第二溝槽與該第三溝槽所定義形成之一區域內之該保護層、該內連結構與該半導體層形成了一懸浮之微加工結構；以及一下蓋膜層，貼附於該半導體層之該第二側之表面上，其中該些第一溝槽、該些第二溝槽與該第三溝槽於該上蓋基板、該半導體基板與該下蓋膜層之間形成了一密閉空室。
為了讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖示，作詳細說明如下：
第1~7圖為一系列剖面圖，顯示了依據本發明一實施 例之微機電裝置之製造方法，藉以確保所製備出之微加工結構之結構膜層完整性以及確保包括此微加工結構之微機電裝置之功能性。
請參照第1圖，首先提供一半導體基板10。如第1圖所示，半導體基板10為尚未經過分割之一半導體晶圓，其上已形成有大體製備完成但未完成分割之數個積體電路區域(未顯示)。基於簡化圖示之目的，在此於第1圖中僅部份顯示於一積體電路區域內之微機電裝置之微加工結構之製作情形。如第1圖所示，半導體基板10上之一積體電路晶片區域內主要包括一半導體層100以及位於其上之一內連結構101。在此，內連結構101中主要包括介電層102以及設置於介電層102內不同區域之數個導電層104與一銲墊106，而導電層104係大體由下至上而堆疊地設置於同一區域之內。而半導體層100例如為一塊狀矽(bulk silicon)，而於適當位置處之半導體層100之內及/或之上則形成有如電阻、電容、電感及/或熔絲之被動元件、如P通道場效應電晶體(PFET)、N通道場效應電晶體(NFET)、金氧半導體場效應電晶體(MOSFETs)、互補型金氧半導體(CMOSs)電晶體、高電壓電晶體、及/或高頻電晶體之主動元件以及其他元件及/或上述元件之組合，而介電層102則可包括如二氧化矽或氮化矽等介電材料且具有約為8~9微米之厚度。
基於簡化圖式目的，第1圖內之積體電路區域內之半導體元件並未詳細繪示而僅以一平坦之半導體層100表 示，而內連結構101在此雖僅繪示了設置於介電層102內之多個導電層104與銲墊106之結構，於介電層102內可更設置多個如導電層、導電介層物之導電構件(未顯示)所組成之內連物，藉以作為此些導電層104及銲墊106與設置於半導體層100之內及/或之上之半導體元件間之電性連結。位於半導體層100與內連結構101內及/或之上之前述膜層與元件可採用標準之互補型金氧半導體製程(standard CMOS process)所形成，故在此不再詳述其製造流程。
接著，於介電層102上坦覆地形成一保護層110與一光阻層112。在此，保護層110係採用二氧化矽之介電材料，其厚度約為0.8~1.0微米。保護層110與介電層102較佳地使用相同類型之材質，因而可具有較為接近之蝕刻選擇比。另外，光阻層112例如是等常見於微機電裝置製作中所應用之光阻材料，其厚度約為5~15微米。
請參照第2圖，接著施行一微影程序(未顯示)，以於光阻層112內形成數個開口120。此些開口120分別位於此些導電層104之間的介電層102之一部分上並部份露出了保護層110之表面。接著施行一蝕刻程序130，如反應離子蝕刻(RIE)程序之一非等向性蝕刻程序，以移除為此些開口120所露出之保護層110與其下之部份介電層102並停止於半導體層100之上，進而於介電層102內形成了數個溝槽132，以下亦可稱第一溝槽132。在此，蝕刻程序130中所使用之蝕刻反應物(etchants)除了去除了介電層102以外，其亦部份去除了光阻層112之一部分，因而於 保護層110之表面留下了經薄化之光阻層112’。所形成之溝槽132則露出了半導體層100之一部分，而鄰近溝槽132之介電層102與半導體層100之間較佳地具有大於85°之夾角θ，藉以確保各溝槽132可具有為大體垂直於半導體層100之輪廓。
請參照第3圖，接著施行一蝕刻程序(未顯示)以去除位於保護層110表面上之經薄化之光阻層112’後，接著施行一蝕刻程序140，如深反應離子蝕刻(DRIE)程序之一非等性向蝕刻程序，以移除為溝槽132(見於第2圖)所露出之半導體層100部份，以及於半導體層100內形成了數個溝槽142，以下亦可稱第二溝槽142。於蝕刻程序140中，保護層110在此亦具有蝕刻終止層之功效，以避免為保護層102所覆蓋之介電層102於蝕刻程序140中被進一步的移除。形成於半導體層100內之溝槽142具有距半導體層100表面約20~50微米之深度D1。
請參照第4圖，接著於部份之保護層110表面上形成一黏著層152，其可包括如融塊(frit)之黏著材料。接著提供一上蓋基板150於半導體基板10之上並透過黏著層152而與半導體基板10相黏著，以形成如第4圖所示之一複合基板200。在此，上蓋基板150例如為矽或玻璃材質之一晶圓。
請參照第5圖，將第4圖所示之複合基板200上下反置之後，接著採用上蓋基板150為一握持部以針對半導體層100未設置有溝槽142之一表面施行一薄化程序(未顯 示)，例如為一化學機械研磨程序，進而得到經薄化之半導體層100’。接著施行一蝕刻程序160，如深反應性離子蝕刻(DRIE)程序之一非等向性蝕刻程序，以於部份之經薄化之半導體層100’內形成一寬溝槽162，以下亦可稱第三溝槽162。如第5圖所示，此寬溝槽162大體露出了先前形成於半導體層內之數個溝槽142並與之相連接。如此，於寬溝槽162形成後，便製作出如區域164所示之一懸浮之微加工結構。在此，區域164內所示之微加工結構主要包括了半導體層100’、介電層102以及位於介電層102內之數個導電層104，由於此些導電層104係大體平行地設置且為介電層102所相分隔，故區域164內所示之懸浮之微加工結構可作為一感測電容器之用。在此區域164內所示之一懸浮之微加工結構的實施情形並其並不以上述實施情形而加以限制。區域164內之微加工結構亦可不同於第5圖內所示情形而具有其他構件，以表現出其他之不同功能性。
請參照第6圖，將如第5圖所示結構上下反置後，接著施行一切割程序170，以露出形成位於介電層102內之銲墊106。在此，切割程序170例如為雷射切割或機械切割等程序，於切割程序170中部份移除了位於銲墊106上方之上蓋基板150、保護層110與介電層102之一部分直至露出了銲墊106之表面。
請參照第7圖，接著於如第6圖所示結構中鄰近寬溝槽162處之經薄化之半導體層100’表面上貼附一下蓋膜層 180，其例如為一晶片附加薄膜(die attached film，DAF)。下蓋膜層180之材料則例如為熱熔膠(hot melt adhesive)等絕緣材質之一乾式薄膜，進而與複合基板200結合形成另一複合基板(未顯示)。於下蓋膜層180形成之後，接著針對此複合基板施行一切割程序(未顯示)，例如為晶圓切割程序，以將由上蓋基板、半導體基板與下蓋膜層等構件所組合形成之結構切割形成數個獨立之微機電裝置300。如第7圖所示，於切割形成於微機電裝置300之後，其內經薄化之半導體層100’與設置於其兩相對表面上之上蓋基板150與下蓋膜層180之間便定義形成了一密閉空室182。此密閉空室182具有約一大氣壓之壓力，且其提供了位於區域164內之懸浮之微加工結構之適度移動空間，因而確保此微加工結構之感測能力。而如第7圖所示之微機電裝置300可更視後續製程之需求而將之設置於一封裝基板(未顯示)之上，並透過如打線接合之接合方式，連接一銲線(未顯示)於封裝基板以及其露出之銲墊106之間，進而形成了微機電裝置300與封裝基板之間的電性連接關係。
請參照第7圖，顯示了依據本發明一實施例之微機電裝置，其包括：一半導體基板，包括一半導體層(經薄化之半導體層100’)以及位於該半導體層上之一內連結構(內連結構101)，其中該半導體層具有相對之第一側與第二側，而該內連結構係設置於該半導體層之該第一側之一表面上，且該內連結構101內形成有複數個第一溝槽132，且該半導 體層100內形成有複數個第二溝槽142，連接該些第一溝槽132；一保護層(保護層110)，設置於該內連結構之上；一上蓋基板(上蓋基板150)，設置於該保護層之上；一第三溝槽162，設置於該半導體層100之第二側之一部分內，其中該第三溝槽162露出並連接該些第二溝槽142，而於該些第一溝槽132、該些第二溝槽142與該第三溝槽162所定義形成之一區域內之該保護層110、該內連結構101與該半導體層100形成了一懸浮之微加工結構(區域164內之構件)；以及一下蓋膜層(180)，貼附於該半導體層100之該第二側之表面上，其中該些第一溝槽132、與該些第二溝槽142以及第三溝槽162於該上蓋基板、該半導體基板10與該下蓋基板之間形成了一密閉空室(密閉空室182)。
參照第1~7圖所示之微機電裝置之製造方法及所製備出之微機電裝置可知，本發明所提供之製造方法係藉由額外設置之保護層與光阻層作為蝕刻罩幕之用，以於微加工結構製作中確保其內膜層以及輪廓之完整性。因此有助於提升所製備出之包括如此微加工結構之微機電裝置的可靠度。
再者，由於本發明之微機電裝置的製作可藉由晶圓層級之製作與封裝技術的實施，因而可同時完成用於微機電裝置之微加工元件與其應用積體電路元件的製作與封裝，故不需要施行額外之元件封裝步驟。因此，本發明之微機電裝置所需之大部分製程可於晶圓代工廠內先行完成，並僅需送至封裝廠進行最終之晶圓分割製程，如此有助於微 機電裝置之製造成本的降低。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧半導體基板
100‧‧‧半導體層
100’‧‧‧經薄化之半導體層
101‧‧‧內連結構
102‧‧‧介電層
104‧‧‧導電層
106‧‧‧銲墊
110‧‧‧保護層
112‧‧‧光阻層
112’‧‧‧經薄化之光阻層
120‧‧‧開口
130‧‧‧蝕刻程序
132‧‧‧溝槽
140‧‧‧蝕刻程序
142‧‧‧溝槽
150‧‧‧上蓋基板
152‧‧‧黏著層
160‧‧‧蝕刻程序
162‧‧‧寬溝槽
164‧‧‧微加工結構之區域
170‧‧‧切割程序
180‧‧‧下蓋膜層
182‧‧‧密閉空室
200‧‧‧複合基板
300‧‧‧微機電裝置
θ‧‧‧介電層與半導體層之夾角
D1 、D2 ‧‧‧深度
第1~7圖為一系列剖面圖，顯示了依據本發明一實施例之微機電裝置之製造方法。
10‧‧‧半導體基板
100‧‧‧半導體層
101‧‧‧內連結構
102‧‧‧介電層
104‧‧‧導電層
106‧‧‧銲墊
110‧‧‧保護層
112’‧‧‧經薄化之光阻層
120‧‧‧開口
130‧‧‧蝕刻程序
132‧‧‧溝槽
θ‧‧‧介電層與半導體層之夾角

Claims (18)

  1. 一種微機電裝置之製造方法，包括：提供一半導體基板，包括一半導體層以及位於該半導體層上之一內連結構；依序形成一保護層與一光阻層於該內連結構之上；於該光阻層內形成複數個開口，該些開口分別露出該保護層之一部分；施行一第一蝕刻程序，以該光阻層為蝕刻罩幕，去除為該些開口所露出之該保護層及其下方之該內連結構，以形成露出該半導體層之一部分之複數個第一溝槽；去除該光阻層並露出該保護層；施行一第二蝕刻程序，以該保護層作為蝕刻罩幕，部份去除為該些第一溝槽所露出之該半導體層，以於該半導體層內形成複數個第二溝槽；提供一上蓋基板，貼附於該保護層以形成一第一複合基板；薄化該第一複合基板內之未設置有該些第二溝槽之該半導體層之一表面，留下一經薄化之半導體層；以及施行一第三蝕刻程序，部份去除該經薄化之半導體層以於其內形成一第三溝槽，其中該第三溝槽露出並連接了該些第二溝槽，且該些第一溝槽、該些第二溝槽與該第三溝槽之間之一區域內定義形成了一懸浮之微加工結構。
  2. 如申請專利範圍第1項所述之微機電裝置之製造方法，更包括： 施行一第一切割程序，部份去除該上蓋基板、該保護層以及該內連結構的介電層之一部分，以露出該內連結構內之一銲墊；提供一下蓋膜層，貼附於設置有該第三溝槽之該經薄化之半導體層之表面，以形成一第二複合基板；以及實施一第二切割程序，以切割該第二複合基板並形成包括該懸浮之微加工結構與該銲墊之一微機電裝置。
  3. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該內連結構包括一介電層與複數個導電層，而該保護層與該介電層具有相近之蝕刻選擇比。
  4. 如申請專利範圍第3項所述之微機電裝置之製造方法，其中該懸浮之微加工結構包括由該介電層與該些導電層所組成之一感測電容器。
  5. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該第一蝕刻程序為反應離子蝕刻程序。
  6. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該第二蝕刻程序為深反應離子蝕刻程序。
  7. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該第三蝕刻程序為深反應離子蝕刻程序。
  8. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該上蓋基板包括矽或玻璃。
  9. 如申請專利範圍第1項所述之微機電裝置之製造方法，其中該下蓋膜層為一晶片附加薄膜。
  10. 如申請專利範圍第2項所述之微機電裝置之製造方 法，其中該第一切割程序為雷射切割程序或機械切割程序。
  11. 如申請專利範圍第2項所述之微機電裝置之製造方法，其中該第二切割程序為一晶圓切割程序。
  12. 如申請專利範圍第2項所述之微機電裝置之製造方法，其中該上蓋基板、該半導體基板與該下蓋膜層之間形成了一密閉空室。
  13. 一種微機電裝置，包括：一半導體基板，包括一半導體層以及位於該半導體層上之一內連結構，其中該半導體層具有相對之第一側與第二側，而該內連結構係設置於該半導體層之該第一側之一表面上，且該內連結構內形成有複數個第一溝槽，而該半導體層內形成有複數個第二溝槽，連接該些第一溝槽；一保護層，設置於該內連結構之上；一上蓋基板，設置於該保護層之上；一第三溝槽，設置於該半導體層之第二側之一部分內，其中該第三溝槽露出並連接該些第二溝槽，而於該些第一溝槽、該些第二溝槽與該第三溝槽所定義形成之一區域內之該保護層、該內連結構與該半導體層形成了一懸浮之微加工結構；以及一下蓋膜層，貼附於該半導體層之該第二側之表面上，其中該些第一溝槽、該些第二溝槽與該第三溝槽於該上蓋基板、該半導體基板與該下蓋膜層之間形成了一密閉空室。
  14. 如申請專利範圍第13項所述之微機電裝置，其中 該內連結構包括一銲墊，而該上蓋基板與該保護層係部份覆蓋該內連結構但不覆蓋該銲墊。
  15. 如申請專利範圍第13項所述之微機電裝置，其中該上蓋基板包括玻璃或矽。
  16. 如申請專利範圍第13項所述之微機電裝置，其中該下蓋膜層為一晶片附加薄膜。
  17. 如申請專利範圍第16項所述之微機電裝置，其中該晶片附加薄膜為一乾式薄膜。
  18. 如申請專利範圍第13項所述之微機電裝置，其中該內連結構包括一介電層以及位於該介電層內之數個導電層，以作為一感測電容器。
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