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TWI392092B - 具π型半導體導通層之半導體裝置及其製造方法 - Google Patents

具π型半導體導通層之半導體裝置及其製造方法 Download PDF

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TWI392092B
TWI392092B TW097143370A TW97143370A TWI392092B TW I392092 B TWI392092 B TW I392092B TW 097143370 A TW097143370 A TW 097143370A TW 97143370 A TW97143370 A TW 97143370A TW I392092 B TWI392092 B TW I392092B
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林吉聰
黃奕泉
林勃劦
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國立中山大學
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Description

具π型半導體導通層之半導體裝置及其製造方法
本發明係關於一種半導體裝置及其製造方法，詳言之，係一種具π型半導體導通層之半導體裝置及其製造方法。
為了達到高積集密度、高速度以及低成本，傳統金氧半場效電晶體已進入了奈米世代，然而傳統金氧半場效電晶體會遭遇到嚴重的超短通道效應(Short-Channel Effects，SCEs)，也就是所謂的門檻電壓偏離現象(roll-off phenomenon)以及汲極感應的能障下降(drain-induced barrier lowering，DIBL)效應。此外傳統bulk CMOS亦有PN接面寄生電容過大以及嚴重的漏電流問題。
矽覆絕緣(Silicon-on-insulator，SOI)技術似乎可同時改善傳統bulk CMOS所遭遇的問題。然而傳統矽覆絕緣卻也面臨了嚴重的浮體效應(floating-body effect，FBE)及散熱不佳的問題。若要進一步取得較佳的元件次臨界特性，傳統矽覆絕緣之本體厚度必須要進一步的縮小，這不只帶來更嚴重的自我加熱效應(self-heating effect，SHE)，造成元件的熱穩定性大幅下降外，串接阻抗以及門檻電壓對薄膜厚度不均勻之問題亦會嚴重影響元件性能。此外，以非自我對準(self-aligned)技術製作之改良式金氧半場效電晶體，需使用多個光罩定義矽本體及閘極，以致於無法持續微縮尺寸及大量生產。
因此，有必要提供一種創新且具進步性之具π型半導體 導通層之半導體裝置及其製造方法，以解決上述問題。
本發明之目的在於提供一種具π型半導體導通層之半導體裝置，其包括：一矽覆絕緣(Silicon-on-insulator，SOI)基板、一閘極單元、一襯墊層、一第二矽層、一第二絕緣阻隔層一源極及一汲極。該SOI基板具有一矽基板、一第一絕緣阻隔層及一第一矽層，該第一絕緣阻隔層位於該矽基板上，該第一矽層位於該第一絕緣阻隔層上。該閘極單元位於該第一矽層上。該襯墊層覆蓋該閘極單元。該第二矽層覆蓋該矽基板以及該第一絕緣阻隔層和該第一矽層之相對二側面相對位置。該第二絕緣阻隔層於該第二矽層上且間隔該第二矽層於該第一絕緣阻隔層相對之二側邊。該源極及該汲極形成於該第二絕緣阻隔層上，該源極及該汲極經由該第二矽層連接該第一矽層，該源極、該汲極、該第一矽層及該第二矽層形成一π型半導體導通層。
本發明之另一目的在於提供一種具π型半導體導通層之半導體裝置製造方法，其包括以下步驟：(a)提供一矽覆絕緣(Silicon-on-insulator，SOI)基板，該矽覆絕緣基板依序具有一矽基板、一第一絕緣阻隔層及一第一矽層；(b)形成一閘極單元於該第一矽層上；(c)形成一襯墊層以覆蓋該閘極單元；(d)根據該襯墊層及該閘極單元之總寬度移除部分該第一矽層及部分該第一絕緣阻隔層；(e)形成一第二矽層以覆蓋該襯墊層、該第一矽層、該第一絕緣阻隔層及該矽基板；(f)形成一第二絕緣阻隔層於該第二矽層上，該第二 絕緣阻隔層位於該第一絕緣阻隔層相對之二側邊相對位置；(g)形成一第三矽層以覆蓋該第二絕緣阻隔層及該第二矽層；(h)移除部分該第二矽層及部分該第三矽層，以顯露該襯墊層；及(i)形成一源極及一汲極於該第二絕緣阻隔層上，該源極及該汲極連接該第一矽層，該源極、該汲極、該第一矽層及該第二矽層形成一π型半導體導通層。
本發明提出了一種具有自我對齊技術、且可擁有高品質單晶矽通道層(第一矽層)，以及擁有π型半導體導通層之非傳統矽覆絕緣金氧半場效電晶體。本發明半導體裝置之架構及技術亦可延伸給光電世界的薄膜電晶體(TFT)使用，且對於製造奈米元件有非常大的助益，尤其10奈米以下的元件。
另外，本發明之半導體裝置係為嶄新之超薄矽覆絕緣場效電晶體(UTSOI)，其縮小性很強，且延伸及改善元件本身性能之彈性極高。此外，本發明可利用無摻雜的本質第一矽層，完全消除雜質濃度之變異性對元件性能之干擾，且可配合閘極工程作最佳化門檻電壓的設計。
本發明具π型半導體導通層之半導體裝置製造方法所製造之具π型半導體導通層之半導體裝置，具有二條連接至第一矽層之散熱途徑，故可改善半導體裝置之自我加熱效應。並且，該具π型半導體導通層之半導體裝置利用自我對準的技術產生該閘極單元及該第一矽層自我對齊之結構，故製程簡單、成本降低、具元件微縮性且可提高良率，且可改善漏電流問題及短通道效應，故具有較佳穩定 性及可靠度。
再者，本發明具π型半導體導通層之半導體裝置具有較低之源極至汲極電阻、較高之導通電流、較高之電子速度、較低之晶格溫度及較高之轉導率，故整體性能大幅優於習知金氧半場效電晶體之性能。
配合參考圖1至圖10，其顯示本發明具π型半導體導通層之半導體裝置製造方法之示意圖。參考圖1，首先，提供一矽覆絕緣(Silicon-on-insulator，SOI)基板11，該SOI基板11依序具有一矽基板111、一第一絕緣阻隔層112及一第一矽層113。參考圖2，形成一閘極單元12於該第一矽層113上。在本實施例中，該閘極單元12依序包括一閘極氧化層121、一閘極122及一氮化矽層123，該閘極氧化層121形成於該第一矽層113上。參考圖3，形成一襯墊層13以覆蓋該閘極單元12。
參考圖4，根據該襯墊層13及該閘極單元12之總寬度(定義為閘極長度Lg)移除部分該第一矽層113及部分該第一絕緣阻隔層112，使未移除之該第一矽層113及該第一絕緣阻隔層112與該襯墊層13及該閘極單元12之總寬度同寬(即，利用自我對準的技術產生閘極及矽本體(該第一矽層113)自我對齊之結構)。在本實施例中，其係利用硬光罩(氮化矽)蝕刻方法移除部分該第一矽層113及部分該第一絕緣阻隔層112。
參考圖5，形成一第二矽層14以覆蓋該襯墊層13、該第 一矽層113、該第一絕緣阻隔層112及該矽基板111。在本實施例中，其係利用化學氣相沉積方法形成該第二矽層14。
參考圖6，形成一第二絕緣阻隔層15，該第二絕緣阻隔層15完全覆蓋該第二矽層14，其中，相對於該SOI基板11，該第二絕緣阻隔層15約呈一階梯狀凸部。參考圖7，以該閘極單元12上方之該第二矽層14為研磨終止層，以化學機械研磨(chemical mechanical polishing，CMP)方法移除部分該第二絕緣阻隔層15。參考圖8A，以蝕刻方法移除部分該第二絕緣阻隔層15，使第二絕緣阻隔層15於該第二矽層14上且位於該第一絕緣阻隔層112相對之二側邊相對位置，並且使該第二絕緣阻隔層15之高度實質上等於該第一絕緣阻隔層112之高度。
要注意的是，在其他應用中，在移除部分該第二絕緣阻隔層15後，可使該第二絕緣阻隔層15之高度實質上小於該第一絕緣阻隔層112之高度(如圖8B所示)。
參考圖9，形成一第三矽層16以覆蓋該第二絕緣阻隔層15及該第二矽層14，其中，相對於該第二絕緣阻隔層15，該第三矽層16約呈一階梯狀凸部。該第三矽層16可選擇性地以化學氣相沉積方法形成，或以磊晶成長技術形成。其餘再結晶技術例如：金屬誘發橫向再結晶(MILR)技術、雷射掃描再結晶(RSR)技術或熱處理再結晶(HR)技術皆可應用去提升元件性能。
參考圖10，以該閘極單元12上方之該襯墊層13為研磨終 止層，以化學機械研磨方法移除部分該第三矽層16。參考圖11，以蝕刻方法移除部分該第三矽層16及部分該第二矽層14，未移除之該第三矽層16於該第二絕緣阻隔層15上且經由該第二矽層14連接該第一矽層113。參考圖12，進行一摻雜步驟，使該第三矽層16形成一源極161及一汲極162，其中該源極161、該汲極162、該第一矽層113及該第二矽層14形成一π型半導體導通層160。
要強調的是，不論係利用金屬誘發橫向再結晶技術、雷射掃描再結晶技術或熱處理再結晶技術，若該第一矽層113為一單晶矽層，最後所形成之π型半導體導通層160皆具有較佳之品質及電特性。
參考圖13，形成一邊襯17於該源極161與該襯墊層13之間及該汲極162與該襯墊層13之間，以保護該閘極單元12。
再參考圖13，其顯示本發明第一實施例具π型半導體導通層之半導體裝置之示意圖。該具π型半導體導通層之半導體裝置1包括：一矽覆絕緣(Silicon-on-insnlator，SOI)基板11、一閘極單元12、一襯墊層13、一第二矽層14、一第二絕緣阻隔層15、一源極161、一汲極162及一邊襯17。該SOI基板11具有一矽基板111、一第一絕緣阻隔層112及一第一矽層113，該第一絕緣阻隔層112位於該矽基板111上，該第一矽層113位於該第一絕緣阻隔層112上。其中，該第一矽層111較佳為一單晶矽層。
該閘極單元12位於該第一矽層113上。在本實施例中， 該閘極單元12依序包括一閘極氧化層121、一閘極122及一氮化矽層123，該閘極氧化層121形成於該第一矽層113上。其中，該閘極氧化層121係選自二氧化矽、氮化矽、氧氮氧、高介電係數材質或其所組成之群組，該閘極122可為金屬材質或為多晶矽材質。
該襯墊層13覆蓋該閘極單元12。在本實施例中，該襯墊層13係為一氮化矽(SiN)層。該第二矽層14覆蓋該矽基板111以及該第一絕緣阻隔層112和該第一矽層113之相對二側面。在本實施例中，該第二矽層14係為多晶矽層。
該第二絕緣阻隔層15於該第二矽層14上且間隔該第二矽層14於該第一絕緣阻隔層112相對之二側邊相對位置，在本實施例中，該第二絕緣阻隔層15之高度實質上等於該第一絕緣阻隔層112之高度。
該源極161及該汲極162形成於該第二絕緣阻隔層15上，且經由該第二矽層14連接該第一矽層113，其中該源極161、該汲極162、該第一矽層113及該第二矽層14形成一π型半導體導通層160。該邊襯17形成於該源極161與該襯墊層13之間及該汲極162與該襯墊層13之間，以保護該閘極單元12。
參考圖14，其顯示本發明第二實施例具π型半導體導通層之半導體裝置之示意圖。該具π型半導體導通層之半導體裝置2包括：一矽覆絕緣基板21、一閘極單元22、一襯墊層23、一第二矽層24、一第二絕緣阻隔層25、一源極26、一汲極27及一邊襯28。該第二實施例具π型半導體導 通層之半導體裝置2與上述圖13之第一實施例具π型半導體導通層之半導體裝置1不同之處在於，該第二實施例之該第二絕緣阻隔層25之高度實質上小於該矽覆絕緣基板21之第一絕緣阻隔層211之高度(該源極26及該汲極27之厚度相對地大於第一實施例具π型半導體導通層之半導體裝置1之源極161及汲極162之厚度)。該第二實施例具π型半導體導通層之半導體裝置2之其餘結構部分與第一實施例具π型半導體導通層之半導體裝置1相同，在此不再加以贅述。
圖15顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣(Ultrathin silicon-on-insulator，UTSOI)電晶體，在汲極偏壓為1.0V時之閘極長度(Lg)-次臨界擺幅(subthreshold swing)關係圖。其中，曲線L151表示本發明具π型半導體導通之半導體裝置之閘極長度-次臨界擺幅關係曲線，曲線L152表示習知超薄矽覆絕緣電晶體之閘極長度-次臨界擺幅關係曲線。比較曲線L151及曲線L152可知，本發明具π型半導體導通之半導體裝置具有類似於習知超薄矽覆絕緣電晶體之次臨界擺幅，也就是說次臨界擺幅不會因為增加散熱途徑在習知超薄矽覆絕緣電晶體而造成大幅度的下降。
圖16顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-門檻電壓關係圖。其中，曲線L161及L162分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為1.0V及本體(即該第一矽層)電壓為0.0V時之閘極長度-門 檻電壓關係曲線；曲線L163及L164分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為0.05V及本體電壓為0.0V時之閘極長度-門檻電壓關係曲線；曲線L165及L166分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為1.0V及本體電壓為-2.0V時之閘極長度-門檻電壓關係曲線。由圖16可得知，在相同汲極偏壓及本體電壓下，本發明具π型半導體導通之半導體裝置具有類似於習知超薄矽覆絕緣電晶體之較小之門檻電壓偏離現象(roll-off phenomenon)。也就是說門檻電壓偏離現象不會因為增加散熱途徑在習知超薄矽覆絕緣電晶體而造成大幅度提升。其中，在極小之汲極偏壓(例如：0.05V)下，門檻電壓偏離現象小至可被忽略。
圖17顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-汲極引發能障衰退(Drain Induced Barrier Lowering，DIBL)效應及閘極長度-本體因子關係圖，其中汲極引發能障衰退效應及本體因子係根據閘極長度而變化。其中，曲線L171及L172分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為0.05V及本體電壓為0.0V時之閘極長度-汲極引發能障衰退效應關係曲線；曲線L173及L174分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為1.0V及本體電壓為-2.0V時之閘極長度-汲極引發能障衰退效應關係曲線。
本發明之第二矽層與該源極及該汲極之間形成源極/汲極縛點，藉此，如圖17所示，在相同汲極偏壓及本體電壓下，本發明具π型半導體導通之半導體裝置有類似於習知超薄矽覆絕緣電晶體之汲極引發能障衰退效應，並且，本發明具π型半導體導通之半導體裝置之本體因子小於習知超薄矽覆絕緣電晶體之本體因子。也就是說汲極引發能障衰退效應不會因為增加散熱途徑在習知超薄矽覆絕緣電晶體而造成大幅度的上升。
圖18顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-源極至汲極電阻關係圖。其中，曲線L181、L182分別表示本發明具π型半導體導通之半導體裝置在汲極偏壓為0.05V及閘極偏壓為5.0V時之閘極長度-源極至汲極電阻關係曲線。由圖18可得知，在相同汲極偏壓及閘極偏壓下，本發明具π型半導體導通之半導體裝置具有較低之源極至汲極電阻。
圖19顯示本發明具π型半導體導通之半導體裝置在汲極偏壓為1.0V下之導通電流(Ion)-漏電流(Ioff)關係圖。其中，曲線L191、L192分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在本體電壓為0.0V下，相對於基板電壓之閘極電壓為1.0V時之導通電流與相對於基板電壓之閘極電壓為0.0V時之漏電流關係曲線；曲線L193、L194分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在本體電壓為-2.0V下，相對於基板電壓之閘極電壓為1.0V時之導通 電流與相對於基板電壓之閘極電壓為0.0V時之漏電流關係曲線。由圖19可得知，在相同汲極偏壓、本體電壓及閘極電壓下，本發明具π型半導體導通之半導體裝置具有較高之導通電流，故較容易驅動。
圖20顯示本發明具π型半導體導通之半導體裝置在汲極偏壓為1.0V下導通電流(Ion)-漏電流(Ioff)關係圖。其中，曲線L201、L202分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在本體電壓為0.0V下，相對於門檻電壓之閘極電壓為1.0V時之導通電流與相對於基板電壓之閘極電壓為0.0V時之漏電流關係曲線；曲線L203、L204分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在本體電壓為-2.0V下，相對於門檻電壓之閘極電壓為1.0V時之導通電流與相對於基板電壓之閘極電壓為0.0V時之漏電流關係曲線。由圖20可得知，在相同汲極偏壓、本體電壓及閘極電壓下，本發明具π型半導體導通之半導體裝置具有較高之導通電流，故較容易驅動。
圖21顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之汲極偏壓-汲極電流關係圖。其中，曲線L211、L212、L213分別表示本發明具π型半導體導通之半導體裝置在閘極電壓為0.2V、0.4V、0.6V時之汲極偏壓-汲極電流關係曲線，曲線L214、L215、L216分別表示習知超薄矽覆絕緣電晶體在閘極電壓為0.2V、0.4V、0.6V時之汲極偏壓-汲極電流關係曲線。
圖22顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之汲極偏壓-汲極電流關係圖。其中，曲線L221、L222、L223分別表示本發明具π型半導體導通之半導體裝置在閘極電壓為0.8V、1.0V、1.2V時之汲極偏壓-汲極電流關係曲線，曲線L224、L225、L226分別表示習知超薄矽覆絕緣電晶體在閘極電壓為0.8V、1.0V、1.2V時之汲極偏壓-汲極電流關係曲線。
由圖21及圖22可得知，在相同閘極電壓及汲極偏壓下，本發明具π型半導體導通之半導體裝置具有較高之汲極電流，其係因為本發明之π型半導體導通層提供二條連接至第一矽層之散熱途徑，改善了半導體裝置之自我加熱效應(self-heating effect，SHE)所致。其中，若閘極電壓增至1.2V時，自我加熱效應將會破壞習知超薄矽覆絕緣電晶體之效能。
圖23顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之半導體裝置橫向位置-電子速度及半導體裝置橫向位置-晶格溫度關係圖，其中，半導體裝置橫向位置係表示源極至汲極之橫向位置。曲線L231及曲線L232分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為4.0V及相對於門檻電壓之閘極電壓為1.0V時之半導體裝置橫向位置-電子速度關係曲線；曲線L233及曲線L234分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為4.0V及相對於門檻電壓之閘極電壓為 1.0V時之半導體裝置橫向位置-晶格溫度關係曲線。由圖23可得知，在相同汲極偏壓及相對於門檻電壓之閘極電壓下，本發明具π型半導體導通之半導體裝置具有較高之電子速度及較低之晶格溫度。
圖24顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極電壓-轉導率關係圖。其中，曲線L241及曲線L242分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為0.05V時相對於基板電壓之閘極電壓-轉導率關係曲線；曲線L243及曲線L244分別表示本發明具π型半導體導通之半導體裝置及習知超薄矽覆絕緣電晶體，在汲極偏壓為1.0V時相對於基板電壓之閘極電壓-轉導率關係曲線。由圖24可得知，在相同汲極偏壓下，本發明具π型半導體導通之半導體裝置具有較高之轉導率。
本發明提出了一種具有自我對齊技術、且擁有高品質單晶矽通道層(第一矽層113)，以及擁有π型傳導層(π型半導體導通層160)之非傳統矽覆絕緣金氧半場效電晶體。當然，本發明半導體裝置之架構及技術亦可延伸給光電世界的薄膜電晶體(TFT)使用。
由於本發明自我對齊技術之新製程，能允許在傳統超薄矽覆絕緣場效電晶體(UTSOI)上建構自我對齊的源/汲極縛點通道，自然連接溫度較高之源/汲極端點到矽基板上，不但可消除傳統UTSOI嚴重的自我加熱問題，解決熱不穩定帶來之嚴重可靠度問題，更可消除碰撞游離帶來之浮體 效應及寄生雙極性電晶體的二次屈膝效應(2nd Kink)，即雙極性抓回崩潰(Bipolar snap-breakdown)會延緩崩潰。
另外，因本發明之半導體裝置具有源/汲極縛點通道，可造成源/汲極串接電阻與縛點通道電阻產生並聯效果，形成總有效的源/汲極串接電阻下降，電流驅動力因而上升。特別是，本發明之半導體裝置更可大幅改善超小通道奈米元件所面臨的熱可靠度問題。
此外，為了克服超短道問題，必須利用超薄、超均勻厚度之單晶矽薄膜，傳統技術無法製得，且傳統BULK MOS配合昂貴的超淺接面深度技術將面臨瓶頸且無法解決此問題。同時，閘極工程必須與本體一體成型，否則對齊的問題將造成嚴重之性能衰退及嚴重的電性變異，系統的設計及時序的控制也變得相當困難。因此，本發明之自我對齊技術以及淺溝槽隔離技術(STI)之化學機械研磨(CMP)，對於製造奈米元件有非常大的助益，尤其10奈米以下的元件。
本發明之半導體裝置係為嶄新之UTSOI，其縮小性很強，且延伸及改善元件本身性能之彈性極高。例如：抬高式源/汲極可輕易達成，只要提早控制形成源/汲極之濕式蝕刻製程，即可自然達成增高電流驅動力之性能。此外，可利用無摻雜的本質本體通道(第一矽層113)，完全消除雜質濃度之變異性對元件性能之干擾，且可配合閘極工程作最佳化門檻電壓(VTH )的設計。也可以輕易以其他材料如SiGe、SiC或矽化金屬來形成對通道具有壓縮應力的源/汲 極，以增強單晶通道中載子的移動率和元件之電流驅動力或增強元件本身性能。
本發明具π型半導體導通層之半導體裝置製造方法所製造之具π型半導體導通層之半導體裝置，具有二條連接至第一矽層之散熱途徑，故可改善半導體裝置之自我加熱效應。並且，該具π型半導體導通層之半導體裝置利用自我對準的技術產生閘極及矽本體(第一矽層)自我對齊之結構，故製程簡單、成本降低、具元件微縮性且可提高良率，且可改善漏電流問題及短通道效應，故具有較佳穩定性及可靠度。
再者，由上述圖15至圖24可得知，本發明具π型半導體導通層之半導體裝置除了擁有類似於習知超薄矽覆絕緣電晶體之較小之門檻電壓偏離現象、較優之汲極引發能障衰退效應外，本發明具π型半導體導通層之半導體裝置具有較低之源極至汲極電阻、較高之導通電流、較高之電子速度、較低之晶格溫度及較高之轉導率，故整體性能大幅優於習知金氧半場效電晶體之性能。
惟上述實施例僅為說明本發明之原理及其功效，而非用以限制本發明。因此，習於此技術之人士對上述實施例進行修改及變化仍不脫本發明之精神。本發明之權利範圍應如後述之申請專利範圍所列。
圖1至圖13顯示本發明具π型半導體導通層之半導體裝置製造方法之示意圖； 圖14顯示本發明第二實施例具π型半導體導通層之半導體裝置之示意圖；圖15顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣(Ultrathin silicon-on-insnlator，UTSOI)電晶體之閘極長度(Lg)-次臨界擺幅關係圖；圖16顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-門檻電壓關係圖；圖17顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-汲極引發能障衰退(Drain Induced Barrier Lowering，DIBL)效應及閘極長度-本體因子關係圖；圖18顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極長度-源極至汲極電阻關係圖；圖19及圖20顯示本發明具π型半導體導通之半導體裝置在汲極偏壓為1.0V下導通電流-漏電流關係圖；圖21及圖22顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之汲極偏壓-汲極電流關係圖；圖23顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之半導體裝置橫向位置-電子速度及半導體裝置橫向位置-晶格溫度關係圖；及圖24顯示本發明具π型半導體導通層之半導體裝置及習知超薄矽覆絕緣電晶體之閘極電壓-轉導率關係圖。
1‧‧‧本發明第一實施例具π型半導體導通層之半導體裝置
2‧‧‧本發明第二實施例具π型半導體導通層之半導體裝置
11‧‧‧矽覆絕緣基板
12‧‧‧閘極單元
13‧‧‧襯墊層
14‧‧‧第二矽層
15‧‧‧第二絕緣阻隔層
16‧‧‧第三矽層
17‧‧‧邊襯
21‧‧‧矽覆絕緣基板
22‧‧‧閘極單元
23‧‧‧襯墊層
24‧‧‧第二矽層
25‧‧‧第二絕緣阻隔層
26‧‧‧源極
27‧‧‧汲極
28‧‧‧邊襯
111‧‧‧矽基板
112‧‧‧第一絕緣阻隔層
113‧‧‧第一矽層
121‧‧‧閘極氧化層
122‧‧‧閘極
123‧‧‧氮化矽層
160‧‧‧π型半導體導通層
161‧‧‧源極
162‧‧‧汲極
211‧‧‧第一絕緣阻隔層
1‧‧‧本發明第一實施例具π型半導體導通層之半導體裝置
11‧‧‧矽覆絕緣基板
12‧‧‧閘極單元
13‧‧‧襯墊層
14‧‧‧第二矽層
15‧‧‧第二絕緣阻隔層
17‧‧‧邊襯
111‧‧‧矽基板
112‧‧‧第一絕緣阻隔層
113‧‧‧第一矽層
121‧‧‧閘極氧化層
122‧‧‧閘極
123‧‧‧氮化矽層
160‧‧‧π型半導體導通層
161‧‧‧源極
162‧‧‧汲極

Claims (22)

  1. 一種具π型半導體導通層之半導體裝置，包括：一矽覆絕緣(Silicon-on-insulator，SOI)基板，該SOI基板具有一矽基板、一第一絕緣阻隔層及一第一矽層，該第一絕緣阻隔層位於該矽基板上，該第一矽層位於該第一絕緣阻隔層上；一閘極單元，位於該第一矽層上；一襯墊層，覆蓋該閘極單元；一第二矽層，覆蓋該矽基板以及該第一絕緣阻隔層和該第一矽層之相對二側面；一第二絕緣阻隔層，於該第二矽層上且間隔該第二矽層於該第一絕緣阻隔層相對之二側邊相對位置；及一源極及一汲極，於該第二絕緣阻隔層上，該源極及該汲極經由該第二矽層連接該第一矽層，該源極、該汲極、該第一矽層及該第二矽層形成一π型半導體導通層。
  2. 如請求項1之半導體裝置，其中該第一矽層係為一單晶矽層。
  3. 如請求項1之半導體裝置，其中該第二矽層係為多晶矽層。
  4. 如請求項1之半導體裝置，其中該閘極單元依序包括一閘極氧化層及一閘極，該閘極氧化層形成於該第一矽層上。
  5. 如請求項4之半導體裝置，其中該閘極係為金屬材質。
  6. 如請求項4之半導體裝置，其中該閘極係為多晶矽材質。
  7. 如請求項4之半導體裝置，其中該閘極氧化層係選自二氧化矽、氮化矽、氧氮氧、高介電係數材質或其所組成之群組。
  8. 如請求項1之半導體裝置，其中該襯墊層係為一氮化矽(SiN)層。
  9. 如請求項1之半導體裝置，其中該第二絕緣阻隔層之高度實質上等於該第一絕緣阻隔層之高度。
  10. 如請求項1之半導體裝置，其中該第二絕緣阻隔層之高度實質上小於該第一絕緣阻隔層之高度。
  11. 如請求項1之半導體裝置，另包括一邊襯，形成於該源極與該襯墊層之間及該汲極與該襯墊層之間。
  12. 一種具π型半導體導通層之半導體裝置製造方法，包括以下步驟：(a)提供一矽覆絕緣(Silicon-on-insulator，SOI)基板，該矽覆絕緣基板依序具有一矽基板、一第一絕緣阻隔層及一第一矽層；(b)形成一閘極單元於該第一矽層上；(c)形成一襯墊層以覆蓋該閘極單元；(d)根據該襯墊層及該閘極單元之總寬度移除部分該第一矽層及部分該第一絕緣阻隔層；(e)形成一第二矽層以覆蓋該襯墊層、該第一矽層、該第一絕緣阻隔層及該矽基板； (f)形成一第二絕緣阻隔層於該第二矽層上，該第二絕緣阻隔層位於該第一絕緣阻隔層相對之二側邊相對位置；(g)形成一第三矽層以覆蓋該第二絕緣阻隔層及該第二矽層；(h)移除部分該第二矽層及部分該第三矽層，以顯露該襯墊層；及(i)形成一源極及一汲極於該第二絕緣阻隔層上，該源極及該汲極連接該第一矽層，該源極、該汲極、該第一矽層及該第二矽層形成一π型半導體導通層。
  13. 如請求項12之半導體裝置製造方法，其中在步驟(d)中係利用光罩蝕刻方法移除部分該第一矽層及部分該第一絕緣阻隔層。
  14. 如請求項12之半導體裝置製造方法，其中在步驟(e)中係利用化學氣相沉積方法形成該第二矽層。
  15. 如請求項12之半導體裝置製造方法，其中步驟(f)包括以下步驟：(f1)形成該第二絕緣阻隔層，該第二絕緣阻隔層完全覆蓋該第二矽層；(f2)以該閘極單元上方之該第二矽層為研磨終止層，以化學機械研磨(chemical mechanical polishing，CMP)方法移除部分該第二絕緣阻隔層；及(f3)以蝕刻方法移除部分該第二絕緣阻隔層。
  16. 如請求項15之半導體裝置製造方法，其中在步驟(f3)中 係移除部分該第二絕緣阻隔層，使該第二絕緣阻隔層之高度實質上等於該第一絕緣阻隔層之高度。
  17. 如請求項15之半導體裝置製造方法，其中在步驟(f3)中係移除部分該第二絕緣阻隔層，使該第二絕緣阻隔層之高度實質上小於該第一絕緣阻隔層之高度。
  18. 如請求項12之半導體裝置製造方法，其中在步驟(g)中係以化學氣相沉積方法或以磊晶成長技術形成該第三矽層。
  19. 如請求項18之半導體裝置製造方法，其中該磊晶成長技術係為金屬誘發橫向再結晶(MILR)技術、雷射掃描再結晶(RSR)技術或熱處理再結晶(HR)技術。
  20. 如請求項12之半導體裝置製造方法，其中步驟(h)包括以下步驟：(h1)以該閘極單元上方之該襯墊層為研磨終止層，以化學機械研磨方法移除部分該第三矽層；及(h2)以蝕刻方法移除部分該第三矽層及部分該第二矽層，其中未移除之該第三矽層於該第二絕緣阻隔層上且經由該第二矽層連接該第一矽層。
  21. 如請求項20之半導體裝置製造方法，其中在步驟(i)中係進行一摻雜步驟，使該第三矽層形成該源極及該汲極。
  22. 如請求項12之半導體裝置製造方法，其中在步驟(i)之後另包括一形成邊襯於該源極與該襯墊層之間及該汲極與該襯墊層之間之步驟。
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Patent Citations (1)

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