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TWI391948B - 非揮發性記憶體裝置及感測記憶體單元頁之方法 - Google Patents

非揮發性記憶體裝置及感測記憶體單元頁之方法 Download PDF

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TWI391948B
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Trung Pham
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Description

非揮發性記憶體裝置及感測記憶體單元頁之方法
概言之，本發明係關於非揮發性半導體記憶體，例如，電可抹除可程式化唯讀記憶體(EEPROM)及快閃EEPROM，且特定而言，本發明係關於具有改良式感測電路之非揮發性記憶體，該改良式感測電路可補償因接地環路中的有限電阻而引起之源極偏壓誤差。
最近，具有非揮發性電荷儲存能力之固態記憶體，尤其是作為小形體因數卡封裝之EEPROM及快閃EEPROM形式之固態記憶體，成為各種行動及手持裝置、特別是資訊用具與消費者電子產品中之選擇儲存單元。與同樣為固態記憶體之RAM(隨機存取記憶體)不同，快閃記憶體係非揮發性的，且即使在關斷電源之後亦保持其所儲存資料。快閃記憶體儘管成本較高，但目前卻越來越多地應用於大容量儲存應用中。基於旋轉磁性媒體之習用大容量儲存單元，例如硬碟機及軟磁碟，不適用於行動及手持環境。此乃因磁碟機通常較為笨重，易於發生機械故障，且具有高的延時與高電力需求。該等不受歡迎之屬性使得基於磁碟之儲存單元不適用於大多數行動及可攜式應用。相反，快閃記憶體，無論係嵌入式亦呈可抽換卡形式，皆可理想地適用於行動及手持環境，乃因其小尺寸、低功耗、高速度及高可靠性特徵。
EEPROM及電可程式化唯讀記憶體(EPROM)係非揮發性記憶體，其可抹除且允許新資料寫入或"程式化"至其記憶體單元中。二者皆利用一位於一場效電晶體結構中的浮動(未連接的)導電閘極，該浮動導電閘極定位於一半導體基板中之一介於源極區與汲極區之間的通道區上方。然後，在浮動閘極之上提供一控制閘極。電晶體之臨限電壓特性受控於浮動閘極上所保持之電荷量。換句話說，對於浮動閘極上之一給定電荷位準，必須在控制閘極上施加一對應之電壓(臨限值)後，電晶體方會導通以允許其源極區與汲極區之間導電。
浮動閘極可保持一電荷範圍，且因此可程式化至一臨限電壓窗內之任一臨限電壓位準。臨限電壓窗之尺寸係由裝置之最小及最大臨限位準來定界，而裝置之最小及最大臨限位準又對應於可程式化至浮動閘極上之電荷範圍。臨限值窗通常取決於記憶裝置之特性、工作條件及歷史。原則上，該窗內每一不同、可解析之臨限電壓位準範圍皆可用於指定該單元的一明確記憶體狀態。
充當一記憶體單元之電晶體通常藉由兩種機制中之一者程式化至一"程式化"狀態。在"熱電子注入"中，施加至汲極之高壓會使電子加速穿過基板通道區。同時，施加至控制閘極之高壓會將熱電子藉由一薄閘極介電質拉至浮動閘極上。在"穿隧注入"中，則是相對於基板在控制閘極上施加一高壓。以此方式，將電子自該基板拉至中介浮動閘極。
記憶體裝置可藉由多種機制抹除。對於EPROM，記憶體可藉由下述方式整體抹除：藉由紫外線輻射來移除浮動閘極上之電荷。對於EEPROM，記憶體可藉由下述方式電抹除：相對於控制閘極在基板上施加一高壓以感應浮動閘極中的電子穿隧透過一薄氧化物到達基板通道區(亦即，Fowler-Nordheim穿隧)，來對一記憶體單元進行。通常，EEPROM可逐位元組地抹除。對於快閃EEPROM，記憶體可同時地或一次一個或多個區塊地電抹除，其中一個區塊可由512個位元組或更多記憶體構成。
非揮發性記憶體單元之實例
記憶體裝置通常包含一個或多個可安裝在一卡上之記憶體晶片。每一記憶體晶片包含一由例如解碼器與抹除、寫入與讀取電路等周邊電路支援之記憶體單元陣列。更複雜之記憶體裝置亦帶有一控制器，該控制器執行智慧與更高級記憶體作業及介接。目前有許多種在商業上很成功之非揮發性固態記憶裝置正為吾人所用。該等記憶裝置可採用不同類型之記憶體單元，其中每一類型均具有一個或多個電荷儲存元件。
圖1A-1E 示意性地圖解闡釋非揮發性記憶體單元之不同實例。
圖1A 示意性地圖解闡釋一呈EEPROM單元形式之非揮發性記憶體，其具有一用於儲存電荷之浮動閘極。電可抹除可程式化唯讀記憶體(EEPROM)具有一類似於EPROM之結構，但另外提供一種用於在施加適當電壓時以電方式加載或移除其浮動閘極上之電荷而無需暴露至UV輻射之機制。此等單元之實例及其製造方法參見第5,595,924號美國專利。
圖1B 示意性地圖解闡釋一具有一選擇閘極及一控制或操縱閘極二者之快閃EEPROM單元。記憶體單元10具有一位於源極擴散區14與汲極擴散區16之間的"分裂溝道"。一單元實際上由兩個串聯電晶體T1及T2構成。T1充當一具有一浮動閘極20及一控制閘極30之記憶體電晶體。浮動閘極能夠儲存一選用電荷量。可流過通道之T1部分之電流量取決於控制閘極30上之電壓及駐留在中介浮動閘極20上之電荷量。T2充當一具有選擇閘極40之選擇電晶體。當T2由選擇閘極40上之一電壓導通時，其允許通道之T1部分中之電流從源極與汲極之間通過。選擇電晶體沿源極-汲極通道提供一與控制閘極處之電壓無關的開關。一個優點在於，其可用於關斷彼等因其浮動閘極處之其電荷耗盡(正)而在零控制閘極電壓下仍然導電之單元。另一優點在於，其使得源極側注入程式化更容易實施。
分裂通道記憶體單元之一個簡單實施例係在選擇閘極與控制閘極連接至同一字線時，如由圖1B 中所示之一虛線示意性地指示。此係藉由下述方式達成：將一電荷儲存元件(浮動閘極)定位於通道之一部分上方並將一控制閘極結構(其為一字線之一部分)定位於另一通道部分上方以及電荷儲存元件上方。此有效形成一具有兩個串聯電晶體之單元,其中一個具有該電荷儲存元件上之電荷量與該字線上之電壓之一組合之電晶體(記憶體電晶體)控制可流過該通道之其部分之電流量，且另一電晶體(選擇電晶體)以該字線來單獨充當其閘極。此等單元之實例、其在記憶體系統中之應用及其製造方法參見第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053號美國專利。
圖1B 所示分裂通道單元之一更細化實施例係在選擇閘極與控制閘極相互獨立而不由其之間的虛線相連時。一種構建形式將一單元陣列中之一行單元之控制閘極連接至一垂直於字線之控制(或操縱)線。其作用係在讀取或程式化一選定單元時無需使字線同時執行兩種功能。該兩種功能係：(1)充當一選擇電晶體之一閘極，因此需要一適當電壓來導通或關斷選擇電晶體，及(2)經由一耦合於字線與電荷儲存元件之間的電場(容性)將電荷儲存元件之電壓驅動至一所期望位準。通常難以使用一單一電壓以最佳方式來執行該兩種功能。藉由單獨控制控制閘極與選擇閘極，字線只需執行功能(1)，而添加控制線執行功能(2)。此能力實現其中使程式化電壓適應目標資料之更高效能之設計。獨立控制(或操縱)閘極在快閃EEPROM陣列中的應用(例如)闡述於第5,313,421號及第6,222,762號美國專利中。
圖1C 示意性地圖解闡釋另一具有雙浮動閘極及獨立選擇閘極與控制閘極之快閃EEPROM單元。記憶體單元10類似於圖1B 所示記憶體單元，只是其實際上具有三個串聯電晶體。在該類型之單元中，在其源極擴散區與汲極擴散區之間的其通道上方包含兩個儲存元件(亦即，T1-左與T1-右)，其間為一選擇電晶體T1。該記憶體電晶體分別具有浮動閘極20與20'、及控制閘極30與30'。選擇電晶體T2受一選擇閘極40控制。在任一時刻，僅對該對記憶體電晶體之一進行讀取或寫入存取。當存取儲存單元T1-左時，T2及T1-右二者皆導通，以容許通道之T1-左部分中之電流從源極與汲極之間流過。類似地，當存取儲存單元T1-右時，T2及T1-左導通。抹除係藉由下述方式實現：使選擇閘極多晶矽之一部分緊貼浮動閘極，並對選擇閘極施加顯著正電壓(例如，20V)，以使儲存於浮動閘極內之電子可穿隧至該選擇閘極多晶矽。
圖1D 示意性地圖解闡釋一串組織成NAND鏈之記憶體單元。一NAND鏈50由一系列由其源極及汲極以菊鏈方式連接之記憶體電晶體M1、M2...Mn(n=4、8、16或更高)構成。一對選擇電晶體S1、S2經由NAND鏈之源極端子54與汲極端子56控制該記憶體電晶體鏈與外部之連接。於一記憶體陣列中，當源極選擇電晶體S1導通時，源極端子耦聯至一源極線。類似地，當汲極選擇電晶體S2導通時，NAND鏈之汲極端子耦合至記憶體陣列之位元線。鏈中之每一記憶體電晶體皆具有一電荷儲存元件，該電荷儲存元件用於儲存一給定電荷量，以表示一預期記憶體狀態。每一記憶體電晶體之控制閘極皆提供對讀取與寫入作業之控制。選擇電晶體S1、S2中之每一者之控制閘極分別經由其源極端子54及汲極端子56控制對NAND鏈之存取。
當讀取並在程式化過程中驗證一NAND鏈內一經定址記憶體電晶體時，將為其控制閘極提供一適當之電壓。同時，藉由對控制閘極施加充足之電壓來完全導通NAND鏈50內其餘未經定址記憶體電晶體。以此方式，可有效地建立從各自記憶體電晶體之源極到該NAND鏈之源極端子54之導電路徑，且可同樣建立從各自記憶體電晶體之汲極到該鏈之汲極端子56之導電路徑。具有此種NAND鏈結構之記憶體裝置闡述於第5,570,315、5,903,495及6,046,935號美國專利中。
圖1E 示意性地圖解闡釋一種具有用於儲存電荷之一介電層之非揮發性記憶體。使用一介電層來替代先前所述之導電性浮動閘極元件。此類利用介電儲存元件之記憶體裝置已由Eitan等人闡述於"NROM：A Novel Localized Trapping,2-Bit Nonvolatile Memory Cell"(IEEE電子裝置通訊(IEEE Electron Device Letters)，第21卷，第11號，2000年11月，第543-545頁)中。一ONO介電層延伸橫跨介於源極擴散區與汲極擴散區之間的通道。一個資料位元之電荷定域於毗鄰該汲極之介電層中，另一資料位元之電荷則定域於毗鄰該源極之介電層中。例如，第5,768,192與6,011,725號美國專利揭示一種具有夾於兩層二氧化矽層之間的俘獲介電質之非揮發性記憶體單元。多狀態資料儲存係藉由分別讀取介電質內個別在空間上分離之電荷儲存區之二進制狀態構建而成。
記憶體陣列
一記憶體裝置通常由一佈置成列及行且可藉由字線及位元線定址之二維記憶體單元陣列所構成。該陣列可根據一NOR型架構或一NAND型架構而形成。
NOR陣列
圖2 圖解闡釋一NOR記憶體單元陣列之一實例。具有NOR型架構之記憶體裝置係由圖1B 或1C 中所示類型之單元構建而成。每列記憶體單元皆藉由其源極及汲極以菊鏈方式連接。此設計有時稱作虛擬接地設計。每一記憶體單元10皆具有一源極14、一汲極16、一控制閘極30及一選擇閘極40。一列中之單元使其選擇閘極連接至字線42。一行中之單元分別將其源極與汲極連接至選定位元線34與36。於一些其中記憶體單元使其控制閘極與選擇閘極獨立受控之實施例中，操縱線30亦將各單元之控制閘極連接成一行。
許多快閃EEPROM裝置係由其中每一記憶體單元經形成以使其控制閘極與選擇閘極連接在一起之記憶體單元構建而成。在此種情形中，不需要使用操縱線，僅由一字線連接沿每一列之各單元之所有控制閘極與選擇閘極。此等設計之實例揭示於第5,172,338號與第5,418,752號美國專利中。於此等設計中，字線實質上執行兩種功能：列選擇及為列中所有單元提供控制閘極電壓以進行讀取或程式化。
NAND陣列
圖3 圖解闡釋一例如圖1D 中所示的NAND記憶體單元陣列之一實例。沿每一行NAND鏈，一位元線耦合至每一NAND鏈之汲極端子56。沿每一行NAND鏈，一源極線可連接其所有源極端子54。而且，沿一列之NAND鏈之控制閘極連接至一系列對應之字線。一整列NAND鏈可藉由下述方式來進行定址：經由連接之字線以其控制閘極上之適當電壓來導通該對選擇電晶體(參見圖1D )。當讀取代表NAND鏈內記憶體單元之記憶體電晶體時，該鏈中之其餘記憶體電晶體經由其關聯字線強導通，以使流過該鏈之電流實質上取決於儲存於所讀取單元中之電荷位準。一NAND架構陣列之一實例及其作為一記憶體系統之一部分之運作參見第5,570,315、5,774,397及6,046,935號美國專利。
區塊抹除
對電荷儲存記憶體裝置之程式化只會導致向其電荷儲存元件添加更多電荷。因此，在程式化作業之前，必須移除(或抹除)電荷儲存元件中現有之電荷。抹除電路(未顯示)經提供以抹除一個或多個記憶體單元區塊。當同時(亦即，以快閃形式)電抹除整個單元陣列或該陣列中大量單元組群時，非揮發性記憶體(例如，EEPROM)稱作"快閃"EEPROM。一旦被抹除，則可重新程式化該單元組群。可一同抹除的所述單元群組可由一個或多個可定址的可抹除單元組成。抹除單位或區塊通常儲存一頁或多頁資料，頁系程式化與讀取單位，當然可在一次作業中程式化或讀取多於一頁。每一頁通常儲存一個或多個資料區段，區段之尺寸由主機系統界定。一實例係一含有512個位元組之使用者資料(遵循針對磁碟機所制定之標準)，加上一定數量之關於使用者資料及/或儲存使用者資料之區塊之附加項資訊的位元組之區段。
讀取/寫入電路
於通常之雙態EEPROM單元中，建立至少一個電流斷點位準，以將導電窗劃分成兩個區。當藉由施加預定、固定電壓過讀取一單元時，藉由與該斷點位準(或參考電流IREF )相比較來將該單元之源極/汲極電流解析成一記憶體狀態。若所讀取之電流高於斷點位準之電流，則確定該單元處於一種邏輯狀態(例如，一"0"狀態)下。另一方面，若該電流低於斷點位準之電流，則可確定該單元處於另一種邏輯狀態(例如，"1"狀態)下。因此，此一雙態單元儲存一個位元之數位資訊。通常提供一可在外部程式化之參考電流源作為一記憶體系統之一部分以產生斷點位準電流。
為增大記憶體容量，快閃EEPROM裝置正隨著半導體技術水平之進步而製造具有越來越高之密度。另一種用於增大儲存容量之方法係使每一記憶體單元儲存多於兩種狀態。
於一多狀態或多位準EEPROM記憶體單元中，導電容器係藉由多於一個斷點劃分為多於兩個區，以使每一單元能夠儲存多於一介位元之資料。由此，一給定EEPROM陣列可儲存之資訊資訊隨著每一單元可儲存之狀態數量之增加而增加。具有多狀態或多位準記憶體單元之EEPROM或快閃EEPROM已闡述於第5,172,338號美國專利中。
實際上，通常藉由在對控制閘極施加一參考電壓時，感測跨該單元之源電極與汲電極之傳導電流來讀取該單元之記憶體狀態。因此，對於一單元之浮動閘極上之每一給定電荷，可偵測相對於一固定參考控制閘極電壓之一對應傳導電流。類似地，可程式化至浮動閘極上之電荷範圍界定一對應臨限電壓窗或一對應傳導電流窗。
另一選擇係，並不偵測一所劃分電流窗當中的傳導電流，而是可在控制閘極處為一給定受測試記憶體狀態設定臨限電壓並偵測傳導電流係低於或係高於一臨限電流。於一種構建形式中，對相對於一臨限電流之傳導電流之偵測係藉由檢查傳導電流經位元線之電容放電之速率而達成。
圖4 圖解闡釋在浮動閘極可在任一時刻有選擇地儲存之四種不同電荷Q1-Q4之情況下源極-汲極電流ID與控制閘極電壓VCG 之間的關係。該四條連續ID 與VCG 曲線代表可在一記憶體單元之一浮動閘極上程式化之四種可能電荷位準，其分別對應於四種可能記憶體狀態。例如，一個單元群體之臨限電壓窗之範圍可從0.5V到3.5V。可藉由以均為0.5V之間隔將臨限值窗劃分為5個區來分界6個記憶體狀態。舉例而言，若如圖所示使用一為2μA之參考電流IREF ，則程式化具有Q1之單元可視為處於一記憶體狀態"1"下，乃因其曲線在由VCG =0.5V及1.0V所分界之臨限值窗之區內與IREF 相交。類似地，Q4處於一記憶體狀態"5"下。
由上文說明可以看出，使一記憶體單元儲存的狀態越多，其臨限值窗劃分得就越精細。此將需要更高之程式化及讀取作業精度，以便能夠達到所要求之解析度。
第4,357,685號美國專利中揭示一種用於程式化一雙態EPROM之方法，其中一單元在程式化至一給定狀態時，其會經受連續的程式化電壓脈衝，每次向浮動閘極添加遞增電荷。在脈衝之間，讀取並驗證單元以確定其相對於斷點位準之源極-汲極電流。程式化在電流狀態已驗證達到期望狀態之後停止。所用程式化脈衝列可具有漸增之週期與幅度。
先前技術程式化電路僅施加程式化脈衝以自抹除或接地狀態跨過臨限值窗直至達到目標狀態為止。實際上，為達成適當之解析度，每一所劃分或分界之區皆將需要橫跨至少約5個程式化步驟。該效能適用於2狀態式記憶體單元。然而，對於多狀態單元，所需之步驟數量隨著分區數量之增加而增加，且因此，必須提高程式化精度或解析度。例如，16態單元可能平均需要至少40個程式化脈衝來程式化至目標狀態。
圖5 示意性地圖解闡釋一可由讀取/寫入電路170經由列解碼器130及行解碼器160存取之記憶體陣列100之一典型佈置。如結合圖2 及3 所述，記憶體陣列100中之一記憶體單元之一記憶體電晶體可經由一組選定字線及位元線來定址。列解碼器130選擇一個或多個字線且行解碼器160選擇一個或多個位元線，以對所定址之記憶體電晶體之相應閘極施加適當之電壓。讀取/寫入電路170經提供以讀取或寫入(程式化)所定址記憶體電晶體之記憶體狀態。讀取/寫入電路170包含若干可經由位元線連接至陣列中之記憶體元件之讀取/寫入模組。
影響讀取/寫入效能及精度之因素
為提高讀取及程式化效能，並行讀取或程式化一陣列中之多個電荷儲存元件或記憶體電晶體。因此，同時讀取或程式化一記憶體元件邏輯"頁"。於現有記憶體架構中，一列通常包含若干交錯頁。將同時讀取或程式化一頁中之所有記憶元件。行解碼器將有選擇地將每一交錯頁連接至一對應數量之讀取/寫入模組。例如，於一構建形式中，將記憶體陣列設計為具有一為532位元組(512位元組加上20個位元組之附加項)之頁尺寸。若每一行包含一汲極位元線且針對每一列存在兩個交錯頁，則共計8512行，其中每一頁皆與4256行相關聯。將存在可連接以並行讀取或寫入所有偶數位元線或奇數位元線之4256個感測模組。以此方式，可自該頁記憶體元件讀取或往該頁記憶體元件中程式化一頁4256個位元(亦即，532個位元組)之並行資料。形成讀取/寫入電路170之讀取/寫入模組可佈置成各種架構。
如前面所提及，習用記憶體裝置係藉由以大規模並行方式同時處理所有偶數或所有奇數位元線來改善讀取/寫入作業。一由兩個交錯頁構成的列之此"交替位元線"架構將有助於緩解配合讀取/寫入電路區塊之問題。其亦取決於對控制位元線-位元線容性耦合之考量。區塊解碼器用於將該組讀取/寫入模組多工至偶數頁或奇數頁。以此方式，每當讀取或程式化一組位元線時，可將該交錯組接地以使緊鄰元件耦合最小化。
然而，該交錯頁架構在至少三方面係不利的。首先，其需要額外多工電路。其次，其在效能上緩慢。為完成對由一字線相連或位於一列中之記憶體單元之讀取或程式化，需要兩個讀取或兩個程式化作業。第三，其在解決其它干擾影響方面亦非最佳：當在不同時刻程式化兩個處於浮動閘極位準下之鄰近電荷儲存元件(例如分別在奇數頁與偶數頁中)時，該兩個鄰近電荷儲存元件之間的場耦合。
第2004-0057318-A1號美國專利公開案揭示一種允許並行地感測複數個鄰接記憶體單元之記憶體裝置及其方法。例如，將沿一行之共享相同字線之所有記憶體單元共同讀取或程式化為一頁。此"全部位元線"架構為"交替位元線"架構之效能的兩倍，同時使由鄰近干擾影響所造成之誤差最小化。然而，感測所有位元線因來自其共同電容之感應電流而確實帶來鄰近位元線之間之串擾問題。此可藉由在感測每一毗鄰位元線對之傳導電流時使其之間的電壓差基本保持與時間無關來加以解決。當利用此條件時，所有因不同位元線之電容而引起之位移電流皆會漏失，乃因其均取決於隨時間變化之電壓差。耦合至每一位元線之感測電路皆在該等位元線上具有一電壓箝位，以使任一對毗鄰連接位元線上之電位差均與時間無關。由於位元線電壓被箝位，因而無法應用感測因位元線電容而引起之放電之習用方法。而是，該感測電路及方法允許藉由記錄其對一與位元線無關的給定電容器放電或充電之速率來確定記憶體單元之傳導電流。此將實現一與記憶體陣列之架構無關(即與位元線電容無關)的感測電路。尤其是，其允許在感測期間箝位位元線電壓，從而避免位元線串擾。
如前面所提及，習用記憶體裝置藉由以大規模並行方式運行來改善讀取/寫入作業。此種方法改善效能，但的確對讀取與寫入作業之精度有影響。
一個問題係源極線偏壓誤差。此對於其中大量記憶體單元將其源極共同耦合於一通至接地之源極線中之記憶體架構尤為尖銳。並行感測此等具有共用源極之記憶體單元會導致一顯著電流流過該源極線。由於該源極線中之一非零電阻，此又會導致真接地與每一記憶體單元之源電極之間的一可觀電位差。於感測期間，供應至每一記憶體單元之控制閘極之臨限電壓與其源電極相關，而系統電源與真接地相關。因此，感測可能因源極線偏壓誤差之存在而變得不準確。
第2004-0057287-A1號美國專利公開案揭示一種允許並行地感測複數個鄰接記憶體單元之記憶體裝置及其方法。源極線偏壓之降低係藉由多遍感測之特徵及技術之讀取/寫入電路來達成。當並行感測一頁記憶體單元時，每一遍均有助於識別並關斷具有高於一給定分界電流值之傳導電流之記憶體單元。所識別之記憶體單元係藉由將其關聯位元線拉至接地而關斷。換言之，具有較高傳導電流且與當前感測不相關之彼此單元經識別，且在讀取該電流感測之實際資料之前將其電流關斷。
因此，通常需要一種其中功耗降低之高效能、大容量非揮發性記憶體。具體而言，需要一種其中讀取及程式化效率得到提高且具電力效益之小型非揮發性記憶體。
對大容量及高效能非揮發性記憶體裝置之此等需要藉由允許一大頁讀取/寫入電路並行讀取並寫入一對應頁記憶體單元來加以滿足。特定而言，高密度晶片整合中所固有之可將誤差引入至讀取與程式化中的互動雜訊影響可得到消除或最小化。
源極線偏壓係一由讀取/寫入電路之接地環路中之一非零電阻引入之誤差。該誤差係在電流流動時由通至晶片之接地之源極路徑之電阻兩側之電壓降而造成。
提供一種非揮發性記憶體裝置，其具有待並行感測之個別記憶體單元頁，其中每一記憶體單元皆具有一源極、一汲極、一電荷儲存單元及一控制閘極，該控制閘極用於控制一沿該汲極及源極之傳導電流。該記憶體裝置包括：一頁源極線，其可耦合至一頁中每一記憶體單元之源極；一彙總節點，其耦合至個別頁源極線；一源極電壓控制電路，其藉助該彙總節點耦合至一選定頁之一頁源極線以用於記憶體作業；及一字線，其耦合至該頁中每一記憶體單元之控制閘極。一位元線電壓供應器，其用於為該頁中每一記憶體單元字線提供一預定字線電壓以用於一感測作業。該記憶體裝置亦包括一源極位準追蹤電路，該源極位準追蹤電路經耦合以接收該字線電壓及該彙總節點處之電壓位準且經耦合以在該感測作業期間向該字線提供一輸出電壓，其中該源極位準追蹤電路包括一具有一輸出之運算放大器，該運算放大器提供該輸出電壓且具有一經連接以接收一從該字線電壓及該彙總節點電壓中導出之電壓之第一輸入且具有一由一來自該輸出之回饋環路連接之第二輸入。
提供一種非揮發性記憶體裝置，其具有待並行感測之個別記憶體單元頁，每一記憶體單元皆具有一源極、一汲極、一電荷儲存單元及一控制閘極，該控制閘極用於控制一沿該汲極及源極之傳導電流。該記憶體裝置包括：一頁源極線，其可耦合至一頁中每一記憶體單元之源極；一彙總節點，其耦合至個別頁源極線；一源極電壓控制電路，其藉助該彙總節點耦合至一選定頁之一頁源極線以用於記憶體作業；及一字線，其耦合至該頁中每一記憶體單元之控制閘極。一位元線電壓供應器，其用於為該選定頁中每一記憶體單元之該關聯位元線提供一預定位元線電壓以用於一感測作業。該記憶體裝置亦包括一源極位準追蹤電路，該源極位準追蹤電路經耦合以接收該字線電壓及該彙總節點處之電壓位準且經耦合以在該感測作業期間向該字線提供一輸出電壓，其中該源極位準追蹤電路包括一運算放大器，藉由該運算放大器使該輸出電壓與該字線電壓偏移一量以追蹤該彙總節點處之電壓位準。
本發明之各種態樣、優點、特徵及實施例包括於下文對本發明實例性實例之說明中，該說明應結合附圖一起閱讀。本文所提及之所有專利申請案、論文、其它公開案、文獻及諸如此類均出於各種目的據此以全文引用方式併入本文中。若在對所併入之公開案、文獻或諸如此類中任一者與本申請案之間存在術語之定義或用法之任何不一致或衝突，則應以本申請案之定義或用法為准。
圖6A 示意性地圖解闡釋一具有一排讀取/寫入電路之小型記憶體裝置，其提供其中構建本發明之上下文。該記憶體裝置包含二維記憶體單元陣列300、控制電路系統310及讀取/寫入電路370。記憶體陣列300可由字線經由列解碼器330及由位元線經由行解碼器360來定址。讀取/寫入電路370構建為一排感測模組480，且允許並列讀取或程式化一記憶體單元區塊(亦稱作一"頁")。在一較佳實施例中，一頁係由一列鄰接記憶體單元構成。於另一其中將一列記憶體單元劃分成多個區塊或頁之實施例中，區塊多工器350經提供以將讀取/寫入電路370多式至個別區塊。
控制電路310與讀取/寫入電路370合作來對記憶體陣列300實施記憶體作業。控制電路310包括一狀態機312、一晶片上位址解碼器314及一電力控制模組316。狀態機312提供對記憶體作業之晶片級控制。晶片上位址解碼器314在主機或記憶體控制器所用位址與解碼器330及370所用硬體位址之間提供位址介面。電力控制模組316控制在記憶體作業期間供應至字線及位元線之電力與電壓。
圖6B 圖解闡釋圖6A 所示小型記憶體裝置之一較佳佈置。各周邊電路對記憶體陣列300之存取係以對稱形式構建於該陣列之對置側上，以使每一側上之存取線及電路系統減半。因此，列解碼器分成列解碼器330A及330B，且行解碼器分成行解碼器360A及360B。於其中將一列記憶體單元劃分成多個區塊之實施例中，區塊多工器350分成區塊多工器350A及350B。類似地，讀取/寫入電路分成自陣列300之底部連接至位元線之讀取/寫入電路370A及自陣列300之頂部連接至位元線之讀取/寫入電路370B。以此方式，實質上使讀取/寫入模組之密度及因此該排感測模組480之密度減半。
整排p 個並行運作之感測模組480允許並行讀取或程式化一區塊(或頁)沿一行之p 個單元。一個實例性記憶體陣列可具有p =512個位元組(512×8個位元)。於該較佳實施例中，該區塊係一連串整列記憶體單元。於另一實施例中，區塊係該列中之一單元子集。舉例而言，該單元子集可係整列之一半或整列之四分之一。單元子集可為一連串鄰接單元或彼此相間一個單元，或彼此相間之預定數量之單元。每一感測模組均包括用於感測記憶體單元之傳導電流之感測放大器。較佳感測放大器揭示於第2004-0109357-A1號美國專利公開案中，該公開案之全部揭示內容據此以引用方式併入本文中。
源極線誤差管理
感測記憶體單元之一個可能之問題係源極線偏壓。當並行感測大量記憶體單元時，其組合電流可導致一具有有限電阻之接地環路中之顯著電壓降。此導致一源極線偏壓，該源極線偏壓造成採用臨限電壓感測之感測作業誤差。此外，若該單元靠近線性區運作，則一旦在彼區中，傳導電流對源極-汲極電壓敏感，且在該汲極電壓由該偏壓偏移時，該源極線偏壓將會導致感測操作誤差。
圖7A 圖解闡釋其中位元線電壓控制、字線電壓控制及源極電壓控制以IC記憶體晶片之相同接地為基準之習用佈置。讀取/寫入電路370同時處理一頁記憶體單元。讀取/寫入電路中之每一感測模組480均經由位元線(例如，位元線36)耦合至對應之單元。例如，一感測模組480感測一記憶體單元10之傳導電流 i 1 (源極-汲極電流)。該傳導電流自該感測模組經由位元線36流入記憶體單元10之汲極中並在流過一源極線34及一合併源極線40之前自源極14流出並隨後經由一源極控制電路400流至晶片之接地401。源極線34通常沿一記憶體陣列中之一列聯合一頁中之記憶體單元之所有源極。於一積體電路晶片中，一記憶體陣列中各列之源極線34均共同結合為合併源極線40之多個連接至源極控制電路400之分支。源極控制電路400具有一受控以將合併源極線40拉至晶片之接地401之下拉電晶體402，該下拉電晶體最終連接至記憶體晶片之一外部接地墊(例如，Vss墊)。甚至當使用金屬帶來降低源極線之電阻時，非零電阻R將保留在記憶體單元之源電極與接地墊之間。通常，平均接地環路電阻R可高達50歐姆。
對於正受到並行感測之整頁記憶體，流經合併源極線40之總電流為所有傳導電流之和，亦即 i TOT = i 1 + i 2 +…+ i P 。通常，每一記憶體單元均具有取決於程式化至其電荷儲存元件中之電荷量之傳導電流。對於該記憶體單元之給定控制閘極電壓，更小之程式化電荷將產生比較高的傳導電流(參見圖4 )。當在記憶體單元之源電極與接地墊之間之路徑中存在有限電阻時，電阻兩側之電壓降由Vdrop ~ i TOT R表示。
舉例而言，若4,256條位元線各自以一電流1μA同時放電，則源極線電壓降將等於4000條線x 1μA/線x 50歐姆~0.2伏特。此意味著並非處在接地電位，有效源極此刻處於0.2 V。由於位元線電壓及字線電壓以相同之晶片接地401為基準，因此0.2伏之此源極線偏壓將使有效汲極電壓及控制閘極電壓減少0.2 V。
圖7B 圖解闡釋由源極線電壓降所造成之記憶體單元之臨限電壓位準誤差。供應至記憶體單元10之控制閘極30之臨限電壓VT 與晶片接地401相關。然而，記憶體單元所經歷之有效電壓VT 為其控制閘極30與源極14之間的電壓差。在所供應之VT 與有效VT 之間存在一大約Vdrop 或△V之差(忽略從源極14到源極線之較小電壓降影響)。在感測記憶體單元之臨限電壓時，此△V或源極線偏壓將促成一例如0.2伏特之感測誤差。此偏壓不容易移除，因為其係資料相依的，亦即，相依於該頁記憶體單元之記憶體狀態。
圖7B 亦圖解闡釋由源極線電壓降所造成之記憶體單元之汲極電壓位準誤差。施加至記憶體單元10之汲極16之汲極電壓與晶片接地401相關。然而，該記憶體單元所經歷之有效汲極電壓VDS 係其汲極16與源極14之間的電壓差。所供應VDS 與有效VDS 之間存在一大約ΔV之差。當在一對VDS 敏感之作業區中感測記憶體單元時，此ΔV或源極線偏壓將促成一感測誤差。如上所述，此偏壓不容易移除，因為其係資料相關的，亦即，取決於該頁記憶體單元之記憶體狀態。
圖8 圖解闡釋4狀態式記憶體中一頁記憶體單元之一實例性群體分佈中之源極偏壓誤差之影響。每一記憶體狀態叢集均在一相互清楚地分開之傳導電流ISD 範圍內程式化。例如，斷點381係兩個叢集之間的分界電流值，該兩個叢集分別代表"1"與"2"記憶體狀態。"2"記憶體狀態之必要條件將在於其具有小於斷點381之傳導電流。若不存在源極線偏壓，則相對於所供應臨限電壓VT 之群體分佈將由帶有實線之曲線表示。然而，由於該源極線偏壓誤差，每一記憶體單元在其控制閘極處之有效臨限電壓會相對於接地從所供應電壓減少達源極線偏偏壓ΔV。類似地，有效汲極電壓亦從所供應電壓減少達源極線偏壓。
該源極線偏壓導致該分佈(虛線)朝向更高所供應VT 移位以補償該有效電壓之不足。對於更高(更低電流)記憶體狀態，偏壓將更大。若斷點381係針對不存在源極線誤差之情形而設計，則源極線誤差之存在將使"1"狀態之具有傳導電流之尾端之某些部分出現在無傳導區中，從而意味著高於斷點381。此將致使某些"1"狀態(更傳導)會被錯誤地分界為"2"狀態(不太傳導)。
根據本端源極位準之字線電壓追蹤
如前面段落中所述，當記憶體密度增大時，所組合之總記憶體單元電流可造成在當前設計中由高達一伏特之十分之幾評估之源極電壓(陣列接地)，從而具有關於圖7B 及圖8 所述之合成感測誤差。於多平面讀取/驗證作業中，每一平面可因臨限電壓分佈於每一平面中而具有一不同之陣列接地電位。根據標準字線電壓偏壓方案，在當單元處於一傳導狀態或一關斷狀態時之間，用於感測臨限電壓之偏移量將較大。欲避免此等環境下之錯誤偵測因此將需要臨限分佈之間的更大分離，除非涉及源極電位之此反彈。
此段落中所呈現之實施例使得可在感測作業(例如讀取及驗證)中將控制閘極電壓位準施加至記憶體單元，以追蹤升高之陣列接地電位。在不需要修改現有讀取/驗證電壓產生器之情況下，可使用此段落中所呈現之實施例來幫助解決對晶片尺寸或電力消耗具有相對影響之此等陣列接地及多平面作業問題。
除此段落中所呈現之技術以外，用於處理此種相對於晶片之接地位準之此種源極位準(或陣列接地)反彈之其它方法給出於第7,170,784及7,173,854號美國專利中及與本申請案同時提出申請之Dana Lee、Nima Mokhlesi及Deepak Chandra Sekar之標題為"調節源極電位以阻止單元源極IR下降(Regulation of Source Potential to Combat Cell Source IR Drop)"之美國專利申請案中。此等不同方法具有不同相對優點且係互補的，因為可針對一特定應用來組合此等不同方法中之一者或多者，如為熟習此項技術者所熟悉，該選擇係一設計決策，其基於平衡對效能、區域佈局、功能消耗等之不同需要。
圖9 顯示一允許字線電壓追蹤在一陣列段之彙總源極處所看到之反彈之電路之一實例性實施例。控制閘極讀取電壓(CGRV)產生器910提供在作業期間使用之電壓位準且可係此項技術中已發現或將開發之控制閘極讀取(CGRV)產生器中之任何一者。舉例而言，第11/618,541及11/499,067號美國專利申請案闡述納含溫度補償之形式。輸出VCGRV 提供至一節點C，自該節點輸出VCGRV 分佈至該等不同平面。然而，此電壓將用來藉助選定字線將偏壓位準提供至待感測之單元。(在一感測作業期間耦合此等讀取或驗證電壓之不同開關及控制電路以顯式方式顯示於此處，但將被理解為此項技術中所熟悉之開關及控制電路中之任何一者)。在接收到該平面處之VCGRV 值與將此電壓供應至該等字線之間的某一時刻，圖9 之實例性實施例將本端VCGRV 追蹤元件940添加至每一平面。
應注意，本說明係按照每平面一個本端追蹤元件940給出。於其它實施例中，其可針對感測過程中使用之其它子結構構建於不同位準下。例如，並非同時在彙總源極節點35處調節整個結構區塊，而是亦可在希望更精密之調節時調節個別頁(亦即，調節圖7A中每一源極線34而不是複合線40)；然而，此將以增大電路系統及複雜性為代價。
每一平面皆可具有一本端追蹤電路，但僅顯示其中兩個本端追蹤電路(9401 、9402 )。每一追蹤電路940將具有自節點C供應作為輸入之VCGRV 及針對該平面在彙總源極節點35(參見圖7A )處(或對應於待感測之該頁或該等頁之適當節點)獲得之本端陣列接地位準VCS 、以及任何所需之電源及接地連接。作為輸出，追蹤電路940將具有經補償之控制閘極讀取電壓V'CGRV ，該經補償之控制閘極讀取電壓隨後經傳遞以用於一感測作業中之選定字線上。於該實例性實施例中，該電路經構造以使V'CGRV =VCGRV +VCS 及V'CGRV 為一通至一主動電路元件之回饋環路之一部分，從而將以源極位準升高之相同量來補償該等控制電壓。於替代形式中，可改變該補償以追蹤一不同量，V'CGRV =VCGRV +cVCS ，其中c係某一常數，例如，若期望提供少量附加補償，或者若存在一自實際單元源極至被追蹤之Vcs之額外壓降，則可將c取為略大於1。
於圖9 之實施例中，運算放大器951之+輸入係由一節點B供應，該節點B位於一對串聯連接於VCGRV (其自CGRV產生器910供應)與VCS (其自彙總節點35供應)之間的電阻元件R3 945與R4 947之間。運算放大器951之一輸入係由來自取自節點A之輸出之回饋環路供給，節點A位於串聯連接於運算放大器951之輸出與接地之間的電阻元件R1 941與R2 943之間。
於該實例性實施例中，電阻元件R1 941、R2 943、R3 945及R4 947均取為具有相同之值，以使節點B處之電壓為VB =(VCGRV +VCS )/2且903上之輸出電壓則根據期望為V'CGRV =2 VB =VCGRV +VCS 。可使用其它值以具有輸入電壓之不同結合，以例如提供附加補償。
於此基本實施例中，每一平面所需之電路系統係針對每一平面之一個運算放大器及兩對電阻器。另一選擇係，取代電阻分壓器，可使用電容分壓器。運算放大器可藉由此項技術中所熟悉之方法中之任何一者構建而成。作為一基於電壓之構建形式，所得電流及因此電力需要亦最小化。另外，不需要一高壓電源來供應該等元件中之任何一者。
儘管已就某些實施例對本發明之各態樣進行了說明，但應瞭解，本發明有權在隨附申請專利範圍之整個範疇內受到保護。
10．．．記憶體單元
12．．．分裂通道
14．．．源極
16．．．汲極
20．．．浮動閘極
20'．．．浮動閘極
30．．．控制閘極
30'．．．控制閘極
34．．．源極線
35．．．彙總源極節點
36．．．位元線
40．．．複合線
42．．．字線
50．．．NAND鏈
54．．．源極端子
56．．．汲極端子
100．．．記憶體陣列
130．．．列解碼器
160．．．行解碼器
170．．．讀取/寫入電路
180．．．感測模組
300．．．記憶體陣列
310．．．控制電路系統
312．．．狀態機
314．．．晶片上位址解碼器
316．．．電力控制
330．．．列解碼器
330A．．．列解碼器
330B．．．列解碼器
350．．．頁多工器
350B．．．區塊多工器
350A．．．區塊多工器
360．．．行解碼器
360B．．．行解碼器
360A．．．行解碼器
370．．．讀取/寫入電路
370B．．．讀取/寫入電路
370A．．．讀取/寫入電路
400．．．源極控制電路
401．．．接地
402．．．下拉電晶體
480．．．感測模組
482．．．感測模組
903．．．節點
910．．．CGRV產生器
941．．．電阻元件
943．．．電阻元件
945．．．電阻元件
947．．．電阻元件
951．．．運算放大器
9401 ．．．電路
9402 ．．．電路
M1．．．記憶體電晶體
M2．．．記憶體電晶體
Mn．．．記憶體電晶體
S2．．．汲極選擇電晶體
S1．．．源極選擇電晶體
T1．．．儲存元件
T2．．．儲存元件
圖1A-1E 示意性地圖解闡釋非揮發性記憶體單元之不同實例。
圖2 圖解闡釋一NOR記憶體單元陣列之一實例。
圖3 圖解闡釋一例如圖1D 中所示的NAND記憶體單元陣列之一實例。
圖4 圖解闡釋在浮動閘極可在任一時刻儲存之四種不同電荷量Q1 -Q4 之情況下源極-汲極電流與控制閘極電壓之間的關係。
圖5 示意性地圖解闡釋一可由讀取/寫入電路經由列解碼器及行解碼器存取之記憶體陣列之一典型佈置。
圖6A 示意性地圖解闡釋具有一排讀取/寫入電路之小型記憶體裝置，其提供其中構建本發明之上下文。
圖6B 圖解闡釋圖6A 所示小型記憶體裝置之一較佳佈置。
圖7A 圖解闡釋其中位元線電壓控制、字線電壓控制及源極電壓控制以IC記憶體晶片之相同接地為基準之習用佈置。
圖7B 圖解闡釋由源極線電壓降造成之記憶體單元之閘極電壓及汲極電壓二者誤差。
圖8 圖解闡釋4狀態式記憶體中一頁記憶體單元之一實例性群體分佈中之源極偏壓誤差之影響。
圖9 顯示一用於追蹤本端源極電壓之字線電壓產生電路之一實例性實施例。
35．．．彙總源極節點
903．．．節點
910．．．CGRV產生器
9401 ．．．電路
9402 ．．．電路
941．．．電阻元件
943．．．電阻元件
945．．．電阻元件
947．．．電阻元件
951．．．運算放大器

Claims (15)

  1. 一種非揮發性記憶體裝置，其具有待並行感測之個別記憶體單元頁，每一記憶體單元各具有一源極、一汲極、一電荷儲存單元及一控制閘極，該控制閘極用於控制沿該汲極及源極之一傳導電流，該記憶體裝置包含：一頁源極線，其耦合至一頁中每一記憶體單元之該源極；一彙總節點，其耦合至個別頁源極線；一源極電壓控制電路，其經由該彙總節點耦合至一選定頁之一頁源極線以用於記憶體作業；一字線，其耦合至該頁中每一記憶體單元之該控制閘極；一字線電壓供應器，其用於提供預定之一字線電壓於該字線；及一源極位準追蹤電路，其可連接以接收該字線電壓及該彙總節點處之電壓位準，且可連接以在感測作業期間向該字線提供一輸出電壓，該源極位準追蹤電路包括一運算放大器，該運算放大器具有提供該輸出電壓之一輸出，並且，該源極位準追蹤電路具有經連接以接收從該字線電壓及該彙總節點電壓中導出之一電壓之一第一輸入且具有藉由來自該輸出之一回饋環路連接之一第二輸入，其中該源極位準追蹤電路進一步包含：一第一電阻元件及一第二電阻元件，其等串聯連接 於該字線電壓與該彙總節點處之該電壓位準之間，其中該第一輸入係經由該第一電阻元件與該第二電阻元件之間的一節點予以連接；及一第三電阻元件及一第四電阻元件，其等串聯連接於該輸出與接地之間，其中該第二輸入係經由該第三電阻元件與該第四電阻元件之間的一節點予以連接。
  2. 如請求項1之非揮發性記憶體裝置，其中該第一電阻元件、該第二電阻元件、該第三電阻元件及該第四電阻元件經形成以具有基本相等之電阻值。
  3. 如請求項1之非揮發性記憶體裝置，其中該第一電阻元件、該第二電阻元件、該第三電阻元件及該第四電阻元件經形成以使其等並非皆具有基本相等之電阻值。
  4. 如請求項1之非揮發性記憶體裝置，其中該輸出電壓等於字線電壓與該彙總節點處之該電壓位準之一預定比例之和。
  5. 如請求項4之非揮發性記憶體裝置，其中該輸出電壓等於字線電壓與該彙總節點處之該電壓位準之和。
  6. 如請求項1之非揮發性記憶體裝置，其中該感測作業係一讀取作業。
  7. 如請求項1之非揮發性記憶體裝置，其中該感測作業係一驗證作業。
  8. 如請求項1之非揮發性記憶體裝置，其中該預定字線電壓包括溫度補償。
  9. 一種非揮發性記憶體裝置，其具有待並行感測之個別記 憶體單元頁，每一記憶體單元各具有一源極、一汲極、一電荷儲存單元及一控制閘極，該控制閘極用於控制沿該汲極及源極之一傳導電流，該記憶體裝置包含：一頁源極線，其耦合至一頁中每一記憶體單元之該源極；一彙總節點，其耦合至個別頁源極線；一源極電壓控制電路，其經由該彙總節點耦合至一選定頁之一頁源極線以用於記憶體作業；一字線，其耦合至該頁中每一記憶體單元之該控制閘極；一字線電壓供應器，其用於提供預定之一字線電壓於該字線；及一源極位準追蹤電路，其可連接以接收該字線電壓及該彙總節點處之電壓位準，且可連接以在感測作業期間向該字線提供一輸出電壓，該源極位準追蹤電路包括一運算放大器，該運算放大器具有提供該輸出電壓之一輸出，並且，該源極位準追蹤電路具有經連接以接收從該字線電壓及該彙總節點電壓中導出之一電壓之一第一輸入且具有藉由來自該輸出之一回饋環路連接之一第二輸入，其中該源極位準追蹤電路進一步包含：一第一電容元件及一第二電容元件，其等串聯連接於該字線電壓與該彙總節點處之該電壓位準之間，其中該第一輸入係經由該第一電容元件與該第二電容元件之間的一節點予以連接；及 一第三電容元件及一第四電容元件，其等串聯連接於該輸出與接地之間，其中該第二輸入係經由該第三電容元件與該第四電容元件之間的一節點予以連接。
  10. 一種在一非揮發性記憶體裝置中感測一記憶體單元頁之方法，該非揮發性記憶體裝置具有待並行感測之個別記憶體單元頁，每一記憶體單元皆具有一源極、一汲極、一電荷儲存單元及一控制閘極，該控制閘極用於控制沿該汲極及源極之一傳導電流，該方法包含：提供一頁源極線；將該頁之每一記憶體單元之該源極耦合至該頁源極線；提供一耦合至個別頁源極線之彙總節點；將該彙總節點耦合至一源極電壓控制電路以用於一感測作業；提供一字線；將該字線耦合至該頁之每一記憶體單元之該控制閘極；提供預定之一字線電壓於該字線；在一源極位準追蹤電路處接收該字線電壓及該彙總節點處之該電壓位準；及自該源極位準追蹤電路向該字線提供一輸出電壓，其中該源極位準追蹤電路包括一運算放大器，該運算放大器具有提供該輸出電壓之一輸出，並且，該源極位準追蹤電路具有經連接以接收從該字線電壓及該彙總節點電 壓中導出之一電壓之一第一輸入且具有藉由來自該輸出之一回饋環路連接之一第二輸入，及其中該源極位準追蹤電路進一步包含：一第一電阻元件及一第二電阻元件，其等串聯連接於該字線電壓與該彙總節點處之該電壓位準之間，其中該第一輸入係經由該第一電阻元件與該第二電阻元件之間的一節點予以連接；及一第三電阻元件及一第四電阻元件，其等串聯連接於該輸出與接地之間，其中該第二輸入係經由該第三電阻元件與該第四電阻元件之間的一節點予以連接。
  11. 如請求項10之方法，其中該輸出電壓等於該字線電壓與源極節點上該彙總節點處之該電壓位準之一預定比例之和。
  12. 如請求項11之方法，其中該輸出電壓等於該字線電壓與該彙總節點處之該電壓位準之和。
  13. 如請求項10之方法，其中該感測作業係一讀取作業。
  14. 如請求項10之方法，其中該感測作業係一驗證作業。
  15. 如請求項10之方法，其中該預定字線電壓包括溫度補償。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
KR101669550B1 (ko) * 2009-09-10 2016-10-26 삼성전자주식회사 공통 소스 라인의 노이즈를 줄이는 플래시 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8559231B2 (en) 2011-03-08 2013-10-15 Micron Technology, Inc. Sense operation in a stacked memory array device
KR101861084B1 (ko) 2011-07-11 2018-05-28 삼성전자주식회사 비휘발성 메모리 장치, 이의 동작 방법, 및 비휘발성 메모리 장치를 포함하는 전자 장치
TWI459390B (zh) * 2011-09-26 2014-11-01 Winbond Electronics Corp 半導體記憶裝置
US9257154B2 (en) 2012-11-29 2016-02-09 Micron Technology, Inc. Methods and apparatuses for compensating for source voltage
US9218883B2 (en) * 2013-03-15 2015-12-22 West Virginia University Continuous-time floating gate memory cell programming
US9583183B2 (en) * 2014-09-26 2017-02-28 Sandisk Technologies Llc Reading resistive random access memory based on leakage current
US10262744B2 (en) 2016-08-11 2019-04-16 SK Hynix Inc. Layer-based memory controller optimizations for three dimensional memory constructs
TWI666647B (zh) * 2018-09-03 2019-07-21 瑞昱半導體股份有限公司 記憶體裝置
KR20230085625A (ko) * 2021-12-07 2023-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912838A (en) * 1996-10-24 1999-06-15 Micron Technology, Inc. Apparatus for reading state of multistate non-volatile memory cells
US6400638B1 (en) * 2000-02-25 2002-06-04 Advanced Micro Devices, Inc. Wordline driver for flash memory read mode
JP2005285197A (ja) * 2004-03-29 2005-10-13 Renesas Technology Corp 半導体記憶装置
TWI256052B (en) * 2004-01-07 2006-06-01 Toshiba Corp Non-volatile semiconductor memory device
US20060221693A1 (en) * 2005-04-01 2006-10-05 Raul-Adrian Cernea Non-volatile memory and method with compensation for source line bias errors
TWI264727B (en) * 2004-04-01 2006-10-21 Hynix Semiconductor Inc NAND flash memory device and method of reading the same
TWI277979B (en) * 2005-03-10 2007-04-01 Hynix Semiconductor Inc Flash memory device with improved pre-program function and method for controlling pre-program operation therein

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1224062B (it) 1979-09-28 1990-09-26 Ates Componenti Elettron Metodo di programmazione per una memoria a semiconduttore non volatile elettricamente alterabile
US5095344A (en) 1988-06-08 1992-03-10 Eliyahou Harari Highly compact eprom and flash eeprom devices
US5070032A (en) 1989-03-15 1991-12-03 Sundisk Corporation Method of making dense flash eeprom semiconductor memory structures
DE69033262T2 (de) 1989-04-13 2000-02-24 Sandisk Corp., Santa Clara EEPROM-Karte mit Austauch von fehlerhaften Speicherzellen und Zwischenspeicher
US5172338B1 (en) 1989-04-13 1997-07-08 Sandisk Corp Multi-state eeprom read and write circuits and techniques
US5343063A (en) 1990-12-18 1994-08-30 Sundisk Corporation Dense vertical programmable read only memory cell structure and processes for making them
JP3210355B2 (ja) 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
GB2260422B (en) * 1991-10-09 1995-03-08 Israel State Foldable optical apparatus
US6222762B1 (en) 1992-01-14 2001-04-24 Sandisk Corporation Multi-state memory
US5313421A (en) 1992-01-14 1994-05-17 Sundisk Corporation EEPROM with split gate source side injection
US5315541A (en) 1992-07-24 1994-05-24 Sundisk Corporation Segmented column memory array
US5555204A (en) 1993-06-29 1996-09-10 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
KR0169267B1 (ko) 1993-09-21 1999-02-01 사토 후미오 불휘발성 반도체 기억장치
US5661053A (en) 1994-05-25 1997-08-26 Sandisk Corporation Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers
JP3359209B2 (ja) 1995-11-29 2002-12-24 シャープ株式会社 半導体記憶装置及びメモリアクセス方法
US5903495A (en) 1996-03-18 1999-05-11 Kabushiki Kaisha Toshiba Semiconductor device and memory system
US5768192A (en) 1996-07-23 1998-06-16 Saifun Semiconductors, Ltd. Non-volatile semiconductor memory cell utilizing asymmetrical charge trapping
JP3134798B2 (ja) * 1996-11-15 2001-02-13 日本電気株式会社 電圧発生回路
US5986931A (en) * 1997-01-02 1999-11-16 Caywood; John M. Low voltage single CMOS electrically erasable read-only memory
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
JP3409049B2 (ja) * 1997-08-22 2003-05-19 Ｎｅｃエレクトロニクス株式会社 不揮発性半導体メモリ装置
JP3486079B2 (ja) * 1997-09-18 2004-01-13 株式会社東芝 半導体記憶装置
US6087894A (en) * 1998-03-02 2000-07-11 Motorola, Inc. Low power precision current reference
US6373753B1 (en) 1999-02-13 2002-04-16 Robert J. Proebsting Memory array having selected word lines driven to an internally-generated boosted voltage that is substantially independent of VDD
US6055190A (en) 1999-03-15 2000-04-25 Macronix International Co., Ltd. Device and method for suppressing bit line column leakage during erase verification of a memory cell
US6118702A (en) 1999-10-19 2000-09-12 Advanced Micro Devices, Inc. Source bias compensation for page mode read operation in a flash memory device
US6950336B2 (en) * 2000-05-03 2005-09-27 Emosyn America, Inc. Method and apparatus for emulating an electrically erasable programmable read only memory (EEPROM) using non-volatile floating gate memory cells
EP1331644B1 (en) 2001-12-28 2007-03-14 STMicroelectronics S.r.l. Regulation method for the source voltage in a nonvolatile memory cell during programming and corresponding program circuit
US7443757B2 (en) 2002-09-24 2008-10-28 Sandisk Corporation Non-volatile memory and method with reduced bit line crosstalk errors
US7046568B2 (en) 2002-09-24 2006-05-16 Sandisk Corporation Memory sensing circuit and method for low voltage operation
US6987693B2 (en) 2002-09-24 2006-01-17 Sandisk Corporation Non-volatile memory and method with reduced neighboring field errors
US7196931B2 (en) 2002-09-24 2007-03-27 Sandisk Corporation Non-volatile memory and method with reduced source line bias errors
KR100884235B1 (ko) * 2003-12-31 2009-02-17 삼성전자주식회사 불휘발성 메모리 카드
US7170784B2 (en) * 2005-04-01 2007-01-30 Sandisk Corporation Non-volatile memory and method with control gate compensation for source line bias errors
US7180782B2 (en) * 2005-06-10 2007-02-20 Macronix International Co., Ltd. Read source line compensation in a non-volatile memory
JP2007035169A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2007080306A (ja) 2005-09-09 2007-03-29 Toshiba Corp 不揮発性半導体記憶装置
US7606076B2 (en) * 2007-04-05 2009-10-20 Sandisk Corporation Sensing in non-volatile storage using pulldown to regulated source voltage to remove system noise
US7606071B2 (en) * 2007-04-24 2009-10-20 Sandisk Corporation Compensating source voltage drop in non-volatile storage
US7489553B2 (en) * 2007-06-07 2009-02-10 Sandisk Corporation Non-volatile memory with improved sensing having bit-line lockout control
US7492640B2 (en) * 2007-06-07 2009-02-17 Sandisk Corporation Sensing with bit-line lockout control in non-volatile memory
US7764547B2 (en) * 2007-12-20 2010-07-27 Sandisk Corporation Regulation of source potential to combat cell source IR drop
US7701761B2 (en) * 2007-12-20 2010-04-20 Sandisk Corporation Read, verify word line reference voltage to track source level
US7593265B2 (en) * 2007-12-28 2009-09-22 Sandisk Corporation Low noise sense amplifier array and method for nonvolatile memory

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5912838A (en) * 1996-10-24 1999-06-15 Micron Technology, Inc. Apparatus for reading state of multistate non-volatile memory cells
US6400638B1 (en) * 2000-02-25 2002-06-04 Advanced Micro Devices, Inc. Wordline driver for flash memory read mode
TWI256052B (en) * 2004-01-07 2006-06-01 Toshiba Corp Non-volatile semiconductor memory device
JP2005285197A (ja) * 2004-03-29 2005-10-13 Renesas Technology Corp 半導体記憶装置
TWI264727B (en) * 2004-04-01 2006-10-21 Hynix Semiconductor Inc NAND flash memory device and method of reading the same
TWI277979B (en) * 2005-03-10 2007-04-01 Hynix Semiconductor Inc Flash memory device with improved pre-program function and method for controlling pre-program operation therein
US20060221693A1 (en) * 2005-04-01 2006-10-05 Raul-Adrian Cernea Non-volatile memory and method with compensation for source line bias errors

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JP5086443B2 (ja) 2012-11-28

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