JP2007035169A - 半導体記憶装置 - Google Patents

Abstract

【課題】
スタンバイ時、および動作時における消費電力を削減しつつ、メモリ容量の大規模化が可能な半導体記憶装置を提供する。
【解決手段】
メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮ（ｎ−２）／２、が設けられる。さらに、各ソース線に接地電位よりも高く電源電位よりも低いソースバイアス電位を供給する複数のソースバイアス制御回路１２１が各ソース線に対応して設けられる。アクティブ期間に、各ソース線のうちロウプリデコーダ１５０で選択されたソース線のうち読み出し対象のメモリセルとは非接続のソース線が、ソースバイアス制御回路１７１によって、前記ソースバイアス電位が供給された状態に制御される。
【選択図】 図１

Description

本発明は、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）等の半導体記憶装置に関し、特に、メモリセルアレイの大規模化と低消費電力化を実現する回路技術に関するものである。

読み出し専用メモリとして、例えばコンタクト方式のマスクＲＯＭが知られている。コンタクト方式のマスクＲＯＭとは、メモリセルを構成するメモリセルトランジスタのドレインがビット線に接続されているか、接続されていないかによって、‘０’および‘１’のデータを記憶する半導体記憶装置である。

上記のコンタクト方式マスクＲＯＭでは、ビット線あたりのメモリセル数を増加させて、メモリセルアレイの大規模化を実現するため、メモリセルのオフリーク電流により定常的に生じる電流の低減が求められている。

オフリーク電流を低減できるように構成されたコンタクト方式マスクＲＯＭとしては、例えば、データを読み出す際に、読み出し対象のメモリセルとは非接続のソース線をビット線のプリチャージ電位と同等の電位にすることによって、非選択のメモリセルにおけるソースとドレイン間の電位差を小さくして、オフリーク電流を低減させるようにした半導体記憶装置９００がある（例えば、特許文献１を参照）。

図１０は、半導体記憶装置９００の構成を示すブロック図である。図１０に示すように半導体記憶装置９００は、メモリセルアレイ９１０、ソース電位制御回路９２０、カラムデコーダ９３０、プリチャージトランジスタ９４０、読み出し回路９５０、および出力選択回路９６０を備えて構成されている。半導体記憶装置９００では、これらの構成要素のうちメモリセルアレイ９１０、カラムデコーダ９３０、プリチャージトランジスタ９４０、および読み出し回路９５０は、それぞれ複数組が設けられている。

メモリセルアレイ９１０は、複数のメモリセル９１１がｎ行×ｍ列のマトリクス状に配置されて構成されている。メモリセルアレイ９１０には、マトリクスの各行に対応してワード線（ＷＬ０〜ＷＬｎ−１）、およびソース線（ＳＮ０〜ＳＮｎ−１）が設けられている。また、メモリセルアレイ９１０には、さらに、各列に対応してビット線（ＢＬ００〜ＢＬ１ｍ−１）が設けられている。

各メモリセル９１１は、具体的にはトランジスタで構成されている。そして、各メモリセル９１１（トランジスタ）のゲートが、そのメモリセル９１１が属する行に対応したワード線に接続されている。また、各メモリセル９１１のソースノードがそのメモリセル９１１が属する行に対応したソース線に接続されている。また、各メモリセル９１１は、ドレインがそのメモリセル９１１が属する列に対応したビット線に接続されているか、接続されていないかによって‘０’、および‘１’のデータを記憶するようになっている。

ソース電位制御回路９２０は、各ワード線に対応したＮＯＴ回路９２１を備えている。ＮＯＴ回路９２１は、ワード線のレベルを反転させた信号をそのワード線に対応したソース線に供給するようになっている。例えばワード線ＷＬ０のレベルが反転した信号は、ソース線ＳＮ０に供給される。

カラムデコーダ９３０は、各ビット線に対応したスイッチ９３１を備えている。それぞれのスイッチ９３１には、選択するビット線を示すカラム選択信号ＣＡ０〜ＣＡｍ−１がそれぞれ入力されている。スイッチ９３１は、入力されたカラム選択信号に応じて、選択すべきビット線をプリチャージトランジスタ９４０、および読み出し回路９５０に接続するようになっている。

プリチャージトランジスタ９４０は、プリチャージ信号（ＰＣＬＫ０、またはＰＣＬＫ１）に応じて、カラムデコーダ９３０を介して接続されたビット線をプリチャージするようになっている。

読み出し回路９５０は、カラムデコーダ９３０を介して接続されたビット線に出力されたデータを読み出して、出力選択回路９６０に出力するようになっている。

出力選択回路９６０は、選択信号ＳＥＬに応じ、２つの読み出し回路９５０が読み出したデータ（ＳＯＵＴ１、およびＳＯＵＴ２）のうちの何れか一方を出力するようになっている。

上記のように構成された半導体記憶装置９００において、ワード線ＷＬ０に接続されたメモリセルからデータが読み出される場合の動作を図１１のタイミングチャートを用いて説明する。

半導体記憶装置９００では、時間Ａ以前のスタンバイ状態では、各ワード線がＬｏｗレベル（Ｌレベル）なので、全てのソース線は、Ｈｉｇｈレベル（Ｈレベル）に保持されている。

例えば、時間Ａに外部からの読み出し要求を受けて、カラム選択信号ＣＡ０が活性化されると、カラム選択信号ＣＡ０が入力されているスイッチ９３１がオンになる。これにより、ビット線ＢＬ００がプリチャージトランジスタ９４０と読み出し回路９５０とに接続される。次に、プリチャージ信号ＰＣＬＫ０が活性化されて、プリチャージトランジスタ９４０がオンになると、ビット線ＢＬ００のみがＨレベルにプリチャージされる。

そして、選択されたワード線ＷＬ０が活性化されると、ソース線ＳＮ０がＬレベルにプルダウンされる。このとき、ソース線ＳＮ０以外のソース線はＨレベルのままである。ワード線ＷＬ０によって活性化されたメモリセルにおいて、ドレインとビット線とが接続されている場合は、ソース線ＳＮ０を介して、ビット線ＢＬ００はＬレベルにプルダウンされる。また、接続されていない場合は、ビット線ＢＬ００はＨレベルにプリチャージされたままの状態に保持される。

次にビット線ＢＬ００のデータ（信号）が読み出し回路９５０によって読み出される。読み出し回路９５０の出力信号ＳＯＵＴ０は、出力選択回路９６０において選択信号ＳＥＬの立ち上がりタイミングでラッチされ、半導体記憶装置９００の外部へ出力ＤＯＵＴとして出力される。

その後、ワード線ＷＬ０がＬレベルに戻ると、ワード線ＷＬ０に接続されたメモリセル９１１のソースノードは、Ｈレベルになる。

このように半導体記憶装置９００では、読み出し要求を受けた際に、選択されたメモリセルが繋がるソース線のみがＬレベルに落とされ、非選択のメモリセルは、逆バイアス効果によってオフリーク電流が削減される。このオフリーク電流の削減は、メモリセルアレイの大規模化の実現化に対して有用である。
特開２００３−３１７４９号公報

しかしながら、上記の構成では、ソース線とワード線とが１対１に対応しているため、メモリ容量が増加すればするほど、ソース線の配置によりレイアウト面積が増大するという問題を有していた。

また、スタンバイ時に、全てのメモリセルのソースノードがＨレベルに保持されているため、メモリ容量を大きくすればするほど、微細化と相俟って、メモリセルにおけるオフリーク電流が増加し、半導体記憶装置全体としては、消費電力が増加する傾向があった。

また、オフリーク電流を削減するためのソースノードの電圧はたかだか０．１Ｖ〜０．２Ｖ程度でよいにも係わらず（６５ｎｍプロセスで、ソースノードを０．１Ｖを高くすることでオフリーク電流を２桁抑えることができる）、従来の構成では、ＶＤＤレベル、またはＶＤＤ−Ｖｔｎ（Ｖｔｎ：メモリセルを構成するＮチャンネルトランジスタ閾値電位）レベルに上げられていた。すなわち、オフリーク電流を削減するために必要以上の電力が消費されているといという問題も有していた。

本発明は、前記の問題に着目してなされたものであり、スタンバイ時、および動作時における消費電力を削減しつつ、メモリ容量の大規模化が可能な半導体記憶装置を提供することを目的としている。

前記の課題を解決するため、請求項１の発明は、
１つのトランジスタで構成されたメモリセルがマトリックス状に配置されたメモリセルアレイを有する半導体記憶装置であって、
前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、制御対象のソース線を選択するための行選択信号に応じ、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を制御するソースバイアス制御回路と、
前記ソース線のなかから前記制御対象のソース線を選択して前記行選択信号を生成するソース線選択回路と、
を備えたことを特徴とする。

これにより、逆バイアス効果を利用してオフリークを防止するように、一部のソース線の電位が選択的に制御される。すなわち、逆バイアス効果による消費電力低減と、ソース線に電位を供給することによる消費電力の増加とのバランスが最適になるように、制御対象のソース線の数を調整し、半導体記憶装置全体では、消費電力を低減することが可能になる。

また、請求項２の発明は、
請求項１の半導体記憶装置であって、
ソースバイアス制御回路は、前記行選択信号のプリデコード信号によって、前記ソース線の制御を選択的に行うように構成されていることを特徴とする。

これにより、プリデコード信号に基づいて、電位制御するソース線が選択される。

また、請求項３の発明は、
請求項１の半導体記憶装置であって、
さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
前記ソース線選択回路は、前記温度検知回路が検出した温度変化に応じ、前記制御対象のソース線を選択するように構成されていることを特徴とする。

これにより、半導体記憶装置の温度に応じて、電位制御するソース線が選択される。

また、請求項４の発明は、
請求項１の半導体記憶装置であって、
前記ソース線選択回路は、半導体記憶装置の外部からの制御に応じ、前記制御対象のソース線を選択するように構成されていることを特徴とする。

これにより、外部からの制御の応じて、電位制御するソース線が選択される。

また、請求項５の発明は、
請求項１の半導体記憶装置であって、
さらに、前記ソースバイアス電位が供給されたソース線を接地電位に戻す際に、接地電位に戻すソース線をプルダウンするソースプルダウンドライバを備え、
前記ソースプルダウンドライバは、前記メモリセルアレイ内に、前記ワード線方向に分散して配置されていることを特徴とする。

また、請求項６の発明は、
請求項５の半導体記憶装置であって、
前記ソースプルダウンドライバは、前記メモリセルから読み出されるデータの最小出力単位に対応したメモリセルアレイ単位毎に設けられていることを特徴とする。

また、請求項７の発明は、
請求項５の半導体記憶装置であって、
前記ソースプルダウンドライバは、前記ワード線の電位に応じて、ソース線をプルダウンするように構成されていることを特徴とする。

これらにより、より高速に、ソースバイアス電位から接地電位に、ソース線の電位を戻すことが可能になる。しかも、ソースプルダウンドライバは、ソースバイアス制御回路とは、離隔して配置されているので、容量が大きくソース線長が長い半導体記憶装置の場合にも、ソース線を接地電位に戻す速度の場所依存性を小さくできる。

また、請求項８の発明は、
１つのトランジスタで構成されたメモリセルがマトリックス状に配置されたメモリセルアレイを有する半導体記憶装置であって、
前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、制御対象のソース線を選択するための行選択信号に応じ、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態、接地電位が供給された状態、およびハイインピーダンス状態の３つの状態のうちの何れかの状態に電位制御をするソースバイアス制御回路と、
前記ソース線の中から前記制御対象のソース線を選択して前記行選択信号を生成するソース線選択回路と、
を備えたことを特徴とする。

また、請求項９の発明は、
請求項８の半導体記憶装置であって、
前記ソースバイアス制御回路は、半導体記憶装置の外部から入力された選択信号に応じ、前記３つの状態のうちの何れかの状態に電位制御をするように構成されていることを特徴とする。

また、請求項１０の発明は、
請求項８の半導体記憶装置であって、
前記メモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
前記ソースバイアス制御回路は、前記記憶データの値を決定するコンタクト層が形成される際に、前記３つの状態のうちの何れの状態に電位制御をするかが設定されるように構成されていることを特徴とする。

これらにより、制御対象のソース線が、ソースバイアス電位が供給された状態、接地電位が供給された状態、およびハイインピーダンス状態の３つの状態のうちの何れかの状態に電位制御される。

また、請求項１１の発明は、
請求項１の半導体記憶装置であって、さらに、
プリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージするビット線用プリチャージ回路と、
半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するとともに、自己完結のタイミングで、前記アクティブ信号をリセットするコマンドデコード回路と、
前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
前記ソースバイアス制御回路は、前記プリチャージ信号が示すプリチャージ期間および前記アクティブ信号が示すアクティブ期間に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする。

また、請求項１２の発明は、
請求項１１の半導体記憶装置であって、さらに、
１列の前記メモリセルからなるダミーメモリセルアレイと、
前記ダミーメモリセルアレイにおけるメモリセルを構成するトランジスタのドレイン端子を接続するために使用するダミービット線と、
前記ダミービット線をプリチャージするダミー用プリチャージ回路とを備え、
前記プリチャージ信号発生回路は、前記ダミービット線の電位が所定のレベルを超えた際に、前記プリチャージ信号をリセットするように構成されていることを特徴とする。

また、請求項１３の発明は、
請求項１２の半導体記憶装置であって、
前記ダミーメモリセルアレイは、前記メモリセルから読み出されるデータの最小出力単位に対応したメモリセルアレイ単位毎に対応して設けられたものであり、
前記ダミービット線は、前記メモリセルが少なくとも1つ接続されているか、またはすべて接続されていないかによって、負荷容量が調整されることを特徴とする。

また、請求項１４の発明は、
請求項１２および請求項１３のうちの何れか１項の半導体記憶装置であって、
前記メモリセルアレイにおけるメモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
前記ダミーメモリセルアレイの個数、および各ダミーメモリセルアレイにおいて前記ダミービット線と接続されるメモリセルの個数は、前記記憶データの値を決定するコンタクト層が形成される際に設定されるように構成されていることを特徴とする。

これらにより、プリチャージ期間にソース線をソースバイアス電位に設定されるので、アクティブ期間におけるオフリーク電流による動作不具合に対してケアすることができる。

また、請求項１５の発明は、
請求項１２および請求項１３のうちの何れか１項の半導体記憶装置であって、
前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組が複数組設けられ、
各ダミー用プリチャージ回路は、前記ダミービット線をプリチャージする速度が互いに異なるように構成されていることを特徴とする。

また、請求項１６の発明は、
請求項１５の半導体記憶装置であって、
さらに、半導体記憶装置の外部からの制御に応じ、前記複数組のうちの何れか１つの前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組を有効にする切り替え回路を備えたことを特徴とする。

また、請求項１７の発明は、
請求項１５の半導体記憶装置であって、
前記メモリセルアレイにおけるメモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
前記複数組の前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組は、前記記憶データの値を決定するコンタクト層が形成される際に、何れか１つの組が有効にされるように構成されていることを特徴とする。

これらにより、プリチャージ期間が適切に設定される。

また、請求項１８の発明は、
請求項１の半導体記憶装置であって、さらに、
入力されたアドレス信号が示すアドレスに応じて前記ビット線を選択するカラムスイッチと、
プリチャージをする期間を示すプリチャージ信号に応じて、前記カラムスイッチを介して前記ビット線をプリチャージする第１のプリチャージ回路と、
前記プリチャージ信号に応じて、前記カラムスイッチを介さずに前記ビット線をプリチャージする第２のプリチャージ回路と、
半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するとともに、自己完結のタイミングで、前記アクティブ信号をリセットするコマンドデコード回路と、
前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
前記ソースバイアス制御回路は、前記プリチャージ信号が示すプリチャージ期間および前記アクティブ信号が示すアクティブ期間に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする。

これにより、より高速にビット線をプリチャージできる。

また、請求項１９の発明は、
請求項１８の半導体記憶装置であって、
前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路は、同種類のトランジスタで構成されていることを特徴とする。

これにより、プリチャージ電位を供給するトランジスタの特性がばらついても安定したプリチャージ動作を実現できる。

また、請求項２０の発明は、
請求項１９の半導体記憶装置であって、
前記第１のプリチャージ回路、および第２のプリチャージ回路は、前記第１のプリチャージ回路、および第２のプリチャージ回路を構成するトランジスタの閾値電位だけ、電源電位よりも低い電位をプリチャージするように構成されていることを特徴とする。

これにより、消費電力を抑制できるとともに、高速なデータ読み出しが可能になる。

また、請求項２１の発明は、
請求項２０の半導体記憶装置であって、
前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路を構成するトランジスタの閾値電位は、半導体記憶装置における前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路以外の回路で使用されるトランジスタの閾値電位よりも高いことを特徴とする。

これにより、プリチャージ電圧をより低くできる。すなわち、消費電力を抑制できるとともに、高速なデータ読み出しが可能になる。

本発明によれば、スタンバイ時、および動作時における消費電力を削減できる。

以下、本発明の実施形態について図面を参照しながら説明する。

《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体記憶装置１００の構成を示すブロック図である。半導体記憶装置１００は、図１に示すように、メモリセルアレイ１１０、コマンドデコーダ１２０、アクティブ期間発生回路１３０、アドレスバッファ１４０、ロウプリデコーダ１５０、ワードドライバ１６０、ソースバイアス制御回路アレイ１７０、カラムデコーダ１８０、プリチャージ発生回路１９１、プリチャージトランジスタ１９２、読み出し回路１９３、および出力選択回路１９４を備えて構成されている。

メモリセルアレイ１１０は、複数のメモリセル１１１がｎ行×ｍ列のマトリクス状に配置されて構成されている。

メモリセルアレイ１１０には、前記マトリクスの各行に対応してワード線ＷＬ０〜ＷＬｎ−１が設けられている。また、メモリセルアレイ１１０には、互いに隣り合う２行分のメモリセルに対して１つの割合で、ソース線ＳＮ０〜ＳＮ（ｎ−２）／２が設けられている。例えば、ソース線ＳＮ０は、図１に示すように、ワード線ＷＬ０とＷＬ１とに対応して設けられている。また、メモリセルアレイ１１０には、各列に対応してビット線ＢＬ００〜ＢＬ０ｍ−１が設けられている。

各メモリセル１１１は、具体的にはＮチャンネルトランジスタで構成されている。そして、各メモリセル１１１（Ｎチャンネルトランジスタ）のゲートが、そのメモリセル１１１が属する行に対応したワード線に接続されている。

また、メモリセル１１１のソースノードは、そのメモリセルが属する行に対応したソース線に接続されている。例えば、ワード線ＷＬ０に対応するメモリセル、およびワード線ＷＬ１に対応するメモリセルにおけるソースノードは、ソース線ＳＮ０に共通に接続される。すなわち、ソース線は、隣り合う２行分のメモリセルにおけるソースノードを共通に接続するようになっている。

また、各メモリセル１１１は、そのメモリセル１１１が属する列に対応したビット線に、ドレインが接続されているか、接続されていないかによって、‘０’、および‘１’のデータを記憶するようになっている。

コマンドデコーダ１２０は、半導体記憶装置１００の外部から入力された外部信号ＮＣＥと、半導体記憶装置１００の動作の基準となる外部クロック信号ＣＬＫとに応じて、アクティブ期間（メモリセルからデータを読み出すための動作が行われる期間）になったことを示す信号をアクティブ期間発生回路１３０に出力するようになっている。

アクティブ期間発生回路１３０は、コマンドデコーダ１２０の出力に基づいて、アクティブ期間の開始を検出し、一定の期間の間、アクティブ期間であることを示すメモリ活性化信号ＡＣＴを発生するようになっている。以下の例では、アクティブ期間に、メモリ活性化信号ＡＣＴがＨｉｇｈレベルになるものとして説明する。

アドレスバッファ１４０は、外部から入力されたアドレス信号ＡＤｉをロウプリデコーダ１５０およびワードドライバ１６０に出力するようになっている。

ロウプリデコーダ１５０は、アドレスバッファ１４０が出力したアドレス信号ＡＤｉが示すアドレスの一部の桁をデコードしたプリデコード信号をワードドライバ１６０、およびソースバイアス制御回路１７１に出力するようになっている。ワードドライバ１６０に出力されたプリデコード信号は、ワード線ＷＬ０〜ＷＬｎ−１のうちの何れかを活性化するために用いられる。また、ソースバイアス制御回路１７１に出力されたプリデコード信号（ＳＢ０〜ＳＢｊ）は、後述するように、何れのソース線を電位制御するかを決定するために用いられる。

ワードドライバ１６０は、アドレスバッファ１４０が出力したアドレス信号、および前記プリデコード信号に応じたワード線を活性化するようになっている。

ソースバイアス制御回路アレイ１７０には、各ソース線に対応して複数のソースバイアス制御回路１７１が設けられている。

ソースバイアス制御回路１７１は、ＳＢ０〜ＳＢｊのうちの何れか１つプリデコード信号、およびメモリ活性化信号ＡＣＴが入力され、入力されたプリデコード信号、およびメモリ活性化信号ＡＣＴに応じて、対応するソース線の電位を制御するようになっている。具体的には、ソースバイアス制御回路１７１は、入力されたプリデコード信号、およびメモリ活性化信号ＡＣＴがＨｉｇｈレベルの場合には、読み出し対象のメモリセル１１１と接続されたソース線をＶＳＳレベル（接地電位）にするとともに、読み出し対象のメモリセル１１１と非接続のソース線にソースバイアス電位を供給する。このソースバイアス電位は、例えば、ＶＳＳレベルよりも高く電源電位よりも低い電位である。また、メモリ活性化信号ＡＣＴがＬｏｗレベルの場合には、ソース線を接地電位に制御する。図１に示した例では、プリデコード信号ＳＢ０は、ソース線ＳＮ０と接続されたソースバイアス制御回路１７１、およびソース線ＳＮ１と接続されたソースバイアス制御回路１７１に入力されている。したがって、ソース線ＳＮ０とＳＮ１とが読み出し対象のメモリセル１１１と非接続の場合には、同じ電位制御がされる。

カラムデコーダ１８０は、各ビット線に対応したカラムスイッチ１８１を備え、カラム選択信号ＣＡ０〜ＣＡｍ−１に応じたビット線をプリチャージトランジスタ１９２と接続するようになっている。カラムスイッチ１８１は、具体的には、例えばＮチャンネルトランジスタによって構成される。

プリチャージ発生回路１９１は、メモリ活性化信号ＡＣＴに応じて、ビット線のプリチャージを制御するプリチャージ信号ＰＲを出力するようになっている。

プリチャージトランジスタ１９２は、プリチャージ信号ＰＲがＬｏｗレベルの場合に、カラムデコーダ１８０によって接続されたビット線をプリチャージするようになっている。

読み出し回路１９３は、カラムデコーダ１８０によって選択されたビット線に出力されたデータを読み出して、出力選択回路１９４に出力するようになっている。

出力選択回路１９４は、入力された出力選択信号ＳＥＬが立ち上がったタイミングで、読み出し回路１９３の出力を半導体記憶装置の外部に出力するようになっている。

上記の半導体記憶装置１００では、スタンバイ状態（メモリアクセス要求待ちをしている状態）には、メモリ活性化信号ＡＣＴは、Ｌｏｗレベルである。したがって、全てのソース線は、接地電位に制御される。

アクティブ期間（メモリセルからデータを読み出すための動作が行われる期間）には、メモリ活性化信号ＡＣＴは、Ｈｉｇｈレベルになる。アクセスされるアドレスに応じて何れかのプリデコード信号がＨｉｇｈレベルになると、Ｈｉｇｈレベルのプリデコード信号が入力されたソースバイアス制御回路１７１からは、対応するソース線に対してソースバイアス電位が供給される。ソースバイアス電位が供給されたソース線においては、逆バイアス効果によってオフリーク電流が削減される。

上記のように、本実施形態によれば、プリデコード信号に基づいて、一部のソース線の電位が選択的に制御される。すなわち、逆バイアス効果を利用してオフリークを防止することによる消費電力低減と、ソース線に電位を供給することによる消費電力の増加とのバランスが最適になるように電位制御するソース線の数を調整できる。それゆえ、半導体記憶装置全体では、消費電力を低減することが可能になる。

なお、メモリの動作マージンと逆バイアス効果の関係から、ソース線のバイアス制御を行う単位は、上記のプリデコード単位以外のデコード単位数で行ってもよい。

《発明の実施形態１の変形例１》
半導体記憶装置の温度に応じてソース線のバイアス制御をする単位が変更される例を説明する。温度に応じてソース線のバイアス制御する単位を変更するには、半導体記憶装置１００に対して、図２に示すように、ロウプリデコーダ１５１、温度検知回路１７２、スイッチ１７３を追加する。なお、以下の実施形態や変形例において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。

ロウプリデコーダ１５１は、アドレスバッファ１４０が出力したアドレス信号が示すアドレスの一部の桁をデコードしたプリデコード信号ＳＡ０を出力するようになっている。プリデコード信号ＳＡ０は、スイッチ１７３がオンの場合にソースバイアス制御回路１７１に入力される。

温度検知回路１７２は、半導体記憶装置の温度に応じて、温度検知信号Ｔ０、またはＴ１のうちの何れかの信号を活性化して出力するようになっている。

スイッチ１７３は、温度検知信号Ｔ０が活性化された場合に、プリデコード信号ＳＡ０をソースバイアス制御回路１７１に出力するようになっている。

スイッチ１７４は、温度検知信号Ｔ１が活性化された場合に、入力されたＳＢ０〜ＳＢｊのうちの何れかのプリデコード信号を、対応するソースバイアス制御回路１７１に出力するようになっている。

上記実施形態１の変形例１では、ある温度を検知して温度知信号Ｔ０が活性化されると、ロウプリデコード信号ＳＡ０が入力されたスイッチ１７３がオンになる。このとき、ソース線ＳＮ０〜ＳＮ３のすべてのソース線に対して同じ電位制御がされる。

また、温度知信号Ｔ１が活性化されると、プリデコード信号ＳＢ０、およびＳＢ１の信号が入力されたスイッチ１７４がオンになる。これにより、ソース線ＳＮ０とＳＮ１の単位、およびＳＮ２とＳＮ３の単位で、それぞれ同じ電位制御がされる。

例えば、高温状態ではオフリーク電流が大きいので、なるべく多くのソース線にソースバイアス電位を供給して、オフリーク電流を削減するようにする。また、低温状態では、高温状態に比べオフリーク電流は小さくなるので、高温状態の場合よりもソースバイアス電位を供給するソース線の数を減らすようにする。これにより、動作マージンと消費電流の関係をより適正化することができる。

《発明の実施形態１の変形例２》
また、外部から入力された制御信号に応じ、ソース線のバイアス制御をする単位が変更されるようにしてもよい。具体的には、図３に示すように、実施形態１の変形例１において、温度検知回路１７２を設ける代わりに、スイッチ１７３、およびスイッチ１７４を外部から入力された制御信号で切り替えるようにする。

これにより、例えばメモリ検査時に動作マージン依存性を評価することができ、最適なソースバイアス制御単位を明確にすることができる。

《発明の実施形態２》
図４は、本発明の実施形態２に係る半導体記憶装置２００の構成を示すブロック図である。半導体記憶装置２００は、図４に示すように、半導体記憶装置１００に対して、ソースプルダウンドライバ２１０が追加されて構成されている。

ソースプルダウンドライバ２１０は、各ソース線に対応して設けられ、前記２行分のメモリセルに対応する各ワード線の電位に応じて、ソース線をプルダウンするようになっている。例えばソース線ＳＮ０は、ワード線ＷＬ０の電位とＷＬ１の電位とに応じて、プルダウンされる。具体的には、２つのワード線の両方がＬｏｗレベルの場合に、ソースプルダウンドライバ２１０は、ソース線をプルダウンする。

上記の実施形態２では、ソースバイアス制御回路１７１のみでソース線の電位を制御する場合と比べ、より高速にソース線の電位を、ソースバイアス電位から接地電位に戻すことが可能になる。

また、ソースプルダウンドライバ２１０は、ソースバイアス制御回路１７１とは異なる位置に分散して配置されているので、メモリ容量が大きくソース線長が長い場合にも、ソース線電位をＶＳＳレベルに戻す速度の場所依存性を小さくできる。それゆえ‘０’データ読み出しの高速性を維持できるだけでなく、メモリをリセットする動作自体も高速にすることができる。

また、ソース線をプルダウンするためのＶＳＳ電源ラインが分散されるので、ソースバイアス制御回路１７１のみでソース線の電位を制御する場合と比べ、電源ラインの局所的な変動を分散させることができる。

また、ソースプルダウンドライバ２１０の制御がワード線で行われるので、ソースプルダウンドライバ２１０の制御信号用に新たな配線をワード線方向に配置する必要がない。すなわち、ソースプルダウンドライバ２１０の制御のために、基板面積が増大することがない。

なお、ソースプルダウンドライバ２１０の配置は、１外部出力単位（１つの出力選択回路に含まれる最小のビット線数に相当するメモリセルアレイ単位）毎とするのが好ましい。半導体記憶装置は、１外部出力単位で設計される場合が多いので、１外部出力単位でソースプルダウンドライバ２１０を配置すれば、種々の出力データ数のメモリを容易に設計できる。すなわち、設計期間短縮に非常に有効である。なお、ソースプルダウンドライバ２１０は、１外部出力単位に２つ以上配置する構成でも、１外部出力単位で設計できる配置になっていれば、レイアウト設計上の問題ない。

また、ソースプルダウンドライバ２１０は、ビット線方向に配置されるメモリセルの基板コンタクト領域毎に配置すれば、基板バイアス用のＶＳＳ電源と電源線を共有化できる。すなわち、基板面積を増大させずにソースプルダウンドライバ２１０を配置できる。

また、ソースプルダウンドライバ２１０をメモリセルトランジスタのゲート容量に比べて十分小さいゲート容量になるように配置すれば、ワード線の動作負荷に対して十分無視できる。

《発明の実施形態３》
ソース線をソースバイアス電位が供給された状態、接地電位が供給された状態、およびハイインピーダンス状態（Ｈｉ−Ｚ状態）の３つの状態のうちの何れかに制御するソースバイアス制御回路の例を説明する。このソースバイアス制御回路は、前記実施形態１、および２に適用することが可能である。

図５は、本発明の実施形態３に係る半導体記憶装置において用いられるソースバイアス制御回路３７１の構成を示すブロック図である。図５において、ＰＣＥＣＮＴ信号は、Ｎチャンネルトランジスタ３７１ｃおよびＮＯＲ回路３７１ｄに、Ｈｉｇｈレベルの信号、またはメモリ活性化信号ＡＣＴの反転信号を供給するための信号である。ＰＳＮＣ信号は、Ｎチャンネルトランジスタ３７１ａ〜３７１ｂへのＶＤＤ電源の供給を制御する信号である。

上記のソースバイアス制御回路３７１では、ＰＳＮＣ信号がＨｉｇｈレベルにされると、Ｎチャンネルトランジスタ３７１ｂへのＶＤＤ電源の供給源が切断される。これにより、ソース線は、Ｈｉ−Ｚ状態、または接地電位が供給された状態に固定される。さらにＰＣＥＣＮＴ信号がＨｉｇｈレベルにされると、Ｎチャンネルトランジスタ３７１ｃおよびＮＯＲ回路３７１ｄにＨｉｇｈレベルの信号が入力される。これにより、Ｎチャンネルトランジスタ３７１ｃはオン、Ｎチャンネルトランジスタ３７１ｂはオフとなり、ソース線は、接地電位が供給された状態になる。また、ＰＳＮＣ信号がＬｏｗレベルになるとソース線は、ソースバイアス電位（図５の例ではＶＤＤレベル）が供給された状態になる。

すなわち、ＰＣＥＣＮＴ信号とＰＳＮＣ信号との２入力信号の制御によって、ソース線の電位を、ソースバイアス電位が供給された状態、Ｈｉ−Ｚ状態、および接地電位が供給された状態の３つの状態の何れかに変更することができる。すなわち、大容量メモリにおいて、動作マージンを確保しながら、低消費電力を実現するための最適な条件を選択できる。

なお、ＰＳＮＣ信号およびＰＣＥＣＮＴ信号を半導体記憶装置の外部から入力できるように構成すれば、メモリ検査時等に最適な条件の選択を容易に行える。

また、メモリ検査時に、検査時のモード設定手段などを使用して前記３つの状態を変更すれば、ＰＳＮＣ信号およびＰＣＥＣＮＴ信号を外部入力信号として個別に出力する必要がない。

また、出力データの０と１を決めるコンタクト層において、ビアで３つの状態を切り替えることによって、前記３つの状態をプログラム確定時に同時に変更できるため、マスクコスト削減や設計期間の短縮が可能になる。

《発明の実施形態４》
図６は、本発明の実施形態４に係る半導体記憶装置４００の構成を示すブロック図である。半導体記憶装置４００は、メモリセルの容量に応じて、ソース線の電位が制御される期間が制御される半導体記憶装置の例である。半導体記憶装置４００は、半導体記憶装置１００のプリチャージ発生回路１９１に代えてプリチャージ発生回路４３０を備え、さらにダミーメモリセルアレイ４１０、カラムスイッチ４２０、およびタイミング発生回路４４０が追加されて構成されている。なお、図６では前記の実施形態では記載が省略されていたカラムプリデコーダ４５０が記載されている。

ダミーメモリセルアレイ４１０は、１列分のメモリセル１１１を備えたメモリセルアレイである。ダミーメモリセルアレイ４１０におけるメモリセル１１１は、データを格納するものではない。また、ダミーメモリセルアレイ４１０には、ビット線ＤＢＬが設けられている。

カラムスイッチ４２０は、メモリ活性化信号ＡＣＴがＨｉｇｈレベルになると、ビット線ＤＢＬをプリチャージするようになっている。

プリチャージ発生回路４３０は、ビット線ＤＢＬがプリチャージされている期間（プリチャージ発生期間）だけ、プリチャージ信号ＰＲを活性化するようになっている。ここでは、プリチャージ信号ＰＲがＬｏｗレベルになることを活性化と呼び、プリチャージ信号ＰＲがＨｉｇｈレベルになることを非活性化（または、リセット）と呼ぶことにする。

プリチャージ発生回路４３０は、詳しくは、メモリ活性化信号ＡＣＴがＨｉｇｈレベルになると、プリチャージ信号ＰＲを活性化し、またビット線ＤＢＬの電位（プリチャージレベル）が所定のレベルを超えたタイミングでプリチャージ信号ＰＲを非活性化する。

タイミング発生回路４４０は、プリチャージ信号ＰＲが非活性化されたタイミングで、ロウプリデコーダ１５０にプリチャージ信号を出力させるためのタイミング信号ＷＡを出力するようになっている。

カラムプリデコーダ４５０は、アドレス信号ＡＤｉが示すアドレスに応じて、ビット線を選択するためのカラム選択信号ＣＡ０〜ＣＡｍ−１を生成するようになっている。

半導体記憶装置４００の動作を図７のタイミングチャートを用いて説明する。

時間Ａで外部コマンドＮＣＥがＬｏｗレベルになるとによって、データ読み出しの要求が起こると、コマンドデコーダ１２０とアクティブ期間発生回路１３０とによって、メモリ活性化信号ＡＣＴが生成される。

このメモリ活性化信号ＡＣＴによって、カラムスイッチ４２０が活性化されて、ビット線ＤＢＬがプリチャージされる。これにより、プリチャージ発生回路４３０からプリチャージ信号ＰＲが出力される。

同時に、アドレス入力信号ＡＤｉがアドレスバッファ１４０からロウプリデコーダ１５０、およびカラムプリデコーダ４５０へと転送される。これによって、例えばカラム選択信号ＣＡ０が活性化されると、ビット線ＢＬ００、およびＢＬ１０がプリチャージトランジスタ１９２と接続される。

プリチャージ信号ＰＲが活性化されることによって、すべてのソース線ＳＮ０〜ＳＮ（ｎ−２）／２にソースバイアス電位が供給される。

また、プリチャージ発生回路４３０によって、プリチャージトランジスタ１９２がオンにされ、カラムデコーダ１８０によって選択されたビット線ＢＬ００およびＢＬ１０がプリチャージされる。

その後、ダミーメモリセルアレイ４１０を使った前記タイミング発生期間が終了すると、自動でプリチャージ信号ＰＲがリセットされる。プリチャージ信号ＰＲがリセットされると、タイミング発生回路４４０からタイミング人号ＷＡが出力され、読み出し対象のメモリセル１１１と接続されたワード線（例えばワード線ＷＬ０）が、ロウプリデコーダ１５０によって活性化されてＨｉｇｈレベルになる。これが、メモリの内部動作の活性化期間の始まりとなる。ワード線ＷＬ０が活性化されると、対応するソース線ＳＮ０は、ＶＳＳレベルになる。一方で、その他のソース線は、ソースバイアス電位を保持し続ける。

ワード線ＷＬ０が活性化されると、ビット線ＢＬ００およびＢＬ１０からメモリセル１１１のデータが出力される。そして、メモリ活性化信号ＡＣＴが立ち下がって非活性化されると、すべての信号が非活性化状態になった後、出力選択信号ＳＥＬが活性化される。これにより、ビット線ＢＬ００およびＢＬ１０のうちの何れか一方に出力されたデータが出力選択回路１９４からデータ出力ＤＯＵＴとして出力される。

上記のように、本実施形態によれば、プリチャージ期間にソース線を前記ソースバイアス電位に設定することによって、アクティブ期間におけるオフリーク電流による動作不具合に対してケアすることができる。

また、多数のソース線を動作させると消費電流が増加し、それによる電圧降下がメモリ動作マージンを低減させる懸念があるが、プリチャージ期間にそれらの動作を行うことで、メモリ動作マージンへの影響を最小限にすることができる。

また、アクティブ期間中に、読み出し対象のメモリセルとは非接続のソース線に、前記ソースバイアス電位を供給することで、前記非接続のビット線からのオフリーク電流によって、データが読み出されているビット線から誤ったデータが読み出される懸念をなくすことができる。

また、ビット線をプリチャージする期間を生成するために、通常のメモリセルと同じ構造でメモリデータを蓄えることを目的としないダミーメモリセルアレイを使うことで、ビット線へのプリチャージ期間の必要な時間への合わせこみが容易に実現できる。

またメモリ容量をビット線方向で変える場合にも、ビット線を使うタイミング発生方法なので、タイミングの合わせこみが非常に容易に実現できることが特徴である。

なお、ダミーメモリセルアレイ４１０は、例えば、全てもしくは一部のメモリセル１１１がビット線と接続されるようにしたり、または全てのメモリセル１１１がビット線とつながらないようにしたりすることによって、ビット線の負荷容量を調整してもよい。これにより、ビット線ＤＢＬの長さを変更できない場合にも、プリチャージ期間の調整が可能になる。

ダミーメモリセルアレイ４１０が１外部出力単位（１つの出力選択回路に含まれる最小のビット線数に相当するメモリセルアレイ単位）毎に設けられている場合には、例えば、ある出力単位におけるビット線ＤＢＬは全てのメモリセルがつながるようにし、他の出力単位におけるビット線ＤＢＬはメモリセルとはつながらない等のようにすることで、それぞれのビット線ＤＢＬの負荷容量の違いに応じて、出力単位ごとにタイミング調整することが可能となる。なお、メモリセルとビット線との接続または非接続は、出力データの０と１を決めるコンタクト層で設定する。これによって、プリチャージ期間の調整を、余分なマスクコストを追加することなく実現できる。

また、例えば図８に示すように、ダミーメモリセルアレイ４１０とカラムスイッチ４２０とを複数組設け、それぞれのカラムスイッチ４２０のトランジスタサイズを変更することなどによって、スイッチ能力（スイッチの抵抗値）が互いに異なるように構成してもよい。これにより、ビット線の負荷容量に加え、ダミーメモリセルアレイ４１０のスイッチ能力によってもプリチャージ期間の調整が可能になる。

プリチャージ期間を何れかに固定するには、例えば、出力データの０と１を決めるコンタクト層でダミーメモリセルアレイ４１０のゲート端子を所定の電位に固定したりする。これにより、余分なマスクコストを追加することなく実現できる。また、コンタクト層以外にも、例えば配線層で何れのダミーメモリセルアレイ４１０とカラムスイッチ４２０の組を採用するかを切り替えたり、フューズといった素子を使って切り替えるようにしてもよい。

また、プリチャージ期間を外部から切り替えられるように、図８に示すように、各カラムスイッチ４２０のゲート端子に、外部から制御信号を入力してもよい。これにより、外部からプリチャージ期間を切り替えられるようにすることで、適正なプリチャージ期間の評価とダミーメモリアレイによって生成されるプリチャージ期間との相関を求めて評価することができる。すなわち、メモリ評価期間の短縮、および適正なタイミング制御の実現が可能になる。さらに、製造後にプリチャージ期間を切り替えられることにより、歩留まりの向上にもつながる。

《発明の実施形態５》
図９は、本発明の実施形態１に係る半導体記憶装置５００の構成を示すブロック図である。半導体記憶装置５００は、例えば実施形態４などと比べ、より高速にプリチャージができる半導体記憶装置の例である。半導体記憶装置５００は、具体的には半導体記憶装置４００に対して、ビット線プリチャージ回路５１０とプリチャージ制御回路５２０とが追加されて構成されている。

ビット線プリチャージ回路５１０は、各ビット線に対応したプリチャージトランジスタ５１１を備えている。このビット線プリチャージ回路５１０は、カラムデコーダ１８０とメモリセルアレイ１１０との間に配置されている。

プリチャージ制御回路５２０は、プリチャージ信号ＰＲが活性化された場合に、カラム選択信号ＣＡ０〜ＣＡｍ−１に応じ、プリチャージトランジスタ５１１の何れかをオンにすることによって、選択されたビット線をプリチャージするようになっている。

上記の半導体記憶装置５００では、ビット線がプリチャージされる場合には、カラムプリデコーダ４５０によってオンにされたカラムスイッチ１８１を介してプリチャージトランジスタ１９２からプリチャージされるとともに、プリチャージ制御回路５２０によってオンにされたプリチャージトランジスタ５１１からもプリチャージされる。

例えばビット線が長くなって、ビット線の負荷容量が大きくなると、カラムスイッチ１８１を介したプリチャージでは、カラムスイッチ１８１の能力をあげたとしても、プリチャージ速度はカラムスイッチの能力に律速される。これに対しては、回路面積を大きくして高速化することが考えられる。

しかし、上記のように本実施形態は、カラムデコーダ１８０を介することなくビット線をプリチャージするようにビット線プリチャージ回路５１０を配置されているので、カラムスイッチ１８１のオン抵抗による動作速度の低下を小さくできる。すなわち、本実施形態によれば、高速、かつ小さなトランジスタで効率のよいプリチャージが可能になる。

なお、本実施形態は、プリチャージ信号ＰＲとカラム選択信号との論理を使って選択的にビット線をプリチャージできるので、単にカラムスイッチ１８１の能力を大きくする場合に比べ、消費電力の点からも有利である。

また、カラムスイッチ１８１とプリチャージトランジスタ５１１とに同種のトランジスタ（Ｎチャンネルトランジスタ）が使用されているので、トランジスタ特性のプロセスばらつきが同じ傾向になる。例えば半導体記憶装置５００において、ＮチャンネルトランジスタとＰチャンネルトランジスタが正反対に能力がばらついたとしても、その影響は小さく、安定したプリチャージ動作を実現できる。なお、カラムスイッチ１８１とプリチャージトランジスタ５１１とは、同種のトランジスタであればよいので、Ｐチャンネルトランジスタ同士で実現しても同じ効果が得られる。

また、カラムスイッチ１８１から供給されるプリチャージ電位をＶＤＤ−Ｖｔｎ（Ｖｔｎ：Ｎチャンネルトランジスタの閾値電位）にすれば、カラムスイッチ１８１を挟んでＶｔｎだけ低い電位でプリチャージすることで、消費電力を抑制できるだけでなく、‘０’データ読み出し時にビット線からより高速にデータを読み出すことができる。

また、カラムスイッチ１８１、およびプリチャージトランジスタ５１１の閾値電位を他のトランジスタの閾値電位よりも高くすれば、プリチャージ電圧をより低くできる。これにより、消費電力の抑制に加え、さらに‘０’データ読み出しの高速化、およびビット線をＶＳＳレベルに戻す時間の短縮など、データアクセス時間の短縮には有効である。

また、各信号のレベル（Ｈｉｇｈレベル、またはＬｏｗレベル）とその意味の対応関係は例示であり、上記の例には限定されない。

また、前記各実施形態や変形例で説明した構成要素は、論理的に可能な範囲で種々に組み合わせてもよい。

本発明にかかる半導体記憶装置は、スタンバイ時、および動作時における消費電力を削減できるという効果を有し、マスクＲＯＭ等の半導体記憶装置等、特にメモリセルアレイの大規模化と低消費電力化を実現する回路技術等として有用である。

本発明の実施形態１に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態１の変形例１の構成を示すブロック図である。 本発明の実施形態１の変形例２の構成を示すブロック図である。 本発明の実施形態２に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態３に係る半導体記憶装置において用いられるソースバイアス制御回路の構成を示すブロック図である。 本発明の実施形態４に係る半導体記憶装置の構成を示すブロック図である。 本発明の実施形態４に係るタイミングチャートである。 本発明の実施形態４の変形例の構成を示すブロック図である。 本発明の実施形態５に係る半導体記憶装置の構成を示すブロック図である。 従来の半導体記憶装置の構成を示すブロック図である。 従来の半導体記憶装置に係るタイミングチャートである。

符号の説明

１００ 半導体記憶装置
１１０ メモリセルアレイ
１１１ メモリセル
１２０ コマンドデコーダ
１２１ ソースバイアス制御回路
１３０ アクティブ期間発生回路
１４０ アドレスバッファ
１５０ ロウプリデコーダ
１５１ ロウプリデコーダ
１６０ ワードドライバ
１７０ ソースバイアス制御回路アレイ
１７１ ソースバイアス制御回路
１７２ 温度検知回路
１７３ スイッチ
１７４ スイッチ
１８０ カラムデコーダ
１８１ カラムスイッチ
１９１ プリチャージ発生回路
１９２ プリチャージトランジスタ
１９３ 読み出し回路
１９４ 出力選択回路
２００ 半導体記憶装置
２１０ ソースプルダウンドライバ
３７１ ソースバイアス制御回路
３７１〜３７１ｂ ソースバイアス制御回路
３７１ｂ Ｎチャンネルトランジスタ
３７１ｃ Ｎチャンネルトランジスタ
３７１ｄ ＮＯＲ回路
４００ 半導体記憶装置
４１０ ダミーメモリセルアレイ
４２０ カラムスイッチ
４３０ プリチャージ発生回路
４４０ タイミング発生回路
４５０ カラムプリデコーダ
５００ 半導体記憶装置
５１０ ビット線プリチャージ回路
５１１ プリチャージトランジスタ
５２０ プリチャージ制御回路
９００ 半導体記憶装置
９１０ メモリセルアレイ
９１１ メモリセル
９２０ ソース電位制御回路
９２１ ＮＯＴ回路
９３０ カラムデコーダ
９３１ スイッチ
９４０ プリチャージトランジスタ
９５０ 読み出し回路
９６０ 出力選択回路
ＷＬ０〜ＷＬn-1 ワード線
ＢＬ００〜ＢＬ１ｍ−１ ビット線
ＳＮ０〜SN（n-2)/2 ソース線

Claims (21)

1. １つのトランジスタで構成されたメモリセルがマトリックス状に配置されたメモリセルアレイを有する半導体記憶装置であって、
   前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
   前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
   前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
   前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、制御対象のソース線を選択するための行選択信号に応じ、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を制御するソースバイアス制御回路と、
   前記ソース線のなかから前記制御対象のソース線を選択して前記行選択信号を生成するソース線選択回路と、
   を備えたことを特徴とする半導体記憶装置。
2. 請求項１の半導体記憶装置であって、
   ソースバイアス制御回路は、前記行選択信号のプリデコード信号によって、前記ソース線の制御を選択的に行うように構成されていることを特徴とする半導体記憶装置。
3. 請求項１の半導体記憶装置であって、
   さらに、半導体記憶装置の温度変化を検知する温度検知回路を備え、
   前記ソース線選択回路は、前記温度検知回路が検出した温度変化に応じ、前記制御対象のソース線を選択するように構成されていることを特徴とする半導体記憶装置。
4. 請求項１の半導体記憶装置であって、
   前記ソース線選択回路は、半導体記憶装置の外部からの制御に応じ、前記制御対象のソース線を選択するように構成されていることを特徴とする半導体記憶装置。
5. 請求項１の半導体記憶装置であって、
   さらに、前記ソースバイアス電位が供給されたソース線を接地電位に戻す際に、接地電位に戻すソース線をプルダウンするソースプルダウンドライバを備え、
   前記ソースプルダウンドライバは、前記メモリセルアレイ内に、前記ワード線方向に分散して配置されていることを特徴とする半導体記憶装置。
6. 請求項５の半導体記憶装置であって、
   前記ソースプルダウンドライバは、前記メモリセルから読み出されるデータの最小出力単位に対応したメモリセルアレイ単位毎に設けられていることを特徴とする半導体記憶装置。
7. 請求項５の半導体記憶装置であって、
   前記ソースプルダウンドライバは、前記ワード線の電位に応じて、ソース線をプルダウンするように構成されていることを特徴とする半導体記憶装置。
8. １つのトランジスタで構成されたメモリセルがマトリックス状に配置されたメモリセルアレイを有する半導体記憶装置であって、
   前記マトリックスの各行に対応して設けられて、対応する行における各トランジスタのゲート端子を共通に接続するワード線と、
   前記マトリックスの各列に対応して設けられて、対応する列における少なくとも１つのトランジスタのドレイン端子を共通に接続するビット線と、
   前記マトリックスの互いに隣り合う２行毎に対応して設けられて、前記２行の各トランジスタのソース端子を共通に接続するソース線と、
   前記メモリセルからデータを読み出すための動作が行われるアクティブ期間に、制御対象のソース線を選択するための行選択信号に応じ、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を、接地電位よりも高く電源電位よりも低いソースバイアス電位が供給された状態、接地電位が供給された状態、およびハイインピーダンス状態の３つの状態のうちの何れかの状態に電位制御をするソースバイアス制御回路と、
   前記ソース線の中から前記制御対象のソース線を選択して前記行選択信号を生成するソース線選択回路と、
   を備えたことを特徴とする半導体記憶装置。
9. 請求項８の半導体記憶装置であって、
   前記ソースバイアス制御回路は、半導体記憶装置の外部から入力された選択信号に応じ、前記３つの状態のうちの何れかの状態に電位制御をするように構成されていることを特徴とする半導体記憶装置。
10. 請求項８の半導体記憶装置であって、
    前記メモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
    前記ソースバイアス制御回路は、前記記憶データの値を決定するコンタクト層が形成される際に、前記３つの状態のうちの何れの状態に電位制御をするかが設定されるように構成されていることを特徴とする半導体記憶装置。
11. 請求項１の半導体記憶装置であって、さらに、
    プリチャージをする期間を示すプリチャージ信号に応じて、前記ビット線をプリチャージするビット線用プリチャージ回路と、
    半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するとともに、自己完結のタイミングで、前記アクティブ信号をリセットするコマンドデコード回路と、
    前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
    前記ソースバイアス制御回路は、前記プリチャージ信号が示すプリチャージ期間および前記アクティブ信号が示すアクティブ期間に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
12. 請求項１１の半導体記憶装置であって、さらに、
    １列の前記メモリセルからなるダミーメモリセルアレイと、
    前記ダミーメモリセルアレイにおけるメモリセルを構成するトランジスタのドレイン端子を接続するために使用するダミービット線と、
    前記ダミービット線をプリチャージするダミー用プリチャージ回路とを備え、
    前記プリチャージ信号発生回路は、前記ダミービット線の電位が所定のレベルを超えた際に、前記プリチャージ信号をリセットするように構成されていることを特徴とする半導体記憶装置。
13. 請求項１２の半導体記憶装置であって、
    前記ダミーメモリセルアレイは、前記メモリセルから読み出されるデータの最小出力単位に対応したメモリセルアレイ単位毎に対応して設けられたものであり、
    前記ダミービット線は、前記メモリセルが少なくとも1つ接続されているか、またはすべて接続されていないかによって、負荷容量が調整されることを特徴とする半導体記憶装置。
14. 請求項１２および請求項１３のうちの何れか１項の半導体記憶装置であって、
    前記メモリセルアレイにおけるメモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
    前記ダミーメモリセルアレイの個数、および各ダミーメモリセルアレイにおいて前記ダミービット線と接続されるメモリセルの個数は、前記記憶データの値を決定するコンタクト層が形成される際に設定されるように構成されていることを特徴とする半導体記憶装置。
15. 請求項１２および請求項１３のうちの何れか１項の半導体記憶装置であって、
    前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組が複数組設けられ、
    各ダミー用プリチャージ回路は、前記ダミービット線をプリチャージする速度が互いに異なるように構成されていることを特徴とする半導体記憶装置。
16. 請求項１５の半導体記憶装置であって、
    さらに、半導体記憶装置の外部からの制御に応じ、前記複数組のうちの何れか１つの前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組を有効にする切り替え回路を備えたことを特徴とする半導体記憶装置。
17. 請求項１５の半導体記憶装置であって、
    前記メモリセルアレイにおけるメモリセルは、前記トランジスタのドレイン端子が対応するビット線に接続されているか、接続されていないかによって、記憶される記憶データの値が決定されるものであり、
    前記複数組の前記ダミーメモリセルアレイと前記ダミー用プリチャージ回路との組は、前記記憶データの値を決定するコンタクト層が形成される際に、何れか１つの組が有効にされるように構成されていることを特徴とする半導体記憶装置。
18. 請求項１の半導体記憶装置であって、さらに、
    入力されたアドレス信号が示すアドレスに応じて前記ビット線を選択するカラムスイッチと、
    プリチャージをする期間を示すプリチャージ信号に応じて、前記カラムスイッチを介して前記ビット線をプリチャージする第１のプリチャージ回路と、
    前記プリチャージ信号に応じて、前記カラムスイッチを介さずに前記ビット線をプリチャージする第２のプリチャージ回路と、
    半導体記憶装置の外部からのメモリアクセス要求に応じたタイミングで、前記メモリセルからデータを読み出すための動作が行われるアクティブ期間であることを示すアクティブ信号を出力するとともに、自己完結のタイミングで、前記アクティブ信号をリセットするコマンドデコード回路と、
    前記プリチャージ信号を生成するプリチャージ信号発生回路とを備え、
    前記ソースバイアス制御回路は、前記プリチャージ信号が示すプリチャージ期間および前記アクティブ信号が示すアクティブ期間に、制御対象のソース線のうち読み出し対象のメモリセルとは非接続のソース線を前記ソースバイアス電位が供給された状態に制御するように構成されていることを特徴とする半導体記憶装置。
19. 請求項１８の半導体記憶装置であって、
    前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路は、同種類のトランジスタで構成されていることを特徴とする半導体記憶装置。
20. 請求項１９の半導体記憶装置であって、
    前記第１のプリチャージ回路、および第２のプリチャージ回路は、前記第１のプリチャージ回路、および第２のプリチャージ回路を構成するトランジスタの閾値電位だけ、電源電位よりも低い電位をプリチャージするように構成されていることを特徴とする半導体記憶装置。
21. 請求項２０の半導体記憶装置であって、
    前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路を構成するトランジスタの閾値電位は、半導体記憶装置における前記カラムスイッチ、第１のプリチャージ回路、および第２のプリチャージ回路以外の回路で使用されるトランジスタの閾値電位よりも高いことを特徴とする半導体記憶装置。
    
    
    

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