TWI388129B - 全數位頻率合成裝置 - Google Patents
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Description
本發明係有關於一種頻率合成裝置，特別係有關於一種全數位頻率合成裝置。
頻率合成裝置(frequency synthesizer)在通訊系統上面是一個重要的部份，其亦已廣泛的使用於系統單晶片設計，通常被應用於電腦及通訊系統方面，且隨著製程技術不斷的演進，積體電路設計的趨勢已朝系統單晶片方面發展，系統單晶片之優點係為可讓設計實作更有效率，但同時也增加了設計複雜度與設計考量。在習知技術中，使用飛快加法器電路之頻率合成裝置(參考先前技術文獻[1])必須採用一類比鎖相迴路加上飛快加法器電路，因此必須採用混訊方式將電路整合，然而在製程轉換以及系統整合上並不如全數位電路方便。
[1] L. Xiu, and Z. You, “A flying-adder architecture of frequency and phase synthesis with scalability,” IEEE Trans. on VLSI Systems, vol. 10, no. 5, pp. 637-649, Oct. 2002.
本發明之主要目的係在於提供一種全數位頻率合成裝置，其包含一全數位鎖相迴路、一延遲串電路以及一飛快加法器電路，該延遲串電路係具有N個依序串接之緩
衝器，N係為大於1之正整數，其中第1個緩衝器係連接該全數位鎖相迴路，該飛快加法器電路係連接該延遲串電路之該些緩衝器。由於本發明之該全數位頻率合成裝置係具有該延遲串電路，且該全數位頻率合成裝置係利用該全數位鎖相迴路鎖定一個固定的頻率訊號，經過該延遲串電路產生相同頻率不同相位的訊號輸入至該飛快加法器電路，使得所有電路係皆以數位電路實現，而能快速與系統整合，且可快速切換所需之頻率訊號，應用於不同時脈的系統中。
請參閱第1圖，其係本發明之第一較佳實施例，一種全數位頻率合成裝置100係包含一全數位鎖相迴路110、一延遲串電路120以及一飛快加法器電路130，該全數位鎖相迴路110係包含有一相位頻率偵測器111(phase frequency detector,PFD)、一連接該相位頻率偵測器111之相位搜尋控制器112(phase search controller,PSC)、一連接該相位搜尋控制器112之回授數位控制振盪器113(feedback digital-controlled oscillator,FB_DCO)、一連接該相位頻率偵測器111及該回授數位控制振盪器113之除頻器114(frequency divider,FDIV)以及一連接該相位搜尋控制器112之輸出數位控制振盪器115(output digital-controlled oscillator,OUT_DCO)，該延遲串電路120具有N個依序串接之緩衝器121，N係為大於1之正整數，且第1個緩衝器121係連接該全數位鎖相迴路110，在本實施例中，該延遲串電路
120之第1個緩衝器121係連接該全數位鎖相迴路110之該輸出數位控制振盪器115，該飛快加法器電路130係連接該延遲串電路120之該些緩衝器121。
請再參閱第1圖，該全數位鎖相迴路110係根據一外部重置訊號(RESET)，以控制輸出之頻率訊號重置之動作，其中該全數位鎖相迴路110係接收一外部參考時脈訊號140(CLK_IN)及一外部除頻控制訊號150(MOD)，以控制所產生之一鎖定時脈訊號頻率，並提供給該延遲串電路120做為所需之輸入訊號，在本實施例中，該外部參考時脈訊號140係由該全數位鎖相迴路110之該相位頻率偵測器111接收，該外部除頻控制訊號150係由該全數位鎖相迴路110之該除頻器114接收，請再參閱第1圖，當該相位頻率偵測器111偵測出該外部參考時脈訊號140與一回授訊號116(FB_CLK)之頻率與相位有差異時，該相位頻率偵測器111即產生出二第一控制訊號117a(UP)、117b(DOWN)給該相位搜尋控制器112，該相位搜尋控制器112則根據該相位頻率偵測器111之該些第一控制訊號117a、117b，利用二位元搜尋演算法產生出改變該回授數位控制振盪器113之振盪頻率的二第二控制訊號118a(COARSE)、118b(FINE)，且該回授數位控制振盪器113則根據該些第二控制訊號118a、118b切換其輸出時脈之振盪頻率並傳送一回饋訊號119(CLK_FB_M)至該除頻器114，該除頻器114係接收該外部除頻控制訊號150及該回饋訊號119並產生該回授訊號116，再將該回授訊號116回授至該相位頻率偵測器111。其中上述動作會重複直到該相位頻率偵測器111無法偵測出來源時
脈與回授時脈之差異為止，亦即進入鎖定狀態。接著，當該相位搜尋控制器112進入鎖定狀態後，其係將一鎖定訊號118c(LOCK)由原本之低電位升高為高電位，並且傳送至該輸出數位控制振盪器，並傳送該些第二控制訊號118a、118b的64個參考週期之最大及最小控制訊號的平均118a’、118b’(AVG_COARSE、AVG_FINE)至該輸出數位控制振盪器115且該輸出數位控制振盪器115係輸出一輸出時脈頻率訊號160(OUT_CLK)，其係具有降低該輸出時脈頻率訊號160抖動之功效。之後，當該輸出數位控制振盪器115進入鎖定狀態後，若該相位頻率偵測器111又偵測到回授時脈與來源時脈有所差異時，將會重複上述步驟進行調整，直到再度鎖定。
接著，請再參閱第1圖，該延遲串電路120係接收該全數位鎖相迴路110所產生之該輸出時脈頻率訊號160，經過多重相位延遲後，各該緩衝器121係分別產生一緩衝器時脈訊號121a，各該緩衝器時脈訊號121a係為相同頻率多重相位之時脈訊號，以提供給該飛快加法器電路130作為所需之輸入訊號，在本實施例中，該延遲串電路120係具有32個依序串接之緩衝器121，該延遲串電路120之第1個緩衝器121係連接該全數位鎖相迴路110之該輸出數位控制振盪器115。
請參閱第1及2圖，該飛快加法器電路130係連接該延遲串電路120之該些緩衝器121，以接收該延遲串電路120之該些緩衝器121所產生之該些緩衝器時脈訊號121a，該飛快加法器電路130同時也接收一外部輸入頻率控制訊號170(FCW)，以控制合成該些緩衝器時脈訊號121a
之頻率。請再參閱第2圖，該飛快加法器電路130係具有一第一加法器131a、一連接該第一加法器131a之第一暫存器132a、一連接該第一暫存器132a之第二暫存器132b、一連接該第二暫存器132b之第一多工器133a、一連接該第一暫存器132a之第二加法器131b、一連接該第二加法器131b之第三暫存器132c、一連接該第三暫存器132c之第四暫存器132d、一連接該第四暫存器132d之第二多工器133b、一連接該第一多工器133a及該第二多工器133b之第三多工器133c、一連接該第三多工器133c之D型正反器134及一連接該D型正反器134之反相器135，在本實施例中，該第一多工器133a及該第二多工器133b係為32對1多工器，該第三多工器133c係為2對1多工器，且該第一多工器133a及該第二多工器133b係連接該延遲串電路120之該些緩衝器121。
請再參閱第2圖，該飛快加法器電路130係接收該延遲串電路120之該些緩衝器時脈訊號121a及一外部輸入頻率控制訊號170(FCW)，在本實施例中，該外部輸入頻率控制訊號170係可區分為一第一外部輸入頻率控制訊號171(FCW1,FCW[9：0])及一第二外部輸入頻率控制訊號172(FCW2,FCW[10：6])，且該飛快加法器電路130係將電路分為路徑A以及路徑B兩部分，該飛快加法器電路130之該D型正反器134係連接該第三多工器133c，其係利用一第一時脈訊號136(CLK1)來選擇要輸出路徑A的訊號或是路徑B的訊號，其中路徑A和路徑B是相同的電路，主要的差別係在於使用的加法器之位元數不同，在本實施例中，路徑A所使用之該第二加法器131b位元數係
為5個位元數，而路徑B所使用之該第一加法器131a位元數係為10個位元數，該第一加法器131a與該第二加法器131b之輸出係為32對1多工器的選擇位址訊號，其係用以選擇由該延遲串電路120所輸出之32條訊號線(DCO[31：0]，即該些緩衝器時脈訊號121a)所要傳送至該第三多工器133c的訊號。以下係分別對路徑A與路徑B之流程進行說明。
路徑A：該第二加法器131b係接收該第二外部輸入頻率控制訊號172及由該第一暫存器132a所輸出之值(bit9~bit5)且該第二加法器131b將該第二外部輸入頻率控制訊號172及值(bit9~bit5)相加後之結果存到觸發源為一第二時脈訊號137(CLK2)的該第三暫存器132c，再等待下一次時該第二時脈訊號137的正緣觸發，再將值(bit9~bit5)傳到觸發源為該第一時脈訊號136的該第四暫存器132d，然後等待下一次的該第一時脈訊號136正緣觸發該第四暫存器132d，再將該第四暫存器132d的值(bit9~bit5)送到該第二多工器133b的選擇訊號位址，以選擇32條訊號線所要輸出至該第三多工器133c的值。
路徑B：該第一加法器131a係接收該第一外部輸入頻率控制訊號171及由該第一暫存器132a所輸出之值(bit9~bit0)且該第一加法器131a將該第一外部輸入頻率控制訊號171及值(bit9~bit0)相加後之結果存到觸發源為該第二時脈訊號137的該第一暫存器132a，等待下一次該第二時脈訊號137的正緣觸發，再將值(bit9~bit5)傳到觸發源也是該第二時脈訊號137的該第二暫存
器132b，最後再等待一次該第二時脈訊號137的正緣觸發，然後將該第二暫存器132b的值送到該第一多工器133a的選擇訊號位址，以選擇32條訊號線所要輸出至該第三多工器133c的值。
由此可知，利用該第一時脈訊號136和該第二時脈訊號137的反相關係，達到路徑A和路徑B互鎖的作用，因此不論是路徑A的該第二多工器133b或是路徑B的該第一多工器133a選擇訊號永遠都是半個周期前的訊號，不會因多工器選擇訊號轉換時可能產生的突波(glitch)，造成電路輸出錯誤的觸發(trigger)導致頻率合成的動作錯誤，且路徑A的該第二多工器133b或是路徑B的該第一多工器133a的輸出皆傳送至該第三多工器133c，再利用該第一時脈訊號136來選擇要輸出路徑A或路徑B觸發(trigger)下一級的該D型正反器134，以產生所期望的頻率。再者，在系統操作中，若要更動輸出頻率，僅須由外部改變該外部輸入頻率控制訊號170即可，不必重新鎖定，切換速度極快。由於本發明之該全數位頻率合成裝置100係具有該延遲串電路120，且該全數位頻率合成裝置100係利用該全數位鎖相迴路110鎖定一個固定的頻率訊號，經過該延遲串電路120產生相同頻率不同相位的訊號輸入至該飛快加法器電路130，再利用該外部輸入頻率控制訊號170選擇該飛快加法器電路130中多工器的輸出，以觸發該D型正反器134而產生期望輸出頻率訊號，不必重新鎖定頻率，因此可使所有電路係皆以數位電路實現，故能快速與系統整合，且可快速切換所需之頻率訊號，應用於不同時脈的系統中。
另，請參閱第3A及3B圖，為了顯示本發明之優越性及可實施性，其係以台灣積體電路製造公司提供之0.18μm 1P6M CMOS製程來實作。請再參閱第3A圖，其係為所模擬的情形，其中該輸出時脈頻率訊號160係為該全數位鎖相迴路110鎖定之頻率80MHz，利用該外部輸入頻率控制訊號170的改變合成所需之頻率，該第一時脈訊號136則為使用該飛快加法器電路130之該全數位頻率合成裝置100的輸出，合成頻率由39.38MHz轉換為170MHz，請再參閱第3B圖，其係為該輸出時脈頻率訊號160，輸入至該延遲串電路120，產生出多重相位之輸出時脈波形以供該飛快加法器電路130使用。本發明係以全數位化實現，方便與其他系統快速整合，應用於系統單晶片之中，並具有在製程轉換時可立即更換的方便性。
本發明之保護範圍當視後附之申請專利範圍所界定者為準，任何熟知此項技藝者，在不脫離本發明之精神和範圍內所作之任何變化與修改，均屬於本發明之保護範圍。
100‧‧‧全數位頻率合成裝置
110‧‧‧全數位鎖相迴路
111‧‧‧相位頻率偵測器
112‧‧‧相位搜尋控制器
113‧‧‧回授數位控制振盪器
114‧‧‧除頻器
115‧‧‧輸出數位控制振盪器
116‧‧‧回授訊號
117a、117b‧‧‧第一控制訊號
118a、118b‧‧‧第二控制訊號
118a’、118b’‧‧‧第二控制訊號的平均
118c‧‧‧鎖定訊號
119‧‧‧回饋訊號
120‧‧‧延遲串電路
121‧‧‧緩衝器
121a‧‧‧緩衝器時脈訊號
130‧‧‧飛快加法器電路
131a‧‧‧第一加法器
131b‧‧‧第二加法器
132a‧‧‧第一暫存器
132b‧‧‧第二暫存器
132c‧‧‧第三暫存器
132d‧‧‧第四暫存器
133a‧‧‧第一多工器
133b‧‧‧第二多工器
133c‧‧‧第三多工器
134‧‧‧D型正反器
135‧‧‧反相器
136‧‧‧第一時脈訊號
137‧‧‧第二時脈訊號
140‧‧‧外部參考時脈訊號
150‧‧‧外部除頻控制訊號
160‧‧‧輸出時脈頻率訊號
170‧‧‧外部輸入頻率控制訊號
171‧‧‧第一外部輸入頻率控制訊號
172‧‧‧第二外部輸入頻率控制訊號
第1圖：依據本發明之一較佳實施例，一種全數位頻率合成裝置之流程圖。
第2圖：依據本發明之一較佳實施例，該全數位頻率合成裝置之該飛快加法器電路的流程圖。
第3A及3B圖：依據本發明之一較佳實施例，以台灣積體電路製造公司提供之0.18μm 1P6M CMOS製程實作之模擬結果圖。
100‧‧‧全數位頻率合成裝置
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111‧‧‧相位頻率偵測器
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Claims (6)
- 一種全數位頻率合成裝置，其至少包含：一全數位鎖相迴路；一延遲串電路，其係具有N個依序串接之緩衝器，N係為大於1之正整數，其中第1個緩衝器係連接該全數位鎖相迴路；以及一飛快加法器電路，其係連接該延遲串電路之該些緩衝器。
- 如申請專利範圍第1項所述之全數位頻率合成裝置，其中該全數位鎖相迴路係包含有一相位頻率偵測器、一連接該相位頻率偵測器之相位搜尋控制器、一連接該相位搜尋控制器之回授數位控制振盪器、一連接該相位頻率偵測器及該回授數位控制振盪器之除頻器以及一連接該相位搜尋控制器之輸出數位控制振盪器，該延遲串電路之第1個緩衝器係連接該全數位鎖相迴路之該輸出數位控制振盪器。
- 如申請專利範圍第1項所述之全數位頻率合成裝置，其中該飛快加法器電路係具有一第一加法器、一連接該第一加法器之第一暫存器、一連接該第一暫存器之第二暫存器、一連接該第二暫存器之第一多工器、一連接該第一暫存器之第二加法器、一連接該第二加法器之第三暫存器、一連接該第三暫存器之第四暫存器、一連接該第四暫存器之第二多工器、一連接該第四暫存器之第二多工器、一連接該第一多工器及該第二多工器之第三多工器、一連接該第三多工器之D型正反器及一連接該D型正反器之反相器。
- 如申請專利範圍第3項所述之全數位頻率合成裝置，其中 該第一多工器及該第二多工器係為32對1多工器。
- 如申請專利範圍第3項所述之全數位頻率合成裝置，其中該第三多工器係為2對1多工器。
- 如申請專利範圍第3項所述之全數位頻率合成裝置，其中該第一多工器及該第二多工器係連接該延遲串電路之該些緩衝器。
Priority Applications (1)
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|---|---|---|---|
| TW98131917A TWI388129B (zh) | 2009-09-22 | 2009-09-22 | 全數位頻率合成裝置 |
Applications Claiming Priority (1)
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|---|---|---|---|
| TW98131917A TWI388129B (zh) | 2009-09-22 | 2009-09-22 | 全數位頻率合成裝置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201112642A TW201112642A (en) | 2011-04-01 |
| TWI388129B true TWI388129B (zh) | 2013-03-01 |
Family
ID=44909326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW98131917A TWI388129B (zh) | 2009-09-22 | 2009-09-22 | 全數位頻率合成裝置 |
Country Status (1)
| Country | Link |
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-
2009
- 2009-09-22 TW TW98131917A patent/TWI388129B/zh not_active IP Right Cessation
Also Published As
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|---|---|
| TW201112642A (en) | 2011-04-01 |
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