TWI388126B - 積體電路之時鐘電路（三） - Google Patents

Description

積體電路之時鐘電路(三)

本發明係關於具有時鐘電路之積體電路，其可容忍諸如溫度、接地雜訊、電源雜訊等變異。

積體電路之時鐘電路之運作會隨溫度、接地雜訊、電源雜訊等因子而有變異。由於這些變異會影響輸出時鐘訊號的最終時序，已有多項研究進行期能針對此一問題，在上述變異存在的情況下，產生較均勻的輸出時鐘訊號。

舉例而言，Gaboury之美國專利第7,142,005號利用增加具有主動負載之緩衝電路、獨立偏壓電路系統、以及偏壓電路系統之方式，來隔離電源波動對時鐘訊號的影響。為了達成隔離電源波動對時鐘訊號的影響，這些相對複雜的緩衝電路造成晶粒面積與成本之大幅增加。

因此產生需求，希望能夠解決這些變異問題，但採用較不複雜的結構與較少的成本

本發明係提供一種具有時鐘積體電路的裝置之技術。

此時鐘積體電路具有一栓鎖器，產生該時鐘積體電路的一時鐘信號輸出。該栓鎖器包含交互耦接的邏輯閘，如此該栓鎖器中的該交互耦接的邏輯閘之輸出與該栓鎖器中的該交互耦接的不同邏輯閘之輸入耦接。

此時鐘積體電路也具有一時序電路與該栓鎖器的一輸出耦接，該時序電路的一輸出在一第一參考信號與一第二參考信號之間切換，該切換的一速率係由一與溫度相關的時間常數來決定。該時序電路之該輸出決定該時鐘信號輸出的時序。

此時鐘積體電路也具有一反相電路，比較該時序電路之一輸出與一溫度補償參考值，如此該時鐘積體電路之該時鐘信號輸出的該時序可以抵擋溫度變動，該反相電路的一輸出與該栓鎖器的一輸入耦接。

在某些實施例中，該時間常數是一指數信號。

在某些實施例中，該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該時序電路在自該第一參考電壓充電至該第二參考電壓的狀態與自該第二參考電壓放電至該第一參考電壓的狀態之間切換。

在某些實施例中，該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該時序電路，回應至該反相電路，在自該第一參考電壓充電至該第二參考電壓的狀態與自該第二參考電壓放電至該第一參考電壓的狀態之間切換。其中該反相電路的該溫度補償觸發點是一第三參考電壓，其隨著溫度增加而降低。在一實施例中，該反相電路的該溫度補償觸發點是由一溫度補償電源所產生。

本發明之另一目的為提供一種具有時鐘積體電路的裝置，將反相器以施密特觸發電路取代。

本發明之又一目的為提供一種具有時鐘積體電路的裝置，將反相器以運算放大器電路取代，且加上一個電流產生器型的參考電路，產生該溫度補償參考值。

在許多不同的實施例中，該電流產生器型的參考電路是一電流產生器及一電阻特性裝置，包含一電阻、二極體及一金氧半電晶體之任一；且某些其他的裝置如一具有CTAT(與溫度反比)特性及PTAT(與溫度正比)特性至少之一者的裝置。

本發明之再一目的為提供一種具有時鐘積體電路的裝置，包含一栓鎖器產生該時鐘積體電路的一時鐘信號輸出。該栓鎖器包含一第一邏輯閘及一第二邏輯閘彼此交互耦接。該第一邏輯閘之一輸出與該第二邏輯閘之一第一輸入耦接。該第二邏輯閘之一輸出與該第一邏輯閘之一第一輸入耦接。該第二邏輯閘之該輸出與該第一邏輯閘之一第二輸入經由至少一第一時序電路及一第一反相器耦接。該第一邏輯閘之該輸出與該第二邏輯閘之一第二輸入經由至少一第二時序電路及一第二反相器耦接。

該第一時序電路具有一輸出在一第一參考信號與一第二參考信號之間以一第一速率切換，該第一速率係由一與溫度相關的第一時間常數來決定。

該第二時序電路具有一輸出在該第一參考信號與該第二參考信號之間以一第二速率切換，該第二速率係由一與溫度相關的一第二時間常數來決定。

該第一時序電路及該第二時序電路之該些輸出決定該時鐘信號輸出的時序。

該第一反相器比較該第一時序電路之一輸出與一第一溫度補償參考值，其是該第一反相器的一第一溫度補償觸發點。

該第二反相器比較該第二時序電路之一輸出與一第二溫度補償參考值，其是該第二反相器的一第二溫度補償觸發點。

在一實施例中，該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該第一時序電路及該第二時序電路在自該第一參考電壓充電至該第二參考電壓的狀態與自該第二參考電壓放電至該第一參考電壓的狀態之間切換。在一實施例中，該些溫度補償參考值是一第三參考電壓，其隨著溫度增加而降低。

在一實施例中，該第一及第二時間常數是一指數信號。

在一實施例中，該第一及第二溫度補償參考值是自一共同參考電路產生。

在一實施例中，該第一及第二溫度補償參考值是自不同的參考電路產生。

本發明之另一目的為提供一種具有時鐘積體電路的裝置，將數組反相器以數組施密特觸發電路取代。

本發明之另一目的為提供一種具有時鐘積體電路的裝置，將數組反相器以數組運算放大器電路取代，且加上一個電流產生器型的參考電路，產生該溫度補償參考值。

第1圖顯示一具有例如是溫度、接地電壓或是電源電壓變動承受能力的積體電路時鐘電路之方塊示意圖。

此積體電路時鐘電路通常是一迴路結構，具有時序電路102、準位切換電路104及栓鎖電路栓鎖電路106。此栓鎖電路栓鎖電路106產生一自栓鎖電路栓鎖電路106至時序電路102的回授信號，及一時鐘輸出信號110。此時序電路102根據一時間常數在兩個參考信號之間切換。此時間常數因此決定了此積體電路時鐘電路的時序。一個典型的時間常數範例為一指數時間常數，其將一RC電路或是RL電路的上升及下降時間特徵化。此準位切換電路監控時序電路102的輸出，且根據此時序電路102是否足夠高或低來改變其輸出。栓鎖電路106的範例為SR栓鎖器、SR NAND栓鎖器、JK栓鎖器、閘式SR栓鎖器、閘式D栓鎖器、閘式觸發栓鎖器等。此栓鎖電路電路106具有兩個穩定狀態且在這兩個穩定狀態之間切換以產生一時鐘輸出信號110。

時序電路102所依賴的兩個參考信號是由電路116所產生，其也會產生準位切換電路104所依賴的準位切換參考信號。藉由同時為時序電路102產生所依賴的參考信號及為準位切換電路104產生所依賴的準位切換參考信號，電路116可以減少為時序電路102所依賴的參考信號及為準位切換電路104所依賴的準位切換參考信號共享的雜訊信號之雜訊相位。因為任何雜訊相位是很小的，此時序電路102所依賴參考信號中的雜訊信號之峰值與谷值係與準位切換電路104所依賴準位切換參考信號中的雜訊信號之峰值與谷值同步。

準位切換電路104所依賴的準位切換參考信號112，由電路118選取將其與準位切換電路104耦接。在某些實施例中，這會作為一採樣而保持住接地雜訊，所以相同的接地雜訊會由時序電路102所保持住，且會由準位切換電路104所依賴的準位切換參考電路所保持住。

雖然此處所示之方塊圖可以解決溫度、接地電壓或是電源電壓的變動問題，但是本發明不同實施例中的一改良時鐘電路僅解決這些變動參數的其中之一而已(例如：僅針對溫度雜訊、僅針對接地電壓雜訊或是僅針對電源電壓雜訊)，或是這些變動參數的其中之二而已(例如：僅針對溫度和電源電壓雜訊、僅針對溫度和接地電壓雜訊或是僅針對電源電壓和接地電壓雜訊)。

第2A和2B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一反相電路以評估時序電路的輸出。

圖式中顯示平行放置的時序電路202A和202B，平行放置的反相電路204A和204B，以及一栓鎖電路206。此時序電路202A和202B通常是一具有電阻RX或RY的反相器，自電容CX或CY進行充電或放電，以改變OX或OY的輸出電壓。

第2A圖顯示一實施例，其中電容CX或CY係與一共同接地耦接。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY係與一共同接地耦接。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與反相器的共同接地端解除耦接。

第2B圖顯示一實施例，其中電容CX或CY係與一共同電源耦接。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有電容CX或CY的時序電路，其中時序電路可以修改為將電容CX或CY係與一共同電源耦接。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與反相器的共同電源端解除耦接。

此反相電路204A和204B由一CTAT電源或是一與溫度成反比之電源，其會隨著溫度的增加而降低，來驅動。

此反相器係與運算放大器版本十分不同。在運算放大器版本中，一Vref與時序電路的輸出(如RC電路的上升/下降)進行比較。而在反相器版本中，此反相器的電源係被控制，以改變此反相器的行程且因此偵測時序電路的輸出(如RC電路的上升/下降)。在此反相器版本中，一個額外關於電源與反相器行程的溫度關係受到重視。

此反相器相較於運算放大器版本具有以下的優點：(1)較低的工作電壓VDD；(2)較小的電路尺寸(反相器僅有兩個金氧半電晶體而運算放大器具有五個或以上的金氧半電晶體)；(3)較簡單的設計；(4)較低的主動電流(反相器具有一個電流路徑，而運算放大器具有兩個或三個電流路徑及包含一個額外的電流鏡)；及(5)較高的工作速度(反相器具有一個階段的延遲，而運算放大器具有兩個或三個階段的延遲)。

此栓鎖電路206是交互耦接的，如此一邏輯閘的輸出與另一邏輯閘的輸入耦接。一邏輯閘的一輸入是直接與另一邏輯閘的輸出耦接，此一邏輯閘的另一輸入是直接與另一邏輯閘的輸出經過時序電路與準位偵測電路而耦接。

第2C圖顯示時序電路的另一實施例。雖然大部分與第2A圖類似，在第2C圖中平行放置的時序電路202A和202B是由一PTAT電源或是一與溫度成正比之電源，其會隨著溫度的增加而增加，來驅動。雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有CTAT電源的時序電路，其中CTAT電源可以由PTAT電源來取代。

類似地，雖然圖式中並未明示所有可能的變化，本發明的技術包含所有實施例中具有PTAT電源的時序電路，其中PTAT電源可以由CTAT電源來取代。

第2D圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一施密特觸發電路以評估此時序電路的輸出。

雖然第2B圖類似，在第2D圖中的準位切換電路210A和210B之施密特觸發電路是由一CTAT電源來驅動，且包含具有通過電阻之封閉迴路正回授的運算放大器。

第2E圖顯示一施密特觸發電路的示意圖。

第3圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一運算放大器電路以藉由比較輸出與一參考值來執行時序電路輸出的準位偵測。

圖式中顯示平行放置的時序電路302A和302B，平行放置的準位切換電路304A和304B，以及一栓鎖電路306。此準位切換電路304A和304B是一運算放大比較器具有一參考電壓CTAT_REF。除此之外，此時鐘電路大致與第2A圖類似。

第4A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源。

第4A圖顯示出依賴準位偵測電路的CTAT電源信號是如何產生的，在此圖中顯示為CTAT_REF 428。一個定量輸出的PTAT_I電流源426，會自電源調節器422經過電阻RES 424產生與溫度成正比的電流，隨著溫度的增加而增加。此電源調節器422會輸出與溫度無關的定電壓。此調節電源提供一定電源且不會隨著VDD及溫度改變。舉例而言，此調節器的輸出具有一能帶參考值。此輸出結果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是增加，且此壓降下端的輸出端點之偏移則是減少。此電流源的一個範例顯示於第4E圖。

第4B圖是第4A圖電路的一個變異，其中PTAT_I定電流源426由CTAT_I定電流源430所取代，且依賴準位偵測電路的CTAT電源信號之CTAT_REF 428由依賴準位偵測電路的PTAT電源信號之PTAT_REF 432所取代。此電流源的一個範例顯示於第4G圖。

第4C圖是第4A圖電路的一個變異，具有一旁路電容器434與電阻RES 424並聯，以減少雜訊。此外，此電流源包含一電流鏡。此電流源的一個範例顯示於第4D圖。

第4D圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供PTAT電流。

第4E圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供PTAT電流。

在第4D圖與第4E圖中，此電路使用介於兩個具有正比於溫度的相同電流NMOS電晶體之delta_Vg。所以delta_Vg/電阻=PTAT_I。在第4D圖與第4E圖中，具有圓圈的兩個電晶體是相同的。

第4F圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供CTAT電流。

第4G圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供CTAT電流。

此處所描述的一個根據參考電路的電流發生器是較佳地，因為在許多實施例中，單一與溫度相關的參數可以被控制，而不是兩個與溫度相關的材料相關參數，其具有不同的溫度關聯性。

第5A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源。

第5A圖顯示出依賴準位偵測電路的CTAT電源信號是如何產生的，在此圖中顯示為CTAT_REF 528。一個定量輸出的PTAT_I電流源526，會自電源調節器522經過電阻RES 524產生與溫度成反比的電流，隨著溫度的增加而降低。此輸出結果與溫度成反比，因為溫度增加時跨越此電阻的壓降也是減少，且此壓降上端的輸出端點之偏移也是減少。

所示電流源的一個例示為一疊接電流源。

第5B、5C、5D和5E圖是產生參考電壓信號的其他範例。

第5B圖是第5A圖電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530所取代，且依賴準位偵測電路的CTAT電源信號之CTAT_REF 528由依賴準位偵測電路的PTAT電源信號之PTAT_REF 532所取代。

第5C圖是第5A圖電路的一個變異，其中電阻RES 524是由二極體DI0 530所取代。此電流源的一個範例顯示於第4F圖。

第5D圖是第5A圖電路的一個變異，其中CTAT_I定電流源526由PTAT_I定電流源530所取代，且輸出端點之偏移自跨越此定電流源上端的壓降移至跨越此定電流源下端的壓降。

第5E圖是第5C圖電路的一個變異，其中CTAT_I定電流源526由電阻RES 524所取代。

第6A圖顯示一組時間與大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第6A圖顯示一高溫、一低溫和一中等溫度的軌跡區間。溫度越低的話，則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。因為時序電路的共同參考信號，此時序電路在低溫時會較在高溫時更快抵達參考值。因此，此時鍾電路的時序在低溫時會較在高溫時更快。

第6B圖顯示一組時間與大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第6B圖顯示一高溫、一低溫和一中等溫度的軌跡區間。如第6A圖所示，溫度越低的話，則此時序電路變得越快，且溫度越高的話，則此時序電路變得越慢。然而，因為第6B圖中使用不同的時序電路，係與第6A圖中所使用的時序電路不同。雖然時序電路在低溫時會較在高溫時更快抵達參考值，此時序電路的參考值也相對的更高。因此，此時鍾電路的時序顯示出很小的溫度變動，而是導致此時鐘電路的速度變動。

第7A和7B圖是其他的實施例，其顯示下降信號而不是第6A和6B圖中的上升信號，但是仍顯示相同的時間常數。

一時鐘信號是依賴第6A和6B圖中的上升信號或是第7A和7B圖中的下降信號，是根據電容CX或CY係與第2A圖中的地耦接或是與第2B圖中的電源耦接而定。

第8A和8B圖顯示一具有對接地雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體選擇性的與接地雜訊耦接，以作為此時序電路輸出的準位偵測之參考信號的一部分。

圖式中顯示平行放置的時序電路802A和802B，平行放置的準位切換電路804A和804B，以及一栓鎖電路806。此準位切換電路804A和804B選擇性的與來自準位切換參考電路816A和816B的接地雜訊耦接，且儲存於電容節點REF X或是REF Y，係各自根據由信號ENX所開啟的切換電晶體818A及由信號ENY所開啟的切換電晶體818B之切換行為所決定。此會作為一採樣而保持住接地雜訊，所以相同的接地雜訊會由時序電路802A或802B所保持住，且會由準位切換電路104所依賴之準位切換參考電路的節點REF X或是REF Y所保持住。

在一實施例中，電容CX或CY實際上是一PMOS電晶體具有相反的端點與共同電源端解除耦接，此共同電源與RX或RY連接。

當ENX為高準位時OX保持接地。之後，ENX變為低準位則關閉NMOS；在此時接地雜訊被保持在OX。假如雜訊是高準位則預充電速度很快；假如雜訊是低準位則預充電速度很慢。此電路使得REFX或REFY在相同時間保持相同的接地雜訊。

在第8A圖中，此切換參考電路參考節點REFX或REFY，包括電容電路與地耦接。在第8B圖中，此切換參考電路參考節點REFX或REFY，包括電容電路與電源耦接。

在不同的實施例中，準位切換參考電路816A和816B可以是兩組不同的電路或是同一組電路由平行放置的時序電路及多重準位切換電路804A和804B所分享。

第9圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其產生時鐘時序可以對隨著時間改變的接地雜訊而大幅地改變。

第9圖顯示軌跡OX和OY是如何由接地雜訊，在此圖中為REF_LO信號所影響的。當接地雜訊有一峰值時，則此時序電路會開始自REF_LO進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_LO充電至REF_HI。因此，此時鐘信號輸出910於此時鐘周期中具有一較廣的變動。

當ENX為高準位時，OX保持接地且電壓隨著接地雜訊而變動。當ENX為低準位，且關閉NMOS，則接地雜訊被保持在OX。但是參考準位仍隨著接地雜訊而變動。最壞的情況是OX保持一高準位的接地雜訊且於充電期間此參考電路承受一負的接地準位；則此參考值會遠較預期為低。因此一類似取樣及保持結構在REFX或REFY保持相同的接地雜訊。

第10圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其因為第8圖中的電路而可以在對隨著時間改變的接地雜訊中產生相對穩定的時鐘時序。

第10圖顯示軌跡OX和OY是如何由接地雜訊，在此圖中為REF_LO信號所影響的。當接地雜訊有一峰值或是其他的改變時，則此峰值或是其他的改變會儲存於第8圖中的電容節點REF X或是REF Y。因為接地雜訊對REF_LO信號的影響由取樣後保持參考電路來追蹤，此準位偵測電路是自準位偵測參考電路與時序電路比較相同的接地雜訊。於接地雜訊被以此取樣後保持之方式後，接地雜訊，其會繼續改變，自此取樣電路中解除耦接。因此，此時序電路自REF_LO進行充電至REF_HI的程序中並沒有一提前開始，雖然有著接地雜訊，此時序電路仍需要相同的時間自REF_LO充電至REF_HI。因此，導致此時鐘信號輸出910於一廣泛改變的接地雜訊下仍具有相同的時鐘周期。

在另一實施例中，係將接地雜訊取樣後再於放電時將此接地雜訊與取樣電路解除耦接，而不是如第9圖和第10圖中所示的於充電時將此接地雜訊與取樣電路解除耦接。此實施例會造成額外的問題因為必須解決自雜訊電源調節器所產生的電源雜訊問題。

在另一實施例中(類似第2C圖)，此取樣及保持電路會保持電源雜訊而不是接地雜訊。

第11A和11B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位。

圖式中顯示平行放置的時序電路1102A和1102B，平行放置的準位切換電路1104A和1104B，以及一栓鎖電路1106。如圖所示也包含時序電源及準位切換參考值產生器1116A和1116B，其會產生與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊相同的雜訊相位。

在第11A圖中，此電容電路CX或CY與地耦接。在第11B圖中，此電容電路CX或CY與電源1116A或1116B耦接。

第12圖顯示一電源電路的電路圖，其與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊分享相同的雜訊相位。

第12圖顯示一電源1236來驅動一運算放大器1232。此運算放大器在其非反相輸入具有一參考信號REF_OP 1234。此REF_OP 1234的一個例示為一能隙參考電路於1.3V。一金氧半場效電晶體1238具有一邏輯閘與運算放大器1232的輸出耦接，一汲極與電源1236耦接，及一源極與時序電源輸出1246耦接。時序電源輸出1246與準位切換參考值1248由電阻R1 1240分隔。準位切換參考值1248與運算放大器1232的負回授點由電阻R2 1242分隔。最後，電阻R3將此負回授點與地耦接。

另一個實施例則使用浮接節點的電容耦合以維持時序電源輸出1246與準位切換參考值1248之間相同的雜訊相位，其中時序電源輸出1246與準位切換參考值1248之一是浮接的。

雖然上述的實施例是特別為了維持時序電源輸出1246與準位切換參考值1248之間相同的雜訊相位所設計的，但是其他的設計中則不是如此。其他的設計中時序電源輸出1246與準位切換參考值1248之間為了以下的原因之一或多者而具有不同的雜訊相位：(1)因為晶粒的配置使參考電路並不靠近時序電路；(2)調節器中的參考電路具有較VDD電源為佳的電源供應拒絕比例(PSRR)；及(3)即使是RC電源具有電源調節器，因為不同的輸出負載及轉變，一個雜訊相位差異仍會維持，且此電源調節器必須支持較大電流及較大的輸出轉變。

第13圖為一組電壓與時間的關係圖，其顯示因為如第11圖或第12圖中的電路關係，如何在時序電路電源與使用於時序電路輸出的準位偵測之參考信號之間具有相同的雜訊相位。

第13圖顯示之時序電路電源1301及使用於時序電路輸出1302的準位偵測之參考信號之間兩者的電源雜訊具有相同的雜訊相位。將軌跡1303放置於軌跡1301及1302之上可以顯示此情況，雖然電源雜訊的大小是改變的，而軌跡1301及1302的電源雜訊之峰值與谷值是同步的。

第14圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其可以在對隨著時間大幅改變的電源雜訊中產生時鐘時序。

第14圖顯示軌跡OX和OY是如何由電源雜訊1401所影響的。當電源雜訊有一大幅下降時，則此時序電路會開始自REF_LO進行充電至REF_HI的程序，導致時序電路僅需較少的時間就可以自REF_LO充電至REF_HI。類似地，當電源雜訊有一峰值時，則此時序電路自REF_LO進行充電至REF_HI的程序會變得較慢，導致時序電路需要更多的時間才可以自REF_LO充電至REF_HI。這些改變係自一穩定(定值)的準位切換參考值之後發生。因此，此時鐘信號輸出1410於此時鐘周期中具有一較廣的變動。

第15圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其因為第11圖和第12圖中的電路而可以在對隨著時間大幅改變的電源雜訊中產生相對穩定的時鐘時序。

第15圖顯示軌跡OX和OY是如何由接地雜訊1401所影響的。與第14圖不同的是，當電源雜訊1501有一峰值或是其他的變動時，則準位切換參考值會有一同步的峰值或是其他的變動。雖然此峰值或是其他的變動在此準位切換參考值與電源雜訊相較會有一個較小的大小，但是介於時序電路電源1501與準位切換參考值的同步特性大幅地減少了時鐘信號的變動。因此，此時鐘信號輸出1510在接地雜訊具有較廣變動的情況下仍具有一共同的時鐘週期。

第16A和16B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，以切換此時鐘的電源。當電源開啟時，若是尚未達到穩定電源且需要此VDD電源以產生給邏輯電路的時鐘。邏輯電路會等待穩定電源的設置時間。當達到穩定電源後，則此時鐘切換至一穩定時鐘。

圖式中顯示平行放置的時序電路1602A和1602B，平行放置的準位切換電路1604A和1604B，以及一栓鎖電路1606。如圖所示也包含時序電源及準位切換參考值產生器1616A和1616B，其會產生與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊相同的雜訊相位。圖示中也包含介於VDD與時序電源及準位切換參考值產生器1616A之間的切換開關1620A，介於VDD與時序電源及準位切換參考值產生器1616B之間的切換開關1620B，介於準位切換電路1604A與栓鎖電路1606之間的切換開關1620C，及介於準位切換電路1604B與栓鎖電路1606之間的切換開關1620D。

在第16A圖中，此電容電路CX或CY與地耦接。在第16B圖中，此電容電路CX或CY與電源1616A或1616B耦接。

第17圖係可應用本發明具有改良積體電路時鐘電路之一記憶電路的方塊示意圖。

第17圖是包含一記憶體陣列1712的積體電路1700之簡要方塊示意圖。一字元線/區塊選取解碼器及驅動器1714係耦接至，且與其有著電性溝通，複數條字元線1716及字串選擇線，其間係沿著記憶胞陣列1712的列方向排列。一位元線(行)解碼器1718係耦接至複數條沿著記憶體陣列1712之行排列的位元線1720，且與其有著電性溝通，以自讀取資料，或是寫入資料至，記憶胞陣列1712的記憶胞中。位址係透過匯流排1722提供至字元線和區塊選擇解碼器1714及位元線解碼器1718。方塊1724中的感應放大器與資料輸入結構，包含作為讀取、程式化和抹除模式的電流源，係透過匯流排1726耦接至位元線解碼器1718。資料係由積體電路1710上的輸入/輸出埠透過資料輸入線1728傳送至方塊1724之資料輸入結構。在此例示的實施例中，其他電路1730也包括在此積體電路1710內，例如通用目的處理器或特殊用途電路，或是由此記憶陣列所支援的組合模組以提供單晶片系統功能。資料係由方塊1724中的感應放大器，透過資料輸出線1732，傳送至積體電路1700上的輸入/輸出埠或其他積體電路1700內或外之資料目的地。狀態機構及改良時鐘電路(如此處所討論的)係於電路1734中。

第18圖為一電路圖，其類似於第16圖，顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，且更包含切換電路介於參考產生器及運算放大器之間。如同第8圖所示，切換電晶體818A由信號ENX所開啟而切換電晶體818B由信號ENY所開啟。類似於第8圖，來自時序電源及準位切換產生器1616A和1616B的接地雜訊係儲存於電容性節點REFX或REFY之中。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

102．．．時序電路

104．．．準位切換電路

106．．．栓鎖電路

108．．．回授信號

110．．．時鐘信號

112．．．準位切換參考值

114．．．時序電路參考值

116．．．產生具有訊的溫度補償準位切換參考值及時序電路參考值之電路

118．．．選擇性地與雜訊耦接之電路

202A、202B、302A、302B、802A、802B．．．時序電路

1102A、1102B、1602A、1602B．．．時序電路

204A、204B．．．反相電路

206、306、806、1106、1606．．．栓鎖電路

210A和210B．．．施密特觸發電路

304A、304B、804A、804B．．．準位切換電路

1104A、1104B、1604A、1604B．．．準位切換電路

422、522．．．電源調節器

816A、816B．．．準位切換參考電路

1116A、1116B．．．時序電源及準位切換參考值產生器

1234．．．參考信號REF_OP

1236．．．電源

1238．．．金氧半場效電晶體

1246、1301．．．時序電源

1248、1302．．．準位切換參考值

1303．．．電源及參考值

1616A、1616B．．．時序電源及準位切換參考值產生器

1620A、1620B、1620C、1620D．．．切換開關

1700．．．積體電路

1712．．．記憶體陣列

1714．．．字元線/區塊選取解碼器及驅動器

1716．．．字元線

1718．．．位元線解碼器

1720．．．位元線

1722、1726．．．匯流排

1724．．．感應放大器與資料輸入結構

1728．．．資料輸入線

1732．．．資料輸出線

1736．．．偏壓調整供應電壓電流源

1734．．．狀態機構及時鐘電路

本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述，其中：

第1圖顯示一具有例如是溫度、接地電壓或是電源電壓變動承受能力的積體電路時鐘電路之方塊示意圖。

第2A和2B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一反相電路以評估時序電路的輸出，其中第2A圖具有電容性時序電路與地耦接而第2B圖具有電容性時序電路與電源耦接。

第2C圖顯示具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其與第2A圖類似，但是自一PTAT電源接收電源而不是從CTAT電源。

第2D圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一施密特觸發電路以評估此時序電路的輸出。

第2E圖顯示一施密特觸發電路的示意圖，例如在第2D圖中。

第3A和3B圖顯示一具有對溫度變動承受能力的積體電路時鐘電路之電路示意圖，其包含一運算放大器電路以藉由比較輸出與一參考值來執行時序電路輸出的準位偵測，其中第3A圖具有電容性時序電路與地耦接而第3B圖具有電容性時序電路與電源耦接。

第4A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源。

第4B圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的CTAT電流源。

第4C圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而減少電流輸出的PTAT電流源，且更具有一電容器與一電流鏡的負載電阻並聯。

第4D圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供PTAT電流。

第4E圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供PTAT電流。

第4F圖是一電流發生器的示意圖，其根據參考電路自PMOS裝置提供CTAT電流。

第4G圖是一電流發生器的示意圖，其根據參考電路自NMOS裝置提供CTAT電流。

第5A圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而降低的輸出。

第5B圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而增加電流輸出的電流源，及一隨著溫度的增加而增加的輸出。

第5C圖顯示準位偵測電路的參考信號之電路示意圖，其包含一具有隨著溫度的增加而降低電流輸出的電流源，及一隨著溫度的增加而增加的輸出。

第5D圖顯示如同第5C圖的準位偵測電路的參考信號之電路示意圖，但是包含一具有隨著溫度的增加而增加電流輸出的電流源。

第5E圖是第5C圖電路的一個變異，其中CTAT_I定電流源526由電阻RES 524所取代。

第6A圖顯示一組時間與上昇大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第6B圖顯示一組時間與上昇大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第7A圖顯示一組時間與下降大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，其產生時鐘時序可以隨著溫度的改變而大幅地改變。

第7B圖顯示一組時間與下降大小關係的軌跡曲線，其顯示此時鐘電路是如何具有溫度變動承受能力，因為使用第2到5圖中所示的電路，其產生時鐘時序基本上不隨著溫度的改變而改變。

第8A和8B圖顯示一具有對接地雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體選擇性的與接地雜訊耦接，以作為此時序電路輸出的準位偵測之參考信號的一部分，其中第8A圖具有電容性時序電路與地耦接而第8B圖具有電容性時序電路與電源耦接。

第9圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其產生時鐘時序可以對隨著時間改變的接地雜訊而大幅地改變。

第10圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對接地雜訊變動的承受能力，其因為第8圖中的電路而可以在對隨著時間改變的接地雜訊中產生相對穩定的時鐘時序。

第11A和11B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位，其中第11A圖具有電容性時序電路與地耦接而第11B圖具有電容性時序電路與電源耦接。

第12圖顯示一電源電路的電路圖，其與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊分享相同的雜訊相位。

第13圖為一組電壓與時間的關係圖，其顯示因為如第11圖或第12圖中的電路關係，如何在時序電路電源與使用於時序電路輸出的準位偵測之參考信號之間具有相同的雜訊相位。

第14圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其可以在對隨著時間大幅改變的電源雜訊中產生時鐘時序。

第15圖為一組電壓與時間的關係圖，其顯示此時鐘電路是如何具有對電源雜訊變動的承受能力，其因為第11圖和第12圖中的電路而可以在對隨著時間大幅改變的電源雜訊中產生相對穩定的時鐘時序。

第16A和16B圖顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，其包含一電晶體與時序電路電源之電源雜訊及時序電路輸出的準位偵測之參考信號的電源雜訊共同分享之雜訊相位，與第11圖類似，且增加了切換電路，例如在電源開啟時以選擇性地繞過此雜訊容忍電路。

第17圖係可應用本發明具有改良積體電路時鐘電路之一記憶電路的方塊示意圖。

第18圖為一電路圖，其類似於第16圖，顯示一具有對電源雜訊變動承受能力的積體電路時鐘電路之電路示意圖，且更包含切換電路介於參考產生器及運算放大器之間。

102．．．時序電路

104．．．準位切換電路

106．．．栓鎖電路

108．．．回授信號

110．．．時鐘信號

112．．．準位切換參考值

114．．．時序電路參考值

116．．．產生具有訊的溫度補償準位切換參考值及時序電路參考值之電路

118．．．選擇性地與雜訊耦接之電路

Claims (24)

1. 一種積體電路裝置，包含：一時鐘積體電路，包含：一第一參考信號，其包括一變動性雜訊；一時序電路，其具有在該第一參考信號與一第二參考信號之間切換的一輸出，該切換的一速率係由一決定該時鐘積體電路的一時鐘信號輸出時序的時間常數來決定，其中該時序電路之該輸出在該時序電路的輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，會儲存該第一參考信號中所含該變動性雜訊的值；一參考電路，其具有一輸出，選擇性地耦合該變動性雜訊，使得該參考電路之該輸出，在該時序電路的該輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，儲存該變動性雜訊之值；以及一準位切換電路，用以比較該參考電路之該輸出與該時序電路的該輸出，如此該準位切換電路的一輸出來決定該時鐘積體電路的該時鐘信號輸出。
2. 如申請專利範圍第1項所述之裝置，其中該時序電路選擇性地接收包含於該第一參考信號中的該變動性雜訊，係根據該時序電路的該輸出是在(1)自該第二參考信號下降至該第一參考信號之狀態或是(2)自該第一參考信號上升至該第二參考信號之狀態。
3. 如申請專利範圍第1項所述之裝置，其中該參考電路於與該變動性雜訊耦接下的輸出係對應於該時序電路自該第二參考信號下降至該第一參考信號時，且該參考電路於與該變動性雜訊解除耦接下的輸出係對應於該時序電路自該第一參考信號上升至該第二參考信號時。
4. 如申請專利範圍第1項所述之裝置，其中該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該時序電路切換於自該第一參考電壓充電至該第二參考電壓與自該第二參考電壓放電至該第一參考電壓之間。
5. 如申請專利範圍第1項所述之裝置，其中該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該時序電路切換於自該第一參考電壓充電至該第二參考電壓與自該第二參考電壓放電至該第一參考電壓之間，及其中該參考電路之該輸出在該時序電路的該輸出改變自(1)自該第二參考電壓下降至該第一參考電壓至(2)自該第一參考電壓上升至該第二參考電壓時，儲存該變動性雜訊之值。
6. 如申請專利範圍第1項所述之裝置，其中該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該變動性雜訊是一變動性雜訊電壓。
7. 如申請專利範圍第1項所述之裝置，其中該第一參考信號是一接地參考電壓。
8. 如申請專利範圍第1項所述之裝置，其中該時間常數是一指數信號。
9. 如申請專利範圍第1項所述之裝置，其中該準位切換電路會比較該參考電路在包括所儲存的該變動性雜訊值下的輸出，與該時序電路在包括所儲存的該變動性雜訊值下的輸出，以決定該時鐘積體電路的該時鐘信號輸出。
10. 如申請專利範圍第1項所述之裝置，其中該時序電路被設定成會將該第一參考信號耦合至該時序電路，且將該第二參考信號解離該時序電路，其中該第一參考信號具有該變動性雜訊，如此使得該時序電路自該第二參考信號放電至該第一參考信號；及其中該時序電路被設定成會將該第一參考信號解離該時序電路，且將該第二參考信號耦接至該時序電路，其中該第一參考信號具有該變動性雜訊，如此使得該時序電路自該第一參考信號充電至該第二參考信號。
11. 如申請專利範圍第1項所述之裝置，其中該時序電路被設定成耦接該第一參考信號至該時序電路，且將該第二參考信號解離該時序電路，其中該第一參考信號具有該變動性雜訊，如此使得該時序電路自該第二參考信號放電至該第一參考信號；其中該時序電路被設定成將該第一參考信號解離該時序電路，且將該第二參考信號耦接至該時序電路，其中該第一參考信號具有該變動性雜訊，如此使得該時序電路自該第一參考信號充電至該第二參考信號；及其中該時序電路被設定成在該時序電路的該輸出自(1)自該第二參考信號下降至該第一參考信號改變至(2)自該第一參考信號上升至該第二參考信號時，儲存該變動性雜訊之值。
12. 如申請專利範圍第1項所述之裝置，其中該參考電路之該輸出被設定成會耦合該變動性雜訊，俾響應該(1)自該第二參考信號下降至該第一參考信號；且其中該參考電路之該輸出被設定成會解離該變動性雜訊，以響應該(2)自該第一參考信號上升至該第二參考信號，且，其中該參考電路之該輸出被設定成在該時序電路的該輸出自(1)自該第二參考電壓下降至該第一參考電壓改變至(2)自該第一參考電壓上升至該第二參考電壓時，會儲存該變動性雜訊之值。
13. 如申請專利範圍第1項所述之裝置，其中該時鐘積體電路更包含：一栓鎖電路，用以響應該準位切換電路的輸出，而產生該時鐘積體電路的該時鐘信號輸出。
14. 一種產生時鐘信號的方法，包含：決定一時鐘積體電路的時序，藉由將一時序電路輸出在一第一參考信號與一第二參考信號之間切換，該切換的一速率係由該時鐘積體電路的該時序所決定之一時間常數來決定，其中該時序電路之一輸出在該時序電路的輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，會儲存該第一參考信號中所含該變動性雜訊的值；選擇性地耦合該變動性雜訊，使得該參考電路之該輸出，在該時序電路的該輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，儲存該變動性雜訊之值；以及比較該參考電路輸出與該時序電路輸出，以決定該時鐘積體電路的一時鐘信號輸出。
15. 如申請專利範圍第14項所述之方法，其中該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該時序電路切換於自該第一參考電壓充電至該第二參考電壓與自該第二參考電壓放電至該第一參考電壓之間。
16. 如申請專利範圍第14項所述之方法，其中該第一參考信號是一第一參考電壓，該第二參考信號是一第二參考電壓，且該變動性雜訊信號是一變動性雜訊電壓。
17. 如申請專利範圍第14項所述之方法，其中該第一參考信號是一接地參考電壓。
18. 如申請專利範圍第14項所述之方法，其中該時間常數是一指數信號。
19. 如申請專利範圍第14項所述之方法，其中該比較步驟包括：比較該參考電路在包括所儲存的該變動性雜訊值下的輸出，與該時序電路在包括所儲存的該變動性雜訊值下的輸出，以決定該時鐘積體電路的該時鐘信號輸出。
20. 如申請專利範圍第14項所述之方法，其中該決定該時序的步驟包括：耦接該第一參考信號至該時序電路，且自該時序電路與該第二參考信號解離，其中該第一參考信號具有該變動性雜訊信號，使得該時序電路自該第二參考信號充電至該第一參考信號；及自該第一參考信號解離，且將該時序電路與該第二參考信號耦接，其中該第一參考信號具有該變動性雜訊信號，使得該時序電路自該第一參考信號放電至該第二參考信號。
21. 如申請專利範圍第14項所述之方法，其中該決定該時序的步驟包括：耦接該第一參考信號至該時序電路，且自該時序電路與該第二參考信號解離，其中該第一參考信號具有該變動性雜訊信號，使得該時序電路自該第二參考信號放電至該第一參考信號；自該第一參考信號解離，且將該時序電路與該第二參考信號耦接，其中該第一參考信號具有該變動性雜訊信號，使得該時序電路自該第一參考信號充電至該第二參考信號，包括：當該輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，儲存該變動性雜訊之值。
22. 如申請專利範圍第14項所述之方法，其中該選擇性地耦合的步驟包括：為了響應該(1)自該第二參考信號下降至該第一參考信號，將該參考電路輸出與該變動性雜訊信號耦接；及為了響應該(2)自該第一參考信號上升至該第二參考信號，而自該變動性雜訊信號從該參考電路輸出解離，包括：當該時序電路的該輸出改變自(1)自該第二參考電壓下降至該第一參考電壓至(2)自該第一參考電壓上升至該第二參考電壓，儲存該變動性雜訊信號之值於該時序電路。
23. 如申請專利範圍第14項所述之方法，其中該比較步驟包括：於該比較該參考電路輸出與該時序電路輸出之後，使用一栓鎖電路產生該時鐘積體電路的該時鐘信號輸出。
24. 一種製造一裝置的方法，包含：提供一時鐘積體電路，包含：提供一第一參考信號，其包括一變動性雜訊信號；提供一時序電路，其具有在該第一參考信號與一第二參考信號之間切換的一輸出，該切換的一速率係由一決定該時鐘積體電路的一時鐘信號輸出時序的時間常數來決定，其中該時序電路之該輸出在該時序電路的輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，會儲存該第一參考信號中所含該變動性雜訊的值；提供一參考電路，其具有一輸出，選擇性地耦合該變動性雜訊，使得該參考電路之該輸出，在該時序電路的該輸出變動於(1)自該第二參考信號下降至該第一參考信號及(2)自該第一參考信號上升至該第二參考信號之間時，儲存該變動性雜訊之值；以及提供一準位切換電路，用以比較該參考電路之該輸出與該時序電路的該輸出，如此該準位切換電路的一輸出來決定該時鐘積體電路的該時鐘信號輸出。