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TWI385921B - 減少數位電路區塊供應電壓降的方法及其佈局架構 - Google Patents

減少數位電路區塊供應電壓降的方法及其佈局架構 Download PDF

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TWI385921B
TWI385921B TW098112643A TW98112643A TWI385921B TW I385921 B TWI385921 B TW I385921B TW 098112643 A TW098112643 A TW 098112643A TW 98112643 A TW98112643 A TW 98112643A TW I385921 B TWI385921 B TW I385921B
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conductive segment
digital circuit
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TW098112643A
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黃升佑
林志青
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聯發科技股份有限公司
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Description

減少數位電路區塊供應電壓降的方法及其佈局架構
本發明有關於向數位電路提供供應電壓(supply voltage)，更具體地，有關於用於減少數位電路供應電壓路徑的漏電流(leakage current)的佈局架構。
在數位電路設計領域，在數位電路中安排每個數位單元的最有效的方法之一為在數位電路設計完畢後，於功能性數位單元之上實施自動佈局和選路(Automatic Placement and Routing,APR)程序。通常，APR程序由軟體工具實施。可參考第1圖，第1圖為根據現有技術在實施APR程序後的數位電路10的示意圖。數位電路10包括多個功能性數位單元11a~11d、電源導軌(power rail)12和接地導軌(ground rail)13，其中電源導軌12耦接供應電壓VDD以向每個功能性數位單元11a~11d供應電源，以及接地導軌13向功能性數位單元11a~11d提供接地電壓GND。然而，在優化整個數位電路10時，APR程序可能在某兩個功能性數位單元間產生間隙(gap)，例如在功能性數位單元11b和11c間的間隙14。如果這種情況發生，間隙14將由填充電容15填充以穩定功能性數位單元11b和11c的供應電壓VDD。然而，因為填充電容15由互補金氧半導體(Complementary Metal Oxide Semiconductor,CMOS)電晶體實現，填充電容15的電荷(electric charge)在CMOS電晶體的閘極(gate)終端和基體上累積，電荷可能會從CMOS電晶體的閘極終端洩漏至其基體。因此，如果數位電路10包含大量的填充電容，則有可能引入很大的漏電流。所以，減少數位電路的漏電流問題成為數位電路設計領域最緊急的問題之一。
為了解決電路設計中減少數位電路的漏電流的問題，本發明提供一種減少數位電路區塊供應電壓降的方法及其佈局架構。
本發明提供一種減少數位電路區塊供應電壓降的方法，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的方法包括：建構一第三傳導區段，所述第三傳導區段具有電性連接至所述第一傳導區段的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一第一傳導層的一第一部分，一介質層位於所述第一傳導層和一第二傳導層間；以及建構一第四傳導區段，所述第四傳導區段具有電性連接至所述第二傳導區段的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述第二傳導層的一第二部分，一第一電容形成於所述第一部分和所述第二部分間。
本發明另提供一種減少數位電路區塊供應電壓降的方法，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的方法包括：建構一第三傳導區段，所述第三傳導區段具有電性連接至所述第一傳導區段的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一傳導層的一第一部分；以及建構一第四傳導區段，所述第四傳導區段具有電性連接至所述第二傳導區段的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述傳導層的一第二部分，一電容元件形成於所述第一部分和所述第二部分間。
本發明另提供一種減少數位電路區塊供應電壓降的佈局架構，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的佈局架構包括：一第三傳導區段，具有電性連接至所述第一傳導區段的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一第一傳導層的一第一部分，一介質層位於所述第一傳導層和一第二傳導層間；以及一第四傳導區段，具有電性連接至所述第二傳導區段的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述第二傳導層的一第二部分，一第一電容元件形成於所述第一部分和所述第二部分間。
本發明另提供一種減少數位電路區塊供應電壓降的佈局架構，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的佈局架構包括：一第三傳導區段，具有電性連接至所述第一傳導區段的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一傳導層的一第一部分；以及一第四傳導區段，具有電性連接至所述第二傳導區段的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述傳導層的一第二部分，一電容元件形成於所述第一部分和所述第二部分間。
利用本發明能夠使數位電路區塊的佈局架構的漏電流遠遠小於習知技術中的漏電流。
以下為根據多個圖式對本發明之較佳實施例進行詳細描述，本領域習知技藝者閱讀後應可明確了解本發明之目的。
在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的組件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個組件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電性連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電性連接於該第二裝置，或透過其他裝置或連接手段間接地電性連接至該第二裝置。
請參考第2圖以及第3圖。第2圖為根據本發明實施例在數位電路區塊200中用於減少供應電壓降的佈局架構202的俯視示意圖。數位電路區塊200包括第一傳導路徑(conducting path)2022、第二傳導路徑2024以及數位邏輯區段2026，其中第一傳導路徑2022具有一第一端耦接於第一供應電壓(例如Vdd)，第二傳導路徑2024具有一第一端耦接於第二供應電壓(例如接地電壓Vgnd)，數位邏輯區段2026耦接於第一傳導路徑2022的第二端和第二傳導路徑2024的第二端之間。第3圖為第2圖所示的數位電路區塊200的佈局架構202的空間圖。請注意，根據本發明的實施例，佈局架構202在第一傳導路徑2022和第二傳導路徑2024間提供一電容區塊以降低至數位邏輯區段2026的供應電壓Vdd的電壓降(例如動態電壓降)。佈局架構202包括傳導區段202a~202f、過孔202g~202j以及金屬-介質-金屬(metal-dielectric-metal)電容202k。傳導區段202a和202b具有電性連接至第一傳導路徑2022的第一端和與第二傳導路徑2024無電性連接的第二端，傳導區段202c和202d具有電性連接至第二傳導路徑2024的第一端和與第一傳導路徑2022無電性連接的第二端。
根據本發明實施例，傳導區段202e分別經由過孔202g和202i耦接至傳導區段202a和202b，傳導區段202f分別經由過孔202h和202j耦接至傳導區段202c和202d。並且，金屬-介質-金屬電容202k構造於傳導區段202a和202c間的區域下。因此，在本實施例中，如第3圖所示，第一傳導路徑2022、第二傳導路徑2024、傳導區段202a、202b、202c和202d位於相同的傳導層L6，例如半導體過程的上層傳導層(如層6)；傳導區段202e、202f位於另一傳導層L5，例如半導體過程的層5。換句話說，傳導層L6與傳導層L5相鄰。然而，兩個傳導層也可不相鄰。也即，本領域的習知技藝者可知金屬-介質-金屬電容202k可在任何兩個傳導層間實現。進一步，介質層LIN 可位於傳導層L6和傳導層L5間，其中，介質層LIN 可由氧化層(oxide layer)實現。請注意，佈局架構202僅僅是數位電路區塊200實施例的一個例子，本發明並不僅限於此。也就是說，傳導區段、過孔和金屬-介質-金屬電容的數目以及傳導區段、過孔和金屬-介質-金屬電容之間的排佈可根據實際條件進行調整，例如實現數位電路區塊200的佈局架構202所需求的面積。
再參考第2圖。由於傳導區段202b和202d位於傳導層L6，傳導區段202e和202f位於傳導層L5，則可能於傳導區段202d和202e的重疊區域(斜線部分202d’)間形成電容C1，可能於傳導區段202b和202f的重疊區域(斜線部分202b’)間形成電容C2。並且，由於傳導區段202b和202d相互間並無電性連接，電容C3可形成於傳導區段202b和202d間。相似的，電容C4可形成於傳導區段202e和202f間。
可參考第4圖。第4圖為第2圖所示的數位電路區塊200的金屬-介質-金屬電容202k沿著線條I-I’的側視示意圖。請注意，過孔202h和電容C2為說明目的在側視示意圖第4圖中刪除，以虛線表示的過孔202h’和202i代表過孔202h’和202i位於線條I-I’的背部，過孔202g’位於線條I-I’的前部。金屬-介質-金屬電容202k包括傳導區段202a、傳導區段202c、頂板402、底板404和介質板406，其中介質板406可由氧化層406實現。並且，傳導區段202a經由過孔202g’與頂板402電性連接，傳導區段202c經由過孔202h’與底板404電性連接。請注意，為了更清楚的顯示金屬-介質-金屬電容202k的佈局，第4圖進一步顯示了佈局架構202的傳導區段202b、過孔202i和傳導區段202e。並且，絕緣層(insulating layer)可在介質層LIN 中建構於底層404和傳導區段202e間。因此，根據本發明實施例，金屬-介質-金屬電容202k在第一傳導路徑2022和第二傳導路徑2024間提供另一個電容元件。請注意，本領域的習知技藝者可了解金屬-介質-金屬電容可在任何兩個傳導層間實現，例如上述實施例的傳導層L6和L5，並且可依據第一傳導路徑2022和第二傳導路徑2024間的配置被佈局成任何合適的形狀。此外，兩個傳導層相互間並非一定相鄰。由於金屬-介質-金屬電容已為本領域的習知技藝者所知，此處不再贅述。
因此，當數位邏輯區段2026從第一傳導路徑2022的供應電壓Vdd加載電流時，存儲於電容C1、C2、C3和C4的能量可瞬時(instantaneously)向數位邏輯區段2026提供所需電流。因此，數位邏輯區段2026的供應電壓Vdd的電壓降(例如動態電壓降)可最小化。並且，由於電容C1、C2、C3和C4在半導體架構的傳導層的區域存儲能量(例如電荷)，而並不是像在習知技術中利用半導體架構的基體來存儲能量，數位電路區塊200的佈局架構202的漏電流遠遠小於習知技術中的漏電流。
可參考第5圖，第5圖為如第2圖所示實施例的數位電路區塊202中用於減少供應電壓降的方法500的流程圖。在可提供實質上相同結果的情況下，第5圖所示的流程步驟可不按如圖所示的順序、可以是非連續的，也即，其他步驟可以位於中間且可不完全執行。方法500包括：
步驟502：實施供應電壓路徑選路，例如數位邏輯區段2026上執行的ARP程序，以產生第一傳導路徑2022和第二傳導路徑2024；
步驟504：在第一傳導路徑2022和第二傳導路徑2024間決定一區域用於佈局架構202；
步驟506：建構傳導區段202a和202b，傳導區段202a和202b具有電性連接至第一傳導路徑2022的第一端和與第二傳導路徑2024無電性連接的第二端，其中傳導區段202a和202b位於傳導層L6；
步驟508：建構傳導區段202c和202d，傳導區段202c和202d具有電性連接至第二傳導路徑2024的第一端和與第一傳導路徑2022無電性連接的第二端，其中傳導區段202c和202d位於傳導層L6；
步驟510：在傳導層L5建構傳導區段202e和202f；
步驟512：利用過孔202h和202j將傳導區段202c和202d分別與傳導區段202f耦接，以及利用過孔202g和202i將傳導區段202a和202b分別與傳導區段202e耦接；以及
步驟514：在位於傳導區段202a和202c間的區域下建構金屬-介質-金屬電容202k。
第一傳導路徑2022可耦接供應電壓Vdd以及第二傳導路徑2024可耦接接地電壓Vgnd(步驟502)。ARP程序後，本發明的一個實施例可在第一傳導路徑2022和第二傳導路徑2024間的區域具有填充電容單元，且有必要在方法500中首先移除填充電容單元。然後，第一傳導路徑2022和第二傳導路徑2024間的區域可用於建構佈局架構202(步驟504)。請注意，這僅是本實施例的可選步驟，本發明並不僅限於此。換句話說，在對數位電路區塊200實施ARP程序後，ARP程序可自動提供用於佈局架構202的區域。
請參考第2圖和第3圖。在步驟506～512中，電容C1形成於傳導區段202d和202e的重疊區域間，由斜線部分202d’形成。電容C2形成於傳導區段202b和202f的重疊區域間，由斜線部分202b’形成。並且，電容C3形成於傳導區段202b和202d間。相似的，電容C4形成於傳導區段202e和202f間。在步驟514中，金屬-介質-金屬電容202k建構於傳導區段202a和202c間的區域下，並且如第4圖所示金屬-介質-金屬電容202k包括傳導區段202a、傳導區段202c、頂板402、底板404和介質板406。此外，方法500利用過孔202g’使傳導區段202a與頂板402電性連接，以及利用過孔202h’使傳導區段202c與底板404電性連接。因此，金屬-介質-金屬電容202k在第一傳導路徑2022和第二傳導路徑2024間提供另一個電容元件。本領域的習知技藝者可了解金屬-介質-金屬電容可在任何兩個傳導層間實現，例如上述實施例的傳導層L6和L5，並且可依據第一傳導路徑2022和第二傳導路徑2024間的配置被佈局成任何合適的形狀。此外，兩個傳導層相互間並非一定相鄰。由於金屬-介質-金屬電容已為本領域的習知技藝者所知，此處不再贅述。
在本發明實施例中，第一傳導路徑2022為第一傳導區段，第二傳導路徑2024為第二傳導區段，第一供應電壓為Vdd，第二供應電壓為接地電壓Vgnd，傳導區段202a、202b、202e稱為第三傳導區段，傳導區段202c、202d、202f稱為第四傳導區段。傳導區段202a、202b為第三傳導區段202a、202b、202e位於傳導層L6的部分，傳導區段202e為第三傳導區段202a、202b、202e位於傳導層L5的部分，傳導區段202f為第四傳導區段202c、202d、202f位於傳導層L5的部分，傳導區段202c、202d為第四傳導區段202c、202d、202f位於傳導層L6的部分，其中傳導層L6為第一傳導層，傳導層L5為第二傳導層，電容202k、C2為第一電容，電容C4為第二電容；或者傳導層L5為第一傳導層，傳導層L6為第二傳導層，電容202k、C1為第一電容，電容C3為第二電容。
本說明書及後續的申請專利範圍並不以名稱的差異來作為區分組件的方式，而是以組件在功能上的差異來作為區分的準則。舉例來說，在本發明實施例中，也可以是第二傳導路徑2024為第一傳導區段，第一傳導路徑2022為第二傳導區段，第一供應電壓為接地電壓Vgnd，第二供應電壓為Vdd，傳導區段202c、202d、202f稱為第三傳導區段，傳導區段202a、202b、202e稱為第四傳導區段。其他元件名稱的變換也與此類似，此處不再贅述。
請注意，依據方法500產生的佈局架構202僅僅是本發明的一個例子，本發明並不僅限於此。也就是說，傳導區段、過孔和金屬-介質-金屬電容的數目以及傳導區段、過孔和金屬-介質-金屬電容之間的排佈可根據實際條件進行調整，例如實現數位電路區塊200的佈局架構202的可用面積。
各種變形、修改和所述實施例各種特征的組合均屬於本發明所主張之範圍，本發明之權利範圍應以申請專利範圍為準。
10．．．數位電路
11a~11d．．．功能性數位單元
12．．．電源導軌
13．．．接地導軌
14．．．間隙
15．．．填充電容
200．．．電路區塊
202．．．佈局架構
2022．．．第一傳導路徑
2024．．．第二傳導路徑
2026．．．數位邏輯區段
202a~202f．．．傳導區段
202g~202j、202h’、202g’．．．過孔
202k．．．金屬-介質-金屬電容
L6、L5．．．傳導層
LIN．．．介質層
202b’、202d’．．．斜線部分
C1、C2、C3、C4．．．電容
402．．．頂板
404．．．底板
406．．．介質板
500．．．方法
502~514．．．步驟
第1圖為根據現有技術在實施APR程序後的數位電路的示意圖。
第2圖為根據本發明實施例在數位電路區塊中用於減少供應電壓降的佈局架構的俯視示意圖。
第3圖為第2圖所示的數位電路區塊的佈局架構的空間圖。
第4圖為第2圖所示的數位電路區塊的金屬-介質-金屬電容沿著線條I-I’的側視示意圖。
第5圖為如第2圖所示實施例的數位電路區塊中用於減少供應電壓降的方法的流程圖。
500．．．方法
502~514．．．步驟

Claims (12)

  1. 一種減少數位電路區塊供應電壓降的方法，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的方法包括：建構一第三傳導區段，所述第三傳導區段具有與所述第一傳導區段電性連接的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一第一傳導層的一第一部分，以及一介質層位於所述第一傳導層和一第二傳導層間；以及建構一第四傳導區段，所述第四傳導區段具有與所述第二傳導區段電性連接的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述第二傳導層的一第二部分，以及一第一電容形成於所述第一部分和所述第二部分間；其中所述第三傳導區段進一步經由配置具有位於所述第二傳導層的一第三部分，以及一第二電容元件形成於所述第二部分和所述第三部分間。
  2. 如申請專利範圍第1項所述之減少數位電路區塊供應電壓降的方法，其中所述第一供應電壓和所述第二供應電壓其中之一為一電源供應電壓，另一個為一接地電壓。
  3. 如申請專利範圍第1項所述之減少數位電路區塊供應電壓降的方法，其中所述第二傳導層和所述第一傳導層相鄰。
  4. 如申請專利範圍第1項所述之減少數位電路區塊供應電壓降的方法，其中所述介質層為一氧化層。
  5. 一種減少數位電路區塊供應電壓降的方法，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的方法包括：建構一第三傳導區段，所述第三傳導區段具有與所述第一傳導區段電性連接的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段經由配置具有位於一傳導層的一第一部分；以及建構一第四傳導區段，所述第四傳導區段具有與所述 第二傳導區段電性連接的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段經由配置具有位於所述傳導層的一第二部分，以及一電容元件形成於所述第一部分和所述第二部分間。
  6. 如申請專利範圍第5項所述之減少數位電路區塊供應電壓降的方法，其中所述第一供應電壓和所述第二供應電壓其中之一為一電源供應電壓，另一個為一接地電壓。
  7. 一種減少數位電路區塊供應電壓降的佈局架構，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的佈局架構包括：一第三傳導區段，具有與所述第一傳導區段電性連接的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段具有位於一第一傳導層的一第一部分，以及一介質層位於所述第一傳導層和一第二傳導層間；以及一第四傳導區段，具有與所述第二傳導區段電性連接的一第一端和與所述第一傳導區段無電性連接的一第二 端，其中所述第四傳導區段具有位於所述第二傳導層的一第二部分，以及一第一電容元件形成於所述第一部分和所述第二部分間；其中所述第三傳導區段進一步具有位於所述第二傳導層的一第三部分，以及一第二電容元件形成於所述第二部分和所述第三部分間。
  8. 如申請專利範圍第7項所述之減少數位電路區塊供應電壓降的佈局架構，其中所述第一供應電壓和所述第二供應電壓其中之一為一電源供應電壓，另一個為一接地電壓。
  9. 如申請專利範圍第7項所述之減少數位電路區塊供應電壓降的佈局架構，其中所述第二傳導層和所述第一傳導層相鄰。
  10. 如申請專利範圍第7項所述之減少數位電路區塊供應電壓降的佈局架構，其中所述介質層為一氧化層。
  11. 一種減少數位電路區塊供應電壓降的佈局架構，所述數位電路區塊包括一第一傳導區段、一第二傳導區段和一數位邏輯區段，其中所述第一傳導區段具有耦接至一第一供應電壓的一第一端，所述第二傳導區段具有耦接至一第 二供應電壓的一第一端，所述數位邏輯區段耦接於所述第一傳導區段的一第二端和所述第二傳導區段的一第二端間，所述減少數位電路區塊供應電壓降的佈局架構包括：一第三傳導區段，具有與所述第一傳導區段電性連接的一第一端和與所述第二傳導區段無電性連接的一第二端，其中所述第三傳導區段具有位於一傳導層的一第一部分；以及一第四傳導區段，具有與所述第二傳導區段電性連接的一第一端和與所述第一傳導區段無電性連接的一第二端，其中所述第四傳導區段具有位於所述傳導層的一第二部分，以及一電容元件形成於所述第一部分和所述第二部分間。
  12. 如申請專利範圍第11項所述之減少數位電路區塊供應電壓降的佈局架構，其中所述第一供應電壓和所述第二供應電壓其中之一為一電源供應電壓，另一個為一接地電壓。
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