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TWI382529B - 具有減少電荷損失之氮化物層的記憶體格結構及其製法 - Google Patents

具有減少電荷損失之氮化物層的記憶體格結構及其製法 Download PDF

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TWI382529B
TWI382529B TW093126641A TW93126641A TWI382529B TW I382529 B TWI382529 B TW I382529B TW 093126641 A TW093126641 A TW 093126641A TW 93126641 A TW93126641 A TW 93126641A TW I382529 B TWI382529 B TW I382529B
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菲爾斯 羅伯特Ｂ 克拉克
田重錫
鍾匯才
艾文 哈利亞
馬克Ｔ 萊斯貝
二世 羅伯特 伯蘭 歐吉列
張國棟
李文梅
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史班遜有限公司
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Description

具有減少電荷損失之氮化物層的記憶體格結構及其製法
一般而言，本發明係有關半導體元件之領域。更特定言之，本發明係有關半導體記憶體元件。
本技藝所習知的記憶體元件在各式各樣的元件及應用中係用於儲存資料。近來，市上已引進SONOS(為矽氧化氮氧化矽的簡稱)類型的記憶體元件。SONOS類型的快閃記憶體格係包含一閘極疊層，該閘極疊層係具有一位在一ONO(為氧化氮氧的簡稱)疊層上方之閘極層。該閘極疊層係位在一半導體基板之上方，該半導體基板中有之第一與第二端子區之間係定義出一通道區，從而形成一電晶體。
該ONO疊層係包含一非導電性介電材料層，通常為氮化矽層(“氮化物層”)，其係位在兩氧化矽層之間。該氮化物層係作為電荷儲存媒介用。此外，該氮化物層能夠局部儲存電荷於該氮化物層之一面，且與氮化物層之另一面上儲存的電荷分隔開。因此，SONOS類型的記憶體格可描述成能夠儲存兩個位元，例如左位元與右位元。
形成ONO疊層之氮化物層的習知技術會產生一些不利於記憶體元件效能的負面效應。通常，係使用化學氣相沉積(“CVD”)製程，用一種由四氫化矽(SiH4 )("矽甲烷")與氨(NH3 )、或二氯矽甲烷(SiH2 Cl2 )(“DCS”)與氨構成的前驅物，形成該氮化物層。在CVD製程期間是要斷開氨內之氮-氫鍵及/或矽甲烷或DCS內之矽-氫鍵。當該等鍵斷 開時，氫原子相互反應而形成穩定的H2 分子，再被吸出反應室。不過，有很多氮-氫鍵及/或矽-氫鍵沒有斷開，而且會留在該ONO疊層之氮化物薄膜內。結果，所得氮化物層會含有大量的氫，通常約在1至2原子百分比之間的範圍內。例如，在隨後的程式周期期間，當高能電子注入氮化物層時，氮化物層內含氫量高是不利的。此等電子可能斷開氮化物層內的氮-氫鍵及/或矽-氫鍵並釋出大量氫原子(“氫自由基”)。氮化物層內有氫自由基會造成氮化物層內之電荷損失，導致出現像記憶體格之臨界電壓的漂移這一類的負面效應，致使記憶體元件的性質無法預測。此外，氮化物層內之電荷損失可能進一步造成記憶體格內程式資料的漏失及/或程式能力的損耗。該等氫自由基也可能遷移至鄰近的氧化物層，例如ONO疊層之上層與下層而進一步使元件的性質降級。結果，此等負面效應造成記憶體元件的效能不良。
因此，本技藝亟須一種記憶體格結構以及用於製造具有顯著減少電荷損失之氮化物層的記憶體格結構之方法。
本發明係提供一種具有減少電荷損失之氮化物層的記憶體格結構及其製法。本發明滿足且解決本技藝對記憶體格結構的需要，它能夠減少臨界電壓的漂移、減少程式資料的漏失、減少程式能力的損耗、以及減少元件性質的降級。
根據一例示性具體實施例，該記憶體格結構係包含一 半導體基板、一位在該半導體基板上方之第一氧化矽層、一位在該第一氧化矽層上方之電荷儲存層、一位在該電荷儲存層上方之第二氧化矽層、以及一位在該第二氧化矽層上方之閘極層。在此例示性具體實施例中，該電荷儲存層係包含具有減少含氫量(例如，約在0至0.5原子百分比之間的範圍內)之氮化矽。減少含氫量相當於減少氫自由基含量(其係因隨後程式運算而由電荷儲存層內釋出)。結果，減少該電荷儲存層內之含氫量即減少該電荷儲存層內之電荷損失。減少電荷儲存層內之電荷損失的好處有：減少記憶體元件內之臨界電壓的漂移、程式資料的漏失、以及程式能力的損耗，從而改善記憶體元件的效能。減少含氫量更相當於減少氫遷移至鄰近的諸層。
該第一氧化矽層、電荷儲存層、第二氧化矽層、以及閘極層形成一個具有邊牆之閘極疊層。根據一例示性具體實施例，該記憶體格結構更包含數個鄰接於該閘極疊層之邊牆之間隔體。在此特殊具體實施例中，每一間隔體係包含具有含氫量減少之氮化矽。好處是，減少間隔體內的含氫量即減少電荷儲存層內之電荷損失以及遷移至鄰近諸層的氫原子，從而進一步改善記憶體元件效能。
根據另一例示性具體實施例，該電荷儲存層能夠儲存兩個位元，例如SONOS類型的記憶體元件中使用記憶體格結構。在另一具體實施例中，本發明係一種用於製造上述結構之方法。一般熟諳此藝者在審閱以下的詳細說明及附圖之後，應能更加明白本發明之其他特性與優點。
本發明係針對一種具有減少電荷損失之氮化物層的記憶體格結構及其製法。以下的描述係包含從屬本發明具體實作之特定資訊。熟諳此藝者應可瞭解具體實作本發明的方式可能不同於本申請案中特別描述的方式。此外，本發明之某些特定細節將不予以描述以免使本發明難以理解。
本申請案內之附圖以及隨附之詳細說明只是針對本發明之示範性具體實施例。為保持簡潔，本發明之其他具體實施例在本申請案中將不再加以特別描述且不特別圖解於附圖。
第1圖係根據本發明之一具體實施例，圖示一例示性記憶體格結構100。相較於習知的記憶體格結構，記憶體格結構100之氮化物層120係具有顯著減少的電荷損失，以致顯著改善記憶體元件的效能，對此以下將有更詳盡的描述。
記憶體格結構100可用於例如SONOS類型的記憶體元件中。例如，記憶體格結構100可用來儲存兩個獨立的位元(各在記憶體格內不同的位置)以實現高密度快閃記憶體元件，例如Advanced Micro Devices,Inc.(AMD)MirrorBitTM 的記憶體元件。記憶體格結構100係包含矽基板110，其中，相對之端子區112與端子區114係隔著通道區116而形成者。在一SONOS類型的記憶體元件中，在某些運算期間(例如在寫入、讀取、或清除第一位元時)，端子區112可被組態成一汲極端子，以及端子區114可被 組態成一源極端子。在其他的運算期間，例如在寫入、讀取、或清除第二位元時，端子區114以及端子區112可被組態成一源極端子。
如第1圖所示，記憶體格結構100係包含位在基板110上方之閘極疊層118以形成一電晶體。閘極疊層118係包含ONO疊層105，以及位在該ONO疊層105上方之閘極層130。ONO疊層105之第一氧化物層115係包含氧化矽(SiO2 )(“氧化物”)，且位在基板110之通道區116上方。氮化物層120係位在第一氧化物層115之上方並做為記憶體格結構100之電荷儲存層用。該氮化物層120係包含一個獨特之含氫量顯著減少之氮化矽(Si3 N4 )層。例如，氮化物層120內之含氫量可能是在約0至0.5原子百分比的範圍內，其含氫量明顯低於具有約1至2原子百分比含氫量之習知的氮化物層。如以下結合第3圖與第4圖之說明，一種獨特的製造方法是用來實現減少氮化物層120內之含氫量。ONO疊層105之第二氧化物層125也包含氧化物且位在氮化物層120的上方。閘極層130係位在第二氧化物層125之上方。
因著氮化物層120內含氫量減少，氮化物層120內在隨後的程式運算期間可釋出氫自由基的數量得以大幅減少。結果，顯著減少氮化物層120內之電荷損失。好處是，減少氮化物層120之電荷損失得以顯著減少所得記憶體格結構100之臨界電壓的漂移。此外，減少氮化物層120內之電荷損失而導致記憶體格結構100內減少程式資料漏失 的可能性以及減少程式能力損耗的可能性。另一好處為，減少氮化物層120內之含氫量更減少氫原子遷移至鄰近氧化矽層(例如第一氧化物層115與第二氧化物層125)的數量。簡言之，記憶體格結構100產生一種具有顯著改善效能之記憶體元件。
第2圖係根據本發明之一具體實施例，圖示一例示性記憶體格結構200。與第1圖類似，記憶體格結構200係包含矽基板210以及位在基板210之通道區216上方之閘極疊層218。相對之端子區212與端子區214係隔著基板210之通道區216而形成。
閘極疊層218係包含ONO疊層205以及閘極層230，其中ONO疊層205與閘極層230分別相當於第1圖之ONO疊層105與閘極層130。如此，氮化物層220(其係位在ONO疊層205之第一氧化物層215與第二氧化物層225之間)包含一具有顯著減少的含氫量之氮化物層，如同上述第1圖之氮化物層120，因而氮化物層220具有顯著減少電荷損失。
請繼續參考第2圖，間隔體235係形成於閘極疊層218之邊牆上。類似於ONO疊層205之氮化物層220，間隔體235係包含具有顯著減少含氫量之氮化物，例如約在0至0.5原子百分比的範圍內，相反地，習知的範圍約在1至2原子百分比之間。由於間隔體235內含氫量顯著減少，大量減少的氫原子會找到去ONO疊層205之氮化物層220的通路，這會造成氮化物層220內的氫自由基減少，並且 最終減少氮化物層220內之電荷損失。換言之，在習知的記憶體格中，間隔體235(其係鄰近於ONO疊層205)變成另一個氫原子的來源以致氮化物層220內有電荷損失，從而使上述習知記憶體格結構內的負面效應更形嚴重，且導致記憶體元件效能進一步降級。相反地，根據本發明，記憶體格結構200內臨界電壓的漂移、程式資料漏失的可能性、以及程式能力損耗的可能性均顯著減少，導致記憶體元件的效能得以改善。此外，減少間隔體235內之含氫量可減少氫原子遷移至鄰近氧化矽層(例如第一氧化物層215與第二氧化物層225)的數量。
現在請參考第3圖，流程圖300係根據本發明之一具體實施例，圖示用於製造記憶體格結構之一例示性方法。第3圖之流程圖300省略了某些已為熟諳此藝者所習知的細節與特性。如本技藝所習知，例如，一步驟可能由一個或更多子步驟組成，或者是可能涉及特定的設備或材料。儘管圖示於流程圖300的步驟305至340足以描述本發明之一具體實施例，但是本發明其他的具體實施例仍可能使用不同於圖示於流程圖300內的步驟。
本方法由步驟305開始，且在步驟310，提供一半導體基板。例如，請參考第2圖，在步驟310中可提供具有被通道區216隔開的端子區212與端子區214的半導體基板210。下一步為步驟315，在該基板之通道區上方形成一第一氧化物層。例如，請參考第2圖，係於步驟315中在通道區216上方形成第一氧化物層215。
在步驟320，一獨特的CVD製程係用來形成一具有減少電荷損失之氮化物層於該第一氧化物層之上方。在一例示性具體實施例中，在溫度約為400至650℃的CVD製程中係使用包含矽甲烷與高反應性氮之前驅物。例如，微波能源，或其他類似的處理，可用來斷開氮分子(N2 )成為高反應性氮，即形成“氮自由基”。用上述獨特的CVD製程，即可實現具有含氫量顯著減少之氮化物層。如上述，減少氮化物層內之含氫量會產生一具有減少電荷損失之氮化物層。請參考第2圖，氮化物層220係於步驟320中形成於在第一氧化物層215之上方。
在步驟325，該氮化物層上方係形成一第二氧化物層。該第一氧化物層、氮化物層、以及第二氧化物層形成一ONO疊層。例如，請參考第2圖，於步驟325中在氮化物層220上方形成第二氧化物層225以形成ONO疊層205。在步驟330，在該ONO疊層之第二氧化物層上方形成一閘極層以形成一閘極疊層。例如，請參考第2圖，可在第二氧化物層225上方形成閘極層230以形成閘極疊層218。
必要時，能加入額外的步驟，例如步驟335，俾以上述本發明獨特的CVD製程在閘極疊層之邊牆上形成間隔體。應注意的是步驟335是需要一些先行步驟與各種子步驟，但是在此未予以圖示或描述以保持本文之簡明。因此，間隔體，每一個皆具有減少的含氫量，係形成於閘極疊層之邊牆上。如上述，在一例示性具體實施例中，在溫度約 為400至650℃的CVD製程中係使用一包含矽甲烷與高反應性氮之前驅物以形成該形成間隔體之氮化物薄膜。因著此一獨特的CVD製程，得以完成具有顯著減少含氫量之氮化物間隔體。請參考第2圖，間隔體235是在步驟335中形成於該閘極疊層218之邊牆上。本例示方法是在步驟340完成，然而在圖示於流程圖300諸步驟的前、中、後也可執行額外的製程。
現在請參考第4圖，流程圖400係圖示根據本發明之一具體實施例用來製造氮化物層之例示性方法。第4圖之流程圖400省略了某些已為熟諳此藝者所習知的細節與特性。如本技藝所習知，例如，一步驟可能由一個或更多子步驟組成，或者是可能涉及特定的設備或材料。儘管圖示於流程圖400的步驟405至425足以描述本發明之一具體實施例，但是本發明其他的具體實施例仍可能使用不同於圖示於流程圖400內的步驟。
圖示流程圖400之方法可用來形成像例如第2圖的記憶體格結構200內之氮化物層220與間隔體235一樣的特性。事實上，流程圖400可用於一些形成具有減少含氫量之氮化物層或氮化物薄膜用之半導體製造應用系統以實現減少電荷損失。
本發明在步驟405開始，且在步驟410，提供一中間半導體結構。該中間半導體結構具有一區域，是要在該區域上製造一具有減少電荷損失之氮化物層。請參考第2圖，中間半導體結構之一實施例為有第一氧化物層215在 其上之基板210，在本方法中它是要用來在第一氧化物層215上形成氮化物層220。中間半導體結構之另一實施例為有閘極疊層218在其上之基板210，在本方法中它是要用來在第2圖閘極疊層218之邊牆上形成間隔體235。
在步驟415，上述本發明獨特的CVD製程係用來在中間半導體結構上形成一具有減少含氫量之氮化物層。如上述，在一例示性具體實施例中，在溫度約為400至650℃的CVD製程中係使用一包含矽甲烷與高反應性氮之前驅物以形成氮化物層。由於有此獨特的CVD製程，得以完成具有顯著減少含氫量之氮化物層。如上述，氮化物層內含氫量之減少會令氮化物層內電荷損失亦減少。
在步驟420，一溫度高於步驟415在CVD製程期間所用溫度之退火製程係用來進一步減少在步驟415中形成的氮化物層內之含氫量。在一例示性具體實施例中，一溫度約900至1000℃範圍內、使用氧(O2 )或氧化亞氮(N2 O)氣體之退火製程係用來由氮化物層釋出額外的氫原子，進一步減少在步驟415中形成的氮化物層內之含氫量。因此，步驟420更加減少氮化物層內之電荷損失。當用來製造例如第2圖記憶體格結構200之氮化物層220時，由於氮化物層內之電荷損失顯著減少，因此得以更進一步改善記憶體元件的效能。本示範方法是在步驟425完成，然而在圖示於流程圖400諸步驟的前、中、後也可執行額外的製程。
由以上本發明諸示範性具體實施例的描述可見，顯然可用不同的技術具體實作本發明之概念而不脫離本發明之 範疇。
此外，儘管特別參考一些具體實施例已將本發明予以描述，一般熟諳此藝者應可明瞭本發明可在形式與細節上作改變而不脫離本發明之範疇。
例如，本發明獨特的氮化物層形成方法可用來製造除MirrorBitTM 記憶體元件以外之元件(例如，浮動閘極記憶體元件)內之氮化物層。這樣，即，當本發明獨特的氮化物層形成方法是用在浮動閘極記憶體元件中時，ONO疊層係位在多晶矽浮動閘極之上方，其中係由一通道氧化物層隔開該多晶矽浮動閘極與矽基板。在浮動閘極記憶體元件內，位在ONO疊層之上方的通常是多晶矽控制閘極。用本發明獨特的氮化物層的有利結構與上述內容類似。例如，由於ONO疊層內氮化物層的含氫量低，產生較少的氫自由基，因而防止臨界電壓的漂移、電荷的損失、氫擴散至鄰近的諸層，故而避免浮動閘極記憶體元件之效能降級以及可靠性問題的發生。
該等已說明的示範性具體實施例係視為在各方面均為只具圖解說明性與非限定性。也應瞭解本發明不受限於在此描述的特定示範性具體實施例，且本發明能作多種排列、修改、以及替代，而不脫離本發明之範疇。
以上為具有減少電荷損失之氮化物層的記憶體格結構及其製法之描述。
100、200‧‧‧記憶體格結構
105、205‧‧‧ONO疊層
110、210‧‧‧基板
112、212、114、214‧‧‧端子區
115、215‧‧‧氧化物層
116、216‧‧‧通道區
118、218‧‧‧閘極疊層
120、220‧‧‧氮化物層
125、225‧‧‧第二氧化物層
130、230‧‧‧閘極
235‧‧‧間隔體
第1圖係根據本發明之一具體實施例，圖示一具有顯 著減少電荷損失之氮化物層的示範性記憶體格結構。
第2圖係根據本發明之一具體實施例，圖示一具有顯著減少電荷損失之氮化物層與氮化物間隔體的示範性記憶體格結構。
第3圖係根據本發明之一具體實施例，圖示一製造記憶體格結構用之示範流程圖。
第4圖係根據本發明之一具體實施例，圖示一製造氮化物層用之示範流程圖。
200‧‧‧記憶體格結構
205‧‧‧ONO疊層
210‧‧‧基板
212、214‧‧‧端子區
215‧‧‧氧化物層
216‧‧‧通道區
218‧‧‧閘極疊層
220‧‧‧氮化物層
225‧‧‧第二氧化物層
230‧‧‧閘極
235‧‧‧間隔體

Claims (9)

  1. 一種用於製造記憶體格結構之方法，該方法係包含：提供(310)一半導體基板；在該半導體基板上形成(315)一第一氧化矽層；提供(320)一包含混合矽甲烷與反應性氮之前驅物；以及在一化學氣相沈積(CVD)製程中使用該前驅物在該第一氧化矽層上形成(320)該氮化矽層。
  2. 根據申請專利範圍第1項之方法，更包含在氧或氧化亞氮的氣體中將該氮化矽層退火(420)。
  3. 根據申請專利範圍第1項之方法，更包含：在該氮化矽層上形成(325)一第二氧化矽層；以及在該第二氧化矽層上形成(330)一閘極層。
  4. 根據申請專利範圍第1項之方法，其中該反應性氮係包含氮自由基。
  5. 一種記憶體格結構，其係包含：一半導體基板(210)、一位在該半導體基板(210)上方之第一氧化矽層(215)、一位在該第一氧化矽層(215)上之電荷儲存層(220)、一位在該電荷儲存層(220)上之第二氧化矽層(225)及一位在該第二氧化矽層(225)上方之閘極層(230)，該記憶體格結構的特徵在於：該電荷儲存層(220)係包含具有減少含氫量之氮化矽，其中該電荷儲存層(220)係由氮自由基形成；該減少之含氫量減少該電荷儲存層(220)內之電荷 損失。
  6. 根據申請專利範圍第5項之記憶體格結構，更包含：該第一氧化矽層(215)、該電荷儲存層(220)、該第二氧化矽層(225)、以及該閘極層(230)形成一閘極疊層(218)，該閘極疊層具有一邊牆；一鄰接於該閘極疊層(218)之邊牆之間隔體(235)，該間隔體(235)係包含具有減少含氫量之氮化矽，該減少之含氫量減少該電荷儲存層(220)內之電荷損失。
  7. 根據申請專利範圍第5項之記憶體格結構，其中該閘極疊層(218)係位在該半導體基板(210)內之一通道區(216)之上方，該通道區係位在一第一端子區(212)與一第二端子區(214)之間。
  8. 根據申請專利範圍第5項之記憶體格結構，其中該電荷儲存層(220)具有小於1.0原子百分比的含氫量。
  9. 根據申請專利範圍第5項之記憶體格結構，其中該電荷儲存層(220)具有在0至0.5原子百分比之間的含氫量。
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