TWI379405B - Electrostatic discharge protection devices - Google Patents

Description

1379405 六、發明說明： 【發明所屬之技術領域】 本發明係有關於一種靜電保護(ESD protection)裝置。 【先前技術】 習知的靜電放電防護會在輸入/輸出腳的汲極端下加 PESD layer，目的是讓汲極端有較低的崩潰電壓（low breakdown)，使其導通速度較旁側快，避免表面閘極氧化 層（gate oxide)因靜電放電測試而打穿；其缺點為需要多浪 費一層光罩。 【發明内容】 本發明揭露一種靜電保護裝置，耦接一晶片的一輸入/ 輸出腳位、一第一電壓輸入腳位、以及一第二電壓輸入腳 位。本發明之靜電保護裝置包括：一第一電晶體、一第二 電晶體、以及一靜電放電箝制電路。 該第一電晶體具有一汲極耦接該輸入/輸出腳位、一源 極耦接該第一電壓輸入腳位、以及一閘極。該第二電晶體 具有一汲極耦接該輸入/輸出腳位、一源極耦接該第二電壓 輸入腳位、以及一閘極。該靜電放電箝制電路耦接於上述 第一與第二電壓輸入腳位之間。 本發明靜電保護電路的一種實施方式令上述第一電晶 體之半導體結構之掺雜濃度與上述第二電晶體之半導體結 構之摻雜濃度不同，藉以控制靜電電流之路徑。 1379405 本發明靜電保護電路的另一種實施式精心設計上述第 一電晶體之源極與汲極結構。第一電晶體包括一第一、一 第二、一第三以及一第四摻雜區。第一與第三摻雜區組成 該第一電晶體之源極。第二與第四摻雜區組成該第一電晶 體之源極。關於源極部分，第三摻雜區之深度較第一摻雜 區之深度深，且第三摻雜區之摻雜濃度較第一摻雜區之摻 雜濃度淡。關於汲極部分，第四摻雜區之深度較第二摻雜 區之深度深，且第四掺雜區之摻雜濃度較第二摻雜區之摻 Φ 雜濃度淡。此外，本發明將第四摻雜區之摻雜濃度設計為 較第三摻雜區之摻雜濃度淡。 若第一以及第二電壓輸入腳位分別用於該晶片與一高 電壓源以及一低電壓源之連接，則該第一電晶體為P型電 晶體，且其中第三與第四摻雜區分別可為一 P型漸進區 (p-grade)與一 p 型井(p-well)。 若第一以及第二電壓輸入腳位分別用於該晶片與一低 電壓源以及一高電壓源之連接，則該第一電晶體為η型電 ® 晶體，且其中第三與第四摻雜區分別可為一 η型漸進區 (n-grade)與一 η 型井(n-well)。 為讓本發明之上述和其他目的、特徵、和優點能更明 顯易懂，下文特舉出數個實施例，並配合所附圖式，作詳 細說明。 【實施方式】 第1A、1B圖圖解本發明靜電保護裝置的兩種實施方 1379405 第1A圖所示之靜電保護裝置乃針對晶片的輸入腳位 (input pin)所設計。此靜電保護裝置包括：p型電晶體、 η型電晶體Mn、以及靜電放電箝制電路（esd咖叫^ circuit，1型電晶體Mp线極_日日日片的—輸入腳位 In，且其源極耦接晶片的高電壓輪入腳位1〇6(用以耦接一 高電壓Vdd)。！！型電晶之及極輕接於該輸入腳位化、 且其源極耦接晶片的低電壓輸入腳位108(用以耦接一低電 位vss)。靜電放電箝制電路1〇2麵接於高電壓輸入腳位1〇6 • 與低電壓輸入腳位108之間。 第1B圖所示之靜電保護裝置乃針對晶片的輸出腳位 (outputpin)所設計。相較於第^圖，第1B圖將p型電晶 體Mp與η型電晶體Mn之没極輕接於晶片的一輸出腳位

Out ’且令p型電晶體]^與n型電晶體Mn之閘極不連接 本身之源極。 第1A與1B圖所示之靜電放電箝制電路1〇2包括一電 晶體104。電晶體1〇4耦接於高電壓輸入腳位1〇6與低電 壓輸入腳位108之間。電晶體1〇4之尺寸可設計成遠大於 P型電晶體Mp之尺寸、或遠大於^型電晶體Mni尺寸。 本發明的一種實施方式對上述p型電晶體Mp有特殊設 计，第2圖以剖面圖顯示其結構。p型電晶體2⑽包括打 型基板202、場氧化層2〇4、多晶矽閘（p〇]ly_gate)2〇6、高壓 薄膜閘氧化層（HV thin gate oxide)208、p型漂移巴 (P-dHftS)210、第一摻雜區212、第二摻雜區214、第三摻 雜區216以及第四摻雜區2丨8。如圖所示，多晶石夕閘 與高壓薄膜閉氧化層2⑽組成閘極G;第一與第三推雜區 2與216組成源極s;且第_ ，化比較第一與第雜區-與-組 區216具有較深之深产與較:與216 ’第三摻雜 ，雜區叫與218 Γ第四換 比較第二與第 較淡之摻雜濃度。 ”區218具有較深之深度與 區二第四!雜區218之播雜濃度較第三摻雜 -舉例說明之:第三摻雜區則為 (ρϋιΓΡ·_)’第四摻雜區218為一 P型井 之摻雜濃；型井(:18)之摻雜濃度較卩型漸進區(216) ，其目的是讓通道220下方表面產生的電流 ^小’因此大部份的靜電放電電流會流人高壓的p型井 ’可以避免電流集中於通道表面而容易的將元件燒毀。 =較佳實施例’本發明更包括限μ三與第四摻雜區之深 又.如第2圖所示，第四摻雜區218之深度較第三摻雜區 b之深度深。調整該第三與第四摻雜區216與218濃度 與特性將提升Ρ型電晶體之汲極端阻值，以增進第1Α = ΐβ圖所示之靜電保護裝置之效能。 /、 第3圖為第ία與1Β圖所示之靜電保護裝置於一 模f靜電耐壓測試之等效電路示意圖，其中，靜電保護裝 置簡化成二極體與電阻型式，且簡化後之等效電路可通^ 於輸入/輸出腳位In/Out。二極體302與電阻304對應第1A 與1B圖所示之p型電晶體Mp，其中採用第2圖所示之結 構。二極體306對應η型電晶體Mn。二極體308對應靜電 放電箝制電路102，其尺寸遠大於冬極體3〇2或3%。在 ND模式靜電耐壓測試中，高電壓輸入腳位1〇6接地，—負 1379405 值ESD電壓出現在該輸入/輸出腳位（in/0ut)對高電壓輸入 腳位106放電，晶片之低電壓輸入腳位108以及其他腳位 浮接（floating)。大尺寸之二極體308將允許靜電電流流經 電流路徑310 ;而本發明所提出之p型電晶體結構2〇〇所 存在之電阻304將防止靜電電流流過電流路徑312，大幅 降低Mp電晶體因電壓過高而崩潰並損毁的可能性，提高了 靜電保護裝置之靜電防護能力。 於另一較佳實施例，可對第1A與1B圖之電晶體 Mn有特殊設計’第4圖以剖面圖顯示其結構。n型電晶體 侧包括D型基板402、場氧化層4〇4、多晶石夕閘

Hr)406、高壓薄膜問氧化層（Hv她_ e 08、！！型漂移區（n_drifts)41〇、第一推雜區化 二雜區ΓΓ第三摻雜區416、以及第四摻雜區418。如 G 壓薄膜閘氧化層彻對應閘極 弟—摻雜區412與410組成源極s .且笛_加& 二摻雜區4M與418組成 第二與第 412與416,第三換雜厂弟與第二摻雜區 漠度。比較第第四：具有較深之深度與較淡之摻雜 a ,. '、第摻雜區414與418，第四槔雜阳 ”有較深之深度與較淡之摻雜濃度。 ，雜區418 第4圖所示之實施 換 濃度較第三摻雜區41 之摻雜 下方表面產生的電流比較:、雜 會流入高壓的“料h 的靜電放電電流 表面而容易將-+ ’可以避免電流集中於通道 的分佈整個元件。舉例說明 叩合易將7L件燒毁，佶 A通道 的分伟㈣^定力率/祕產生的減可以均勻 η ^405 型漸進區(n-—，第四摻雜區4 其中，η型井（418)之摻雜、曲 馬—η型井（n-weli)， 濃度淡。於較佳實施例^度較η型漸進區（416)之摻雜 雜區之深度：如第4圖所-發=更包括限定第三與第四摻 __ 厅不’第四接雜區41 8夕莩声舫筮 三摻雜區416之深度深 8之沬度較第 之濃度與特性將提升n 體之'416與418 ^ , Α „ ^ _ 生冤日日體之汲極端電阻值，以增進 弟1A與1B圖所示之靜電保護裝置之效能。 第5圖為第1A與1B圖所示之靜電保護裝置於一朽 模式靜電耐1賴之等效電料意圖，其巾，靜電保護裝 置簡化成二極體與電阻型式，且簡化後之等效電路可通用 於輸入/輸出腳位In/Om。二極體502對應第！八與1B圖所 示之p梨電晶體Mp。於較佳實施例，二極體5〇4與電阻5〇6 對應η型電晶體Mn ’其中該η型電晶體Mn採用第4圖所 示之結構。二極體508對應靜電放電箝制電路1〇2，其尺 寸遠大於二極體502或504。在PS模式靜電耐壓測試中， 一正值ESD電壓出現在該輸入/輸出腳位In/Out’低電壓輸 入腳位108接地對輸入/輸出腳位In/Out放電，晶片之高電 壓輸入腳位106以及其他腳位浮接。大尺寸之二極體508 將允許靜電電流流過電流路徑510;而本發明所提出之η 逛電晶體結構.400之電阻506將防止靜電電流流過電流路 徑512，大幅降低η型電晶體Μη因電壓過高而崩潰並損毁 的可能性，提高靜電保護裝置之靜電防護能力。 本發明之靜電保護裝置，透過調整其電路内半導體開 關之濃度，在ND模式或PS模式靜電耐壓測試Τ ’可控制 靜電電流向預設之路徑，提高靜電保護裝置之靜電防護能 1379405 力與可靠度。再者，上述方式如此無須使用額外的光罩， 即可改變半導體裝置之特性，藉以控制靜電放電路徑之流 向。 此外，本發明靜電放電箝制電路之大尺寸設計尚有另 一好處一令晶片上多個輸入/輸出腳位可共用單一個靜電 放電箝制電路完成其靜電保護電路。此特徵將有效降低靜 電保護裝置在晶片中所佔據的空間。

【圖式簡單說明】 第1A圖圖解本發明靜電保護裝置的一種實施 斜辦晶片之輸入腳位所設計； 々 第1B圖圖解本發明靜電保護裝置的一種實施方式 計對晶片之輸出腳位所設計； 曰第2圖以剖面圖圖解本發明對第1A、1B圖中p 曰日體Mp的一種設計； 电 第3圖將第1入與比圖所示之靜電保護裝置簡化成二 ，與電_式’並令輸人/輸出腳位In/〇ut共用此簡化^ 電保護電路，其中電職作於—ND模式靜㈣壓測試； 曰第4圖以剖面圖圖解本發明對第ία、1B圖中n型雷 晶體！^的一種設計；以及 電 第5圖將第ιΑ與1Β圖所示之靜電保護裝置簡化成一 ^艘與電阻型式，並令輸人/輸出腳位In/〇ut共用此簡化^ 保護電路，其中電路操作於一 PS模式靜電耐壓測試。 【主要元件符號說明】 102〜靜電放電箝制電路； 1 〇4〜電晶體； 106〜高電壓輸入腳位； 108〜低電壓輸入腳位； 200〜p型電晶體； 202〜η型基板； 204〜場氧化層； 1379405 206〜多晶矽閘； 208〜高壓薄膜閘氧化層 210〜p型漂移區； 212、214、216與218〜第一、第二、第三與第四摻雜 區， 220〜通道； 302、304〜對應Mp之二極體與電阻； 306〜對應Mn之二極體； 308〜對應靜電放電箝制電路之二極體； 310、312〜電流路徑； 400〜η型電晶體； 402〜ρ型基板； 404〜場氧化層； 406〜多晶石夕閘； 408~高壓薄膜閘氧化層； 410〜η型漂移區， 412、414、416與418〜第一、第二、第三與第四摻雜 區， 420〜通道； 502〜對應Μρ之二極體； 504、506〜對應Mn之二極體與電阻； 508〜對應靜電放電箝制電路之二極體； 510、512〜電流路徑； D〜汲極；.· G〜閘極； 12 1379405

Mn、Mp〜η、p型電晶體， In~輸入腳位；

In/Out〜輸入/輸出腳位； Out〜輸出腳位； S〜源極；以及

Vdd、Vss〜面、低電壓。 13

Claims (1)

1. 修正太 第98107261號 修正日期··〗〇〗.9.2i 产/年1月V曰修正本^ 、申請專利範圍： — 種 含： 聊位， 閘極； 用於as片之靜電保護裝置’該靜電保護裝置包 第一 源體’具有一汲極耦接該晶片的-輸入/輸出 6、耦接該晶片的一第一電壓輪入腳位，以及一 源極耦接該輸入’輪出腳位，-及 一電κ輸入腳位，以及一閘極；以 該第接於該第-電壓輪入腳位與 及-以電::更包括-第…第二、一" 雜區，其中該第一 弟一 曰歲源極，該第三二摻雜區組成該第一f 度淡，雜區之_度較該第 其中上逑第_ 極，該第四择雜厂一第四摻雜區組成兮赏 第四摻雜b區之深度較該第二換峰電晶體之汲 其中=::度較該第度深，且該 雜遭度淡，藉區之摻雜壤度較4錢度淡’· 第2.如申請專電流之路徑。三穆雜區之接 ，雜區之深度二第二項所述之靜電 .如申請專利範園第二穆雜區之深度深。u該 、所述之靜電保護裝置，其中於 1379405 第98107261號 修正日期修正本 電耐壓測試下’該輪入/輸出腳饭接收-負值 h第一電壓輪入腳位接地，該靜電 該第-電厂堅輪入腳位、該靜電放電籍制電：顧， 體至該輪入/輪出腳位，藉以放電。 該弟一電晶 4.如申請專利範園第1所述之 第三推雜區為一 p型漸進區(Ρ-g喊），=保幾裝置，其中該 型井(p-well)。 〜第四摻雜區為一 p 丁 6月寻利鞄岡禾*項所述 第四推雜區之深度較該第三摻雜區之^保護展置，其中該 6.如申請專利範圍第！項所述之：度深。 於- PS模式靜電耐_試下 t保裝置，其中， 值電位、且該第二電壓輪入腳位接^/輪出卿位接收-正 過該輪入/輪出腳位、該第—電’該靜電電流依序透 位、該靜電放電箝制電路至該輪L輪出1第一電塵輸入腳 7.如申請專利範圍第!項所逑之:出腳位。 =摻雜區為-n_進^ 置，其中該 型井(n-well)。 该苐四摻雜區為一 n 8.如申請事利範圍第7項所 第四摻雜區之深度較該第 電保護裝置，其中該 —9·如中請專利範圍第】項^之深度深。 靜電放電箱制電路具有-第三電電保護襄置，其t該 二電壓輸人腳位之間，該第—三電日日=接於上述第一與第 一、或第二電晶體之尺寸。 曰曰體之尺寸大於上述第