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TWI379384B - Cmos transistors with dual high-k gate dielectric and methods of manufacture thereof - Google Patents

Cmos transistors with dual high-k gate dielectric and methods of manufacture thereof Download PDF

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TWI379384B
TWI379384B TW095120875A TW95120875A TWI379384B TW I379384 B TWI379384 B TW I379384B TW 095120875 A TW095120875 A TW 095120875A TW 95120875 A TW95120875 A TW 95120875A TW I379384 B TWI379384 B TW I379384B
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gate dielectric
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Hong Jyh Li
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Infineon Technologies Ag
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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

1379384 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種半導體裝置’更特別的是關於製造 金屬氧化物半導體(CMOS)電晶體裝置的方法與結構。 【先前技術】 許多電子應用皆使用半導體裝置，例如個人電腦、行 動電話、數位相機以及其他的電子裝置。典型半導體裝置 • 之製造是藉由在半導體基質上連續地沈積絕緣(或是介電) 層、傳導層以及半導體層，並且使用蝕刻在不同層上進行 圖案化，以形成電路元件於其上。 電晶體是半導體裝置中大量使用的元件。例如，在單 一積體電路(1C)上可能有百萬個電晶體。在半導體裝置製造 中吊使用的電晶體型式為金屬氧化物半導體場效電晶體 (MOSFET)。 • 早期M0SFET程序使用一種型式的摻雜，以產生正或 疋負通道電晶體。最近關於金屬氧化物半導體(CM〇s)的設 °十，疋在構造中使用正與負的通道裝置。然而這需要更多 的製造步驟與更多的電晶體，因而CM〇s裝置更為有利， 因為其用電量較少且可被製作得更小更快。 過去典型MOSFET裝置的閘介電是包含二氧化矽，其 介電吊數約為3·9。然而，當展置的尺寸變小，使用二氧化 矽作為閘介電則成為問題，因為有閘漏電流，其會降低農 置的表現。因此，此產業的趨勢是發展使用高介電常數(k) 材質作為MOSFET裝置中的閉介電。本案所使用的「高k 6 1379384 材質」一詞係指介電常數約為4或更高的介電材質。 在2002年版半導體國際技術準則(11及8)中，已將高让 閘介電發展確認為未來的挑戰，所述ITRS併入本案作為參 考’其忍技術挑戰以及在未來15年面對半導體工業的需 要。對於低功率邏輯(例如，對於可攜式電子應用），重要的 是使用具有低漏電流的裝置，以延長電池的壽命。在低功 率應用中，必須控制閘漏電流、次臨界漏電流、接面漏電 流以及穿遂漏電流(band-to-band tunneling) 〇 為了完全實現電晶體規模化的好處，閘極氧化物的厚 度必須被縮小至小於2nm。然而’所得到的閘漏電流是利 用在許多裝置應用中無用的薄氧化物，其需要消耗低備用 功率。基於這個原因，所述閘氧化物介電終究會被具有較 向介電常數之其他介電材質所取代。然而。在介電層中， 使用向k介電材質的裝置表現傾向於受到阻限電荷(杜appe(j charge) ’其使得移動力下降、驅動電流低於具有二氧化石夕 閘氧化物的電晶體’因而降低具有高k閘介電材質之電晶 體的速度與表現。 使用高k介電材質作為CMOS電晶體閘電極的另一問 題是費爾米牵制(Fermi-pinning)效應，其係發生於閘電極與 閘介電才質的界面。費爾米效應成為具多晶矽與金屬閘的 CMOS裝置中所發生的問題。由於費爾米效應造成電荷增 加，因此費爾米效應造成臨界電壓偏移以及低移動力。費 爾米效應造成CMOS裝置兩電晶體的不對稱開啟臨界電壓 Vt，而這是不想要的結果。 7 1379384 在CMOS電晶體設計習知技藝中，CMOS的閘介電材 質典型為Si〇2，且閘電極為多晶矽。使用Si〇2作為閘介電 材質可輕易達到習知技藝CMOS的PMOS裝置與 裝置之對稱臨界電壓Vt。關於所述pM〇s裝置，閘電極是 P型’其係使用多晶石夕掺雜蝴作為PM〇s閘電極材質。關 於NMOS裝置，閘電極為N型，其係使用多晶矽摻雜磷作 為NMOS閘電極材質。 然而，當試圖使用給(hafiiium)為基礎的介電材質，其 也是南k介電材質，作為CMOS裝置的閘介電材質時，即 產生問題。關於NM〇S裝置，可使用多晶石夕摻雜磷作為閛 電極，，並且完成所想要的1^型閘。然而，關KPM〇S| 置，若是多晶矽摻雜硼作為閘電極材質，則铪(}1361111111)為 基礎的介電材質會與相_材質交互反應，這是由費爾米 牽制所造成的，形成N型閘，而這對於PM〇s裝置是無效 的。在PMOS電晶體上的㈣間是不理想的··所述脱⑺ 裝置閘應該是P型，以將CM〇s裝置表現最佳化並且達到 對稱的與vta。因此，對於PM0S而言，具有N型間電 極的CMOS冑置具有對稱的％與、，這是由於高让介電 材質的費爾米牽制效應。努力改善高k介電薄膜的品質並 且解決費米爾牽制問題，但是這般努力所得到的成效很小。 在電子學中，功函數(work如此⑽)是自費爾米能偕移 除電子至表面外無限距離的一點所需的能量(通常以電子 伏特測量）。功函數是任何材質的材質性質不論所述材質 為導體、半導體或是介電質。金屬的功函數是酿的且不 8 得改變’除非例如其材質組成改 。例:=: 的功_為5.====所具有 车道牌4、β h *干守㈣疋導體作糊電極時， 導體或疋導體的功錄直接辟電晶體的臨界電壓。 使用Si〇2作為閘介電材質的CM〇s裝置習知技藝中， 數使=摻雜多晶⑪作為閘電極材f而改變或是調整功函 k閘介電材f作為閘介電所造成的費爾 未牽制係_翻定所述功函數，因此摻雜多料開材質 並不會改變所述功函數H摻雜多晶销材質作為 CMOS裝置巾Si〇2閘介電，無法達成具高k材質作為問介 電的CMOS裝置之nm〇s與PM〇s的對稱％。 因此，在此技藝中所需要的CM〇s電晶體裝置設計及 其製造方法是具高k 電與CMOS裝置的p通道金屬氧 化物半導體(PMOS)與n通道金屬氧化物半導體师⑽之 對稱Vt。 【發明内容】 藉由本發明較佳實施例所提供的CM〇s電晶體裝置設 計及其製造方法，其中PMOS與NMOS電晶體具有對稱的 臨界電壓Vt，這些與其他問題已被解決或是防止，並且達 到技術優勢。除了用於NMOS電晶體，不同的閘介電材質 可使用於PMOS電晶體。有利的是本發明藉由在pM〇s電 晶體的閘之下直接沈積費爾米牽制材質，使用費爾米牵制 效應達到對稱的Vt。 根據本發明之—較佳實施例…半導難置包含一工 :部件、在所述工作部件的—第—區域所形成的一第一電 晶，’以及在所紅作部件的—第二區域所形成的一第二 曰曰體戶斤述第一電晶體包含一第一間介電，其包含一第 元素，其包含 Sc、Y、lu、Lr、La、Ce、Pr、Nd、Pm、
Eu、Gd、Td、Dy、Ho、Er、Tm 或是 Yb。所述第二電晶 "^ 3第一閘介電，其包含一第二元素，其包含Se、γ、 Lu、Lr、La、Ce、pr、Nd、Pm、Eu、Gd、Td、Dy、％、 玢、Tm、Yb或是A1，所述第二元素係不同於所述第一元 素0 、根據本㈣之另—較佳實施例，製造—半導體裝置的 方法包含提供一工作部件，所述工作部件包含一第一區域 與第一區域，以及形成一第一電晶體於所述工作部件的 所述第-區域中。所述第一電晶體包含—第—閘介電，其 包含-第-元素，其包含Sc、γ、Lu、Lr、La、Ce、p:、、 Nd、Pm、Eu、Gd、Td、Dy、H〇、Er、Tm^Yb_ 方法包含形成一第二電晶體於所述工作部件的所述第二區 域中，所述第二電晶體包含一第二閘介電，其包含一第2 元素，其包含 Sc、Y、Lu、Lr、La、Ce、pr、Nd、pm、 Eu、Gd、Td、Dy、Ho、Er、Tm、Yb 或是 A1，所述第二 元素係不同於所述第一元素。 本發明較佳實施例的優點包含提供製造一 CM〇s裝置 的方法及其結構’其中PMOS與NMOS電晶體具有對稱的 Vt。相較於習知技藝的CMOS裝置，臨界電壓％是下降的， 並且平帶電壓健㈣整。本發_實施例可使用高k介 電材質作制介電，其係使用乡轉、金屬或是FUSI間電 極。所述金屬閘電極可包含單一金屬或是雙功函數金屬， 例如PMOS與NM〇S電晶體的間電極可以是相同材質 不同材質。 上述概述本發明實施例的特徵與技術優點，因此可更 容易瞭解以下所述本發明的詳細說明内容。本發明實施例 的其他特徵紐麟描述如後，其形成本發a种請專利範 圍之標的。熟知此技φ之人士當知本騎揭露的觀念與特 定實施例可作為基礎用於進行本發明相同目的之其他結構 或製程的修飾或設計。熟知此技藝之人士亦可瞭解均等的 架構並不會背離本發明申請專利範圍的精神與範圍。 【實施方式】 本發明的較佳實施例如下所詳述。然而，本發明提供 許多可應用的觀念，其可以用許多方式實施。本案特定實 施例只是說明使用本發明的方法但不並因而限制本發明。 在相同的效果的氧化物厚度(EOT)下，高k閘介電材質 所產生的閘漏電流小於Si〇2閘介電材質。關於低備用功率 (LSTP)應用，使用高k材質作為閘介電是進階技術瘋結的 可能解決方法。在CMOS裝置中使用高k材質作為閘介電 可形成良好的EOT、較低的閘漏電流(Jg)、移動力與滯後作 用(hysteresis) ’但是所述裝置缺少Vt控制能力。為了使得 CMOS應用中可使用高k材質作為閘介電材質，所製造的 CMOS裝置％與νφ是對稱的，例如Vtn=0.3 V以及3 v。 v。1379384 嘗試使用高k介電材質例如Hf〇2是有問題的。特別是 使用腦2此“介電材質之介電常數約為25
，作為CMOS 裝置的PMOS與NM〇s FET之閘介電。使用Hf〇2閘介電 的多晶梦閘之功函數會受到牽制，在接近多晶石夕傳導帶的 點會形成費爾米牽制，造成多晶石夕問作用為N型多晶石夕， 甚至是PM0S裝置之掺雜p型摻質的多㈣閘。所以， PMOS裝置的臨界電壓Vtp遠高於預期，例如v巾是2 v 而Vtn疋〇.4 V’ a是非常不對稱的。推測費爾米牵制效應 是與閘電極-閘介電介面的職鍵有關，這幾乎不可能以 多晶石夕堆疊結構避免。因此，費爾米牵制效應使得 在CMOS裝置中，使用多晶石夕作為閘電極與册為基礎的 高k閘介紐質是林料。當使用高k介_如铪作為 閘介電時’完全石夕化的多晶卿)閘亦具有費爾米牵制 效應且並不適合作為閘電極材質。 本發明實施_技術優點是沈積—#爾料制材質薄 層’例如三氧化二姉鄰並緊#PM〇s裝置的一閉電極， 沈積在高k介賴_如Hf〇2上，岐用單|高k介電材 ，作為NMOS裝置的閉介電。如此一來，可使用多晶石夕或 疋FUSI作為閘電極’而仍可達到CM〇s裝置對稱的、 與。在PM0S部分，多晶石夕_三氧化二銘介面設定p型 功函數’以及在NM〇S部分，多晶石夕·Hf介面設定n型功 函數。 本發明較佳實施例是以CM0S電晶體作為例子。然 12 1379384 而，本發明的實施例亦可以應用於需要兩個或多個電晶體 之其他的半導體裝置應用。請注意在圖式中，僅顯示一個 PMOS裝置與一個NMOS裝置；然而，在本發明所描述的 製程中’可以形成許多的PMOS與NMOS裝置。 第1圖至第9圖是根據本發明之一較佳實施例，說明 在不同的製造階段中半導體裝置1〇〇的橫切面。請參閱第 1圖’其係說明一半導體裝置1〇〇的橫切面，其包令^工 作部件102。例如所述工作部件102包含一半導體基質， 其包含矽或是其他半導體材質，覆蓋著一絕緣層。所述工 作部件102亦可包含其他的主動元件或是電路，未顯示於 圖上。例如所述工作部件102可包含矽氧化物於單晶矽 上。所述工作部件1〇2可包含其他的傳導層或是其他半導 體元件，例如電晶體、二極體等。可使用化合物半導體 GaAs、InP、Si/Ge或是SiC用以取代矽。例如所述工作部 件102亦可包含大量的Si、SiGe、Ge、沉或是石夕於絕緣 體上(SOI)基質。 例如所述工作部件102包含一第一區域1〇4與一第二 區域106。所述第一區域1〇4包含一區域，其中形成一第 一電晶體包含—PM〇S裝置或是PM0SFET(在第1圖中以 P表示）。例如第二區域1〇6包含一區域，其中形成一第二 電晶體’其包含一 NM〇S裝置與(在第1圖中以 N表示）。所述PM0S與nM〇S裝置未顯示於第！圖中； 請分別參閱第8圖與第9圖的136與138。 如圖所示，所述第一區域104與所述第二區域1〇6可 13 1379384 述工作部件102中所形成的淺溝渠隔離(STD區域 08所为離。所述第-區域1()4可稍微以N型摻質摻雜， 以及所述第二區域1〇0可稱微以p型摻質摻雜。一般而言， 部件_雜N歧p 是取胁所形成的 電日日體接合是為p型或是N型。
較隹為使用前閘清理程序清理所述工作部件102，以 2所述工作4件1()2的表面移除任何的污染物或是原本的 氧化物。例如所述前閘處理可包含HF、HC1或是臭氧為基 礎的清理處理’所述制處理亦可包含其他的化學方式。 如第2圖所示’在所述工作部件1〇2上沈積一硬罩幕 112。如圖所示，所述硬罩幕112較佳為包含一第一層ιΐ4
與一第二層116沈積於所述第一層m上。或是所述硬罩 幕112可包含-單層氧化物或是氮化物材質。在第2圖所 示的實施例中，所述硬罩幕112的所述第一層m較佳為 s約300埃的氧化物材質，例如四乙氧基續酸 (tetmethoxysilate ’ TEOS)，或是所述第一層ι14可包含其他 絕緣材纽積於其他㈣^如亦可藉由電雜助化學氣 相沈積(PECVD)或是其他的沈積技術，沈賴述第一層 114。所述第二層116較佳為包含約15⑽埃的氮化物材質， 例如SixNy ’或是所述第二層116可包含其他絕緣材質沈積 於其他㈣。例如可勤PECVD或是其他積技術， 沈積所述第二層114。 如第2圖所不，第一光阻層118沈積於所述硬罩幕112 的所述第二層116上。可使用傳統雜刻技術，以罩幕將 14 ，述地-光阻層11δ _化，或者使用電子束 f疋其他直接蝕刻的技術，直接對於所」 進行圖案化。 ^ 11 如第3圖所示，所述第一光 的至少所述第二層116圖案化。 上剩餘的所述第一光阻層118作為罩幕，
•斤述第一£域106中第二層116所暴露的部分進行敍 ^。^職刻程序停止於當達到所述硬罩幕ιΐ2 第一層叫。而後所述第一光阻層118被剝離或是移除，以 ^而後所述第二層116作為罩幕用以將所述第一層ιΐ4圖 者可將所述第一光阻層118作為罩幕’用以將所 述硬罩幕112的所述第二層116與所述第一層ιΐ4餘刻。 如第3圓所示，將所述第一光阻層118剝離。
如第3圖所示，在圖案化的硬罩幕112與工作部件1〇2 的暴露部分上，沈積―第1介電材f 12G。在一實施 中，所述第-閘介電材質12G較佳為包含—高k介電 其介電常數約為4.G或更大。所述第—介電材f 12〇較佳 為包含騰2、HfSi〇x、a12〇3、Zr〇2、ZrSi〇x、Ta2〇5、La2〇3、
Si〇2、其氮化物、SixNy、Si〇N或是其組合物，或者例2如3所 述第-閘介電材質12G可包含其他的高k絕緣材質或是其 他的介電材質。所述第一閘介電材質12〇可包含單層材 質’或是所述第-閘介電材質12〇可包含兩層或是多層。 ，一實施例中，這些材質中的一種或多種可用不同組合或 是堆疊層的方式包含於所述第一閘介電材質12〇中。沈積 15 1379384 所述第-閘介電材f 12G的方式可為化學氣相沈積 (CVD)、原子層沈積(ALD)、金屬有機化學氣相沈積 (MOCVD)、物理氣相沈積(pVD)或是喷射氣相沈樹卿）， 或者可使用其他合適軌積方式，肋沈積所述第一間介 電材質12G。在—實施例中，所述第-閘介電材質120較 佳為厚度㈤10埃I約6Q埃’或者所述第―閘介電材質⑽ 可為其他的大小，例如約80埃或更小。 在-些實施例中，所述第一閘介電材質12〇較佳為包 含-第-兀素’其包含 Se、γ、Lu、Lr、La、Ce、pr、Nd、
Pm、Eu、Gd、Td、Dy、Ho、Er、Tm 或是 Yb。所述第一 το素可包含週期表中inb攔的元素，或是週期表的鋼系元 素。例如在-實施例中，所述第一閘介電材質12〇較佳為 具有包含La的絕緣材質。所述第一閘介電材冑12〇較佳為 包含-第-材質’例如所述第—元素結合—第二材質，例 如Hf、Zr、Ta、Τι、A1或是Si，並且也結合〇、N或是〇 與N。在另-實施例巾，所述第_閘介電材質12()較佳為 包含-第-材質’其具有—第—元素、—第二讀，其包 含Hf、Zr、Ta、Τι、A1或是Si，以及〇、N或是〇與N， 並且更包含一第三材質，例如Ti、Sr或是Sc。例如 ，所述 第-閘介f材質120可包含其他含有u的麟材質或是含 有第一元素的材質。 有利的是若在所述第一區域1〇4中所形成的所述第一 電晶體138(請參閱第9圖）包含-丽〇8電曰曰曰體，若所述 第-閘介f材質12G包含La，則La偏闕述NMOS電晶 16 1379384 體的平帶電壓vFB，使得臨界電壓％有調整性。本發明所 述的第一閘介電材質120的其他型式之第一元素亦較佳為 用以調整所述NMOS電晶體的Vt。 第一閘材質122是沈積於所述第一閘介電材質12〇 上，如第3圖所示。所述第一閘材質122較佳是包含一傳 導器，例如金屬或是多晶矽，或者可使用其他具傳導性與 半導體性質的材質作為所述第一閘材質122。在第1圖至 第9圖所示的實施例中，所述第一閘材質122較佳為包含 多晶石夕或是其他半導體材質。然而，或者所述第一閘材質 122 可包含 TiN、HfN、TaN、W、Al、Ru、RuN、RuSiN、 RuTa、TaSiN、TiSiN、NiSix、coSix、TiSix、Ir、Y、pt、
Ti、PtTi、Pd、Re、Rh、（Ti的硼化物、磷化物或是銻化物）、
Hf、Zr、TiAIN、Mo、MoN、ZrSiN、ZrN、HfN、HfSiN、 WN、Ni、Pr、VN、TiW、LaN、LaSiN、WSiN、WSi、TaCN、 完全矽化的閘材質(FUSI)、其他金屬，以及/或其組合物。 若是所述閘材質122包含FUSI’則可在所述閘介電材質12〇 上沈積多晶石夕，複數個金屬層之組合在所述多晶石夕上沈積 金屬例如鎳’亦可使用其他金屬。而後所述工作部件1〇2 加熱至約600至700 C ’以形成單層的梦化錄。 所述第一閘材質122可包含複數個堆疊的閘材質，例 如一金屬底層以及一多晶矽覆蓋層沈積於所述金屬底層 上，或是複數個金屬層之組合形成一閘電極堆疊。例如可 使用CVD、PVD、ALD或是其他沈積技術，沈積所述第一 閘材質122。所述第一閘材質較佳為厚度約丨，5⑻埃，或是 17 二述第一間材質122厚度約為1，_埃至約2，_埃，或是 其他尺寸。 若是所述第-閘材質122包含一半導體材質，例如第 圖至第9針所抑實施例，較佳為所 ’摻雜所述第一間材㈣與_推質，l磷 5疋銻。摻雜所述第—麟# 122使 傳導性歧更具料性。 材質具 ，如第3圖所示，在所述第一閘材質122上沈積—第二 ^阻層124。可使用傳統的飯刻與光罩，將所述第二光阻 祕124圓案化’如圖所示’自所述工作部件102的第-區 層移^述第二細層124，或者可直接將第二光阻
是作為一罩幕，用以將所述第一 =請與所述第一間介電材質12〇圖案化，並且用以 110述工作°附102的所述第一區域104移除所述硬罩幕 為星^ 4 _示。例如’可使用所述第二湯組曾124作 =罩幕，用以侧所述第_閘材質122、第一開介電材質 以及硬罩幕m所暴露的部分。而後剝離所述第二光阻 或是自所述工作部件1〇2的第二區域106移除所 ^ 一光阻層124。例如可使用化學铺破壞(⑽ ^餘刻程序，在接近所述第一區域⑽與第二區域ι〇6 域⑽上，移除過多的第一閘材fi22與 ”1電材質12〇 ’所得的結構 别間清理程序，清理所述工作部請所暴露出的表Γ 1379384 接著’如第5圖所示，在第一區域1〇4中工作部件1〇2 所暴露的部分以及在所述第二區域1〇6中圖案化的第一閘 材質122與第一閘介電材質12〇上，沈積一第二閘介電材 質126。在本發明的一實施例中，所述第二閘介電材質126 較佳為包含不同於所述第一閘介電材質126的材質。在一 實施例令，所述第二閘介電材質較佳為包含高k介電材 質，其介電常數約為4.0或更高。所述第二閘介電材質126 較佳為包含 Hf〇2、HfSi〇x、ΑΙΑ、Zr〇2、观队、Ta2〇5、
La203、其氮化物、SixNy、Si〇N、沿〇2或是其組合物，或 者所述第—閘介電材質12ό可包含其他的高k絕緣材質或 是其他的介電材質。 所述第二閘介電材質126可包含-單層材質或是所述 第二閘介電材質126可包含兩層或多層，其中頂層包含費 爾米才牵術質’其將於第1G财·。在—實施例中， 可用不同的組合或是堆疊層，將這些材質中的—種或多種 包含於所述第二閘介電材質126。例如可藉由cv〇、⑽、 M0CVD、PVD或是JVD，沈積所述第二閘介電材質， 二閘介電材質126較佳為 或者可使祕他合適的沈積技術，沈積所述第二閘介電材 質126。在一實施例中，所诚笛 迷第二閘介電材質126 小。所述第二閘介電材 質，例如含有鋁的材質 厚度約為10埃至約6〇埃，或者所述第二 可為其他尺寸，例如約80埃或是更小。所 質126較佳為包含—費爾料制材質
所述第二閑介電材質I26較佳為包 19 1379384 .含-絕緣材質，其包含—第二元素，所述第二轉是不同 =所述第卩?〗介電材質12G的第—元素。在這些實施例 ’所述第二元素較佳為包含Sc、Y、Lu、Lr、La、Ce、 =Nd、Pm、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb ^Al。所述第二元素可包含週期表中肌搁的元素、週 期$的鑭f元素、A1或是含A1材質。在-實施例中，例 • 如畲所述第二電晶體136包含一 PMOS電晶體(請參閱第9 圖)時’所述第二間介電材質126較佳為包含含有γ的絕緣 ，質或是含有A1的絕緣材質。這些材¥特別有利於調整或 是偏移vFB ’並且提供所^PM0S電晶體136的％之可調 整性。本案所描述的其他型式第二元素亦較佳可用以提供 調整PMQS電晶體136的vt之能力，這是藉蝴整所述第 二閘介電材質126中第二元素的量。 在一些實施例中，所述第二閘介電材質126較佳為包 | 含一第一材質’例如Y或是A1與一第二材質組合，例如
Hf、Zr、Ta、Ti、A1或是Si，以及亦可以結合〇、n或是 〇與N。在另一實施例中，所述第二閘介電材質126較佳 為包含一第一材質，其包含γ或是A1，一第二材質，其包 含Hf、Zr、Ta、Ti、A1或是Si，以及Ο、N或是〇與N， 並且更包含一第三材質’例如Ti、Sr或是Sc。例如所述第 二閘介電材質126可包含YHfO、YHfTiO或是A10，或者 所述第二閘介電材質126可包含其他的材質。 接著’如第5圖所示。在所述第二閘介電材質ι26上 沈積一第二閘材質128。所述第二閘材質128較佳為包含 20 1379384 一傳導器，例如金屬或是多晶石夕，或者其他具有傳導性與 半導體性質的材質可用於所述第二閘材質128。在第1圖 至第9圖所示的實施例中，所述第二閘材質128較佳為包 含多晶石夕或是其他半導體材質。然而，或者所述第二閘材 質 128 可包含TiN、HfN、TaN、W、AbRu、RuN、RuSiN、
RuTa、TaSiN、TiSiN、NiSix、CoSix、TiSix、Ir、Y、Pt、
Ti、PtTi、Pd、Re、Rh(Ti的硼化物、磷化物或是録化物）、
Hf、Zr、TiAIN、Mo、MoN、ZrSiN、ZrN、HfN、HfSiN、 WN、Ni、Pr、VN、TiW、LaN、LaSiN、WSiN、WSi、TaCN、
完全矽化的閘材質(FUSI)，以及/或其組合物。所述第二閘 材質128可包含複數個堆疊的閘材質，例如金屬底層具有 多晶矽覆蓋層沈積於所述金屬底層之上，或是複數個金屬 層的組合，其形成一閘電極堆疊。例如可使用〇▽】）、pvD、 ALD或是其他沈積技術，沈積所述第二閘材質128。所述 第二閘材質128較佳為厚度約為〗，埃，或者所述第二 閘材質128較佳為厚度約為！，〇〇〇埃至約2，_埃或是其 他的大小。所述第二閘材質128可包含與所述第一間材質 122相同的材質，或者所述第二閑材質128可包含與所述 第一閘材質122不同的材質。 右tc所述第二閘材質128包含一半導體材質，例如第 圖至第9圖中所示，較佳為所述第二問材質128為p推 摻雜所述第二閘材fl2.p型摻f，例如蝴。 更具傳㈣f 128使得所述半導體材f具傳導性或 21 ^如第5圖所示，在所述第二閘材質128上沈積一第三 光隍層130。可使用傳統的蝕刻技術，以一罩幕银刻所述 第一光阻層130’以自所述工作部件1〇2的第二區域1〇6 移除所述第二光阻層13G，如圖所示，或者可將所述第三 光阻層130直接圖案化。
—而後所述第阻層13〇作為一罩幕，用以將所述第 ΐ閉材質128與第二開介電材f 126圖魏，如第6睛 '、例如’可使用所述第三光阻層13〇作為罩幕，用以自 斤述工作。附1〇2的第二區域1〇6，姓刻所述第二閘材質 1—28與第二閘介電材質126的暴露部分。而後剝離所述第 二光阻層130 ’或是自所述工作部件1〇2的第一區域1〇4 上移除所述第三光阻層130。
%字·機槭破壞(CMP)程序或是蝕刻程序， ==所述第-區域W4與第二區域m的接面之奶區 L ’移除任何過多的第二閘材質128與第二閘介電 材質126，所得的結構如第7圖所示。 用單使料-侧步驟，例如使料層光阻以及使 120、所心用關時圖案化所述光阻、所述第一閘材質 所述第122、崎第二_ 126以及 所上:二=128’成為CM〇S裝置所欲之圖案， -_電=。6’並且在所述第二_中形成 請參閲第7圖，請注意當如第7圖所示於結構中遺留 22 1379384 所述第一閘材質122側壁上形成的第二閘介電材質126的 垂直部分160時，這並不成為問題，因為如第8圖所示， 當PMOSM與NMOS電晶體136與138形成時，所述部分 160會被餘刻或被移除。 而後持續製造CMOS裝置以完成所述(：河〇8襞置1〇〇 的製造。例如，如第9圖所示之結構，在所述閘電極材質 128與122的侧壁上以及所述閘介電材質126與120的侧 壁上，形成間隔134。分別在所述PM〇s電晶體136與 NMOS電晶體138所暴露的表面上，形成源極與汲極區域 S1與D1以及S2與D2。例如，所述源極與汲極區域幻與 D1摻雜p型摻質，以於所述PM〇s電晶體136中形成 接合。同樣地，所述源極與汲極區域S2與D2可摻雜Ν型 摻質，以於所述NMOS電晶體138中形成η-ρ_η接合。 可在PMOS電晶體136與NM〇s電晶體138上，沈積 • 一或多個絕緣材質(未顯示）’並且在所述絕緣材質中形成接 觸，以使閘極、源極與/或汲極有電性接觸。可在所述絕緣 層與所述接觸的頂部表面上，形成其他的金屬化作用與絕 緣層並且將之圖案化。可在所述絕緣層或是所述pM〇s電 晶體136與NM〇S電晶體138上，沈積一被動層(未顯示)。 可在所述接觸上形成銲墊(未顯示），以及所述半導體裝置 100可被分為細彳賴子。所述可連接至積體電路封 包(未顯示)的鉛線或是其他模子，用以提供與所述半導體裝 置100之電晶體136與138的電性接觸。 因此，一新半導體CMOS裝置1〇〇包含一 pM〇s電晶 23 jg79384 聽136以及一 NMOS電晶體138，如第9圖中所示，其中 戶斤述PMOS電晶體136的閘介電GDI包含與所述NM〇s 電晶體138之閘介電GD2不同的材質。所述PMOS電晶體 136的閘介電GDI較佳為包含一費爾米牽制材質緊鄰所述 閘G1。所述PMOS電晶體136包含由一第一通道區域^ 所分隔的源極S1與汲極D1。在所述第一通道區域C1上沈 積一閘介電GDI，以及在所述閘介電GDI上沈積一閘G1。 φ 所述NMOS電晶體138包含由一通道C2所隔離的源極S2 與汲極D2。在所述通道C2上沈積一閘介電GD2，以及在 所述閘介電GD2上沈積一閘G2。如圖所示，例如可在閘 G1與G2以及閘介電GDI與GD2的侧壁上，形成一塾片 (spacer)，其包含氧化物或是氮化物。 有利的是在所述實施例中，其中所述第一閘介電材質 120包含含有La的絕緣材質以及所述第二閘介電材質126 包含含有Y的絕緣材質，可變化第一閘介電材質12〇與第 二閘介電材質126中的La與Y的濃度，以達到大體上對 稱的vt。例如所述第一閘介電材質12〇可包含約5%至％% 的其他元素，例如Hf、Zr、Ta、Ti、A1或是Si。所述第一 閑介電材質中的La量越高，則所述nm〇s電晶體138的 越高。所述閘介電材質12〇中的La偏移所述^〇8電 日曰體138的平帶電壓Vfb，其偏移所述麵〇8電晶體別㈤ 的臨界電壓(vt)。同樣地，所述第二閘介電材質126可包^ 約5%至95%γ或是A1以及約㈣至5%的其他元素例 如Hf Zr、Ta、Τι、A1或是Si。所述第二閘介電材質126 24 1379384 中Y或是A1的量越多’則所述pM0S電晶體丨36的vtp 越高。所述閘介電材質126中的γ或是A1偏移所述PMOS 電晶體136的平帶電壓VFB，其偏移所述pm〇S電晶體 136(Vtp)的臨界電壓Vt。由於La與Y(或是A1)是分別用以 偏移所述NMOS電晶體138與PMOS電晶體136的平帶電 壓，所以根據本發明的實施例所述PMOS電晶體130與 NMOS電晶體138的臨界電壓可被調整。若是所述第一閘 介電材質120的第一元素與所述第二閘介電材質126的第 二元素包含其他的材質，則可改變第一元素與第二元素的 比例，以調整所述CMOS裝置使其具有對稱的Vt。 根據本發明的實施例’可先沈積所述PM〇S電晶體136 或是NMOS電晶體138的閘與閘介電材質。例如，在所述 的一實施例中，先沈積所述NMOS電晶體138閘介電與閘 材質。或者，先沈積所述PMOS電晶體136閘介電與閘材 質。 本發明的另一較佳實施例係如第10圖中所示。同樣的 數字亦用於第1圖至第9圖中不同的元件。為避免重複， 第10圖中各元件符號不再詳述。再者，同樣的材質χ〇2、 x〇4、x〇6、x〇8等較佳是用於不同的材質層，如第1圖至 第9圖令所示，其中在第i圖至第9圖中χ=11，在第1〇 圖中x=2。例如，在第i圖至第9圖中所述第一與第二閘 介電材質120與分別為GD2與GD1)的材質與尺寸， 亦較佳為使用於第10圖中所述閘介電材質GD1與GD2。 在此實施例中，PMOS電晶體2〇4是顯示於圖式的右 25 1679384 側，以及NMOS震置206是顯示於左側。在此實施例中， 所述閘介電GDI包含至少兩絕緣層：一第一絕緣層25〇與 沈積於所述第-絕緣層250上的一第二絕緣層252。所述 第-絕緣層25〇較佳為包含高k介電材質 物、SixNy、SiON、Si〇2或是其組合物，或是所述第一絕緣 層250可包含其他高k絕緣材質或是其他介電材質，例如 La或是第1圖至第9圖中所述之其他材質。所述第一絕緣 材質250較佳為厚度約為8〇埃或是更小。所述第二絕緣層 250較佳為厚度約1〇至6〇埃的費爾料術質。例如， 所述第二絕緣層25〇較佳為包含含有銘的材質，例如銘氧 化物(AlxOy或是a12〇3)或是其氮化物，例如Α1χ〇γΝι巧，或 者所述第二絕緣層25〇可包含其他的材質，其包含所述 PMOS裝置236之閘介電GDI對閘電極G1的費爾米牽 制，例如含有Y的絕緣材質或是第1圖至第9圖中所述之 其他材質。可藉由植入費爾米牵制材質，例如銘，而沈積 或是形成所述第二絕緣層250。 此實施例亦說明其他元素可包含於所述CM〇s裝置 200。在形成墊片234於所述閘介電GDI與GD2以及閘 G1與G2的側壁上之前’可在所述源極S1與幻以及汲極 D1與02的頂部表面、所述閘介電GDI與GD2以及閘G1 與G2的側壁上，形成薄絕緣器248，如圖所示。而後在所 述薄絕緣器上形成所述墊片234。所述薄絕緣器248可包 含一氧化物，以及所述墊片234可包含一氮化物，或者可 26 1379384 使用其他材質於所述薄絕緣器248與墊片234。 所述源極S1與S2或是汲極D1與D2，或是閘G1與 G2可包含矽化物材質244與246,其係形成於頂部表面(由 於石夕化物的形成可為自行排列，因此又稱為;e夕化）。所述石夕 化物244與246可包含約100埃至300埃的！181、（：〇81)( 或是NiSix，或者所述矽化物244與246可為其他的材質與 厚度。所述源極S1與S2以及汲極D1與2可包含稍微摻 雜的區域與較深的植入區，如圖所示。 本發明所描述實施例之新CMOS裝置具有一 PMOS電 晶體與一 NMOS電晶體，其具有不同才質的閘介電，所述 CMOS裝置可使用不同方法製造。其他方法如第u圖至第 16圖以及第17圖與第18圖的兩個例子。同樣地，與第圖 至第9圖以及第1〇圖相同的數字用於元件，以及為避免重 複，第11圖至第16圖以及第17圖與第18圖中各元件符 號不再詳述。再者，同樣的材質χ〇2、χ〇4、χ〇6、χ〇8等較 佳為使用於不同的材質層，如第1圖至第9圖中所示，其 中在第1圖至第9圖中χ=1、第10圖中χ=2、第η圖至第 16圖中χ=3以及第17圖與第18圖中χ=4。 第11圖至第16圖係根據本發明另一較佳實施例，說 明在不同製造階段中，形成CMOS裝置的方法之橫切示意 圖，所述CMOS裝置具有不同閘介電材質的PM〇s電晶體 與NMOS電晶體。在此實施例中，以一工作部件開始，例 如第1圖中所示的工作部件102，在所述工作部件3〇2的 整個頂部表面上，沈積第二閘介電材質326。如圖所示， 27 =在所述第二閘介電材質326上，沈積第二閘材質328。 右疋所迷第二閘材質328包含多晶石夕，則所述多晶石夕是植 入p型摻質。如第12圖與第u _示，自所述工作部件 的第—區域3〇6 ’移除所述第二閑材質328與第二閉介電 材質326。 例如，在所述第二間材質Mg上，形成一硬罩幕阳。 • 在所述硬罩幕312上沈積一光阻層318，以及使用钱刻技 術’自所述第二區域306移除所述光阻318，如帛u圖所 不。所述硬罩幕312可包含約3〇〇埃的TE〇s，或者所述 硬罩幕312可包含其他材質與尺寸。使用所述光阻训作 為一罩幕’用以將所述硬罩幕312與第二閘材質328圖案 化，以移除所述工作部件302之第二區域3〇6上的層312 與328’以及剝離或是除去所述光阻318，如第^圖所示。 而後可使用_以及/或是濕植刻技術，侧所述第二閑 • 介電材f 326，使用所述硬罩幕312作為罩幕，自所述工 作部件302的第二區域306上移除層326，所得的結構如 第13圖所不。可在钱刻所述第二閘介電材質326的過程 中，消耗或是移除所述硬罩幕312，或者可移除所述工作 部件的第二區域306上剩餘的任何過多硬罩幕312。 接著，如第14圖所示’在所述工作部件3〇2的第二區 域306上以及所述工作部件302的第一區域3〇4上第二閘 材質上，沈積第-間介電材質32〇與第一間村質322。而 後自所述工作部件的第一區域304上，移除所述第一間介 電材質320與第一閉材質322，以及將所述光阻324圖案 28 1379384 化，以自所述工作部件302 阻324，如第14圖所示。 的第一區域304上移除所述光 备自所述工作部件的第一區域3〇4移除所述第一間材 與第一閘介電材質320時，使用所述光阻324作為 一罩幕。而後移除所述光阻324，如第15圖所示，並 所述第-閘材質322與所述第二閘材質328的頂部表面平
面化，例如可使用CMP或是_程序，所得的結構如第 16圖所禾。 如第16圖所示’當結構中留下所述第二閘材質322側 壁上所形成的第-閘介電材質32〇的垂直部分362時這 並不成為_ ’ gl為當所述PMQS與胸〇8電晶體形成 時，部分362會被餘刻，如第8圖至第1〇圖所示。 相較於第1圖至第9圖中所示的實施例’第丨丨圖至第 16圖中的實施例少一蝕刻罩幕’較為有利。
第Π圖與第18圖是根據本發明的另一較佳實施例， 說明形成CMOS裝置的方法之橫切示意圖，所述CM〇s 裝置具有不同閘介電材質的PMOS電晶體與NMOS電晶 體。在此實施例中’有利的是在所述工作部件402的頂部 表面上’沈積單層閘介電材質466與單層閘材質468。所 述單層閘介電材質466與單層閘材質468可包含一種型式 的材質或是可包含一或多種材質層。此處所指的單層閘介 電材質466亦為一絕緣層466，以及所述單層閘材質亦指 一傳導層468。 所述閘介電材質466較佳為包含Hf〇2、HfSiOx、 29 1379384
Al2〇3、Zr〇2、ZrSiOx、Ta205、La203、其氮化物、SixNy、 、Si〇2或是其組合物，或者所述閘介電材質466可包 含其他材質。所述閘介電材質466厚度為數百埃或是更 小。例如所述閘材質468可包含一半導體材質或是一金 屬。例如’所述閘材質468可包含多晶矽、其他材質如ΉΝ、
HfN、TaN、W、Al、Ru、RuN、RuSiN、RuTa、TaSiN、 TiSiN、NiSix、C〇Six、TiSix、Ir、Y、Pt、Ti、Pm、pd、
Re、Rh、(Ti的硼化物、磷化物或是銻化物)、Hf、Zr、TiA1N、
Mo、M〇N、ZrSiN、ZrN、HfN、HfSiN、WN、Ni、Pr、 VN、TiW、LaN、LaSiN、WSiN、WSi、TaCN、完全石夕化 的材質(FUSI)，以及/或其組合物。 植入一材質464至所述閘材質468中，改變所述第一 電晶體(例如PMOS「P」電晶體)的第一閘材質。所述第一 閘介電材質的至少一部份470易植入所述材質464。 在一實施例t，所述閘介電材質466較佳為包含 Si02、SiON ' Hf02、HfON、HfSiO 或是 HfSiON，以及植 入所述材質464包含植入第一元素。所述材質464較佳為 植入所述第一閘材質468以及亦植入所述第一閘材質466 的至少頂部部分。 在此實施例中，在所述第一區域404中，其中形成一 電晶體，可植入或是不植入一費爾米牵制材質464。在一 實施例_，在所述第一區域404而非第二區域406中，植 入所述費爾米牽制材質464 ’如圖所示。例如，如圖所示， 在植入過程中，所述閘材質468可覆蓋光阻424或是一絕 30 B79384 緣材質。植入所述材質464可包含植入鋁，或者所 材質可包含其他材質。 k、 較佳為如圖所示，在所述工作部件4〇2的第一區域4㈨ 上至少傳導層468中，植入所述材質464。例如，較佳為 在所述絕緣層466的頂部表面470中，植入所述費豪 制材質464。 在一些實施例中，由於所述材質464是植入所述第一 區域404而非第二區域406，所以所述第一區域4〇4與第 二區域406的所述閘材質與閘介電材質是不同的，因而產 生新的CMOS裝置，其具有不同的^介電材質與對嚴^ VtKPMOS電晶體與NMOS電晶體，如第9圖與第1〇圖 所示。可植入不同的材質於所述第二區域4〇6中，例如所 述第二閘介電材質的第二元素。例如可植入所述第一元素 或是第二元素，或是植入第一元素與第二元素於所述第一 閘介電材質與第二閘介電材質。 5月主思當所述第二區域406被遮蔽時，在第一區域 中的所述閘材質468摻雜P型摻質。同樣地，如第18圖中 所示，當第一區域被遮蔽時，所述第二區域4〇6中的所述 閘材質468摻雜N型摻質472。 第is圖中所示的結構說明在植入所述材質464之後， 單一傳導層468形成一第一閘材質422於所述第二區域4〇6 中，以及形成一第二閘材質428於所述第一區域4〇4中。 所述單一絕緣層466形成一閘介電材質420於所述第二區 域406中，以及形成包含一第一絕緣層45〇與一第二絕緣 31 以 79384 層452的一第二閘介電材質於所述第一區域4〇4中。而後 將所述裝置400圖案化，並且繼續製程以產生如第1〇圖橫 切示意圖中所示的新CMOS裝置。 第17圖與第18圖中所示的實施例，有利的是製造所 述裝置400所需要的蝕刻罩幕更少了。 本發明的優點包含提供製造CMOS裝置100、200、 300、棚及其結構，其中所述PM〇s電晶體136、236，並 且所述NMOS電晶體138、238具有大體上對稱的例 如’ ％約為+2.0至+5 V ’以及Vtp大體上為相同的負值， 例如約為-2.0至-5 V。或者所述臨界電壓(g)包含其他電壓 程度。對於PMOS電晶體136/236與NMOS電晶體 138/238，使用不同的介電材質GDI與GD2達到功函數對 稱。相較於習知的CMOS裝置，本發明的臨界電壓下降， 並且平帶電壓較容易調整。本發明的實施例可利用高k介 電材質如閘介電GD1/GD2、使用多晶矽、金屬或是FUSI 閘電極G1/G2。所述金屬閘電極G1/G2可包含單一金屬或 是雙重功函數金屬，例如所述PMOS與NMOS電晶體的閘 電極G1/G2可為相同材質或是不同材質。在一實施例中， 其中所述PMOS電晶體136/236的閘介電頂層包含含有鋁 的材質’事實上是使用Si-Al為p型且Si-Hf為η型，利用 費爾米牽制效應的優點而非解決費爾米牵制效應或是改變 所述閘電極的材質。在另一實施例中，所述NMOS電晶體 閘介電中’所述第一元素的濃度，例如La，以及所述PMOS 電晶體閘介電中第二元素的濃度，如Y威是A卜可被改變， 32 ^79384 以調整所述c廳電晶體，因此所述臨界電壓Vt是對稱的。 雖然⑽細轉叫倾似其伽，但應瞭解 利=不嘱改變、取倾變化，仍不背離本發明申請專 =中所定義哺神與範圍。例如，熟知此技藝 :ί=許多特徵、功能、程序、材質是可變化的且 仍屬於本發明的範圍之内
本案說明書中特定的眘说“者本案的關並不揭限於 方法與步驟。^實餘、機11、製造、物質組成、 所揭露術，。此敝人士當知本發明 ,, 存的或疋未來發展的製程、機器、製造、 :相質::效方:::步驟與本發明具有相同功能或是二 範圍包含的範園如程^本^明。因此，本發明的申請專利 是步驟。 程序、機器、製造、物質組成、方法或 33 d79384 f圖式簡單說明】 為了更瞭解本發明及其優點，請參閲以下說明及本 所附隨之圖式。 / 第1®至第9 ®是根據本發明之-較佳實施例，說明 不同的製造階段中半導體裝置的橫切面，其中⑽^裝 置包含- PMOS電晶體，其具有―第—閉介電材質，以及 • ―刪仍地晶體’其具有一第二閘介電材質，其t所述第 一閘介電材質與所述第二閘介電材妓包含不同的材質。 第10圖是說明本發明的另一較佳實施例，其中PM0S 電晶體間介電包含-第一層與一第二層，其中所數第二層 是相鄰並㈣所述PMOS電晶咖電極，以及其中第 二層包含一費爾米牵制材質。 、 第11圖至第16圖是根據本發明之另一較佳實施例， 在不同的製造階段巾，形成CM(3S I置的方法之橫切面 齡 ® ’其中所述CMOS裝置具有同的閘介電材質於pM〇s電 晶體與NMOS電晶體。 第17圖與SM8圖是根據本發明另一較佳實施例，說 明在不同的製造階段中，形成CM0S裝置的方法之橫切 面，其中所述CMOS裝置具有*同的閘介電材質於pM〇s 與NMOS電晶體。 ' 若非特別說明，則在不同圖式中對應的數字與符號是 才曰對應的部分°這些圖式是用以清楚說明較佳實施例的内 容而非根據尺寸。 34 1379384 【主要元件符號說明】
108 STI區域 114 第一層 116 第二層 118 第一光阻層 124 第二光阻層 130 第三光阻層 134 間隔 234 墊片 248 薄絕緣器 318 光阻層 420 閘介電材質 464 材質 466 絕緣層 468 閘材質 470 頂部表面 472 N型摻質 102、302、402 工作部件 1〇4、304、404 第一區域 106、306、406 第二區域 112 、 312 硬罩幕 120 、 320 第一閘介電材質 122 ' 322'422 第一閘材質 126 、 326 第二閘介電材質 35 1679384 128、328、428 第二閘材質 136、204、236 PMOS 電晶體 138、206、238 NMOS 電晶體 160、362 垂直部分 244、246 矽化物 250、450 第一絕緣層 252、452 第二絕緣層 # 324、424 光阻
Cl、C2 通道區域
Dl、D2 汲極 G1 > G2 閘 GDI ' GD2 閘介電 SI、S2 源極 36

Claims (1)

1379384 十、申請專利範圍： 1. 一種半導體裝置，其包含： 一工作部件； 一第一電晶體，其於該工作部件的一第一區域中形 成’該第一電晶體包含一第一閘介電，其含有一第一 元素’該第一元素包含銃(Sc)、釔(Y)、镏(lu)、鏺(Lr)、 綱(La)、鋪(Ce)、錯(Pr)、敛(Nd)、矩(Pm)、彭(Sm)、 • 銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥(Ho)、餌(Er)、 铥(Tm)或是鎰(Yb);以及 一第二電晶體，其於該工作部件的一第二區域中形 成’其中該第二區域包含一第二閘介電，該第二閘介 電包含一第二元素，該第二元素包含銃(Sc)、釔(Y)、 餾(Lu)、鏵(Lr)、鑭(La)、鈽(Ce)、镨(Pr)、鈥(Nd)、鉅 (Pm)、釤(Sm)、銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥 (H〇)、铒(Er)、鍤(Tm)、鎰(Yb)或是鋁(A1)，該第二元 • 素是不同於該第一元素； 其中該第一電晶體包含一第一閘，該第一閘沈積於該 第一閘介電上，該第二電晶體包含一第二閘，該第二 閘沈積於該第二閘介電上，且該第一閘與該第二閘包 含不同材質，該第一元素包含一第一材質，該第一閘 介電包含一第二材質，且該第二材質包含矽(Si)。 2.如申請專利範圍第丨項的半導體裝置，其中該第一閘 介電包含約5%至95%的該第一材質以及約95%至5% 的該第二材質。 37 1379384 3. 如申請專利範圍第2項的半導 質更包含給聲離)'峨、_或+是銘= 4. 如申請專利範圍第2項的半導體裝置，其中該第-閘 介電更包含氧(0)、氮(N)或是氧(〇)與氮(N)。 5. 如申請專利範圍第2項的半導體裝置，其中該第一閉 介電更包含-第三材質，其中該第三材質包含欽⑼、 錄(Sr)或是鏡(Sc)。 6. 如申請專利範圍第】項的半導體裴置，其中該第一元 素包含紀⑺或是銘(Α1) ’以及其中該第二元素包含鑭 (La)。 7. 如申請專利範圍第1項的半導體裝置，其中該第二元 素包含該第-材質，其中該第二閘介電包含該第二材 質其中δ亥第一閘介電包含約5%至95%的該第一材質 以及約95%至5%的該第二材質。 8. 如申請專利範圍第7項的半導體裝置，其中該第二材 貝更包含給(Hf)、錯(Zr)、組(Ta)、敛(Ti)或是紹(Α1)。 9. 如申請專利範圍第7項的半導體裝置，其中該第二閘 介電更包含氧(0)、氮(N)或是氧(〇)與氮。’ 10·如申凊專利範圍第7項的半導體襄置，其中該第一閘 介電更包含一第二材質’其中該第三材質包含鈦(Ti)、 锶(Sr)或是銃(Sc)。 11. 如申請專利範圍第1項的半導體裝置，其中該第一問 介電或是該第二閘介電包含一單一層或是多於一層。 12. 如申s青專利範圍第1項的半導體裝置，其中該第一電 38 1379384 晶體包含一 NMOS電晶體，以及該第二電晶體包含一 PMOS電晶體，且該第一電晶體與該第二電晶體包含 大體上對稱的臨界電壓Vt。 13. 如申請專利範圍第12項的半導體裝置，其中該_03 電晶體與該PMOS電晶體包含一互補金屬氧化物半導 體(CMOS)裝置。 14. 如申請專利範圍第1項的半導體裝置，其中該第一閘 與該第二閘包含一半導體材質、一金屬或是其組合物。 15. 如申請專利範圍第14項的半導體裝置，其中該第一閘 與該第二閘包含多晶矽、TiN、HfN、TaN、W、A卜 Ru、RuN、RuSiN、RuTa、TaSiN、TlSiN、NiSix、CoSix、 TiSix、Ir、Y、Pt、Ti、PtTi、Pd、Re、Rh、（Ti 的硼化 物、磷化物或是銻化物）、Hf、Zr、TiAIN、Mo、MoN、 ZrSiN、ZrN、HfN、HfSiN、WN、Ni、Pr、VN、TiW、 LaN、LaSiN、WSiN、WSi、TaCN、完全矽化的閘材 質(FUSI)，以及/或其組合物。 16. 如申請專利範圍第1項的半導體裝置，其中該工作部 件包含塊狀的石夕(Si)、SiGe、鍺(Ge)、SiC或是絕緣體 上的矽(SOI)基質。 17. —種製造一半導體裝置的方法，該方法包含： 提供一工作部件，該工作部件包含一第一區域與一第 二區域； 於該工作部件的該第一區域中形成一第一電晶體，該 39 第一電晶體包含一第一閘介電，其具有一第一元素， 該第一元素包含銃(Sc)、釔(Y)、镏(Lu)、鑽(Lr)、鑭(La)、 錦(Ce)、镨(Pr)、鈥(Nd)、矩(Pm)、#(Sin)、銪(Eu)、 釓(Gd)、铽(Tb)、鏑(Dy)、鈥(Ho)、铒(Er)、鍅(Tm)或 是鎰(Yb);以及 於該工作部件的該第二區域中形成一第二電晶體，該 第二電晶體包含一第二閘介電，其包含一第二元素， 該第二元素包含銃(Sc)、釔(Y)、镏(Lu)、蟧(Lr)、鑭(La)、 鈽(Ce)、镨(Pr)、鈦(Nd)、鉅(Pm)、釤(Sm)、銪(Eu)、 此(Gd)、試(Tb)、鋼(Dy)、钦(Ho)、鲜(Er)、録(Tm)、 鎰(Yb)或是鋁(A1)，該第二元素是不同於該第一元素； 其中該第一電晶體包含一第一閘，該第一閘沈積於該 第一閘介電上’該第二電晶體包含一第二閘，該第二 閘沈積於該第二閘介電上，該第一閘與該第二閘包含 不同材質，該第一元素包含一第一材質，該第一閘介 電包含一第二材質，且該第二材質包含矽(Si)。 18. 如申請專利範圍第π項的方法，其中形成該第一電晶 體包含將該第一元素植入該第一閘介電，或是其中形 成該第二電晶體包含將該第二元素植入該第二閘介 電。 19. 如申請專利範圍第18項的方法，其中形成該第一電晶 體包含於該工作部件上沈積該第一閘介電，該第一閘 介電包含 Si02、SiON、Hf02、HfON、HfSiO 或是 HfSiON，以及將該第一元素植入該第一閘介電，以及 其中形成該第二電晶體包含於工作部件上沈積該第二 閘介電，該第二閘介電包含Si〇2、SiON、Hf02、fifCXN·、 HfSiO或是HfSiON，以及將該第二元素植入該第二問 介電。 20. —種半導體裝置，其包含： 一工作部件； 一第一電晶體，其於該工作部件的一第一區域中形 成，該第一電晶體包含一第一閘介電，其含有一第一 元素’該第一元素包含筑(Sc)、錦(Lu)、鏵(Lr)、錦(Ce)、 镨(Pr)、鈦(Nd)、鉅(Pm)、釤(Sm)、銪(Eu)、亂(Gd)、 铽(Tb)、鏑(Dy)、鈥(Ho)、餌(Er)、铥(Tm)或是鎰(Yb); 以及 一第二電晶體’其於該工作部件的一第二區域中形 成，其中該第二區域包含一第二閘介電，該第二閘介 電包含一第二元素’該第二元素包含钪(Sc)、釔(Y)、 镏(Lu)、鏵(Lr)、鑭(La)、鈽(Ce)、镨(Pr)、鈥(Nd)、鉅 (Pm)、釤(Sm)、銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥 (Ho)、辑(Er)、铥(Tm)、錯(Yb)或是鋁(A1)，該第二元 素是不同於該第一元素； 其中該第一元素包含一第一材質，該第一閘介電包含 一第二材質，且該第二材質包含矽(Si)。 21. 如申請專利範圍第20項的半導體裝置，其中該第一閘 介電更包含一第三材質，該第三材質包含鈦(Ti)、锶(Sr) 或是钪(Sc)。 1379384 22. 如申請專利範圍第21項的半導體裝置，其中該第三材 質與該第一材質和該第二材質不相同。 23. —種半導體裝置，其包含： 、 一工作部件； 一第一電晶體，其於該工作部件的一第一區域中形 成，該第一電晶體包含一第一閘介電，其含有一第一 元素，該第一元素包含銃(Se)、鑛(Lu)、鏵(Lr)、镨(Pr)、 • 鈥(Nd)、矩(Pm)、釤(Sm)、銪(Eu)、亂(Gd)、铽(Tb)、 鏑(Dy)、鈥(Ho)、铒(Er)、铥(Tm)或是錯(Yb);以及 一第二電晶體，其於該工作部件的一第二區域中形 成，其中該第二區域包含一第二閘介電，該第二閘介 電包含一第二元素，該第二元素包含銳(Sc)、釔(Y)、 镏(Lu)、錯(Lr)、鑭(La)、鈽(Ce)、镨(Pr)、鈥(Nd)、鉅 (Pm)、釤(Sm)、銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥 (Ho)、餌(Er)、鍤(Tm)、鎰(Yb)或是鋁(A1)，該第二元 •素是不同於該第-元素； 其中該第一元素包含一第一材質’該第一閘介電包含 一第二材質，且該第二材質包含铪(Hf)、鍅(Zr)或鋁 (Al)〇 24. 如申請專利範圍第23項的半導體裝置，其中該第一閘 介電更包含一第三材質，該第三材質包含鈦(Ti)、銘(Sr) 或是钪(Sc)。 25. 如申請專利範圍第以項的半導體裝置，其中該第三材 貝與該第一材質和該第二材質不相同。 42 1379384 26. —種半導體裝置，其包含： 一工作部件； 一第一電晶體，其於該工作部件的一第一區域中形 成，該第一電晶體包含一第一閘介電，其含有一第一 元素，該第一元素包含銃(Sc)、紀(Y)、錙(Lu)、錄(Lr)、 綱(La)、鈽(Ce)、镨(Pr)、鈦(Nd)、钷(Pm)、#(Sm)、 銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥(Ho)、餌(Er)、 φ 鍤(Tm)或是鎰(Yb);以及 一第二電晶體，其於該工作部件的一第二區域中形 成，其中該第二區域包含一第二閘介電，該第二閘介 電包含一第二元素，該第二元素包含銃(SC)、釔(γ)、 鏑(Lu)、鏵(Lr)、鑭(La)、鈽(Ce)、镨(Pr)、鈥(Nd)、鉅 (Pm)、釤(Sm)、銪(Eu)、釓(Gd)、铽(Tb)、鏑(Dy)、鈥 (Ho)、餌(Er)、鍤(Tm)、鎰(Yb)或是鋁(A1)，該第二元 素是不同於該第一元素； _ 其中該第-元素包含-第—材質，該第_閘介電包含一 第二材質，且該第二材質包含鈦(Ti)或钽(Ta)。 27. 如申請專利範圍帛26項的半導體裝置，其中該第一閘 介電更包含一第三材質，該第三材質包含鈦⑼、錄㈣ 或是筑(Sc)。 28. 如申請專利範圍帛27項的半導體襄置，其中該第三材 質與該第一材質和該第二材質不相同。 43
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