JP2002118175A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】ｐ型ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの金属
ゲート電極として、それぞれ最適な仕事関数を有する材
料を用い、低しきい値電圧のＭＩＳＦＥＴを形成する。 【解決手段】Ｎ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜６１５に接し、仕事関数φfが、閾値電圧
Ｖthに対し、Ｖth＋３．９≦φf≦Ｖth＋４．１である
第１の金属膜６１６を具備し、Ｐ型ＭＩＳトランジスタ
のゲート電極は、ゲート絶縁膜６１５に接し、仕事関数
φfが、５．１＋Ｖth≦φf≦５．３＋Ｖthである第２の
金属膜６１７を具備してなる。
ゲート電極として、それぞれ最適な仕事関数を有する材
料を用い、低しきい値電圧のＭＩＳＦＥＴを形成する。 【解決手段】Ｎ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜６１５に接し、仕事関数φfが、閾値電圧
Ｖthに対し、Ｖth＋３．９≦φf≦Ｖth＋４．１である
第１の金属膜６１６を具備し、Ｐ型ＭＩＳトランジスタ
のゲート電極は、ゲート絶縁膜６１５に接し、仕事関数
φfが、５．１＋Ｖth≦φf≦５．３＋Ｖthである第２の
金属膜６１７を具備してなる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩ
Ｓトランジスタのゲート電極の改良に関するものであ
る。
の製造方法、特にＮ型ＭＩＳトランジスタ及びＰ型ＭＩ
Ｓトランジスタのゲート電極の改良に関するものであ
る。
【０００２】
【従来の技術】微細なＭＩＳＦＥＴに於いて低いしきい
値を実現するために、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦ
ＥＴそれぞれに対して異なる仕事関数のゲート電極を用
いることが行われている。従来、ゲート電極には多結晶
シリコンが用いられており、Ｎ型ＭＩＳＦＥＴ，Ｐ型Ｍ
ＩＳＦＥＴそれぞれの多結晶シリコン（ゲート電極）に
対してドーピングし、ｎ+ ，ｐ- 型にし、それぞれの多
結晶シリコンの仕事関数を伝導帯（Conduction Band）
と価電子帯（Valence Band）の近傍に設定することで、
低いしきい値を容易に実現することができる。
値を実現するために、Ｎ型ＭＩＳＦＥＴ，Ｐ型ＭＩＳＦ
ＥＴそれぞれに対して異なる仕事関数のゲート電極を用
いることが行われている。従来、ゲート電極には多結晶
シリコンが用いられており、Ｎ型ＭＩＳＦＥＴ，Ｐ型Ｍ
ＩＳＦＥＴそれぞれの多結晶シリコン（ゲート電極）に
対してドーピングし、ｎ+ ，ｐ- 型にし、それぞれの多
結晶シリコンの仕事関数を伝導帯（Conduction Band）
と価電子帯（Valence Band）の近傍に設定することで、
低いしきい値を容易に実現することができる。
【０００３】しかし、多結晶シリコンからなるゲート電
極は、不純物濃度が導電性不純物の固溶限である１０20
ｃｍ-3台になるように高濃度にドーピングしても、ゲー
ト電極側に空乏層が形成されるために、ゲート容量はそ
の分減少する。このことは、特にＰ型ＭＩＳＦＥＴに於
いて深刻な問題になる。Ｂ（ボロン）がドープされたｐ
+ 型多結晶シリコンからは、熱工程によって、Ｂがゲー
ト絶縁膜を通過してチャネル領域まで拡散することが知
られている。
極は、不純物濃度が導電性不純物の固溶限である１０20
ｃｍ-3台になるように高濃度にドーピングしても、ゲー
ト電極側に空乏層が形成されるために、ゲート容量はそ
の分減少する。このことは、特にＰ型ＭＩＳＦＥＴに於
いて深刻な問題になる。Ｂ（ボロン）がドープされたｐ
+ 型多結晶シリコンからは、熱工程によって、Ｂがゲー
ト絶縁膜を通過してチャネル領域まで拡散することが知
られている。
【０００４】この現象による制約を受けるため、ｐ+ 型
多結晶シリコン・ゲート電極では、Ｂを高濃度にドープ
することができず、ゲートの空乏化によるゲート容量の
低下はｎ+ 型多結晶シリコン・ゲート電極の場合より一
層深刻である。
多結晶シリコン・ゲート電極では、Ｂを高濃度にドープ
することができず、ゲートの空乏化によるゲート容量の
低下はｎ+ 型多結晶シリコン・ゲート電極の場合より一
層深刻である。
【０００５】このゲート電極の空乏化を防止するため
に、ゲート電極に金属を用いる検討が行われている。し
かし、一般にｎ+ ，ｐ+ 多結晶シリコンと同様の効果を
得るために、シリコンのバンドギャップ中央から上下に
０．５６ｅＶ程度離れた仕事関数を有する金属材料で、
耐熱性、耐酸化性などの観点からＬＳＩプロセスと整合
性の良い材料を選択することは非常に難しい。
に、ゲート電極に金属を用いる検討が行われている。し
かし、一般にｎ+ ，ｐ+ 多結晶シリコンと同様の効果を
得るために、シリコンのバンドギャップ中央から上下に
０．５６ｅＶ程度離れた仕事関数を有する金属材料で、
耐熱性、耐酸化性などの観点からＬＳＩプロセスと整合
性の良い材料を選択することは非常に難しい。
【０００６】そこで、基板のバンドギャップ中央の近傍
に位置する仕事関数を持った一種類の金属を用いる方法
が現実的と考えられている。しかしながら、上述したよ
うに仕事関数が基板のバンドギャップの中央に位置する
金属ゲート電極を用いると、低しきい値を得ることが難
しい。チャネル表面に逆導電型の不純物をドーピングし
（カウンタードーピング）、埋め込みチャネルを形成す
ることにより低いしきい値を実現することができる。し
かし、埋め込みチャネルでは、ゲート絶縁膜とシリコン
基板の界面にチャネルが形成されるのではなく、界面か
ら基板奥に入ったところにチャネルが形成される。これ
は実効的なゲート絶縁膜厚が増加していることになり、
ショートチャネル効果を抑制することが難しく、また、
Ｓ−ｆａｃｔｏｒが劣化するという問題がある。
に位置する仕事関数を持った一種類の金属を用いる方法
が現実的と考えられている。しかしながら、上述したよ
うに仕事関数が基板のバンドギャップの中央に位置する
金属ゲート電極を用いると、低しきい値を得ることが難
しい。チャネル表面に逆導電型の不純物をドーピングし
（カウンタードーピング）、埋め込みチャネルを形成す
ることにより低いしきい値を実現することができる。し
かし、埋め込みチャネルでは、ゲート絶縁膜とシリコン
基板の界面にチャネルが形成されるのではなく、界面か
ら基板奥に入ったところにチャネルが形成される。これ
は実効的なゲート絶縁膜厚が増加していることになり、
ショートチャネル効果を抑制することが難しく、また、
Ｓ−ｆａｃｔｏｒが劣化するという問題がある。
【０００７】
【発明が解決しようとする課題】上述したように、ｐ型
ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの金属ゲート電極
に、仕事関数が基板のバンドギャップの中央に位置する
材料を用いると、低しきい値を得ることが難しいという
問題があった。
ＭＩＳＦＥＴ及びｎ型ＭＩＳＦＥＴの金属ゲート電極
に、仕事関数が基板のバンドギャップの中央に位置する
材料を用いると、低しきい値を得ることが難しいという
問題があった。
【０００８】本発明の目的は、ｐ型ＭＩＳＦＥＴ及びｎ
型ＭＩＳＦＥＴの金属ゲート電極として、それぞれ最適
な仕事関数を有する材料を用い、低しきい値電圧のＭＩ
ＳＦＥＴを形成することが可能な半導体装置及びその製
造方法を提供することにある。
型ＭＩＳＦＥＴの金属ゲート電極として、それぞれ最適
な仕事関数を有する材料を用い、低しきい値電圧のＭＩ
ＳＦＥＴを形成することが可能な半導体装置及びその製
造方法を提供することにある。
【０００９】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１０】（１）本発明（請求項１）は、Ｎ型ＭＩＳ
トランジスタ及びＰ型ＭＩＳトランジスタが形成された
半導体装置であって、前記Ｎ型ＭＩＳトランジスタのゲ
ート電極は、ゲート絶縁膜に接し、仕事関数φf［ｅ
Ｖ］が、閾値電圧Ｖth［Ｖ］に対し、Ｖth＋３．９≦φ
f≦Ｖth＋４．１である第１の金属含有膜を具備し、前
記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート
絶縁膜に接し、仕事関数φf［ｅＶ］が、前記閾値電圧
Ｖth［Ｖ］に対し、５．１＋Ｖth≦φf≦５．３＋Ｖth
である第２の金属含有膜を具備してなることを特徴とす
る。
トランジスタ及びＰ型ＭＩＳトランジスタが形成された
半導体装置であって、前記Ｎ型ＭＩＳトランジスタのゲ
ート電極は、ゲート絶縁膜に接し、仕事関数φf［ｅ
Ｖ］が、閾値電圧Ｖth［Ｖ］に対し、Ｖth＋３．９≦φ
f≦Ｖth＋４．１である第１の金属含有膜を具備し、前
記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲート
絶縁膜に接し、仕事関数φf［ｅＶ］が、前記閾値電圧
Ｖth［Ｖ］に対し、５．１＋Ｖth≦φf≦５．３＋Ｖth
である第２の金属含有膜を具備してなることを特徴とす
る。
【００１１】（２）本発明（請求項２）は、Ｎ型ＭＩＳ
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極を半導体基板上の絶縁膜に形成された開口部内
にゲート絶縁膜を介して形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩ
Ｓトランジスタ用の第１のゲート形成領域及びＰ型ＭＩ
Ｓトランジスタ用の第２のゲート形成領域の双方の領域
の開口部内に形成されたゲート絶縁膜上に、仕事関数φ
f［ｅＶ］が、閾値電圧Ｖth［Ｖ］に対し、Ｖt h＋３．
９≦φf≦Ｖth＋４．１の条件を満たす第１の金属含有
膜を形成する工程と、第２のゲート形成領域に形成され
た第１の金属含有膜を除去する工程と、第１のゲート形
成領域の第１の金属含有膜上、及び第２のゲート形成領
域のゲート絶縁膜上に、仕事関数φf［ｅＶ］が、前記
閾値電圧Ｖth［Ｖ］に対し、５．１＋Ｖth≦φf≦５．
３＋Ｖthの条件を満たす第２の金属含有膜を形成する工
程とを含むことを特徴とする。
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極を半導体基板上の絶縁膜に形成された開口部内
にゲート絶縁膜を介して形成する半導体装置の製造方法
であって、前記ゲート電極を形成する工程は、Ｎ型ＭＩ
Ｓトランジスタ用の第１のゲート形成領域及びＰ型ＭＩ
Ｓトランジスタ用の第２のゲート形成領域の双方の領域
の開口部内に形成されたゲート絶縁膜上に、仕事関数φ
f［ｅＶ］が、閾値電圧Ｖth［Ｖ］に対し、Ｖt h＋３．
９≦φf≦Ｖth＋４．１の条件を満たす第１の金属含有
膜を形成する工程と、第２のゲート形成領域に形成され
た第１の金属含有膜を除去する工程と、第１のゲート形
成領域の第１の金属含有膜上、及び第２のゲート形成領
域のゲート絶縁膜上に、仕事関数φf［ｅＶ］が、前記
閾値電圧Ｖth［Ｖ］に対し、５．１＋Ｖth≦φf≦５．
３＋Ｖthの条件を満たす第２の金属含有膜を形成する工
程とを含むことを特徴とする。
【００１２】（３）本発明（請求項３）は、Ｎ型ＭＩＳ
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極をシリコン基板上の絶縁膜に形成された開口部
内にゲート絶縁膜を介して形成する半導体装置の製造方
法であって、前記ゲート電極を形成する工程は、Ｎ型Ｍ
ＩＳトランジスタ用の第１のゲート形成領域及びＰ型Ｍ
ＩＳトランジスタ用の第２のゲート形成領域の双方の領
域の開口部内に形成されたゲート絶縁膜上に、第１の金
属含有膜を形成する工程と、第１及び第２のゲート形成
領域の少なくとも一方の領域の第１の金属含有膜に対し
て所定の処理を行い、第１の金属含有膜の仕事関数φf
［ｅＶ］が、閾値電圧Ｖth［Ｖ］に対し、第１のゲート
形成領域において、Ｖth＋３．９≦φf≦Ｖth＋４．
１、の条件を満たすと共に、第２のゲート形成領域にお
いて、５．１＋Ｖth≦φf≦５．３＋Ｖth、の条件を満
たすようにすることを特徴とする。
トランジスタ及びＰ型ＭＩＳトランジスタそれぞれのゲ
ート電極をシリコン基板上の絶縁膜に形成された開口部
内にゲート絶縁膜を介して形成する半導体装置の製造方
法であって、前記ゲート電極を形成する工程は、Ｎ型Ｍ
ＩＳトランジスタ用の第１のゲート形成領域及びＰ型Ｍ
ＩＳトランジスタ用の第２のゲート形成領域の双方の領
域の開口部内に形成されたゲート絶縁膜上に、第１の金
属含有膜を形成する工程と、第１及び第２のゲート形成
領域の少なくとも一方の領域の第１の金属含有膜に対し
て所定の処理を行い、第１の金属含有膜の仕事関数φf
［ｅＶ］が、閾値電圧Ｖth［Ｖ］に対し、第１のゲート
形成領域において、Ｖth＋３．９≦φf≦Ｖth＋４．
１、の条件を満たすと共に、第２のゲート形成領域にお
いて、５．１＋Ｖth≦φf≦５．３＋Ｖth、の条件を満
たすようにすることを特徴とする。
【００１３】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１４】Ｎ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜に接し、仕事関数φfが、閾値電圧Ｖthに
対し、Ｖth＋３．９≦φf≦Ｖth＋４．１ｅＶである第
１の金属含有膜を具備し、Ｐ型ＭＩＳトランジスタのゲ
ート電極は、ゲート絶縁膜に接し、仕事関数φfが、
５．１＋Ｖth≦φf≦５．３＋Ｖthである第２の金属含
有膜を具備することによって、低しきい値電圧のＮ型及
びＰ型ＭＩＳＦＥＴを得ることができる。また、Ｎ型及
びＰ型ＭＩＳＦＥＴは、ショートチャネル効果を抑制
し、Ｓ−ｆａｃｔｏｒの値の低い良好なＭＩＳＦＥＴを
得ることができる。
ゲート絶縁膜に接し、仕事関数φfが、閾値電圧Ｖthに
対し、Ｖth＋３．９≦φf≦Ｖth＋４．１ｅＶである第
１の金属含有膜を具備し、Ｐ型ＭＩＳトランジスタのゲ
ート電極は、ゲート絶縁膜に接し、仕事関数φfが、
５．１＋Ｖth≦φf≦５．３＋Ｖthである第２の金属含
有膜を具備することによって、低しきい値電圧のＮ型及
びＰ型ＭＩＳＦＥＴを得ることができる。また、Ｎ型及
びＰ型ＭＩＳＦＥＴは、ショートチャネル効果を抑制
し、Ｓ−ｆａｃｔｏｒの値の低い良好なＭＩＳＦＥＴを
得ることができる。
【００１５】
【発明の実施の形態】本発明の実施の形態を以下に図面
を参照して説明する。
を参照して説明する。
【００１６】［第１実施形態］先ず、本発明者は、金属
ゲート電極を用いて低しきい値電圧のＭＩＳＦＥＴに対
して必要な条件を調べるために、ＭＩＳＦＥＴに対して
シミュレーションを行った。
ゲート電極を用いて低しきい値電圧のＭＩＳＦＥＴに対
して必要な条件を調べるために、ＭＩＳＦＥＴに対して
シミュレーションを行った。
【００１７】シミュレーションに用いたＮ型ＭＩＳＦＥ
Ｔの構成を図１に示す。図１は、シミュレーションに用
いたトランジスタの構造を示す模式図である。
Ｔの構成を図１に示す。図１は、シミュレーションに用
いたトランジスタの構造を示す模式図である。
【００１８】図１において、１００はシリコン基板、１
０１はソース／ドレイン、１０２はエクステンション領
域、１０３はチャネル領域、１０４はカウンタードーピ
ング領域、１０５はゲート絶縁膜、１０６はゲート電
極、１０６はゲート側壁絶縁膜である。
０１はソース／ドレイン、１０２はエクステンション領
域、１０３はチャネル領域、１０４はカウンタードーピ
ング領域、１０５はゲート絶縁膜、１０６はゲート電
極、１０６はゲート側壁絶縁膜である。
【００１９】シミュレーションに用いたパラメータを以
下に示す。
下に示す。
【００２０】ゲート長：Ｌ＝９５ｎｍ ゲート絶縁膜のシリコン酸化膜換算膜厚：Ｔox＝２．４
ｎｍ ゲート側壁絶縁膜厚さ：７０ｎｍ 接合深さ：ｘj＝３５ｎｍ チャネルカウンタードープ深さ：Ｄc＝３０ｎｍ チャネルの不純物平均濃度：Ｎp＝５×１０18ｃｍ-3 ゲート電圧：Ｖd＝１．２Ｖ 図１に示す、Ｎ型ＭＩＳＦＥＴに対して、ゲート電極の
仕事関数を変えてトランジスタ特性のシミュレーション
を行った。上述したパラメータのもとで、ゲート電極の
仕事関数φf＝４．２〜４．７ｅＶの範囲全てに対し、
Ｖth＝０，３９５Ｖになるようにチャネルカウンタード
ープの不純物濃度Ｎｃを調節した。φf＝４．６ｅＶが
バンドギャップ中央である。
ｎｍ ゲート側壁絶縁膜厚さ：７０ｎｍ 接合深さ：ｘj＝３５ｎｍ チャネルカウンタードープ深さ：Ｄc＝３０ｎｍ チャネルの不純物平均濃度：Ｎp＝５×１０18ｃｍ-3 ゲート電圧：Ｖd＝１．２Ｖ 図１に示す、Ｎ型ＭＩＳＦＥＴに対して、ゲート電極の
仕事関数を変えてトランジスタ特性のシミュレーション
を行った。上述したパラメータのもとで、ゲート電極の
仕事関数φf＝４．２〜４．７ｅＶの範囲全てに対し、
Ｖth＝０，３９５Ｖになるようにチャネルカウンタード
ープの不純物濃度Ｎｃを調節した。φf＝４．６ｅＶが
バンドギャップ中央である。
【００２１】図２にゲート電極の仕事関数とカウンター
チャネルの濃度の関係を示す。図２の縦軸（カウンター
チャネル濃度）において、＋側はチャネル表面をｐ型に
ドーピングしていることを示し、−側はチャネル表面が
ｎ型にドーピングされていることを示す。チャネル表面
のｎ型不純物濃度が増すほど、チャネル構造は埋め込み
型の動作をするようになってくる。
チャネルの濃度の関係を示す。図２の縦軸（カウンター
チャネル濃度）において、＋側はチャネル表面をｐ型に
ドーピングしていることを示し、−側はチャネル表面が
ｎ型にドーピングされていることを示す。チャネル表面
のｎ型不純物濃度が増すほど、チャネル構造は埋め込み
型の動作をするようになってくる。
【００２２】また、図３にゲート電極の仕事関数を変え
たときのゲート長Ｌと閾値電圧Ｖthの関係（ショートチ
ャネル効果）を示す。仕事関数（ＷＦ）が４．５ｅＶ以
下の領域では、ほとんど曲線が重なっていることがわか
る。
たときのゲート長Ｌと閾値電圧Ｖthの関係（ショートチ
ャネル効果）を示す。仕事関数（ＷＦ）が４．５ｅＶ以
下の領域では、ほとんど曲線が重なっていることがわか
る。
【００２３】また、図４にゲート長Ｌ＝９５ｎｍの変化
（±５％）に対する閾値電圧Ｖthの変化量ｄＶthを示
す。仕事関数が４．５ｅＶを越えるあたりからｄＶthは
急激に上昇するが、それ以下ではほぼ同じ値を示すこと
がわかる。
（±５％）に対する閾値電圧Ｖthの変化量ｄＶthを示
す。仕事関数が４．５ｅＶを越えるあたりからｄＶthは
急激に上昇するが、それ以下ではほぼ同じ値を示すこと
がわかる。
【００２４】図５に、仕事関数を変えた場合のＶg−Ｉd
特性を示す。ここでも、仕事関数が４．５ｅＶ以下にな
ると特性がほぼ同じになることが確認される。
特性を示す。ここでも、仕事関数が４．５ｅＶ以下にな
ると特性がほぼ同じになることが確認される。
【００２５】図６に、仕事関数に対するＳ−ｆａｃｔｏ
ｒの値を示す。仕事関数が４．５ｅＶ以上ではＳ−ｆａ
ｃｔｏｒは急激に上昇し、特性の劣化が顕著になるが、
４．５ｅＶ以下では、Ｓ−ｆａｃｔｏｒが８０程度のほ
ぼ一定の値を示すことがわかる。
ｒの値を示す。仕事関数が４．５ｅＶ以上ではＳ−ｆａ
ｃｔｏｒは急激に上昇し、特性の劣化が顕著になるが、
４．５ｅＶ以下では、Ｓ−ｆａｃｔｏｒが８０程度のほ
ぼ一定の値を示すことがわかる。
【００２６】これらの結果から、閾値電圧Ｖth＝０．４
Ｖのトランジスタを作成するにあたり、ゲート電極の仕
事関数はバンドギャップ中央から伝導電子帯の方向に
０．１ｅＶだけずらしたものを用いれば、それ以上ずら
したものと同等の効果が得られることがわかった。ま
た、０．４Ｖよりも低いしきい値を実現するには（０．
５−Ｖth）の分だけバンドギャップ中央より伝導電子帯
側にずらせば、同様の効果が得られることがわかった。
Ｖのトランジスタを作成するにあたり、ゲート電極の仕
事関数はバンドギャップ中央から伝導電子帯の方向に
０．１ｅＶだけずらしたものを用いれば、それ以上ずら
したものと同等の効果が得られることがわかった。ま
た、０．４Ｖよりも低いしきい値を実現するには（０．
５−Ｖth）の分だけバンドギャップ中央より伝導電子帯
側にずらせば、同様の効果が得られることがわかった。
【００２７】この理由を調べるために、仕事関数が異な
る場合のチャネルのポテンシャルを調べた。図７は、φ
f＝４．２〜４．７の間で０．１ｅＶ刻みで仕事関数を
変化させた場合のチャネル中央の基板深さ方向へのポテ
ンシャル変化を示す。図７において、縦軸はポテンシャ
ル、横軸は基板深さである。
る場合のチャネルのポテンシャルを調べた。図７は、φ
f＝４．２〜４．７の間で０．１ｅＶ刻みで仕事関数を
変化させた場合のチャネル中央の基板深さ方向へのポテ
ンシャル変化を示す。図７において、縦軸はポテンシャ
ル、横軸は基板深さである。
【００２８】図７に示すように、Φf＝４．６，４．７
ｅＶではゲート絶縁膜との界面でのポテンシャルの傾き
は−（下向き）、或いはほぼ０である。それに対し、Φ
f≦４．５では＋（上向き）になっており、典型的な表
面チャネルの特徴を備えている。このことによって、シ
ョートチャネル効果が抑制され、また、Ｓ−ｆａｃｔｏ
ｒが改善されていると考えられる。
ｅＶではゲート絶縁膜との界面でのポテンシャルの傾き
は−（下向き）、或いはほぼ０である。それに対し、Φ
f≦４．５では＋（上向き）になっており、典型的な表
面チャネルの特徴を備えている。このことによって、シ
ョートチャネル効果が抑制され、また、Ｓ−ｆａｃｔｏ
ｒが改善されていると考えられる。
【００２９】また、再び図２に戻ってチャネル濃度につ
いて考察する。φf＝４．５ｅＶ付近では表面チャネル
型の動作をするだけでなく、チャネル濃度が低くなって
いる。チャネル濃度が低いと、チャネルの移動度は向上
し、またエクステンション領域との接合に於けるリーク
が少ないという利点がある。この観点からすると、ゲー
ト絶縁膜に接するゲート電極の仕事関数は伝導電子帯端
にあるよりも、シリコン基板のバンドギャップ中央に近
い方が望ましい。
いて考察する。φf＝４．５ｅＶ付近では表面チャネル
型の動作をするだけでなく、チャネル濃度が低くなって
いる。チャネル濃度が低いと、チャネルの移動度は向上
し、またエクステンション領域との接合に於けるリーク
が少ないという利点がある。この観点からすると、ゲー
ト絶縁膜に接するゲート電極の仕事関数は伝導電子帯端
にあるよりも、シリコン基板のバンドギャップ中央に近
い方が望ましい。
【００３０】一般にチャネル濃度は１×１０18ｃｍ-3以
下であることが望ましいと考えられており、４．３ｅＶ
よりもバンドギャップ中央近くに位置するのが良い。
下であることが望ましいと考えられており、４．３ｅＶ
よりもバンドギャップ中央近くに位置するのが良い。
【００３１】上述の条件を満たすように仕事関数を設定
するならば、Ｖth＝０．４Ｖに対しては、４．３≦φf
≦４．５ｅＶが好適である。また他のしきい値に対して
は、 ３．９＋Ｖth≦φf≦４．１＋Ｖth の範囲に設定すると同様の効果が得られる。
するならば、Ｖth＝０．４Ｖに対しては、４．３≦φf
≦４．５ｅＶが好適である。また他のしきい値に対して
は、 ３．９＋Ｖth≦φf≦４．１＋Ｖth の範囲に設定すると同様の効果が得られる。
【００３２】Ｐ型ＭＩＳＦＥＴに関しては、シリコン基
板のバンドギャップの中央に対してＮ型ＭＩＳＦＥＴと
対称と考えれば良く、５．１＋Ｖth≦φf≦５．３＋Ｖ
th（Ｖth＜０）の範囲に設定すると同様の効果が得られ
る。
板のバンドギャップの中央に対してＮ型ＭＩＳＦＥＴと
対称と考えれば良く、５．１＋Ｖth≦φf≦５．３＋Ｖ
th（Ｖth＜０）の範囲に設定すると同様の効果が得られ
る。
【００３３】多結晶シリコンをゲート電極に用いた場合
にはシリコン基板のバンドギャップ中央から０．５６ず
つｅＶずらす必要があった。ところが、上述したよう
に、金属材料電極を用いることにより、しきい値電圧が
０．４Ｖの場合には、シリコン基板のバンドギャップ中
央から０．１ｅＶずれた金属電極材料を用いればよいこ
とが分かった。
にはシリコン基板のバンドギャップ中央から０．５６ず
つｅＶずらす必要があった。ところが、上述したよう
に、金属材料電極を用いることにより、しきい値電圧が
０．４Ｖの場合には、シリコン基板のバンドギャップ中
央から０．１ｅＶずれた金属電極材料を用いればよいこ
とが分かった。
【００３４】シリコン基板のバンドギャップ中央から
０．１ｅＶずれた金属電極材料を見つけることは、０．
５６ｅＶずれた材料を探すことより容易である。
０．１ｅＶずれた金属電極材料を見つけることは、０．
５６ｅＶずれた材料を探すことより容易である。
【００３５】例えば、表１に示す金属材料を用いればよ
い。
い。
【００３６】
【表１】
【００３７】表１に示す金属材料の中から、ＮＭＩＳＦ
ＥＴには仕事関数が小さい材料、ＰＭＩＳＦＥＴには仕
事関数が大きいものを選択してゲート電極を形成すれば
よい。
ＥＴには仕事関数が小さい材料、ＰＭＩＳＦＥＴには仕
事関数が大きいものを選択してゲート電極を形成すれば
よい。
【００３８】次に、同一基板上に異なる仕事関数のゲー
ト電極を形成する方法について、図８（ａ）〜図１１
（ｋ）を用いて説明する。図８〜図１１は、本発明の一
実施形態にかかわる半導体装置の製造工程を示す工程断
面図である。
ト電極を形成する方法について、図８（ａ）〜図１１
（ｋ）を用いて説明する。図８〜図１１は、本発明の一
実施形態にかかわる半導体装置の製造工程を示す工程断
面図である。
【００３９】先ず、図８（ａ）に示すように、シリコン
基板６００にＳＴＩ技術を用いた素子分離絶縁膜６０２
を形成した後、ＮＭＩＳＦＥＴを形成する領域にｐ−ウ
ェル６０１、ＰＭＩＳＦＥＴを形成する領域にｎ−ウェ
ル６０５を形成する。更に、シリコン基板６００表面に
薄いシリコン酸化膜６０３を形成する。そして、後にゲ
ート電極が形成される領域のシリコン酸化膜６０３上
に、多結晶シリコン等からなるダミーゲート６０４を形
成する。
基板６００にＳＴＩ技術を用いた素子分離絶縁膜６０２
を形成した後、ＮＭＩＳＦＥＴを形成する領域にｐ−ウ
ェル６０１、ＰＭＩＳＦＥＴを形成する領域にｎ−ウェ
ル６０５を形成する。更に、シリコン基板６００表面に
薄いシリコン酸化膜６０３を形成する。そして、後にゲ
ート電極が形成される領域のシリコン酸化膜６０３上
に、多結晶シリコン等からなるダミーゲート６０４を形
成する。
【００４０】次いで、図８（ｂ）に示すように、シリコ
ン酸化膜６０６を形成し、ＰＭＩＳＦＥＴ領域のシリコ
ン酸化膜６０６上に選択的にレジストを形成した後、レ
ジスト及びＮＭＩＳＦＥＴ領域のダミーゲート６０４を
マスクに、イオン注入を行うことで、Ｎ型エクステンシ
ョン６０７を形成する。さらに、ＮＭＩＳＦＥＴ領域の
シリコン酸化膜６０６上に選択的にレジスト６０８を形
成した後、レジスト６０８及びＰＭＩＳＦＥＴ領域のダ
ミーゲート６０４をマスクに、イオン注入を行うことこ
とで、Ｐ型エクステンション６０９を形成する。なお、
シリコン酸化膜６０６は、シリコン基板６００にレジス
トを直接塗布することで、基板が汚染されることを防止
するためのものである。
ン酸化膜６０６を形成し、ＰＭＩＳＦＥＴ領域のシリコ
ン酸化膜６０６上に選択的にレジストを形成した後、レ
ジスト及びＮＭＩＳＦＥＴ領域のダミーゲート６０４を
マスクに、イオン注入を行うことで、Ｎ型エクステンシ
ョン６０７を形成する。さらに、ＮＭＩＳＦＥＴ領域の
シリコン酸化膜６０６上に選択的にレジスト６０８を形
成した後、レジスト６０８及びＰＭＩＳＦＥＴ領域のダ
ミーゲート６０４をマスクに、イオン注入を行うことこ
とで、Ｐ型エクステンション６０９を形成する。なお、
シリコン酸化膜６０６は、シリコン基板６００にレジス
トを直接塗布することで、基板が汚染されることを防止
するためのものである。
【００４１】次いで、図８（ｃ）に示すように、シリコ
ン基板６００表面にシリコン窒化膜等の絶縁膜を堆積
し、公知の側壁残し工程を行うことでゲート側壁絶縁膜
６１０を形成する。
ン基板６００表面にシリコン窒化膜等の絶縁膜を堆積
し、公知の側壁残し工程を行うことでゲート側壁絶縁膜
６１０を形成する。
【００４２】次いで、図９（ｄ）に示すように、ＰＭＩ
ＳＦＥＴ領域のシリコン酸化膜６０６上に選択的にレジ
ストを形成した後、レジスト及びＮＭＩＳＦＥＴ領域の
ダミーゲート６０４及びゲート側壁絶縁膜６１０をマス
クに、イオン注入を行うことことで、Ｎ型ソース／ドレ
イン６１１を形成する。さらに、ＮＭＩＳＦＥＴ領域の
シリコン酸化膜６０６上に選択的にレジスト６１２を形
成した後、レジスト６１２及びＰＭＩＳＦＥＴ領域のダ
ミーゲート６０４及びゲート側壁絶縁膜６１０をマスク
に、イオン注入を行うことことで、Ｐ型ソース／ドレイ
ン６１３を形成する。
ＳＦＥＴ領域のシリコン酸化膜６０６上に選択的にレジ
ストを形成した後、レジスト及びＮＭＩＳＦＥＴ領域の
ダミーゲート６０４及びゲート側壁絶縁膜６１０をマス
クに、イオン注入を行うことことで、Ｎ型ソース／ドレ
イン６１１を形成する。さらに、ＮＭＩＳＦＥＴ領域の
シリコン酸化膜６０６上に選択的にレジスト６１２を形
成した後、レジスト６１２及びＰＭＩＳＦＥＴ領域のダ
ミーゲート６０４及びゲート側壁絶縁膜６１０をマスク
に、イオン注入を行うことことで、Ｐ型ソース／ドレイ
ン６１３を形成する。
【００４３】次いで、図９（ｅ）に示すように、シリコ
ン基板６００表面にシリコン酸化膜などからなる絶縁膜
６１４をダミーゲート６０４の厚みより厚くなるよう
に、堆積する。
ン基板６００表面にシリコン酸化膜などからなる絶縁膜
６１４をダミーゲート６０４の厚みより厚くなるよう
に、堆積する。
【００４４】次いで、図９（ｆ）に示すように、ＣＭＰ
法等を用いて、ダミーゲート６０４の頂上が露出するよ
うに、絶縁膜６１４を平坦に研削する。
法等を用いて、ダミーゲート６０４の頂上が露出するよ
うに、絶縁膜６１４を平坦に研削する。
【００４５】次いで、図１０（ｇ）に示すように、ダミ
ーゲート６０４をＣＤＥ（ChemicalDry Etching）又は
ＨＦとＨＮＯ3 との混合液などを用いたエッチングで除
去し、更にシリコン酸化膜６０３の露出部分を除去す
る。
ーゲート６０４をＣＤＥ（ChemicalDry Etching）又は
ＨＦとＨＮＯ3 との混合液などを用いたエッチングで除
去し、更にシリコン酸化膜６０３の露出部分を除去す
る。
【００４６】次いで、図１０（ｈ）に示すように、ダミ
ーゲート６０４及びシリコン酸化膜６０３を除去した後
の溝部にゲート絶縁膜６１５、及び仕事関数が４．５ｅ
Ｖより小さい金属膜６１６を堆積する。ゲート絶縁膜６
１５としては、シリコン酸窒化膜、シリコン窒化膜、又
はＴａ2Ｏ5などのようなシリコン酸化膜より誘電率が高
い膜などが好適である。また、金属膜６１６としては、
ＮＭＩＳＦＥＴ領域での仕事関数を決定するだけの物で
あるから、非常に薄い膜厚、例えば１０ｎｍ以下で十分
である。
ーゲート６０４及びシリコン酸化膜６０３を除去した後
の溝部にゲート絶縁膜６１５、及び仕事関数が４．５ｅ
Ｖより小さい金属膜６１６を堆積する。ゲート絶縁膜６
１５としては、シリコン酸窒化膜、シリコン窒化膜、又
はＴａ2Ｏ5などのようなシリコン酸化膜より誘電率が高
い膜などが好適である。また、金属膜６１６としては、
ＮＭＩＳＦＥＴ領域での仕事関数を決定するだけの物で
あるから、非常に薄い膜厚、例えば１０ｎｍ以下で十分
である。
【００４７】次いで、図１０（ｉ）に示すように、ＰＭ
ＩＳＦＥＴ側の金属膜６１６を除去し、金属膜６１６を
ＮＭＩＳＦＥＴ側だけに残す。これはレジストをマスク
にウエットエッチング等で除去すれば良い。例えば金属
膜６１６として、Ｗ，Ｍｏ，ＴｉＮなどを用いている場
合、Ｈ2Ｏ2溶液を用いてエッチングすることが可能であ
る。なお、エッチングに用いる溶液は、これに限らず、
エッチングする金属の種類に応じて適宜選択すればよ
い。ゲート絶縁膜６１５に損傷を与えない範囲で有れ
ば、ＲＩＥ法やＣＤＥ法を用いてエッチングしても良
い。
ＩＳＦＥＴ側の金属膜６１６を除去し、金属膜６１６を
ＮＭＩＳＦＥＴ側だけに残す。これはレジストをマスク
にウエットエッチング等で除去すれば良い。例えば金属
膜６１６として、Ｗ，Ｍｏ，ＴｉＮなどを用いている場
合、Ｈ2Ｏ2溶液を用いてエッチングすることが可能であ
る。なお、エッチングに用いる溶液は、これに限らず、
エッチングする金属の種類に応じて適宜選択すればよ
い。ゲート絶縁膜６１５に損傷を与えない範囲で有れ
ば、ＲＩＥ法やＣＤＥ法を用いてエッチングしても良
い。
【００４８】次いで、図１１（ｊ）に示すように、仕事
関数が４．７ｅＶより大きい金属として第２の金属膜６
１７を形成する。この第２の金属膜６１７は、ＰＭＩＳ
ＦＥＴ領域での仕事関数を決定すると共に、ゲート電極
の抵抗値を決定する。従って、仕事関数が適当な値であ
るだけでなく、抵抗率も低いことが望ましい。
関数が４．７ｅＶより大きい金属として第２の金属膜６
１７を形成する。この第２の金属膜６１７は、ＰＭＩＳ
ＦＥＴ領域での仕事関数を決定すると共に、ゲート電極
の抵抗値を決定する。従って、仕事関数が適当な値であ
るだけでなく、抵抗率も低いことが望ましい。
【００４９】次に、図１１（ｋ）に示すように、少なく
とも第２の金属膜６１７が完全に絶縁膜６１４の表面か
ら除去されるように、ＣＭＰ法等を用いて第２の金属膜
６１７を研削する。この時、絶縁膜６１４上のゲート絶
縁膜６１５を除去しても良いし、必要に応じて残しても
良い。
とも第２の金属膜６１７が完全に絶縁膜６１４の表面か
ら除去されるように、ＣＭＰ法等を用いて第２の金属膜
６１７を研削する。この時、絶縁膜６１４上のゲート絶
縁膜６１５を除去しても良いし、必要に応じて残しても
良い。
【００５０】上記の方法で、金属膜６１５，６１７は、
ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの閾値電圧が最適に
なるように、表１に示した材料から選ぶことができる。
表１に示す金属材料の中から、ＮＭＩＳＦＥＴには仕事
関数が小さい材料、ＰＭＩＳＦＥＴには仕事関数が大き
いものを選択してゲート電極を形成すればよい。
ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴの閾値電圧が最適に
なるように、表１に示した材料から選ぶことができる。
表１に示す金属材料の中から、ＮＭＩＳＦＥＴには仕事
関数が小さい材料、ＰＭＩＳＦＥＴには仕事関数が大き
いものを選択してゲート電極を形成すればよい。
【００５１】また、ＴｉＮのような導電性の金属化合物
も同様に金属電極として使うことができるが、結晶配向
によって、０．１２〜０．１４ｅＶ程度の仕事関数が異
なることが報告されている（Nakajima et al. 1999 Sym
posium on VLSI TechnologyDigest of Technical Paper
s p.96）。成膜方法や条件を変えることで、仕事関数が
異なるＴｉＮを形成し、２種の電極材料として用いるこ
とも可能である。
も同様に金属電極として使うことができるが、結晶配向
によって、０．１２〜０．１４ｅＶ程度の仕事関数が異
なることが報告されている（Nakajima et al. 1999 Sym
posium on VLSI TechnologyDigest of Technical Paper
s p.96）。成膜方法や条件を変えることで、仕事関数が
異なるＴｉＮを形成し、２種の電極材料として用いるこ
とも可能である。
【００５２】次に、１種の金属の仕事関数を膜を形成し
た後に変化させ、２種の仕事関数のゲート電極を得る方
法について、図１２を用いて説明する。図１２は、本発
明の一実施形態にかかわる半導体装置の製造工程を示す
工程断面図である。まず、図８（ａ）〜図１１（ｋ）に
説明したのと全く同様の方法でダミーゲートを除去した
後にゲート絶縁膜６１５及び第１の金属膜６１６を形成
する。
た後に変化させ、２種の仕事関数のゲート電極を得る方
法について、図１２を用いて説明する。図１２は、本発
明の一実施形態にかかわる半導体装置の製造工程を示す
工程断面図である。まず、図８（ａ）〜図１１（ｋ）に
説明したのと全く同様の方法でダミーゲートを除去した
後にゲート絶縁膜６１５及び第１の金属膜６１６を形成
する。
【００５３】次に、図１２（ａ）に示すように、Ｐ型Ｍ
ＩＳＦＥＴ領域にレジストマスク７１０を形成した後、
Ｉｎ、Ｇａ等の様に融点が低く、仕事関数が小さい金属
をイオン注入し、第１の金属膜６１６を改質した第３の
金属膜７１６を形成する。第３の金属膜７１６は、４５
０℃程度の熱工程をかけることで、第３の金属膜７１６
の粒界を介してゲート絶縁膜６１５との界面に仕事関数
が低い金属が析出し、所望のしきい値を得ることができ
る。
ＩＳＦＥＴ領域にレジストマスク７１０を形成した後、
Ｉｎ、Ｇａ等の様に融点が低く、仕事関数が小さい金属
をイオン注入し、第１の金属膜６１６を改質した第３の
金属膜７１６を形成する。第３の金属膜７１６は、４５
０℃程度の熱工程をかけることで、第３の金属膜７１６
の粒界を介してゲート絶縁膜６１５との界面に仕事関数
が低い金属が析出し、所望のしきい値を得ることができ
る。
【００５４】次いで、図１２（ｂ）に示すように、Ｗ、
Ａｌなどからなる低抵抗である第２の金属膜６１７を堆
積し、図１２（ｃ）に示すようにＣＭＰ法などを用いて
絶縁膜６１４上に堆積した金属膜６１６、７１６、６１
７を完全に除去する。
Ａｌなどからなる低抵抗である第２の金属膜６１７を堆
積し、図１２（ｃ）に示すようにＣＭＰ法などを用いて
絶縁膜６１４上に堆積した金属膜６１６、７１６、６１
７を完全に除去する。
【００５５】また、ここでは第１の金属膜６１６より仕
事関数が低い金属をＮＭＩＳＦＥＴ領域に注入したが、
仕事関数が高い金属をＰＭＩＳＦＥＴ領域に注入するこ
とも可能であり、また必要に応じて両方の領域に異なる
金属を注入する事も可能である。
事関数が低い金属をＮＭＩＳＦＥＴ領域に注入したが、
仕事関数が高い金属をＰＭＩＳＦＥＴ領域に注入するこ
とも可能であり、また必要に応じて両方の領域に異なる
金属を注入する事も可能である。
【００５６】また、上記の例では、金属を析出させる例
を挙げたが、Ｎ等の元素をイオン注入し、組成の違う化
合物を形成することにより仕事関数を変化させることも
可能である。この方法についてはWakabayashi et al. ,
IEDM Technology Digest p.253 (1999) に開示されて
いる。
を挙げたが、Ｎ等の元素をイオン注入し、組成の違う化
合物を形成することにより仕事関数を変化させることも
可能である。この方法についてはWakabayashi et al. ,
IEDM Technology Digest p.253 (1999) に開示されて
いる。
【００５７】なお、本発明は、上記実施形態に限定され
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
るものではなく、その要旨を逸脱しない範囲で、種々変
形して実施することが可能である。
【００５８】
【発明の効果】以上説明したように本発明によれば、Ｎ
型ＭＩＳトランジスタのゲート電極は、ゲート絶縁膜に
接し、仕事関数φfが、閾値電圧Ｖthに対し、Ｖth＋
３．９≦φf≦Ｖth＋４．１ｅＶである第１の金属含有
膜を具備し、Ｐ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜に接し、仕事関数φfが、５．１＋Ｖth≦
φf≦５．３＋Ｖthである第２の金属含有膜を具備する
ことによって、低しきい値電圧のＮ型及びＰ型ＭＩＳＦ
ＥＴを得ることができる。。
型ＭＩＳトランジスタのゲート電極は、ゲート絶縁膜に
接し、仕事関数φfが、閾値電圧Ｖthに対し、Ｖth＋
３．９≦φf≦Ｖth＋４．１ｅＶである第１の金属含有
膜を具備し、Ｐ型ＭＩＳトランジスタのゲート電極は、
ゲート絶縁膜に接し、仕事関数φfが、５．１＋Ｖth≦
φf≦５．３＋Ｖthである第２の金属含有膜を具備する
ことによって、低しきい値電圧のＮ型及びＰ型ＭＩＳＦ
ＥＴを得ることができる。。
【図１】シミュレーションに用いたトランジスタ構造を
示す図。
示す図。
【図２】種々の仕事関数に対してしきい値を０．４Ｖに
合わせるのに要するチャネルドーピングの図。
合わせるのに要するチャネルドーピングの図。
【図３】種々の仕事関数に対するゲート長としきい値の
関係を示す図。
関係を示す図。
【図４】仕事関数とＬの１０％の変化に対するしきい値
変化を示す図。
変化を示す図。
【図５】種々の仕事関数に対する、Ｖｇ−Ｉｄを示す
図。
図。
【図６】仕事関数とＳ−ｆａｃｔｏｒの関係を示す図。
【図７】種々の仕事関数に対するチャネル中央に於ける
ポテンシャルを示す図。
ポテンシャルを示す図。
【図８】本発明の一実施形態に係わる半導体装置の製造
工程を示す図。
工程を示す図。
【図９】本発明の一実施形態に係わる半導体装置の製造
工程を示す図。
工程を示す図。
【図１０】本発明の一実施形態に係わる半導体装置の製
造工程を示す図。
造工程を示す図。
【図１１】本発明の一実施形態に係わる半導体装置の製
造工程を示す図。
造工程を示す図。
【図１２】本発明の一実施形態に係わる半導体装置の製
造工程を示す図。
造工程を示す図。
１００…シリコン基板 １０１…ソース／ドレイン １０２…エクステンション領域 １０３…チャネル領域 １０４…カウンタードーピング領域 １０５…ゲート絶縁膜 １０６…ゲート電極 １０６…ゲート側壁絶縁膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB02 BB16 BB18 BB30 BB39 CC05 DD03 DD04 DD26 DD64 DD75 DD81 EE03 EE16 EE17 FF13 GG09 GG10 HH16 HH20 5F048 AA00 AC03 BA01 BB09 BB10 BB11 BB12 BB14 BC06 BD04 BD05 BE03 BG14 DA25 DA27 DA30
Claims (3)
- 【請求項１】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳト
ランジスタが形成された半導体装置であって、 前記Ｎ型ＭＩＳトランジスタのゲート電極は、ゲート絶
縁膜に接し、仕事関数φf［ｅＶ］が、閾値電圧Ｖ
th［Ｖ］に対し、Ｖth＋３．９≦φf≦Ｖth＋４．１で
ある第１の金属含有膜を具備し、 前記Ｐ型ＭＩＳトランジスタのゲート電極は、前記ゲー
ト絶縁膜に接し、仕事関数φf［ｅＶ］が、前記閾値電
圧Ｖth［Ｖ］に対し、５．１＋Ｖth≦φf≦５．３＋Ｖ
thである第２の金属含有膜を具備してなることを特徴と
する半導体装置。 - 【請求項２】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳト
ランジスタそれぞれのゲート電極を半導体基板上の絶縁
膜に形成された開口部内にゲート絶縁膜を介して形成す
る半導体装置の製造方法であって、 前記ゲート電極を形成する工程は、 Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及び
Ｐ型ＭＩＳトランジスタ用の第２のゲート形成領域の双
方の領域の開口部内に形成されたゲート絶縁膜上に、仕
事関数φf［ｅＶ］が、閾値電圧Ｖth［Ｖ］に対し、Ｖ
th＋３．９≦φf≦Ｖth＋４．１の条件を満たす第１の
金属含有膜を形成する工程と、 第２のゲート形成領域に形成された第１の金属含有膜を
除去する工程と、 第１のゲート形成領域の第１の金属含有膜上、及び第２
のゲート形成領域のゲート絶縁膜上に、仕事関数φ
f［ｅＶ］が、前記閾値電圧Ｖth［Ｖ］に対し、５．１
＋Ｖth≦φf≦５．３＋Ｖthの条件を満たす第２の金属
含有膜を形成する工程とを含むことを特徴とする半導体
装置の製造方法。 - 【請求項３】Ｎ型ＭＩＳトランジスタ及びＰ型ＭＩＳト
ランジスタそれぞれのゲート電極をシリコン基板上の絶
縁膜に形成された開口部内にゲート絶縁膜を介して形成
する半導体装置の製造方法であって、 前記ゲート電極を形成する工程は、 Ｎ型ＭＩＳトランジスタ用の第１のゲート形成領域及び
Ｐ型ＭＩＳトランジスタ用の第２のゲート形成領域の双
方の領域の開口部内に形成されたゲート絶縁膜上に、第
１の金属含有膜を形成する工程と、 第１及び第２のゲート形成領域の少なくとも一方の領域
の第１の金属含有膜に対して所定の処理を行い、 第１の金属含有膜の仕事関数φf［ｅＶ］が、閾値電圧
Ｖth［Ｖ］に対し、 第１のゲート形成領域において、Ｖth＋３．９≦φf≦
Ｖth＋４．１、の条件を満たすと共に、 第２のゲート形成領域において、５．１＋Ｖth≦φf≦
５．３＋Ｖth、の条件を満たすようにすることを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306457A JP2002118175A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000306457A JP2002118175A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118175A true JP2002118175A (ja) | 2002-04-19 |
Family
ID=18787145
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|---|---|---|---|
| JP2000306457A Pending JP2002118175A (ja) | 2000-10-05 | 2000-10-05 | 半導体装置及びその製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP2002118175A (ja) |
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