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TWI377355B - Test apparatus and semiconductor device - Google Patents

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TWI377355B
TWI377355B TW098123441A TW98123441A TWI377355B TW I377355 B TWI377355 B TW I377355B TW 098123441 A TW098123441 A TW 098123441A TW 98123441 A TW98123441 A TW 98123441A TW I377355 B TWI377355 B TW I377355B
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TW
Taiwan
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test
circuit
signal
bist
control
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TW098123441A
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English (en)
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Inventor
Daisuke Watanabe
Toshiyuki Okayasu
Original Assignee
Advantest Corp
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Publication date
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Publication of TW201009369A publication Critical patent/TW201009369A/zh
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Description

1377355 319l6pif 六、發明說明： , 【發明所屬之技術領域】 本發明有關於一種半導體元件的測試技術。 【先前技術】 / 為了以低成本測試半導體元件，而利用内建式自測試 (Built-In Self Test ’ BIST)電路。若利用 BIST 電路，則 即便不使用昂貴的半導體自動測試襄置（以下，稱作ate • ( aut0腿ted test equipment)) ’亦可藉由以低速對被測元件 (以下，稱作DUT (DeViceUnderTest))讀寫，經限定的 輸入輸出、號來進行故障部位的診斷或良否判定。尤其， 關於記憶體電路或邏輯電路的BIST積累有較多的經驗或 研九成果，已被實用為量產測試。於1990年，所謂 IEEE1149.1的規格經聯合測試行動組（J〇int 丁如滅〇11 Group ’ ITAG)闡述’將邊界掃描（b_dary scan)測試
的方式與邊界掃描測試所需的輸人輸出信號統一。JTAG φ 規格（亦簡稱為JTAG)是藉由包含測試資料輸人TDI(Test
Data Input)、測試資料輸出 TD〇 ( 丁如 Data 〇utput)、測試 時脈 TCK (Test Clock)、測試模式選擇 TMS (Test_M〇de Select)、測试重置TRST ( ^ Re⑻（選項）的5位元的 輸入輸出彳§號’而於裝人至DUT巾的BIST電路中進行存 ' 取，進行邊界掃描測試的規格。 *肖於記憶體或邏輯電路的BIST中大多數進行的邊界 ^測試方法如下’即，將輕於電路的某-邊界部分上 夕個正反器（flip fl〇p)或鎖存器（latch)串聯連接，形 5 3l9l6pif 3l9l6pif
ATE的測試。因而， 。具體而言，自測試資 ί料’將DUT的某一狀 或鎖存器的資料串列讀出，與期 進行邊界掃描測試時，作為JTAG 具有5位元的並列1/〇埠的小規 ， 句】侏證品質，不僅必須進行 • 貝進行直流電（Direct Current，DC) ak)測5式，故尚未能實現完全不使用 用以進行DC測試等的ATE的若干個 輪入輸料，將分配給DUT的ITAG料（亦稱為測試存 取槔TAP)’可於-個ATE +執行BIST測試與％測試等 的兩者。一般而言’ ATE可進行越高速信號輸入輸出的機 種越叩貝，導致測試成本增大。故而，當僅進行Bist與 規定的DC測試，保證必要的最低限度品質，使元件出廠 時，使用僅能產生低速信號的廉價ATE足矣。現況中亦存 在針對BIST用而最佳化的BIST測試器（tester)等。 BIST的有效性於邏輯或記憶體電路中得到充分證 明。因此，嘗試著將BIST擴展到類比電路中，來實現數 位一類比混載大型積體電路（Large Scale Integration，LSI) 的合成性BIST。已經作為類比電路區塊之一的高速i/f電 路，在稱作回送（loopback)測試的BIST方式中有大量研 究’量產測試亦已實用化。而且，類比/數位（analog/digital， A/D)轉換器或數位/類比（digital/analog，D/A)轉換器等 6 31916pif 的數位區塊與類比區塊的邊界部分的BIST、或無線通信用 LSI的前端或後端的BIST將來亦會實現實用化。'^ 鑒於如比狀況，不遠的將來，記憶體、邏輯、類比、 A/D轉換、D/A轉換、高速I/F等製成單片的系統單晶片 (System 〇n a Chip ’ SoC)或者系統級封裝（⑽咖^ & Package ’ SiP)中，單一的DUT有可能搭載多種msT。 越是因半導體製程的微細化發展，而可忽視設置BIST電 路導致電路面積增加（負擔（overhead))，則&可藉由BIST 來校驗的測試項目越多，更可安裝大量的BIST 3電路。進 而，作為BIST的優點，可列舉能夠獲知自外部埠無法觀 測到的DUT的内部的電路狀態。對使多個功能積體化的
SoC元件而言’這將成林良分析或提高良率的極為有效 的資訊。 於如此情況下，發明者們對安裝有多個BIST的DUT 的測試進行研究的結果，達成認識以下課題。 1‘若夕個BIST的控制規格獨立，則每一 bist電路的 控制命令或期望值比較順序將會不同，導致ATE對dut 内的BIST控制繁項化。此情形將導致测試時間增多或測 試資源浪費。 ' 2.當進行BIST電路彼此的聯動動作或者同步動作 時，有必要自ATE同時亦對各BIST電路進行存取，使得 母一 BIST電路需要獨立的外部存取埠（測試存取埠（Test
Access Port’TAP))。結果導致可分配到DUT原本的功能. 動作中的埠數.受到限制。 31916pif 3.將來，也許必須使多個BIST與通常測試（ate對 DUT的通常的輸入輸出埠進行存取的測試）聯動或者同步 動作。現況的方式下’未設想BIST與通常測試的聯動， 故尚不可能實現。 【發明内容】 本發明是鑒於如此的情況而開發的，其目的在於提供 一種對多個BIST電路進行統合控制的方式。 本發明的某-態樣是有關於一種半導體元件的測試 裝置。作為被測元件（DUT)的半導體元件，具有多個功 能區塊、多個BIST電路、及介面電路。多個功能區塊， 經由主匯流排（main bus)而進行信號的輸入輸出並執 ，規定的信號處理。多個BIST電路針對多個功能區塊的 母一功能區塊而設置，對相應的功能區塊進行測試並生 成與測試結果對朗餘職結果錢。介面電路經由與 主匯流排不同的測試控制匯流排而與測試裝置連接，並^ ，自測試裝置中輸出的控制信號。介面電路構成為⑴可 基於控制信號來對多個BIST電路進行控制，並且（2)由 控制信號所指定的測試結果信號，可經由測試控制匯流排 而由測試裝置讀出。測試裝置具備測試單讀控制單元。 :試單元經由主匯流排，而與半導體元件進行信號的收 發，使至少一個功能區塊執行規定的信號處理。控制單元 ，成第1控制信號與第2控制信號，並經由測試控制匯流 而將上述第1控制信號與第2控制信號供給至半導體元 中’上述第1控制信號用⑽半導體元件内的上述多個 1377355 31916pif .BIST電路進行個別地控制，而上述第2控制信號用以將藉 自BIST電路所生成的測試結果信號自半導體元件内的介 面電路中讀出。 • 根據該態樣，便可將多個BIST電路的介面統一化， • 對設置於DUT巾的BIST電路進行㈣，並且可獲取藉由 各 電路所生成的測试結果信號。「測試結果信號」既 可為作為檢查對象的功能區塊的良否判定結果，亦可為測 • 試過程中所得財間資料。而且，所謂「收發」意指發送、 接收中的至少一者。 β藉由控制單元所生成的第i控制信號，可至少包含對 =否使多個BIST電路中的任—BIST電路為主動電路進行 設定的選擇信號。 夕個BIST電路的至少一個，為可切換成為多個模式 之構成。選擇信號可包含設定模式的模式資料。 控制單元更可生成包含應供給至各BIST電路之測試 f案的第3控制信號’並經由測試控制匯流排而將該第3 響 控制信號供給至半導體元件。 此時，可對功能區塊供給由測試裂置所生成的測試圖 案，獲取處理該測試圖案的結果。 控制單元進而可生成指示BIST電路的測試開始、停 'f*的第4控紹§號，並經由測試控制匯流排而將該第4控 制信號供給至半導體元件中。 控制單7L可生成選項（〇pti〇n)信號該選項信號用 ;對多個BIST電路中的至少—個進行固有的控制。測試 9 1377355 3l9l6pif 控制匯流排，可包括用以傳輸選項信號且與第1、第2控 制信號不同的其它信號線。 因為設置有選項信號，故而DUT200的設計者便可對 被要求多位元傳輸的BIST電路分配選項信號。 於測试單元與半導體元件進行信號的收發，且至少一 個功能區塊執行規定的信號處理的狀態下，控制單元可使 與至少一個功能區塊對應的BIST電路為主動電路，對至 少一個功能區塊進行測試。 此時，可利用經由主匯流排所收發的信號，來執行内 部自我測試（BIST)。 測試裝置可進而具備同步控制單元，該同步控制單元 接收藉由控制單元所生成的控制信號，並與測試單元的測 試迷率同步輸出該控制信號。
此時，因為將控制信號與測試速率同步供給至DUT 中，而可一面即時（reM time)改變測試速率，一面同步 執行内部自我測試（BIST)。 多個BIST電路中具有同一功能的msT電路，可於多 個功能區塊之間共用化。 、 *至少一個BIST電路，可經由校正（⑽加⑽）用匯 輸人校正信號。測試裝置的測試單元可構成為能夠 ，控制單切獲取BIST電路處理校正信號 =所產生❹m結果㈣，且根制試 生成用以對BIST電路進行校正的第5控制信號。 此時’可❹測試裝置侧所生成的校正信號來校正 1377355 31916pif BIST電路。 本發明的其它態樣是一種半導體元件。該半導體元件 具備多個功能區塊、多個BIST電路、及介面電路。多個 功能區塊經由主匯流排而進行信號的輸入輸出，並執行規 定的信號處理。多個BIST電路針對多個功能區塊中的每 一功能區塊而設置，對相應的功能區塊進行測試，生成與 測試結果對應的數位測試結果信號。介面電路經由與主匯 流排不同的測試控制匯流排，而接收自測試裝置中輸出的 控制彳δ號。介面電路構成為（1 )可基於控制信號對多個 BIST電路進行控制，並且（2)藉由控制信號所指定的測 試結果信號，可經由測試控制匯流排而由測試裝置讀出。 根據該態樣’可使多個BIST電路的介面統一化，並 藉由測試裝置對設置於DUT中的多個BIST電路進行統合 控制，而且，可將由各BIST電路生成的測試結果信號自 測試襄置中讀出。 控制信號可至少包含：選擇信號，對是否使多個BIST ，路中的任一 BIST電路為主動電路進行設定；及測試資 料輸入、號，包含應供給至設定為主動電路的BIST電路 的測δ式圖案《藉由選擇信號而設定為主動電路的BIST電 路’可接收測試資料輸入信號對相應的功能區塊進行測試。 多個BIST電路的至少一個，可構成為多個模式能夠 進行切換。介面電路可根據選擇信號中所包含的模式資 料，來設定BIST電路的模式。 藉由選擇仏號而設定為主動電路的bist電路，可根 11 3l9l6pjf 據控制信號情包含的啟動停止信號，來使測試開始或停 止。 於至少一個功能區塊執行規定的信號處理的狀態 下，與至少一個功能區塊對應的BIST電路，可對至少一 個功能區塊進行測試。 多個BIST電路中具備同一功能的BIST電路，可於多 個功能區塊之間共用化。 ' 至少一個BIST電路可經由校正用匯流排而輸入校正 信號，該BIST電路可將處理校正信號的結果作為測試結 杲信號而輸出。 再者，將以上構成要素的任意組合或者本發明的構成 要素或表現於方法、裝置等之間相互置換的發明，亦為本 發明的有效態樣。 [發明之效果] 根據本發明的態樣，提供一種對多個BIST電路進行 集成控制的技術。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉實施例，並配合所附圖式作詳細說明如下。 【實施方式】 以下，一面基於較佳的實施形態並參照圖式，一面對 本發明進行說明。對於各圖式所示的同一或者同等的構成 要素、構件、處理，標註同一符號，並適當省略重複的說 明。而且’實施形態僅為例示而並非對發明加以限定者， 實施形態中所述的所有特徵或其組合，未必為發明的本質 12 1377355 31916pif 信號SR。「職結果信號」既可為作為檢查對象的功能區 塊FB的良否的判定結果，亦可為測試過程中所得的中間 資料。 BIST電路的測試項目或内容，根據功能區塊 FBI〜 FB5的信號處理内容而定。換言之，DUT2〇〇的設計者設 計各BIST電路，以便保證對應的功能區塊的正常動作， 或者發現故障部位。BIST電路BIST1、BIST2以及msT3 的一部分稱作數位见8丁群21〇，BIST電路mST3的一部 分與BIST4、BIST5稱作類比BIST群212。 具體而言，由於BIST電路BIST1、BIST2是對記憶 體電路FB卜邏輯電路FB2進行測試的電路，故而，可以 先刖的邊界掃描測試電路構成。而且，BIST電路BIST1、 BIST2的控制可依據jTAG規格來設計。 另一方面’BIST電路BIST3〜BIST5的測試對象d/A· A/D轉換器FB3、類比電路FB4、類比1/〇電路FB5，無 法應用邊界掃描測試。亦即，無法基於jTAG規格進行充 分控制’必須進行比邊界掃描測試更高度的控制。 詳情將於下文敍述，但可將對應於類比電路的BIST 電路看作是將混頻器電路、任意波形產生器、或者數化器 等所謂測量設備積體化的電路。因而，根據該觀點，對應 於類比電路的BIST電路（亦稱為類比BIST電路）可利用 組裝測定器（Built-in Instruments，内建儀器）。 再者，輸入輸出緩衝器208為單純的緩衝，尤其因無 需用BIST測試，故未設置於個別的BIST電路。 17 1377355 31916pif DUT200具備有與主匯流排BUS卜BUS2不同的測試 =制匯流排BUS3連接的測試用I/O埠P6。輸入輸出緩衝 器204是為了經由測試用1/〇埠？6將2值數位信號輸入輸 出而設置的。 介面電路202經由測試控制匯流排BUS3，而接收自 ATE100中輪出的第j控制信號SCNT1、第2控制信號 SCNT2。介面電路2〇2基於第}控制信號SCNT1，來對多 個BIST電路BIST1〜BIST5進行控制。而且，介面電路 202構成為可經由測試控制匯流排BUS3，而將藉由bist 電路所生成的測試結果信號SR中的由第2控制信號 SCNT2所指定的測試結果信號SR輸出至ΑΤΕι⑻側。 "面電路202不僅對先前的記憶體BIST、邏輯BIST， 而且對類比BIST進行統合控制。藉由介面電路2〇2而使 =號=輸入輸出形式或控制命令不同的多個BIST電路的 ;丨$得到統—，從而提供ATE100與DUT200之間的組裝 貝J疋器的‘準化介面（Built in Ins加肌⑽
Interface ’内建儀器標準介面，以下，簡稱為msi)。根據 該觀點’介面電路202亦稱為BISI控制電路。 藉由設置BISI控制電路202，而使BIST電路與 ATE100聯動動作及同步動作，從而提供能夠同時執行多、 個測試的測試環境，於麵控制電路2〇2的動作將於下 文敍述。 以上為DUT200的構成。接著，對測試DUT2〇〇 ATE100的構成進行說明。 3l9l6pif ATE10G具備測試程式1G、msi命令控制部i2、功能 測試單元14、RF測試單元16、光I/〇測試單元i8、叱 測試單元20、以及BISI同步控制單元22。 測試程式10是預先由使用者進行程式設計的對 試處理的序列進行定義。ATE1⑽根據由測試程式1〇所 定的序列來對DUT200進行測試。 ATE100的數位〖/。埠^經由數位主匯流排busi而 與DUT200的數位I/O埠p4連接。ATm〇〇的類比ι/〇埠 P2經由類比主匯流排BUS2而與DUT2〇〇的類比1/〇埠朽 連接。進而，ATE100的測試用1/〇埠p3經由測試控制匯 流排BUS3而與DUT200的測試用1/〇埠p6連接。 ATE100與DUT200經由數位主匯流排BUS1而進行 數位信號的收發。亦即，ATE100可對DUT200輸出（寫 入）資料，或者自DUT200中讀出資料。 而且’ ATE100與DUT200經由類比主匯流排BUS2 而進行類比信號的收發。亦即，ATE100對DUT200提供 類比信號，或者接收自DUT200中輸出的類比信號。 功能測試單元14經由數位主匯流排BUS1以及類比 主匯流排BUS2的至少一者，而進行DUT200的功能測試。 作為功能測試例示有以下形態。 功能測試1.功能測試單元14經由數位主匯流排BUS1 而將規定的圖案資料輸出’並寫入至DUT200的記憶體電 路FBI中。然後’經由數位主匯流排BUS1而自記憶體電 路FBI中將已寫入的資料讀出，並判定與其期望值是否一 1377355 31916pif 致。其結果，判定記憶體電路FBI的資料存取功能是否正 常0 功忐測試2.功能測試單元14經由數位主匯流排BUS] 而將規疋的圖案倾輸出，並使邏輯電路FB2執行規定试 k號^理。㈣數位主匯流排BUS1而將獲得信號處理、结 果的資料讀出’判定與期望值是否-致。其結果，判定3 輯電路FB2是否正常發揮功能。
功能測試3.功能測試單m經由類比主匯流排 BUS2,而將對規定的_較料調變所得的類比信號輸出^ 藉由H電路FB1〜類比1/〇電路阳來執行信號處 理。U理的結果，若存在經由數餘㈣排B搬而 對ATE100輸出數位信號的情形，則亦存在經由類比主匯 流排BUS2而對AT卿輸㈣比信號
單元Μ將贿的信號處理的結果，與期望值=比 較，判定DUT2GG整體是否正常發揮功能。此時，亦可經 =位主匯流排BUS1而對邏輯電路啦的信號處理進行 DC測試單元2〇進行DC測試。Dc職通常沉 測試單元20與功能丨職單元14的協調動作來執彳^ 功能測試單元14來生成規定的圖案資料或命令，並經: 位主匯流排BUS1而提供給邏輯電路FB2，或者萨由 測試單元14來生成規定的圖案資料經調變的類比1^，^ 經由類比主匯流排BUS2而提供給類比電路FB4。^結^果 邏輯電路FB2被設定為規定的狀態，且數位1/〇^、^4中 20 20^1的信號位準（高位準或者低位準）°DC^試單元 (電下產生於數位1/〇冑P4巾的直流的信號位準 定。^« ^或者電流鱗）赌収，並對其良否進行判 草亓7 *數位1/0 土阜P4應為南位準時，藉由DC測試 良，各^測定的電位若低於規定的臨限值位準VH則為不 2〇张田h位1/〇埠P4應為低位準時’藉由Dc測試單元 所測定的電位若高於臨限值位準VL則為不良。 ^者、對DUT200提供規定圖案的結果，使得類比 ^ B5被設為規定的狀態，於類比1/〇埠p5中產生固 Z信號位準。DC_單元20對該狀態下產生於類比1/0 5中的直流信號位準進行測定，並判定良否。 ρ β而且’DC測試單元20對數位I/O埠P4或類比i/o埠 提供規定的電壓，對流入至DUT2〇〇側的DC漏電流進 订測定，判定DUT200的良否。 再者’圖1中，數位主匯流排BUS1或類比主匯流排 US2 ,表不有一條，但當設置有多個信號線時，將對所 的#號線’亦即對多個數位I/O埠P4或類比I/O埠P5 進行DC測試。 RF測4單元16，於DXJT200對RF信號進行處理時 設置。RF測試單元16具有生成應供給至DUT2〇〇中的好 信號的功能。而且，Rp測試單元16具有如下功能：接收 自DUT200申輸出的RF信號（類比信號），並將RF信號 解調後板取苻號（Symb〇i)，或者對眼圖（eye pattern)進 行測疋’並對其開口率進行測定，以測定光譜（spectruin )， 21 1377355 3l9l6pif 或者進行星座圖對應（c〇nstellati〇nma卯ing)。 #而且，RF測試單元16亦在上述的功能測試中併用， 將藉由功能測試單元14所生成的規定的圖案資料轉換為 RF信號，經由類比主匯流排BUS2而輸出至DUT2〇〇中。 光I/O測試單元18，於DUT2〇〇對光信號進行處理時 设置。光i/o測試單元18具有接收自DUT2〇〇中輸出的光 信號（類比信號）’進行解調並提取符號，或者進行各種測 试的功能。 而且，光I/O測試單元18亦在上述的功能測試中併 用，使用藉由功能測試單元14所生成的規定的圖案資料進 行光調變，並經由類比主匯流排（光纜）BUS2而輸出至 DUT200 中。 BISI命令控制部12對應於使用者的測試程式1〇内的 命令，生成第1控制信號SCNT1〜第4控制信號SCNT4。 第1控制信號SCNT1是用以對DUT200内的多個BIST電 路BIST1〜BIST5進行控制的信號。第2控制信號SCNT2 是用以獲取測試結果信號SR的信號。第3控制信號8(：:>^3 疋包含應供給至各BIST電路中的測試圖案的信號。第4 控制信號SCNT4是指示BIST電路開始、停止測試的啟動 停止信號START/STOP。 該等控制信號SCNT1〜SCNT4(以下，亦簡稱為控制 信號SCNT)，藉由下述的BISI同步控制單元22來進行重 定時（retiming)，並經由測試控制匯流排bus3而輪出至 BISI控制電路202中。 22 1377355 31916pif 以下，對控制信號SCNT的格式（format)與測試控 制匯流排BUS3的關係進行說明。圖2是表示經由測試控 制匯流排而進行傳輸的控制信號SCNT的格式的圖。測試 控制匯流排BUS3包含測試資料輸入線DATA-IN、測試資 料輸出線DATA-OUT、時脈線CLOCK、BIST選擇線 BIST-SEL、啟動停止線START/STOP、及選項擴展線 Option-Ι〜Option-N。控制信號SCNT1〜SCNT4經由該等 信號線而進行傳輸。 用以對多個BIST電路BIST 1〜BIST5中的應執行測 試動作的BIST電路進行指定的BIST選擇信號 BIST-SEL ’經由BIST選擇線BIST-SEL而被發送。BIST 選擇信號BIST-SEL是上述第1控制信號SCNT1的一部分。 BIST選擇信號BIST-SEL包含BIST位址ADRS—B與 模式資料MD。BIST位址ADRS一B，分配於每一 BIST電 路中。當各BIST電路僅可切換動作的有無時，模式資料 MD成為取指示動作的1 (確定）或者取指示停止動作的〇 (否定）的2值的1位元資料。 BISI命令控制部12’對多個BIST電路BIST1〜BIST5 各自的BIST位址ADRS_B寫入模式資料MD。例如，當 使第卜第2BIST電路BIST1、BIST2為主動電路，使此 外的BIST電路BIST3〜BIST5為非主動電路時，對第 1BIST電路BIST1的BIST位址與第2BIST電路BIST2的 BIST位址中寫入值為1的模式貧料md，而對其它BIST 電路BIST3〜BIST5的BIST位址中’寫入值為〇的模式資 23 1377355 3】9l6pif 褀式:各^多個測試項目或者可切換動作
缝，來規定模式㈣的位元寬度。例J _動作時，各模式資料的位元寬度則為 I模式貝料取表示非主動的（〇〇)、第… 文、 分別對應的（01)、⑽、(11)中的任一 的個數亦可在每一 BIST電路中不盡相同。 、" —例如，當對第3BIST電路BIST3的BIST位址寫入模 式資料（10 )，對第4BIST電路BIST4的BIST位址寫入模 式資料（οι)’而對其它BIST電路的BIST位址寫入模式 資料（00 )時’則第3BIST電路BIST3被設定為第2模式"， 第4BIST電路BIST4被設定為第！模式，其' 路則成為非主動祕。 1 測試資料輸出線DATA-OUT，用於將取得BIST的結 果的資料自DUT200傳輸至ATE100。用以取得測試結果 信號SR的第2控制信號SCNT2，經由測試資料輸出線 DATA-OUT而自ATE100發送至DUT200。如此般，測試 結果信號SR將經由測試資料輸出線DATA-OUT，而自 DUT200 傳輸至 ATE100。 於圖2中，將第2控制信號SCNT2表示為位址資料 ADRS_R。ATE100 利用位址資料 ADRS_R，對 DUT200 指定設置於DUT200側的記憶體或暫存器的位址。其結 24 31916pif 果’儲存於經指定的位址中的測試結果信號SR作為讀出 資料RD而傳輸至atEIOO。 包含應供給至各BIST電路中的測試圖案的第3控制 信號SCNT3 ’經由測試資料輸入線daTA-IN而自ATE100 供給至DUT200。第3控制信號SCNT3包含表示測試圖案 的發送目的地的BIST電路的位址資料ADRS_W、以及應 供給至BIST電路中的測試圖案即寫入資料WD。 經由測試資料輸入線DATA-IN以及測試資料輸出線 DATA-OUT的資料傳輸’既可如I2C匯流排般藉由可雙向 傳輸的單一線路來安裝，亦可藉由個別的2條線路來安裴。 經由測試資料輸入線DATA-IN、測試資料輸出線 DATA_〇UT、BIST選擇線BIST_SEl的資料傳輸的同步用 時脈，經由時脈線CLOCK來傳輸。 指不BIST的開始時間、停止時間的第4控制信號 SCNT4 (亦稱為啟動停止信號），經由啟動停止信號線 ^TART/STQP來傳輸。若啟動停止信號START/ST〇p為確 選項擴展線Option· 1 進行固有的控制。選項办 定，則設定為主動電路的BIST電路的m 停止信號嶋獅P㈣，則贿停^右啟動 跡1〜Option-N，用於對各mST電路
的動作的時序圖。 脈（;則試速率）即 25 1377355 31916pif =制mmoo的動作頻率。例如，職2 =二時=動作，某—期間則以通常的2倍^ ===行動作’而某-期間則以通常的： 進行動作。因而，經由數位主匯流 广、DUT2GG之間收發的資料的週期，亦可夢 由測试程式10而自由地即時變更。 曰 _ ΪΓ歧況下’BISI同步控制單元22使經由測試控 1 [机排BUS3所傳輪的資料與測朗細步。圖 DATA-IN是藉&BISI命令控制部12所生成的資料，並與 規定的時脈信號CLOCK同步。BISI同步控制單元22接收 與時脈CLOCK同步的測試資料輸入信號DATA_IN，並使 ，與測試週期CYC_TEST同步。經同步的測試資料輸入信 號DATA-IN_SYNC，經由測試控制匯流排BUS3而供給至 DUT200 中。 以上為ATE100的整體構成。 圖4是表示包含多個功能區塊fb與多個bist電路的 DUT200的具體性構成例的方塊圖。圖4的DUT200為超 外差（superheterodyne)方式的接收電路。 DUT200包含記憶體電路30、基頻（baseband)電路 32、A/D 轉換器 34、低通濾、波器（Low-Pass Filter，LPF) 36、混頻器38、局部振盪器40、影像除去濾波器42、低 雜訊放大器（Low Noise Amplifier，LNA) 44、帶通遽波 器(Band-Pass Filter，BPF)46、用以對該等進行測試的記憶 體BIST電路50、邏輯BIST電路52、以及類比BIST電路 26 1377355 31916pif 54、56、58、60、62、64 〇 被ΠΙ/〇埠P5中輸入有輸入处信號脱11。BPF46 t中心請信號⑽η )進㈣波（啊）。 f波的处信號奶放大而生㈣信號肌。 7，濾波器42,以不會因後段的降頻轉換 笋)ΓΤΤ^1011)產生影像串擾的方式，而使影像頻率 ff)相同的局部頻率進行《。混頻器38使景 濾波益42的輸ώ赃與局部錢L〇混頻，並進行降
:出當二入比啦經正交調變時，則自混頻器38 中輸出與類比基頻信號的同相成分BB mi比基頻信號BB藉由㈣6來進㈣波 而轉換為數位值。a/d轉換器34的輪出 將輸入至基頻電路32中，進行解調處理。 ^圖4的記憶體魏3〇以及基頻電路32，分別 的此憶體，路FBI及邏輯電路服對應。而且，圖 A/D轉換器34與圖！的D/A.A/D轉換器f 、 的測6、混㈣38、局部録器4〇、影像除去淚波圖^ 42、LNA44、BPF46分別與圖丨_比電路咖對應。。 記憶體BIST電路5〇是用以對記憶體 ^ 試的服電路’邏輯咖電路52是用以對基頻電^ 進仃測試的BIST電路。記憶體耐電路5〇以及 電路52執行例如邊界掃描測試。 科 類比 BIST 電路 54、/;r\ z：。 吩 Μ 56、58、60、62、64 與圖 1 的類 27 1377355 3l9l6pif 比BIST群212對應。 類比BIST電路54為任意波形產 Μ的輪入端子供給類比波形。當類比‘二=換器 動電路時，則满轉換器34將類比波形5:成為主 基頻電路32，對該數仅值實施規定的位值。 處理，便自數位Μ埠P4將數位值輸=信號 不）中，由ATE100進行良否判定。 咖〇 (未圖 由類比 BIST 電路56、58、6Q、62、6 於對類比1/0槔P5提_信號的狀態下執t的贿’ a咖r)與 a/d 轉換器。y藉:::二=(spectrum ㈣號。類比ΒΙ8Λ圖;;提供規定的 值。將㈣所得的切;^^帶值^強度轉換為數位 職電路64狀較後，類比 面電路202而作良否。或者，光譜資料藉由介 L:=2f?r_TA-0· 置，其為例如數化器進行測試而設 Ρ5提供RF錢的^電路62在對類比Μ埠 RF2進行數替 將自遍糾_輪出的砂信號 位準作為測試資料信號脱的振幅位準。振幅 ”·’ #輪出信號data-out而輸出至ATE100 28 1377355 31916pif 中，ATE100基於波形位準，來判定LNA44是否按照設計 進行動作。 類比BIST電路60以及類比BIST電路58，分別為了 測試影像除去濾波H 42、局部振盡器4〇而設置，其構成 及動作與類比BIST電路64相同。因而，可將該等類比 BIST電路60、58、64構成為單一的電路，並根據上述模 式來切換測定對象的類比電路。 類比BIST電路56是為了測試LPF36而設置，其構 成、動作與類比BIST電路62相同。類比BIST電路％、 62亦可構成為單一的電路。 類比BIST電路本質上為測定器，但因只要能夠測試 對應的功能d塊即可，故可簡糾構成^例如，以頻譜分 析儀為例’於通用的頻譜分析儀中，需要高頻率解析度（數 版〜）與寬頻頻帶（自DC至數GHz)，但類比BIST電 ，只需能夠讀MDUT中的頻帶為中心測定規定的 乾圍即可，故能夠確認對應的類比電路的正常動作即可， 因此解析度較低亦無妨。例如，將好信號的頻寬記為 時’則頻率解析度可為Δί/η (n為1〇、或者1〇以下 數）。 而且，數化器或A/D轉換器、D/A轉換器，亦可以校 驗對應的功能區塊所需的充分的精度進行嗖叶。 BIST電路是DUT雇實際動作時^要的電路因 此應極大㈣（shrink)。㈣，為了準確地測試 DUT200 的各類比電㈣塊，亦树賴晴校正（⑶版遍心。 29 1377355 31916pif 尤其使藉由微細化製程所實現的測定電路需要高準確度、 =度地發揮功能時，則需要用以補償對於“溫 度波動的誤差為主要原因的校正功能。 以下，就DUT200的類比BIST電路的校正機構加以 說月圖5疋表示具備類比BIST電路校正功能的DUT200 的構成的方塊圖。如上所述，圖5的DUT2〇〇中單一的 類比BIST電路58由多個類比電路4〇、42、46 DUT200中設置有校正埠p7，且經由校正用匯流排 BUS4而輸入有來自ATE1〇〇的測試單元（圖$中為灯測 試單元16)的校正信號CALe再者，可共用校正用匯流排 BUS4與類比主匯流排BUS2。 於多個類比電路40、42、46與類比BIST電路58之 間，設置有開關矩陣（switchmatrix) 7〇。開關矩陣7〇的 多個輸入端子與各類比電路40、42、46的輸出端子以及校 正埠P7連接。開關矩陣7〇的輸出端子與類比BIST電路 58連接。 根據上述BIST選擇信號BIST_SEL的模式資料MD， 來控制開關矩陣70的狀態。 。根據以上構成，可經由開關矩陣7〇而將已知的校正 七號CAL輸入至類比bist電路％中。自類比BIST電路 58輸出與校正彳έ號CAL相應的測定資料。測定資料 D10經由BISI控制電路202而向ΑΤΕ100輸出。ΑΤΕ100 根據校正仏號CAL與測定資料D1 〇的關係，來^_類比mST 電路58進行校正。校正既可藉由根據測試程式1〇而動作 30 1377355 1377355
例如
=處理器（CPU)來執行，亦可由任―_元 用以對類比贈電路58進行校 t。 =為測試資料輸入賴DAT峨，而自 =Τ200中。藉由校正控制信號叫來校正類比邮 路58。 电 …wBIST電路58具有頻譜分析儀功 RF測試早7C I6將具有已知的頻率成分的奸信號作為校 正信號CAL而提供給校正4 P7。當類比贿電路％ ς 測定頻譜與校正信號CAL的頻率成料—致時 正 控制信號D12來校正類比BIST電路58。 仪 最後，就可藉由實施形態的細1〇〇以及DUT細而 實現的若干個測試的具體例加以說明。以下以數位⑽τ 電路（mST卜肅2)進行記憶體電路FB1、邏輯電路 FB2的邊界掃描測試’且第3mST電路則阳進行· A/D轉換器FB3的測試，可以三個模式切換為前提而進行 說明。 測試例1. 當藉由第1BIST電路BIST1而進行記憶體電路ρΒ1 的邊界掃描測試時，首先，藉由BIST選擇信號msT-SEL 而僅將S 1BIST電路BIST1設定為主動電路。亦即，msl 命令控制部12，以對第lBIST電路BIST的msT位址寫 入1，並對其它BIST位址寫入〇的方式，而生成8岱丁選 擇信號BIST-SEL。 接著，BISI命令控制部12確定啟動停止信號 31 1377355 31916pif START/STOP。接收該啟動停止信號START/ST〇p後，内 置於BIST電路BIST1巾的圖案產生器（假隨機圖案產生 器）開始產生規定的測試圖案。該測試圖案將經由形成於 s己憶體電路FBI内的正反器或鎖存器的菊鍊。BIST電路 BIST1，將菊鍊的輸入圖案與輸出圖案加以比較，並判定 一致·不一致。其結果，判定記憶體電路FB1的良否，表 示判定結果的資料將儲存在DUT200内的記憶區域（記憶 體或暫存器）的規定的位址中。 接著’ BISI命令控制部12藉由測試資料輸出信號 DATA-OUT ’而指定儲存表示判定結果的資料的位址，並 將表示判定結果的資料讀出。 測試例2. 第1BIST電路BIST1亦可以其它模式（第2模式）而 進行動作。第2模式中，可取代使用内置於DUT200中的 圖案產生器’而使用内置於ATE100中的圖案產生器，生 成規定的圖案’並作為測試資料輸入信號DATA-IN而提供 給 ATE100。 ' 此時，首先，藉由BIST選擇信號BIST-SEL來將第 1BIST電路BIST1設定為第2模式。繼之，確定啟動停止 信號START/STOP，並藉由測試資料輸入信號DATA-IN而 使規定的圖案，經由測試控制匯流排BUS3供給至第1 BiST 電路BIST1中。該測試圖案經由記憶體電路FBI内的菊 鍊，而儲存於DUT200内的記憶區域（記憶體或暫存器） 的規定的位址中。 32 1377355 31916pif 接著，BISI命令控制部12藉由測試資料輪出信號 DATA-OUT來指定規定的位址，並將資料讀出^經由菊鍊 的測試圖案，經由測試控制匯流排BUS3而作為測試資料 輸出信號DATA-OUT返回至ATE100中。ATE100將供給 至DUT200中的測試圖案與返回而來的測試圖案加以比 較，判定DUT200的良否。 關於邏輯電路FB2’亦可藉由第2BIST電路而實現與 測試例1、測試例2相同的測試。 測試例3. 第3BIST電路BIST3在某一模式（第卜第2模式） 中，將D/A轉換器與A/D轉換器串聯連接而進行測試。該 模式中，若將數位信號D1提供給d/Α轉換器的輸入中， 則該數位信號D1轉換為類比信號A1，且類比信號Ai藉 由A/D轉換器而再轉換為數位信號。 第1模式中’數位值D1藉由内置於DUT200中的圖 案產生器而生成。第3BIST電路BIST3將數位值01與！)2 加以比較，將表示比較結果的資料作為測試資料輸出信號 DATA-OUT而輸出至ATE100中。 於第2模式中，輸入至D/A轉換器的數位值Di，藉 由上述測試資料輸入信號DATA-IN而自ATE100被供給。 自A/D轉換器中輸出的數位值〇2,作為測試資料輸出信 號DATA-OUT而返回至ATE1〇〇中。ATE1〇〇將供給至 DUT20G中的測試圖案與返回而來的測試圖案加以比^， 判定DUT200的良否。 33 1377355 31916pif 於第3模式中，A/D轉換器與D/A轉換器分離。如圖 4所示，安裝有任意波形產生器作為類比Β^τ電路 mST3,且對α/D轉換ϋ的輸人中提供來自任意波形產生 器的已知的類比波形。藉由A/D轉換器所生成的數位_ 號’藉由類比BIST電路BIST3自身，或者藉由ατει〇°〇 而與期望值進行比較，以對A/D轉換器進行測試。 依據實施形態對本發明進行了說明，但實施形 表示本發_原理、_，在不脫離申請專利範^所規 定的本發明思㈣範圍巾，可對實施錢變 例或配置。 圖6是表示變形例的DUT2〇〇的構 的DUT200為具有多個BIST雷 乃職圖1 ^ 電路BIST1〜BIST5樹（㈣） ，連接於BISI控制電路2〇2的構成。相對於此，變形例中， 夕固BIST電路BIST1〜BIST5以及肥 可經由環㈣流排而連接。 H路2〇2 [產業上之可利用性] 本發明可用於測試技術。 本發揭露如上，然其並㈣以限定 本發明之精神具有通常知識者’在不脫離 發明之保嗲化!!圍备可作些許之更動與潤飾，故本 【圖式簡單視後附之申請專利所界定者為準。 圖1是李* ~ 的方塊圖。、不實施形態的包含ATE&DUT_lj試系統 34 1377355 319l6pif 圓2疋表示經由測試控制匯流 格式的圖。 而傳輪的控制信號的 =3 ,表示BISI同步控制單元的動作 圖4是表示包含多個功能區塊印 則0 DUT的具體性構成例的方塊圖。 ^ IST電路的 圖5疋表示具備類比BIST電路校正功能的DUT的構 成的方塊圖。
圖6是表示變形例的DUT的構成的方塊圖。 【主要元件符號說明】
100 : ATE
Pi :數位I/O埠 P2 :類比I/O埠 P3 :測試用I/O埠 P4 :數位I/O埠 P5 :類比I/O琿 P6 :測試用I/O蟑
P7 :校正埠 BUS 1 :數位主匯流排 BUS2 :類比主匯流排 BUS3 :測試控制匯流排 BUS4 :校正用匯流排 10 :測試程式 12 : BISI命令控制部 14:功能測試單元 35 31916pif 31916pif1377355
16 : RF測試單元 18 ··光I/O測試單元 20 : DC測試單元 22 : BISI同步控制單元 200 : DUT 202 : BISI控制電路(介面電路) 204 :輸入輸出緩衝器 208 :輸入輸出緩衝器 FBI :記憶體電路 FB2 :邏輯電路 FB3 : D/A.A/D 轉換器 FB4 :類比電路 FB5 :類比I/O電路 210 :數位BIST群 212 :類比BIST群 214 :數位區塊 216 :類比區塊 30 :記憶體電路 32 :基頻電路 FBLK1〜FBLK5:功能區塊 34 : A/D轉換器
36 ： LPF 38 :混頻器 40 :局部振盪器 31916pif 31916pif1377355
42 :影像除去濾波器 44 ： LNA 46 ： BPF 50 :記憶體BIST電路 52 :邏輯BIST電路 54 :類比BIST電路 56 :類比BIST電路 58 :類比BIST電路 60 :類比BIST電路 62 :類比BIST電路 64 :類比BIST電路 70 :開關矩陣 300 :測試系統 37

Claims (1)

1377355 3I916pif 七、申請專利範圍·· 在於1上.fUf置是半導體元件的測試裝置，其特徵 在於.上述+導體元件具備： 出，：ίΓΐΤ?塊’經由主匯流排而進行信號的輸入輸 出，並執仃規定的信號處理； ϋΓ個—fIST電路針對上述多個功能區塊中的每一功 ΐ二果對相應的功能區塊進行測試’並生成與測 忒結果對應的數位測試結果信號；以及 排而二路&由與上駐匯流排不同的測試控制匯流 π制;ι Γί裝置連接，接收自上述测試裝置中輸出的 控抓琥，並基於上述控制信號對上述多個BIST電路進 =控制m上述㈣信號所指定的上述測試結果信 ^可、’至由上述測試控制匯流排而由上述測試裝置讀出； 上述測試裝置包括： ° ’ _ ^測試單元，經由上述主匯流排而與上述半導體元件進 行信號的收發’使至少一個上述功能區塊執行上述規定的 信號處理；以及 控制單元，生成第1控制信號與第2控制信號，並經 由上述測S式控制匯流排而將上述第丨控制信號斑 信號供給至上述半導體元件中，上述第！控制信ί用^ 上述半導體元件内的上述多個BIST電路進行個別地控 制，而上述第2控制信號用以將藉由上述BIsT電路所生 成的上述測試結果信號自上述半導體元件内的介面電路中 讀出。 38 I377355 3l9i6pif 夢由t 專利範圍第1項所述之測試裝置，其特徵為 生成的上述第1控制信號，至少包含 路進行設定電路中的任-贿電路為主動電 多個專利範圍第2項所述之賴裝置，其中上述 上至少一個構成為多個模式能夠進行切換， 上述、擇仏號包含設定模式的模式資料。 試裝i 利範圍第1項至第3項中任一項所述之測 電路之測試⑽^制早兀更生成包含應供給至各BIST ㈣_，並㈣上述測試控制匯 排而將糾3控繼餘給至上料導體元件中。 試裳i 範圍第㈣至第3項性—項所述之測 測門如、r卜述控制早70更生成指示上述BIST電路的 4控制信號，並經由上述測試控制匯 机排而將料4控繼號供給至上述半導體元件中。 鮮^ =專利範圍第1項至第3項中任-項所述之測 於f;上二ΐ述控制單元生成選項信號，該選項信號用 :對上述夕個BIST電路中的至少一個進行固有的控制， * h 制匯流排，包括用以傳輸上述選項信號且 一 ;L 、第2控制信號不同的其它信號線。 先7.如申請專利範圍第2項所述之測試裝置，其特徵 述測試單元與上述半導體元件進行信號的收發， 塊執行上述規定的信號處理的狀態 “工’早7L使與上述至少一個功能區塊對應的上述 39 3l916pif f 1ST電路為主動電路，而對上述至少一個功能區塊進行 試。 、 士 8.如申請專利範圍第7項所述之測試裝置，其中上述 ’則試裝置更緒同步控解S，該同步控解元接收藉由 上述控制單元所生成的上述控制信號，並與上述測試i元 的測試速率同步輪出該控制信號。 靜番Λ 範圍第1項至第3項中任—項所述之測 ί ϋ ^ t上述多個BIST電路中具有同—功能的邮τ 電路於多個功能區塊之間共用化。 、、„二0罟如Γ!專利範圍第1項至第3項中任-項所述之 =校個上述而電路可經由校正用匯 正信ί述測試裝置的上述職單元構成為可生成上述校 上述控制單元，取得上述BIST電路進 信號處理的結果所產生的上述職縣錢 撼t 測試結果錢，來生朗明上述BIS ^;^ 第5控制信號。 峪進仃校正的 肌〜γτ 六付傲在於具備： 多個功能區塊’經由主匯流排而進行 出，並執行規定的信號處理執行； 。琥的輸入輸 多個BIST電路，針對上述多個功能區塊 能區塊而設置，對相應的功能區塊進行測試 = 試結果對應的數位測試結果信號；以及 生成〜測 40 1377355 31916pif 介面電珞，經由與上述主匯流排不同的測試控制匯流 排，，接收自測試裝置中輸出的控制信號，並基於上述控 制信號對上述多個BIST電路進行控制，並且藉由上述控 制信號所指定的上述測試結果信號，可經由上述測試控制 匯流排而由上述測試裝置讀出。 ’ 12.如申凊專利範圍第n項所述之半導體元件，其中 上述控制彳έ號至少包括： φ 選擇信號，對是否使上述多個BIST電路中的任一 BIST電路成為主動電路進行設定；以及 …測試資料輸入信號，包含應供給至設定為主動電路的 上述BIST電路的測試圖案；且 藉由上述選擇彳§號而設定為主動電路的上述BIST電 路，接收上述測試資料輸入信號，對相應的上述功能區塊 進行測試。 13.如申請專利範圍第12項所述之半導體元件，其中 ^述多個BIST電路的至少—個構成為多個模式可進行切 零換’上述介δ電路根據上述選擇信號中所包含的模式資 料，來設定上述BIST電路的模式。 一 14·如申請專利範圍第12項所述之半導體元件，其中 #由上魏擇錢*設定為主動電路的bist電路根據 =控制信财所包含的雌停止錢，來使測試開始或 15.如申請專利範圍第u項所述之半導體元件，其特 徵為，於至少-個功能區塊執行上述規定的信號處理的狀 1377355 31916pif 態下，與上述至少一個功能區塊對應的上述BIST電路， 對上述至少一個功能區塊進行測試。 16. 如申請專利範圍第11項所述之半導體元件，其中 上述多個BIST電路中具有同一功能的BIST電路，於多個 功能區塊之間共用化。 17. 如申請專利範圍第11項所述之半導體元件，其中 至少一個上述BIST電路，可經由校正用匯流排而輸入有 校正信號，該BIST電路將對上述校正信號處理的結果作 為上述測試結果信號而輸出。
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