TWI376021B - Flip chip semiconductor package and fabrication method thereof - Google Patents

Description

I376D21 九、發明說明： 【發明所屬之技術領域】 I& 8月係關於一種半導體封裝，特別是關於一種覆晶 半導趙封驻 、’其包括一位於銲錫凸塊（solderbump)下方 之柱狀結合層。 【先前技術】

&於個人電腦、行動電話、個人資訊端子設備及電子 產品已趨向於輕薄微小，且功能及資料處理能力已大幅提 昇°因此’一種非常接近於半導體晶片尺寸之晶圓級晶片 尺寸封裝（wafer level chip scale package)係成為半導體封 裝之趨勢》

一般而言，在晶圓級晶片尺寸封裝中，晶圓在經過製 作之後係被封裝且切割，如此一來，晶圓級晶片尺寸封裝 之製程係比藉由晶粒接合（die bonding)、打線接合（wire bonding)及封模製程（m〇iding processes)之傳統封裝簡 易。另外’晶圓級晶片尺寸封裝提供在單一晶圓上之全部 晶片立即形成銲錫凸塊之優點。除此之外，晶圓級晶片尺 寸封裝可以測試在晶圓上每一晶片之運作情形，與習知之 封裝技術相較之下，可減低製作成本。 第1圖係為習知之晶圓級晶片尺寸封裝之剖面示意 圖。請參閱第1圖，一導電電極墊片20，例如是鋁，係形 成在矽基板10之上且藉由用來保護基板10之一保護層25 而部分暴露出。一銲錫凸塊35係附著至暴露之電極墊片 1376021 20。因此，晶圓級晶片尺寸封裝係藉由銲錫凸塊35而電性 連接於一板。 然而，在習知之半導體封裝中，由於銲錫凸塊之黏合 強度並不佳，使得電子特性沒有良好表現。因此，亟需一 種半導體封裝，其具有新的結構，而可增加銲錫凸塊的黏 結強度。

【發明内容】 有鑑於上述課題，本發明的目的是在提供一種半導體 封裝，其具有一種新的結構，以增進銲錫凸塊之黏結強度。 本發明之另一目的是在提供一種半導體封裝，其改善 電子特性，且特別是改善微細間距之覆晶接合封裝的可靠 度。 為達上述或是其他目的，本發明提出一種覆晶半導 體封裝，其係如下所述。

依照本發明之一實施例，係提供一種覆晶半導體封 裝，包括：一電極墊片，形成在一半導體基板上；一下 金屬結合層，形成在電極墊片上；一上金屬結合層，形 成在下金屬結合層上，且包括具有一預定高度之柱狀； 以及一銲錫凸塊，係形成在上金屬結合層之上，且上金 屬結合層以一預定深度而穿設至銲錫凸塊内，如此一 來，鋅錫凸塊係至少部分地覆蓋住上金屬結合層。 上金屬結合層係可形成而使得下方寬度窄於上方 寬度的，且可形成圓柱狀、四方柱狀、或具有一梯形剖 ·-/* I 、taf 6 1376021 面之平截頭體狀（frustum shape)，其中梯形剖面之寬度 係相對應於上金屬結合層之平截頭體狀部分的底部而 逐漸變窄。 較佳而言，下金屬結合層可形成為具有階形層 (stepped level )，因此至少部分的上金屬結合層可穿 設至下金屬結合層之階形層部分内且與之接觸。

較佳而言，上金屬結合層可穿設至0.01至50 μπι的 深度。較佳而言，上金屬結合層由銲錫凸塊至下金屬結 合層之厚度至少為55 μπι或以上。較佳而言，下金屬結 合層之厚度可介於0.1至ΙΟΟμπι範圍之内。 上金屬結合層之材料係由任一或多個材料形成，該 材料係選自：銅、銅合金、錄、鎮合金、叙、訊合金、 銘、銘合金、金、金合金、銘、钻合金、猛及猛合金。

下金屬结合層之材料係由任一或多個材料形成，該 材料係選自：欽、鈦合金、絡、絡合金、銅、銅合金、鎳、 鎮合金、金、金合金、铭、紹合金、叙、飢合金、纪及把 合金。 較佳而言，銲錫凸塊之厚度可介於10至ΙΟΟΟμηι之間。 銲錫凸塊之材料係由任一或多個材料形成，該材料 係選自：錫/銀、錫/銅、錫/辞、錫/辞/秘、錫/辞/铭、錫/ 銀/鋁、錫/銀/銅、錫/銀/鉍、錫/銀/鉍/銦、高鉛及共熔鉛 (eutectic lead)。 覆晶半導體封裝可更包括一氧化阻止層，其係設置在 銲錫凸塊及上金屬結合層之間，且氧化結合層係由選自氧 7 1376021 化防止增進材料（例如金、鎳、及其他材料）之任一材料 所形成。較佳而言，氧化阻止層之厚度可以在0.05至ΙΟΟμιη 之間。

依照本發明之另一實施例，係提供一種覆晶半導體 封裝，其包括：一電極墊片，形成在一半導體基板上； 一絕緣層，形成在半導體基板上且暴露出部分之電極墊 片；一下金屬結合層，形成在電極墊片之暴露部分上； 一上金屬結合層，形成在下金屬結合層上，且包括具有 一預定高度之柱狀；一銲錫凸塊，形成在上金屬結合層 之上；以及一半導體晶片，與銲錫凸塊電性連接，且上 金屬結合層以Η3之深度（0.01至50μηι)穿設至銲錫凸塊 内。 較佳而言，上金屬結合層之下方部分係以Η5之泽度 (1至ΙΟΟμιη)而穿設至絕緣層内，覆晶半導體封裝更包括 一氧化阻止層，其設置於銲錫凸塊與上金屬結合層之間。

依照本發明之另一實施態樣，係提供一種製作覆晶 半導體封裝之方法，包括：於一半導體基板上形成一電 極墊片；在電極墊片上形成一下金屬結合層；於下金屬 結合層上形成一上金屬結合層，此上金屬結合層包括具 有預定高度之柱狀；以及於上金屬結合層上形成一銲錫 凸塊，且上金屬結合層以一第一深度穿設至銲錫凸塊。 製作覆晶半導體封裝之方法更包括：於上金屬結合 層上形成一氧化阻止層；以及於半導體基板上形成一絕 緣層，而使得部分電極墊片暴露出。 8 1376021 【實施方式】 本發明將列舉下列實施例，並配合所附圖式作詳細說 明如下。

第 2圖為根據本發明一實施例之半導體封裝的剖 面示意圖。根據圖式，一電極墊片110係形成在半導體 基板 100上，一下金屬結合層130及一上金屬結合層 140係依序形成在電極墊片110上，以及一銲錫凸塊152 係形成在上金屬結合層 140上，而一半導體晶片 160 係設置在銲錫凸塊152之一端。 上金屬結合層140係形成為柱狀且向上延伸。如第 2圖之「A」所示，部分上金屬結合層 140以一預定深 度H3穿設至銲錫凸塊152内，因此，銲錫凸塊152之 垂直厚度h係實質減低至H1。

上金屬結合層穿設之深度可藉由控制銲錫的量來 決定，且銲錫凸塊152的實質厚度H1可因此而不同。 上金屬結合層穿設至銲錫凸塊的結構大幅的提升上金 屬結合層與銲錫凸塊之間的接合可靠度。合適的上金屬 結合層穿設深度係介於0.0 1至5 0 μηι之間，當穿設深度 小於0.0 1 μιη時，其難以增進黏合強度，而當穿設深度高 於50μηι時，上金屬結合層之暴露部分的厚度會減少，另 外，由銲錫ώ塊的α粒子所造成的基板污染會增加。 上金屬結合層 140之下方部分的寬度係窄於上方 部分的寬度，且下方部分係與下金屬結合層130接觸， 9 1376021 上金屬結合層 140之下方部分向下穿設而低於一絕緣 層120之表面，而其係通過下金屬結合層130之階梯部。 絕緣層 120 係為一絕緣膜，其係用來重新配置 (reconfiguration)形成在半導體基板 100上的電極墊片 110，且具有一預定厚度H4。絕緣層120的厚度H4相 當於在電極墊片110上之下金屬結合層130與上金屬結 合層140之穿設厚度H5以及電極墊片厚度H6之總和。

較佳而言，絕緣層120之厚度H4可在一合適之範 圍之内，以防止銲錫凸塊之α粒子穿設至基板上的元件 内，雖然α粒子的穿設距離依絕緣層所使用的材料而不 同，然而，較佳地，絕緣層可以形成以具有0 . 1至1 0 0 μιη 的厚度。

上金屬结合層140包括一下方區域及一上方區域，下 方區域穿設至絕緣層 120中且具有一高度 H5(l 至 ΙΟΟμιη);上方區域係凸出於絕緣層120之上且具有一高度 Η2。上方區域及下方區域的寬度不同，上方區域與銲錫凸 塊150接觸，且下方區域與下金屬結合層130接觸。 較佳而言，上金屬結合層140由下金屬結合層130 之頂端穿設至銲錫凸塊 152的厚度係藉由考慮由銲錫 凸塊152產生之α粒子對於形成在晶片上之電子元件的 影響來決定。上金屬結合層140之高度Η2合適的範圍 至少大於55μιη。 製作根據第2圖之實施例的半導體封裝之流程將針對 各個製作步驟敘述之。 10 、 1376021 請參閱第3a圖，一電極墊片110係形成在一半導體基 板100之上表面，且絕緣層120係形成在電極墊片110上。 絕緣層120及電極墊片 Π0係藉由重新配置而形成，部分 之絕缘層120係開口以使電極墊片110之上表面暴露出。 絕緣層120之厚度需要適當的控制以預防元件被後續形成 之銲錫凸塊的α粒子污染。

電極墊片 110係為一電的路徑用來連接形成在半 導體晶片中之電路，且相對應於藉由覆晶接合方式形成 鲜錫凸塊之區域處。 用於形成一銲錫凸塊之金屬結合層係形成在電極墊片 110上之絕緣層120的一開口部122内。如同第3b圖所示， 作為第一金屬結合層之下金屬結合層130係形成在絕緣層 120及電極墊片110之上。下金屬結合層130係相對應於 一凸塊下金屬層（under bump metal layer ; UBM layer)， 以得到電極墊片1 1 0及上金屬結合層之間的黏結強度。

下金屬結合層130可藉由一薄膜形成方法來形成，其 材料係選自欽、欽合金、絡、絡合金、鋼、銅合金、錄、 鎳合金、金、金合金、銘、铭合金、妞，妞合金、纪及纪 合金之一或多者。較佳而言，下金屬結合層130之厚度範 圍在0.1至2 Ο μηι。 下金屬結合層130係形成一由絕緣層120之上表面至 電極墊片110之階形層。一具有預定寬度之第一開口部132 係形成在下金屬結合層130之中間。 形成下金屬結合層130之後，下金屬結合層130之上 11 1376021 係移除光阻170，如第3f圖所示，且除了存在於導電凸塊 之外的其他區域之上金屬結合層 130係被移除，如第3g 圖所示。

上金屬結合層及下金屬結合層在基板上所形成之結構 係藉由覆晶接合完成，在這個製程中，部分銲錫凸塊係允 許覆蓋住上金屬結合層 140，以進一步增進在接合介面的 黏結強度。在本發明中，銲錫凸塊可回銲（reflow)以覆蓋至 少50%或者更多的上金屬結合層表面。 第4圖係為根據本發明之另一實施例的半導體封裝 之剖面示意圖。與第2圖之實施例不同的是，一氧化阻 止層245係額外地包括在銲錫凸塊252及上金屬結合層 240之間。 氧化阻止層245係用來防止上金屬結合層240之氧 化。所謂的氧化阻止層 245 係指，在形成銲錫凸塊之 前，藉由任一種氧化防止改善材料（例如是金、錄、或 其他材料）而形成在上金屬結合層240之上的一薄膜。

氧化阻止層245防止上金屬結合層240之氧化，且 因此防止在上金屬結合層240及銲錫凸塊252之間黏結 強度之劣化。由於氧化阻止層245的目的係用來防止上 金屬結合層240之氧化，故較佳而言，氧化阻止層245 可不需形成太厚，且其適合之厚度範圍在0.05至10 μιη 之間。 製作根據第 4圖之實施例的半導體封裝之製程將 針對各個製程步驟描述之。 < S ) 13 1376021 請參閱第5a圖，一電極墊片210係形成在一半導體 基板200之上表面，且一絕緣層220係形成在電極墊片210 上。一開口部222係藉由開口部分之絕緣層220而形成， 以暴露出電極墊片210之上表面。 開口部222係用於一金屬結合層以形成一銲錫凸塊。 如第5b圖所示，一下金屬結合層230係形成在絕緣層220 及電極墊片210之上。

下金屬结合層230係形成一由絕緣層220之上表面至 電極墊片210之階形層。一具有預定寬度之第一開口部232 係形成在下金屬結合層230中間。 形成下金屬結合層230之後，下金屬結合層230之上 表面係覆蓋有一光阻270，以獲得一用以形成上金屬結合 層之區域，而上金屬結合層係作為另一金屬結合層。光阻 2 7 0係選擇性蝕刻以形成一第二開口部2 7 2，以部分地暴露 出電極墊片210所在之處，係如第5c圖所示。第二開口部 272的寬度係大於第一開口部232的寬度。

如第5d圖所示，一上金屬結合層240係形成在第二開 口部272上，上金屬結合層240係以一在下金屬結合層230 及一銲錫凸塊之間具有良好黏結強度之銅形成。 一氧化阻止層245係形成以防止上金屬結合層上之銅 的氧化，如第5e圖所示。接著，如第5f圖所示，一銲錫 凸塊250係形成在上金屬結合層240之上。 形成一導電凸塊（上金屬結合層及銲錫凸塊）之後，係 移除光阻270，如第5g圖所示，且存在於除了導電凸塊之 14 -、 1376021 外的其他區域的上金屬結合層230係被移除，如第5h圖所 示。如第5i圖所示，在其上形成有導電凸塊之基板與其他 基板260，例如是印刷電路板（PCB)，接合之後，銲錫凸塊 250經由一回銲製程變為球狀，如第圖所示。在此製程 中，部分銲錫凸塊係覆蓋住上金屬結合層240。

第6圖係為根據本發明之另一實施例的半導體封裝之 剖面示意圖。如圖所示，上金屬結合層240具有一梯形剖 面之平截頭體狀（frustum shape)，其寬度相對應於上金 屬結合層2 40之平截頭體狀部分的底部而逐漸變窄。在 此形狀中，對於銲錫凸塊而言係容易部分覆蓋上金屬結 合層 240之表面，較佳地係大於50%，更佳地，係高 達約80%。

然而，不同於第6圖所繪示之形狀，上金屬結合層 可形成一倒置之平截頭體狀，其寬度相對應於上金屬結 合層之平截頭體狀部分的底部而逐漸變寬。在此例子 中，銲錫凸塊與上金屬結合層之間的接合強度可更穩 固。 根據本發明，係改善銲錫凸塊的黏結強度，因而提升 半導體封裝之結構穩定性，且可防止半導體元件被銲錫凸 塊所產生之α粒子污染，並且微細間距之覆晶接合封裝中 的Λ塊可靠度係大幅地改善。另外，製作過程相當地簡單 而可容易地應用在傳統封裝製造線上，因此有利於生產率。 雖然本發明已以較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之 S > 15 1376021 精神和範圍内，當可作些許之更動與潤飾，因此本發明 之保護範圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 本發明之該些及其他實施態樣及優點將自實施例的描 述並伴隨所附圖式而變得更明顯並容易了解，該些圖式為： 第1圖係為習知之半導體封裝的剖面示意圖；

第2圖係為根據本發明之一實施例的半導體封裝之剖 面示意圖； 第3 a至3 i圖係為製造根據本發明之一實施例的半導 體封裝之製程的剖面示意圖，其顯示出各個步驟； 第4圖係為根據本發明之另一實施例的半導體封裝之 剖面示意圖； 第5 a至5 j圖係為製造根據本發明之一實施例的半導 體封裝之製程的剖面示意圖，其顯示出各個步驟；以及

第6圖係為根據本發明之另一另一實施例的半導體封 裝之剖面示意圖。 【主要元件符號說明】 1 0矽基板 20電極墊片 2 5保護層 35銲錫凸塊 1 00半導體基板 16 1376021 極墊片 緣層 口部

金屬結合層 一開口部 金屬結合層 錫凸塊 錫凸塊 導體晶片 阻 二開口部 導體基板 極墊片 緣層 口部

1 1 0電 120絕 122開 130下 132第 140上 150銲 152銲 160半 170光 172第 200半 210電 22 0絕 222開 23 0下 232第 240上 245氧 250銲 252銲 260基 金屬結合層 一開口部 金屬結合層 化阻止層 錫凸塊 錫凸塊 板 270光阻 272第二開口部 1376021

h厚度 HI 、H4、H6 厚度 H2高度 Η 3、Η 5 深度 I <-、tei 18

Claims (1)

1376021 μ年以月〆日修(更)正本 第价G衫號專莉案/^年々月修正 十、申請專利範圍： 1. 一種覆晶半導體封裝，包含： 一電極墊片，係形成在一半導體基板上； 一絕緣層，係形成在該半導體基板上，且暴露出一部 分之該電極墊片； 一下金屬結合層，係形成在該電極墊片之一暴露部分 上 之 層 合 結 屬 金 下 該 在 .’ 成狀 形柱 係一 , 之 詹度 合高 結定 屬預 金一錫 上有銲 1 具 一 括 包 且 及 以 上 層 合 結 屬 金 上 該 在 成 形 係 塊 凸 一基板，係電性連接於該銲錫凸塊上， 其中，該銲錫凸塊係覆蓋住至少部分之該上金屬結合 層，且該上金屬結合層係穿設至該銲錫凸塊内，且其穿設 深度.在0.0 1至5 0 μ m之間，且 其中該上金屬结合層由該下金屬結合層形成至該銲錫 凸塊之高度至少為55μπι或以上，使得該上金屬結合層之 一下方部分暴露達5 μιη或以上。 2.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 絕緣層之厚度係在0.05至ΙΟμιη之間。 3.如申請專利範圍第1項所述之覆晶半導體封裝，其中形 成該上金屬結合層以致一下方寬度窄於一上方寬度。 19 S 1376021 4.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 下金屬結合層係形成以包括一階形層（stepped level)。 5. 如申請專利範圍第4項所述之覆晶半導體封裝，其中至 少一部分之該上金屬結合層係向下穿設至該下金屬結合層 之該階形層的一部分，並與其接觸。

6. 如申請專利範圍第1項所述之覆晶半導體封裝，其中該 上金屬結合層係由任一或多個材料形成，該材料係選自 銅、銅合金、錄、錄合金、纽、叙合金、铭、铭合金、 金、金合金、钻、钻合金、猛及猛合金。

7.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 下金屬結合層係由任一或多個材料形成，該材料係選自 鈦、鈦合金、路、鉻合金、銅、銅合金、鎳、錄合金、金、 金合金、銘、IS合金、奴、奴合金、纪及纪合金。 8.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 銲錫凸塊之厚度係介於10至100 Ομπι之間。 9.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 銲錫凸塊係由任一或多個材料形成，該材料係選自錫/銀、 20 S 1376021 錫/銅、錫/鋅、錫/鋅/鉍、錫/鋅/鋁、錫/銀/鋁、錫/銀/銅、 錫/銀/鉍、錫/銀/鉍/銦、高鉛及共熔鉛。 10.如申請專利範圍第1項所述之覆晶半導體封裝，更包含 一氧化阻止層，該氧化阻止層位於該銲錫凸塊與該上金屬 結合層之間。

11.如申請專利範圍第10項所述之覆晶半導體封裝，其中 該氧化阻止層係由選自金或鎳之任一材料形成。 12.如申請專利範圍第10項所述之覆晶半導體封裝，其中 該氧化阻止層之厚度係介於0.05至ΙΟμιη之間。 13.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 銲錫凸塊覆蓋住該上金屬結合層之表面的至少 50%或以 上。

14.如申請專利範圍第1項所述之覆晶半導體封裝，其中該 上金屬結合層之垂直剖面係具有一梯形狀，該梯形狀之寬 度係相對於一梯形狀部分之底部而逐漸變窄。 15.—種製作一覆晶半導體封裝之方法，包含·· 在一半導體基板上形成一電極墊片； 21 S 1376021 在該電極墊片上形成一下金屬結合層； 在該下金屬結合層之上形成一上金屬結合層，該上金 屬結合層呈具有一預定高度之一柱狀； 在該上金屬結合層上形成一銲錫凸塊，以及 回銲（reflow )該銲錫凸塊，以部分覆蓋該上金屬結 合層， 其中，該上金屬結合層係穿設至該銲錫凸塊内，且其 穿設深度在0.01至50μιη之間，且

其中該上金屬結合層由該下金屬結合層形成至該銲錫 凸塊之高度至少為55μιη或以上，使得該上金屬結合層之 一下方部分暴露達5 μιη或以上。 16.如申請專利範圍第15項所述之方法，更包含： 在該上金屬結合層上形成一氧化阻止層。 17.如申請專利範圍第15項所述之方法，更包含：

在該半導體基板上形成一絕緣層，以使得暴露出一部 分的該電極墊片。 18.如申請專利範圍第15項所述之方法，其中該下金屬結 合層及該上金屬結合層係由選自下列之任一方法形成：物 理氣相沉積（PVD )、化學氣相沉積（CVD )、熱蒸鍍、電 锻、無電電鍍及網板印刷（screen printing )。 S 22 1376021 19.如申請專利範圍第15項所述之方法 係由選自下列之任一方法形成：電鍍、無 錫球置放（ball attach/placement)、網 (solder j et) 〇 ，其中該銲錫凸塊 電電鍍、熱蒸鍍、 &印刷及銲錫射出

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