JP2009004454A - 電極構造体及びその形成方法と電子部品及び実装基板 - Google Patents

Abstract

【課題】薄型化に対応できてコプラナリティを良好に設定できると共に、簡易な方法で形成できる電極構造体を提供する。
【解決手段】本発明の電極構造体は、金属電極１４，１６と、その上に形成されたはんだ合金層１９（錫・ニッケル合金層）とから構成される。はんだ合金層１９は、金属電極１４，１６の上に形成されたはんだ層をリフロー加熱した後に、はんだ層を除去することによって得られる。この電極構造体は、電子部品や実装基板の外部接続電極に適用することができる。
【選択図】図５

Description

本発明は電極構造体及びその形成方法と電子部品及び実装基板に係り、さらに詳しくは、電子部品や実装基板の接続電極に適用できる電極構造体及びその形成方法とそれを備えた電子部品及び実装基板に関する。

従来、半導体チップが実装されて半導体装置を構成するパッケージとしてＢＧＡ(Ball Grid Array）型パッケージがある。ＢＧＡ型パッケージでは配線基板（インターポーザ）の上に半導体チップが実装され、配線基板の下側にはんだバンプが設けられる。図１に示すように、はんだバンプ３００は、配線基板１００の上に設けられた電極パッド２００の上にはんだボールを搭載したり、はんだをスクリーン印刷したりすることによって形成される。

はんだ接続に関連する技術としては、特許文献１には、接続体に設けられた導体ポストを被接続体のランドに接着剤層を介して接続する際に、導体ポストの先端部にはんだ層を形成しておき、はんだ接合する前にはんだ層を熱処理することにより、層間接続の信頼性の高い多層配線板を製造することが記載されている。

また、特許文献２には、プリント配線板の実装用パッドが配置される絶縁層の開口部をレーザで形成し、実装用パッドの表面にはんだをコーティングしたり、ニッケル、金めっきを行ったり、化学処理によって銀や錫を析出させたりすることにより、実装時のはんだの接着阻害を防止することが記載されている。
特開２００２−１５８４４７号公報 特開２００２−３５３５９３号公報

図１に示したように、従来技術のＢＧＡ型パッケージでは、外部接続端子として高さが１００〜３５０μｍのはんだバンプ３００を使用するので、配線基板１００の厚みがはんだバンプの高さ分だけ厚くなるので、薄型化が要求されるパッケージに容易に対応できない問題がある。

また、図２に示すように、特にスクリーン印刷ではんだを形成する場合、はんだの供給量のばらつきなどによってはんだバンプ３００の高さにばらつき（±３０μｍ程度）が生じるので、高いコプラナリティ（平坦度）が要求される場合は容易に対応できない。

さらには、図３に示すように、電極パッド３００の配置が狭ピッチになると、はんだバンプ３００同士が繋がって電気ショートが発生してしまうことがあり、歩留り低下の要因になる。これに加えて、配線基板１００の複数のチップ領域のうちはんだバンプ３００が不良形成された配線基板を排除するため、はんだバンプ３００を形成した後に、外観検査装置によって良品を選別する必要があり、工数が増大する問題がある。

しかも、上記した図２及び図３のはんだバンプ３００の不良発生を防止するためには、はんだバンプ３００を形成するためのスクリーン印刷装置やそれで使用されるマスク及びプロセス条件などの厳密な管理が必要となり、プロセスが煩雑になって生産効率の低下を招くことになる
本発明は以上の課題を鑑みて創作されたものであり、薄型化に対応できてコプラナリティを良好に設定できると共に、簡易な方法で形成できる電極構造体及びその形成方法と電子部品及び実装基板を提供することを目的とする。

上記課題を解決するため、本発明は電極構造体に係り、基板上に設けられた電極構造体であって、前記電極構造体は、金属電極と、前記金属電極の表面に形成されたはんだ合金層とから構成されていることを特徴とする。

本発明の電極構造体は、金属電極とその上に形成されたはんだ合金層（錫・ニッケル合金など）とから構成され、接続電極にバンプが設けられていない。

本発明では、バンプを省略し、高さの均一性のよい接続電極を外部接続部として利用するので、コプラナリティを良好に設定することができると共に、バンプの高さ分だけ薄型化することができる。また、接続電極の表面にはんだの主成分である錫が合金として残されるので、はんだバンプを利用する場合と同程度の接合性を得ることができる。

本発明の電極構造体は、各種の電子部品又は実装基板などの外部接続電極に適用することができる。

また、上記した課題を解決するため、本発明は電極構造体の形成方法に係り、電子部品又は基板に金属電極を形成する工程と、前記金属電極の上にはんだ層を形成する工程と、前記はんだ層をリフロー加熱することにより、前記金属電極と前記はんだ層との間にはんだ合金層を形成する工程と、前記はんだ層を除去することにより、前記はんだ合金層を露出させて接続電極を得る工程とを有することを特徴とする。

本発明の形成方法を使用することにより、上記した発明の電極構造体を容易に形成することができる。

本発明の電極構造体の形成方法では、はんだバンプの高さがばらつくとしても、はんだバンプが除去されることから、コプラナリティは高さが均一な接続電極で決定されることになるので、コプラナリティを良好に設定することができる。

また、金属電極が狭ピッチとなってはんだバンプ同士が電気ショートするとしても、電気ショートした部分のはんだを含めてはんだバンプが除去されるので、接続電極が電気ショートするおそれもない。

しかも、はんだバンプははんだ合金層を得るために形成されるので、その高さのばらつきや電気ショートの発生に関しては考慮する必要がない。従って、はんだバンプを形成する工程での厳密なプロセス管理は不要となる。これに加えて、外観検査装置を特別に導入し、はんだバンプの良品選別をする必要もなくなるので、工数を格段に減らすことができ、生産効率や製造歩留りを向上させることができる。

以上説明したように、本発明の電極構造体では、薄型化に容易に対応できてコプラナリティを良好に設定できると共に、信頼性よくはんだ接合することができる。

以下、本発明の実施の形態について、添付の図面を参照して説明する。

図４及び図５は本発明の実施形態の電極構造体の第１の形成方法を示す断面図、図６及び図７は同じく電極構造体の第２の形成方法を示す断面図である。図８は同じく電極構造体の第３の形成方法を示す断面図である。

本実施形態の電極構造体の第１の形成方法では、図４（ａ）に示すように、まず、基板１０の上に接続電極として機能する銅（Ｃｕ）電極１４（金属電極）を形成する。基板１０内には多層配線（不図示）が設けられており、Ｃｕ電極１４はその多層配線に接続されて形成される。

後述するように、本実施形態のＣｕ電極１４が設けられた基板１０は、配線のみが設けられた基板だけではなく、ＣＳＰ（Chip Size Package）構造を有する半導体装置のインターポーザなどの各種の電子部品の配線部であってもよい。

次いで、図４（ｂ）に示すように、Ｃｕ電極１４の上にニッケル（Ｎｉ）層１６を形成した後に、その上に金（Ａｕ）層１８を形成する。Nｉ層１６及びＡｕ層１８は、無電解めっき又は電解めっきによってＣｕ電極１４の上に選択的に形成される。

Ｃｕ電極１４の膜厚は１０〜１００μｍ、Nｉ層１６の膜厚は３μｍ程度、Ａｕ層１８の膜厚は０．２μｍ程度にそれぞれ設定される。Ｎｉ層１６はＣｕ電極１４の表面酸化を防止するために設けられ、Ａｕ層１８はその上に形成されるはんだ層の十分な濡れ性を得るために設けられる。

これにより、下から順に、Ｃｕ電極１４、Ｎｉ層１６及びＡｕ層１８が形成されて構成される金属電極２０が得られる。

次いで、図４（ｃ）に示すように、はんだペーストをスクリーン印刷によって印刷することにより、金属電極２０の上にはんだ層３０ａを形成する。はんだ層３０ａとしては、錫を含む各種のはんだを使用することができる。はんだ層３０ａの好適な一例としては、鉛（Ｐｄ）フリーの錫・銀・銅（Ｓｎ・Ａｇ・Ｃｕ）はんだが使用される。

さらに、２５０℃程度の温度ではんだ層３０ａをリフロー加熱する。これにより、図５（ａ）に示すように、はんだ層３０ａが硬化して高さが１００〜３５０μｍのはんだバンプ３０となる。このとき、はんだ層３０ａの主成分であるＳｎとＮｉ層１６のＮｉとが合金化してＮｉ層１６とはんだバンプ３０との間にＳｎＮｉ合金層１９が形成される。Ｎｉ層１６とはんだ層３０との間のＡｕ層１８は、リフロー加熱によってそのほとんどがはんだバンプ３０内に拡散して実質的に消失する。

次いで、図５（ｂ）に示すように、はんだバンプ３０をエッチング液（メルテックス社製：エンストリップＴＬ）によってエッチングして除去することによりＳｎＮｉ合金層１９を露出させる。これにより、Ｃｕ電極１４、Ｎｉ層１６及びＳｎＮｉ合金層１９から構成される外部接続電極２２が得られる。そして、外部接続電極２２の最上のＳｎＮｉ合金層１９が接合面となる。第１の形成方法で得られる外部接続電極２２は、Ｃｕ電極１４及びＮｉ層１６（金属電極）の上にＳｎＮｉ合金層１９（はんだ合金層）が形成されて構成される。

これにより、本実施形態の第１の電極構造体１が得られる。

本実施形態と違って、はんだバンプ３０を外部接続端子として利用する場合は、配線基板の厚みが厚くなったり、はんだバンプ３０同士が電気ショートしたり、はんだバンプ３０の高さがばらついてコプラナリティが悪くなったりする不具合が発生する。

しかしながら、本実施形態では、はんだバンプ３０を除去してＳｎＮｉ合金層１９を外部接続部として利用するので、はんだバンプ３０の高さ分だけ配線基板の厚みを薄くすることができ、薄型化に対応できるようになる。また、たとえ図４（ｂ）の金属電極２０が狭ピッチとなってはんだバンプ３０同士が電気ショートするとしても、電気ショートした部分のはんだを含めてはんだバンプ３０が除去されるので、外部接続電極２２が電気ショートするおそれもない。

さらには、たとえはんだバンプ３０の高さがばらつくとしても、はんだバンプ３０が除去されることから、コプラナリティは高さが均一な外部接続電極２２で決定されることになるので、コプラナリティを良好に設定することができる。

しかも、はんだバンプ３０はＳｎＮｉ合金層１９を得るために形成されるので、その高さのばらつきや電気ショートの発生に関しては考慮する必要がない。従って、はんだバンプ３０を形成する工程での厳密なプロセス管理は不要となる。これに加えて、外観検査装置ではんだバンプ３０の良品選別をする必要もなくなるので、工数を格段に減らすことができ、生産効率や製造歩留りを向上させることができる。

また、本実施形態のはんだ合金層を形成する工程（はんだ層３０ａを形成する工程からリフロー加熱する工程）は、一般的なはんだバンプの形成工程と同じであるため、特別に高価な製造装置を導入する必要はない。

また、本実施形態の電極構造体の第２の形成方法は、図６（ａ）に示すように、第１の形成方法の図４（ｂ）の構造体において、Ｎｉ層１６とＡｕ層１８との間にパラジウム（Ｐｄ）層１７を形成する。これにより、金属電極２０は、下から順に、Ｃｕ電極１４、Ｎｉ層１６、Ｐｄ層１７及びＡｕ層１８が形成されて構成される。この形態の場合は、Ｎｉ層１６の膜厚が３μｍ、Ｐｄ層の膜厚が０．１２μｍ、Ａｕ層１８の膜厚が０．０１μｍにそれぞれ設定される。

次いで、図６（ｂ）に示すように、第１の形成方法と同様な方法により、金属電極２０の上にはんだ層３０ａを形成する。さらに、図７（ａ）に示すように、第１の形成方法と同様に、はんだ層３０ａをリフロー加熱して硬化させることにより、はんだバンプ３０を得る。このとき、はんだ層３０ａのＳｎとNｉ層１６のＮｉが合金化されてNｉ層１６とはんだバンプ３０との間にＳｎＮｉ合金層１９が形成される。第２の形成方法では、Ａｕ層１８及びＰｄ層１７は、はんだ層３０ａをリフロー加熱する際にはんだバンプ３０内に拡散して実質的に消失する。

その後に、図７（ｂ）に示すように、第１の形成方法と同様に、はんだバンプ２０をエッチングして除去することにより、ＳｎＮｉ合金層１９を露出させる。これにより、Ｃｕ電極１４、Ｎｉ層１６及びＳｎＮｉ合金層１９から構成される外部接続電極２２が得られる。そして、外部接続電極２２の最上のＳｎＮｉ合金層１９が接合面となる。

以上により、本実施形態の第２の電極構造体１ａが得られる。第２の形成方法では、前述した第１の電極構造体１と同一構造の外部接続電極２２が得られるが、Ｎｉ層１６とＡｕ層１８との間にＰｄ層１７を設けることにより、Ｐｄ層１７を設けない場合よりも均一な膜厚で緻密なＳｎＮｉ合金層１９を信頼性よく形成することができる。

また、本実施形態の電極構造体の第３の形成方法は、図８（ａ）に示すように、Ｃｕ電極１４の表面酸化やはんだの濡れ性が問題にならない場合は、第１の形成方法の図４（ｂ）で形成したＮｉ層１６及びＡｕ層１８が省略される。そして、図８（ｂ）に示すように、Ｃｕ電極１４（金属電極）の上にはんだ層３０ａが直接形成される。

続いて、図８（ｃ）に示すように、はんだ層３０ａをリフロー加熱して硬化させることによりはんだバンプ３０を得る。このとき、はんだバンプ３０のＳｎとＣｕ電極１４のＣｕとが合金化してＣｕ電極１４とはんだバンプ３０との間にＳｎＣｕ合金層１９ａが形成される。さらに、図８（ｄ）に示すように、はんだバンプ３０を除去することによりＳｎＣｕ合金層１９ａを露出させる。これにより、Ｃｕ電極１４及びＳｎＣｕ合金層１９ａから構成される外部接続電極２２が得られる。

以上により、本実施形態の第３の電極構造体１ｂが得られる。

本実施形態では、外部接続電極２２の最上層にＳｎＮｉ合金層１９又はＳｎＣｕ合金層１９ａが形成される形態を例示したが、ＮｉやＣｕ以外の金属とはんだとの間で合金層を形成してもよい。つまり、本実施形態の電極構造体の外部接続電極は、単層又は積層の金属電極の上にその金属とはんだとの合金層が設けられて構成されていればよく、各種の金属材料からなる金属電極を使用することができる。

本願発明者は、上記した第１の形成方法により電極構造体の外部接続電極２２を実際に形成し、はんだバンプ３０を除去した後の外部接続電極２２の断面をＳＥＭによって撮影し、さらに合金層の金属元素の分析を行った。図９にはそのＳＥＭ像に基づいた模式図が示されている。

その結果によれば、図９に示すように、Ｃｕ電極１４上のＮｉ層１６の上にＳｎＮｉ合金層１９が形成されていることが確認された。ＳｎＮｉ合金層１９は、微細な針状結晶がランダムな方向を向いて形成されて上面側は粗面状態となっていた。ＳｎＮｉ合金層１９の膜厚は、Ｎｉ層１６との界面から上側を向いた針状結晶の先端まで含めると２μｍ程度であった。

本実施形態では、高さが１００μｍ以上のはんだバンプ３０（図５（ａ））を残す場合に比べて薄型化できると共に、外部接続電極２２の表面にはんだの主成分（Ｓｎ）が合金として残されるので、はんだバンプ３０を利用する場合と同程度の接合性を得ることができる。

本実施形態の電極構造体は、各種の電子部品や実装基板の接続電極に適用することができる。つまり、電子部品や実装基板の配線部に本実施形態の電極構造体が接続されて形成される。以下にその例について説明する。

図１０には本実施形態の電極構造体をＣＳＰ構造を有する第１半導体装置（電子部品）の外部接続電極に適用した例が示されている。ＣＳＰは、シリコンウェハ状態でＣＳＰ構造に係る成膜や加工などを行い、その後にダイシングして個別のＣＳＰを得る製法によって製造される。

図１０に示すように、第１半導体装置２では、半導体回路（不図示）が形成されたシリコン基板４０の上に半導体回路に接続される多層配線（不図示）が形成され、多層配線に接続された内部電極４４が絶縁層４２の上に形成されている。さらに、内部電極４４上に開口部４６ａが設けられたポリイミドなどからなるパッシベーション膜４６が絶縁層４２の上に形成されている。また、パッシベーション膜４６の上には内部電極４４に接続される再配線層４８が形成されており、再配線層４８によって内部電極４４のピッチや配置が所要のレイアウトに変換される。

さらに、再配線層４８の接続部にＣｕ電極２４（Ｃｕポスト）が立設している。Ｃｕ電極２４は封止樹脂４９に埋設されている。

Ｃｕ電極２４の上にＮｉ層１６が形成されており、その上に前述した形成方法で得られるＳｎＮｉ合金層１９が形成されている。Ｃｕ電極２４、Ｎｉ層１６及びＳｎＮｉ合金層１９により第１半導体装置２の外部接続電極２２が構成されている。

第１半導体装置２では、配線に接続されたＣｕ電極２４（金属電極）が複数のチップ領域に設けられたシリコンウェハを用意した後に、シリコンウェハを切断する前又は後に、Ｃｕ電極２４の表面にはんだ合金層を形成することによって外部接続電極２２が得られる。

そのような構造の外部接続電極２２を備えた第１半導体装置２を実装基板（マザーボード）に実装する方法について説明する。図１１（ａ）に示すように、まず、実装基板３の電極パッド５０の上にはんだ層５２を形成する。そして、図１０の第１半導体装置２の外部接続電極２２を実装基板３上のはんだ層５２に配置し、リフロー加熱する。これにより、図１１（ｂ）に示すように、第１半導体装置２の外部接続電極２２がはんだ層５２を介して実装基板３の電極パッド５０に接続される。

このとき、第１半導体装置２の外部接続電極２２の接合面ははんだの主成分であるＳｎを含むＳｎＮｉ合金層１９からなることから、はんだ層５２の十分な濡れ性を確保できるので、外部接続電極２２がはんだ層５２に信頼性よく接合される。また、外部接続電極２２はコプラナリティが良好に設定されるので、実装基板３に実装する際の歩留りを向上させることができる。また、実装基板３の上に第１半導体装置２が実装されて構成される電子機器は、第１半導体装置２のはんだバンプが省略された分だけその厚みを薄くすることができるので、薄型化に対応できるようになる。

また、図１２には本実施形態の電極構造体を半導体チップがインターポーザの上に実装されて構成される第２半導体装置（電子部品）の外部接続電極に適用した例が示されている。

図１２に示すように、第２半導体装置２ａのインターポーザ６０（配線基板）では、第１絶縁層６２の上面に第１配線層６４が形成されており、第１配線層６４は第１絶縁層６２に設けられたスルーホールＴＨを介して第１絶縁層６２の下面に設けられた外部接続電極２２に接続されている。第１配線層６４の上には第２絶縁層６２ａが形成されており、第２絶縁層６２ａには第１配線層６４に到達するビアホールＶＨが設けられている。第２絶縁層６２ａの上にはビアホールＶＨを介して第１配線層６４に接続される第２配線層６４ａが形成されている。

また、第２配線層６４ａの接続部に半導体チップ７０のバンプ７０ａがフリップチップ接続されている。さらに、半導体チップ７０の下側の隙間にアンダーフィル樹脂７２が充填されている。

そして、第２半導体装置２ａのインターポーザ６０の下面に設けられた外部接続電極２２は、Ｃｕ電極１４及びＮｉ層１６の上（図１２では下）に、前述した形成方法で得られるＳｎＮｉ合金層１９が形成されて構成されている。

第２半導体装置２ａでは、Ｃｕ電極１４（金属電極）が設けられたインターポーザ６０を用意し、半導体チップ７０を実装する前又は後に、Ｃｕ電極２４の表面にはんだ合金層を形成することによって外部接続電極２２が得られる。

なお、インターポーザ６０に複数の半導体チップを実装して第２半導体装置２ａを構成してもよい。

そのような構造の外部接続電極２２を備えた第２半導体装置２ａを実装基板に実装する方法について説明する。図１３（ａ）に示すように、まず、実装基板３（マザーボード）の電極パッド５０の上にはんだ層５２を形成する。そして、図１２の第２半導体装置２ａの外部接続電極２２を実装基板３上のはんだ層５２に配置し、リフロー加熱する。これにより、図１３（ｂ）に示すように、第２半導体装置２ａの外部接続電極２２がはんだ層５２を介して実装基板３の電極パッド５０に接続される。第２半導体装置２ａを実装する場合も、前述した第１半導体装置２を実装する場合と同様な効果を奏する。

また、図１４には本実施形態の電極構造体を被実装体（半導体装置など）が実装される実装基板（マザーボード）の外部接続電極に適用した例が示されている。図１４（ａ）に示すように、実装基板４の上に、配線部（不図示）に接続された外部接続電極２２が設けられている。外部接続電極２２は、Ｃｕ電極１４及びＮｉ層１６の上に、前述した形成方法で得られるＳｎＮｉ合金層１９が形成されて構成されている。この形態の場合も、配線に接続されたＣｕ電極１４（金属電極）が設けられた実装基板４を用意し、Ｃｕ電極２４の表面にはんだ合金層を形成することによって外部接続電極２２が得られる。

そして、図１４（ｂ）に示すように、半導体装置２ｂの電極パッド３４上にはんだ層５２が形成され、半導体装置２ｂの電極パッド３４がはんだ層５２を介して実装基板４の外部接続端子２２に接続される。この形態では、被実装体である半導体装置２ｂの電極パッド３４にもはんだバンプを設けないので、前述した第１半導体装置２を実装する場合と同様な効果を奏する。

また、図１５に示すように、本実施形態の電極構造体を配線を備えた半導体チップ７０（電子部品）の外部接続電極に適用してもよい。外部接続電極２２は、Ｃｕ電極１４及びＮｉ層１６の上（図１５で下）に、前述した形成方法によって得られるＳｎＮｉ合金層１９が形成されて構成される。この形態の場合も、Ｃｕ電極１４（金属電極）が設けられた半導体チップ（又は切断される前のシリコンウェハ）を用意し、Ｃｕ電極２４の表面にはんだ合金層を形成することによって外部接続電極２２が得られる。

そして、同様に、半導体チップ７０の外部接続電極２２がはんだ層を介してインターポーザなどの配線基板（不図示）にフリップチップ実装される。この形態の場合も、半導体チップ７０の外部接続電極２２にはんだバンプを設けないので、前述した第１半導体装置２を実装する場合と同様な効果を奏する。

本実施形態の電極構造体を電子部品や実装基板の外部接続電極に適用する形態を例示したが、外部接続電極を備え、はんだ層を介して他の機器に接続される各種の電子機器の外部接続電極に適用することができる。また、外部接続電極２２のはんだ合金層としてＳｎＮｉ合金層１９を例示したが、ＳｎＣｕ合金層などの各種のはんだ合金層が形成されるようにしてもよい。

図１は従来技術のＢＧＡパッケージの問題点を示す断面図（その１）である。 図２は従来技術のＢＧＡパッケージの問題点を示す断面図（その２）である。 図３は従来技術のＢＧＡパッケージの問題点を示す断面図（その３）である。 図４（ａ）〜（ｃ）は本発明の実施形態の電極構造体の第１の形成方法を示す断面図（その１）である。 図５（ａ）及び（ｂ）は本発明の実施形態の電極構造体の第１の形成方法を示す断面図（その２）である。 図６（ａ）及び（ｂ）は本発明の実施形態の電極構造体の第２の形成方法を示す断面図（その１）である。 図７（ａ）及び（ｂ）は本発明の実施形態の電極構造体の第２の形成方法を示す断面図（その２）である。 図８（ａ）〜（ｄ）は本発明の実施形態の電極構造体の第３の形成方法を示す断面図である。 図９は本発明の実施形態の電極構造体の外部接続電極の断面の様子を示す模式図である。 図１０は本発明の実施形態の電極構造体をＣＳＰ構造を有する半導体装置の外部接続電極に適用した例を示す断面図である。 図１１（ａ）及び（ｂ）は図１０の半導体装置が実装基板に接続される様子を示す断面図である。 図１２は本発明の実施形態の電極構造体を半導体装置のインターポーザの外部接続電極に適用した例を示す断面図である。 図１３（ａ）及び（ｂ）は図１２の半導体装置が実装基板に接続される様子を示す断面図である。 図１４は本発明の実施形態の電極構造体を実装基板の外部接続電極に適用した例を示す断面図である。 図１５は本発明の実施形態の電極構造体を半導体チップの外部接続電極に適用した例を示す断面図である。

符号の説明

１，１ａ，１ｂ…電極構造体、２，２ａ，２ｂ…半導体装置（電子部品）、３，４…実装基板、１０…基板、１４，２４…Ｃｕ電極、１６…Ｎｉ層、１７…Ｐｄ層、１８…Ａｕ層、１９…ＳｎＮｉ合金層、１９ａ…ＳｎＣｕ合金層、２０…金属電極、２２…外部接続電極、３０ａ，５２…はんだ層、３０…はんだバンプ、４０…シリコン基板、４２，６２，６２ａ…絶縁層、４４…内部電極、４６…パッシベーション膜、４６ａ…開口部、４８…再配線層、４９…封止樹脂、５０…電極パッド、６０…インターポーザ、６４，６４ａ…配線層、７０…半導体チップ（電子部品）、７０ａ…バンプ、７２…アンダーフィル樹脂、ＴＨ…スルーホール、ＶＨ…ビアホール。

Claims (9)

1. 基板上に設けられた電極構造体であって、
   前記電極構造体は、
   金属電極と、前記金属電極の表面に形成されたはんだ合金層とから構成されていることを特徴とする電極構造体。
2. 前記金属電極は、銅電極の上にニッケル層が形成されて構成され、前記はんだ合金層は、錫・ニッケル合金層からなることを特徴とする請求項１に記載の電極構造体。
3. 前記金属電極は、銅電極からなり、前記はんだ合金層は、錫・銅合金層からなることを特徴とする請求項１に記載の電極構造体。
4. 電子部品又は基板に金属電極を形成する工程と、
   前記金属電極の上にはんだ層を形成する工程と、
   前記はんだ層をリフロー加熱することにより、前記金属電極と前記はんだ層との間にはんだ合金層を形成する工程と、
   前記はんだ層を除去することにより、前記はんだ合金層を露出させて接続電極を得る工程とを有することを特徴とする電極構造体の形成方法。
5. 金属電極を形成する工程は、銅電極の上にニッケル層及び金層を順次形成する工程を含み、
   前記はんだ合金層を形成する工程は、錫・ニッケル合金層を形成する工程であることを特徴とする請求項４に記載の電極構造体の形成方法。
6. 金属電極を形成する工程は、銅電極の上にニッケル層、パラジウム層及び金層を順に形成する工程を含み、
   前記はんだ合金層を形成する工程は、錫・ニッケル合金層を形成する工程であることを特徴とする請求項４に記載の電極構造体の形成方法。
7. 金属電極を形成する工程は、銅電極を形成する工程を含み、
   前記はんだ合金層を形成する工程は、錫・銅合金層を形成する工程であることを特徴とする請求項４に記載の電極構造体の形成方法。
8. 接続電極を備えた電子部品であって、
   前記接続電極は、金属電極と、前記金属電極の表面に形成されたはんだ合金層とから構成されていることを特徴とする電子部品。
9. 被実装体が実装される、接続電極を備えた実装基板であって、
   前記接続電極は、金属電極と、前記金属電極の表面に形成されたはんだ合金層とから構成されていることを特徴とする実装基板。

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