TWI375501B - Circuit board and fabrication method thereof and chip package structure - Google Patents

Description

1375501 VIT09-0001ΪΟΟ-TW 30369twf.doc/n 六、發明說明： 【發明所屬之技術領域】 本發明疋有關於-種線路板及其製作方法及其晶片 封裝結構，且制是有關於—種凸制練小的線路板及 其製作方法及其晶片封裝結構。 【先如技術】 水^著積體電路之積集度的增加，晶片的封裝技術也越 二/樣化。由於覆晶接合技術（Flip chip ι愈議⑽t 二n〇1°gy)具有縮小晶#封裝_及_訊號傳輸路徑 荨優點，故目前已廣泛翻於晶片封裝領域。 ，在覆晶接合的製程中，用以接合晶片與晶片載 = 塊在受熱熔融時易受晶片所擠壓而塌陷，以導 率的下降。因此’習知技術提出-種所謂可控塌 ^ Controlled Collapse Chip Connection ^ C4 ) 來克服凸塊塌陷的問題。 的箱：H控顧晶片連接技術是在晶片上形成突出 下二二連^片的婷料凸塊。上述預凸塊的作法如 晶片驗上全面形成—種子層，其覆蓋防焊 ιίίΓΐ開口所暴露出的接塾’並在種子層上形成 於阻層’其中圖案化光阻層的多個開口分別連通 ^曰片^板上的防焊層之用以暴露出接塾的多個開口。麸 二層及電錄方式在防谭層的開口及圖案化光阻 曰的開中填入金屬以形成預凸塊。 1375501 VIT09-0001I00-TW 30369twf.doc/n 由於月j述預凸塊可在覆晶接合的製程中支撐溶融的鲜 料凸塊，故可戦胃知技術愤_銲料凸齡到晶片之 擠壓而塌陷的問題。 然而’在月述製作預凸塊的製程中，由於圖案化光阻 層的開口需與畴層的開口連通且完全暴露出防焊層的開 口 ’故在形成圖案化光阻層的開口時會受到製程上對位精 準度的限制’而使得圖案化光阻層的㈣寬度大於防焊層 的開口寬度。如一此來，不但無法縮小圖案化光阻層的開 口的尺寸，也導致預⑽與銲料凸塊的尺相及凸塊間距 (bump pitch)無法縮小。此外，由於凸塊間距無法縮小， 所以晶片上的晶片接塾間距亦對應無法縮小。 【發明内容】 本發明提供一種線路板的製作方法，可減少線路板上 的預凸塊的間距。 本發明提供一種線路板，其凸塊間距較小。 本發明提供一種晶片封裝結構，其晶片與線路板的接 點密度較高。 本發明提出一種線路板的製作方法如下所述。首先， 提供一基底、至少一頂接墊、至少一底接墊、一頂防焊層 與一底防焊層，其中頂接墊與底接墊分別配置於基底之相 對的一頂面與一底面上，且頂接墊與底接墊電性連接，頂 防4層與底防焊層分別配置於了員面與底面上，頂防焊層具 有一暴露出部分頂接墊的第一開口，底防焊層具有一暴露 5 1375501 VIT09-0001I00-TW 30369twf.doc/n 出部勿底接塾的第一開口。接著，於底面上形成一導電層， 導電層覆蓋底防焊層與底接墊，並與底接墊電性連接。然 後，於導電層上形成一阻鍍層，阻鍍層具有一第三開口， 第三開口暴露出部分導電層。之後，透過第三開口對導電 層施加一電流，以電鍍一預凸塊於頂接墊上。接著，移除 阻鑛層。然後’移除導電層。 卜 本發明更提出-種線路板，其包括—基底、至少一頂 接塾、-頂防焊層、-預凸塊、至少一底接塾以及一底防 焊層。基底具有相對的一頂面與一底面。頂接塾配置於頂 面上。頂防焊層配置於頂面上並覆蓋部分頂接塾，頂防焊 層具有-暴露出部分頂接塾的第一開口。預凸塊配置於頂 接塾上並位於第-開口中，預凸塊具有一突出於頂防谭層 的突出部’突出部的最大寬度小於或等於頂接塾的寬度。 底接塾配餘絲上，並賴至頂料。底防焊^配 置於底面上城蓋部分底雜，餘焊層具有-暴露出部 分底接墊的第二開口。 一曰本發明再提出-種晶片職結構，其包括—線路板、 -晶片以及至少一銲料凸塊。線路板包括一基底、至少一 頂接塾、-頂防焊層、—預凸塊、至少 基底具有相對的—頂面與—底面。頂接墊配置^ 右頂【ί!配置於頂面上並覆蓋部分頂接塾，頂防 谇層，、有一暴疼出部分頂接墊的第一 =上並辑1…制 曰h出部’突出部的最大寬度小於或等於頂接塾的寬 6 V1T09-0001I00-TW 30369twf.doc/n 度。底接墊配置於底面上，並電性連接至頂接墊。底防焊 層配置於底面上並覆蓋部分底接墊，底防焊層具有一暴露 出部分底接墊的第二開口。晶片配置於線路板上，且晶片 上配置有至少一位置對應預凸塊的晶片接墊。銲料凸塊配 置於晶片與線路板之間’以連接預凸塊與晶片接墊。 基於上述，本發明是利用位於基底之相對於設有接墊 的頂面的底面上的導電層作為電鍍種子層以在基底的頂面 的接塾上電鍍形成預凸塊。因此，本發明可避免習知技術 中在晶片載板之頂面上形成圖案化光阻層的開口時受到製 程上對位精準度的限制，而無法縮小圖案化光阻層的開口 的尺寸凸塊尺寸與凸塊間距的問題。如此一'來，本發明 可有效縮小預凸塊的尺寸以及凸塊間距。 為讓本發明之上述特徵和優點能更明顯易懂，下文特 舉實施例’並配合所附圖式作詳細說明如下。 【實施方式】 圖1A至圖1D繪示本發明一實施例之線路板的製程剖 面圖。首先，請參照圖1A，提供一基底11〇、多個頂接墊 122、多個底接墊124、一頂防焊層132與一底防焊層134。 頂接墊122與底接墊124分別配置於基底11〇之相對的一 頂面112與一底面114上，且頂接墊122與尨接墊124電 性連接。值得注意的是’在圖1A中’為方便說明，僅續 示一頂接墊122與一底接墊124為例。此外，使用「頂」3 與「底」的用語，僅是方便說明，其表示位於基底之相對 1375501

VlT〇9-〇〇〇lI〇〇-TW 30369twf.doc/n —側，並非空間上的實質限制。 詳細而S，在本實施例中，一頂線路層122&盥— 路層124a分別配置於基底m之頂φ 112與底^ ιΐ4-上， 且頂線路層122a與親路層124a %性連接。部分 路層ma構成頂接墊122，部分的底線路層ma構成底 接塾124。 一

頂防焊層132與底防焊们34分別配置於頂面112盥 底面114上，且頂防焊層132可覆蓋部分頂線路層i22f 底防焊層134可覆蓋部分底線路層124a。頂防焊層具 ^ 一開口 132a’開口 l32a暴露出部分的頂接墊122。底防 焊層134具有一開口 134a，其暴露出部分底接墊124。 接著，凊參照圖1B，在底面114上例如以無電鍍法 (electroless plating)形成一導電層14〇，導電層刚覆蓋底 防焊層134與底接墊124，並與底接墊124電性連接。值 得注意的是，在本實施例中，導電層14〇可同時與多個底 接墊124電性連接。

然後，請再次參照圖1B，於導電層140上形成一阻鍍 層150 ’阻鍍層150具有一開口 152,開口 152暴露出部分 的導電層140。在本實施例中，形成阻鍍層15〇的方法例 如是先在導電層140上全面形成一感光材料層（未繪示）， 然後’再以曝光顯影的方式圖案化感光材料層。 之後，請參照圖1C，透過開口 152對導電層140施加 一電流’以電錄一預凸塊160於頂接墊122上。在本實施 例中’預凸塊160具有一突出於頂防焊層丨32的突出部 1375501 VIT09-0001I00-TW 30369twf.doc/n 162。相對於開口 132a的寬度W2，突出部162的最大寬 度wi可大於或等於開口 132a的寬度W2，即不小於開口 132a的寬度W2。另外，相對於頂接墊122的寬度W3， 突出部162的最大寬度W1可小於或等於頂接墊122的寬 度W3，即不大於頂接墊122的寬度W3。 值得注意的是，矣實施例利用對位於基底11〇之底面 114上的導電層14〇施加電流的方式電鍍形成預凸塊16〇。 因此，本實施例的線路板製作方法可避免習知技術中在晶 片載板之頂面上形成圖案化光阻層的開口時受到製程上對 位精準度的限制，而無法縮小圖案化光阻層的開口的尺 寸、凸塊尺寸與凸塊間距的問題。更詳細的說明是，藉由 本實施例，由於不需預留空間(如先前技術所提及，加大圖 案化光阻層的開口寬度)來完成對位，因此所形成之預凸塊 160的突出部162的最大寬度W1將不會大於頂接墊122 的寬度W3。反觀，若使用習知技術的對位技術來形成預 凸塊時，受限於對位精準度所需的參數設定，所形成之預 凸瑰的最大寬度將會大於頂接墊寬度。如此一來，本實施 例的線路板製作方法可有效縮小預凸塊16〇的尺寸以及凸 塊間距，且以本實施例的線路板製作方法所製得的線路板 可承載晶片接墊間距較小的晶片。 接著，s奮參照圖1D，移除阻鑛層150，然後，移除導 電層140。此時，已初步形成本實施例之線路板1〇〇。 之後，請再次麥照圖1D，在本實施例中，可於預凸塊 160上形成一表面處理層172,並在底接墊124之暴露於開 1375501 VIT09-0001I00-TW 30369twf.doc/n 口 134a外的部分上形成一表面處理層174。在本實施例 中，形成表面處理層172、174的方法例如是一化鎳金製 程、一化鎳鈀製程、一化鈀金製程或一化鎳鈀金製程。 以下將就圖1D中的線路板100的結構部分進行詳細 地介紹。

線路板100包括一基底110、多個頂接墊122、一頂防 焊層132、多個預凸塊160、多個底接墊124以及一底防焊 層134。基底no具有相對的一頂面112與一底面114，且 頂接墊122配置於頂面112上，底接墊124配置於底面114 上。值得注意的是，在圖1A中，為方便說明，僅繪示一 頂接墊122與一底接墊124為例。此外，使用「頂」與「底」 的用語’僅是方便說明，其表示位於基底之相對二側，並 非空間上的實質限制。 砰細而言’在本實施例中 巷泜ιιυ包括

116、一核心導電通道118、一上介電層D1、一上導電立 I C1 下；丨電層D2以及一下導電通道c)。 核心層116具有相對的一上表面肠盘 :。核心導電通道118貫穿核心層ιΐ6。上介電層' 廿带於上表面版上。上導電通道01貫穿上介電声曰D1 並電性連接核心導電通道丨 / a 配置於下表面⑽上。下導電通了下介電層D 並電性連接核心導電通道118^广^^牙下二電⑽ 在本實施例中，頂接塾〗2?7球、_ 24。由刖述可知 電通道…與下導電通道二 ==厂 1375501 VIT09-0001IOO-TW 30369twf.doc/n 在本實施例中，線路板100包括一配置於頂面112上 的頂線路層122a，且部分的頂線路層122a構成頂接墊 122。此外，頂線路層122a不具有與形成預凸塊16〇有關 的電鍍線，因此當訊號於線路板100中傳遞時，可以減少 因額外配置電鍍線而對訊號品質所造成的影響。頂防焊層 132配置於頂面112上並覆蓋部分頂線路層122a，頂防焊 層132具有一暴露出部分頂接墊122的開口 132^ 預凸塊160配置於頂接墊122上並位於開口 132a中， 預凸塊160具有一突出於頂防焊層132的突出郜162。相 對於開口 132a的寬度W2 ’突出部162的最大寬度W1可 大於或等於開口 132a的寬度W2，即不小於開口 132a的 寬度W2。另外，相對於頂接墊122的寬度W3，突出部 162的最大寬度wi可小於或等於頂接墊122的寬度W3， 即不大於頂接墊122的寬度W3。 在本實施例中，突出部162具有一凸弧面162a，凸弧 面162a是朝向遠離頂接墊122的方向凸出，突出部162 與頂防焊層132的接觸角0實質上小於90度。詳細的說明 是’藉由本實施例所形成之預凸塊160，由於不需如先前 技術所提及利用圖案化光阻層來形成預凸塊，因此其突出 部162會具有凸弧面162a’使得突出部162與頂防焊層132 的接觸角Θ實質上會小於90度。預凸塊160可直接接觸頂 接塾122以及開口 132a的内壁’預凸塊160例如為一導電 凸塊，其材質例如是金屬。在一實施例中，預凸塊例 如為一銅凸塊。預凸塊160的材質例如為溶點大於配置於 11 1375501 VIT09-0001I00-TW 30369tw£doc/n 預凸塊160上的銲料（未繪示）之熔點的一導電材質，亦 即預凸塊160與銲料具有不同的溶點。在本實施例中，為 避免突出部162氧化或受到外界環境污染，可在突出部162 上配置一表面處理層172,表面處理層172的材質包括鎳、 金、鈀以及其組合之合金或是有機保焊劑（〇rganic Solderability Preservative，0SP)。 在本實施例中，線路板100包括一配置於底面114上 的底線路層124a’且部分的底線路層124a構成底接墊 124。此外，底線路層124a不具有與形成預凸塊160有關 的電鍍線’因此當訊號於線路板100中傳遞時，可以減少 因額外配置電鍍線而對訊號品質所造成的影響。底防焊層 134配置於底面114上並覆蓋部分底線路層124a，底防焊 層134具有一暴露出部分底接墊124的開口 134a。在本實 施例中’為避免底接墊124氧化或受到外界環境污染，可 在底接墊124之暴露於開口 134a外的部分上形成一表面處 理層174，表面處理層174的材質包括鎳、金、鈀以及其 組合之合金或是有機保焊劑（0SP)。 圖2繪示本發明一實施例之晶片封裝結構的剖面圖。 請參照圖2，晶片封裝結構包括一線路板丨〇〇、一晶片 210以及多個銲料凸塊220 ’值得注意的是，在圖2中，為 方便說明，僅繪示一銲料凸塊220為例》線路板1〇〇的結 構與圖1D的線路板1〇〇的結構相同，故於此不再贅述。 晶片210配置於線路板1〇〇上，且晶片21〇上配置有多個 位置對應預凸塊160的晶片接墊212。 12 1375501 VIT09-0001I00-TW 30369twf.doc/n 銲料凸線220配置於晶片210與線路板100之間，以 連接預凸塊160與晶片接塾212。此外，銲料凸塊220斑 預凸塊160可以具有不同的炫點。在本實施例中，可在晶 片接墊212上設置一凸塊底金屬層23〇 (Under Bump Metallurgy，UBM)，以增加銲料凸塊220與晶片接墊212 的暮食隹，且銲料凸塊220可配置於凸塊底金屬層23〇上 並包覆預凸塊160的突出部162。在本實施例中，可在底 接墊124上設置至少一銲球24〇,以與其他的電子元件（未 繪示）電性連接。 綜上所述，本發明是利用位於基底之相對於設有接墊 的頂面的底面上的導電層作為電鍍種子層，以在基底的頂 面的接塾上電鑛形成預凸塊。因此，本發明可避免習知技 術中在晶片载板之頂面上形成圖案化光阻層的開口時受到 製程上對位精準度的限制，而無法縮小圖案化光阻層的開 口的尺寸、凸塊尺寸與凸塊間距的問題。如此一來，本發 明可有效縮小預凸塊的尺寸以及凸塊間距。 雖二本發明已以實施例揭.露如上，然其並非用以限定 本^明，任何所屬技術領域中具有通常知識者，在不脫離 月之精神和範圍内，當可作些許之更動與潤飾，故本 毛明之保魏B t視後附之申請專職圍所界定者為準。 【圖式簡單說明】 圖1A至圖1D繪示本發明一實施例之線路板的製程剖 面圖。 13 1375501 VIT09-0001I00-TW 30369twf.doc/n 圖2繪示本發明一實施例之晶片封裝結構的剖面圖。 【主要元件符號說明】 100 :線路板 110 :基底 112 :頂面 114 :底面 116 :核心層 116a :上表面 116b :下表面 118 .核心導電通道 122 :頂接墊 122a :頂線路層 124 :底接墊 124a :底線路層 132 :頂防焊層 132a :開口 134a :開口 134 :底防焊層 140 :導電層 150 :阻鍍層 152 :開口 160 :預凸塊 162 :突出部 14

Claims (1)

100-12-23 七、申請專利範圍： 1. 一種線路板的製作方法，包括： &供一基底、至少一頂接塾、至少一底接墊、一頂防 焊層與一底防焊層，其中該頂接墊與該底接墊分別配置於 該基底之相對的一頂面與一底面上，且該頂接墊與該底接 墊電性連接，該頂防焊層與該底防烊層分別配置於該頂面 與該底面上，該頂防烊層具有暴露出部分該頂接墊的一第 一開口，該底防焊層具有暴露出部分該底接墊的一第二開 π ; 於該底面上形成一導電層，該導電層覆蓋該底防焊層 與該底接墊，並與該底接墊電性連接； 於該導電層上形成一阻鍍層，該阻鍍層具有一第三開 口，該第三開口暴露出部分該導電層； 透過省第二開口對該導電層施加一電流，以電鍍一預 凸塊於該頂接墊上’其巾該預凸塊直接連接該頂接塾； 移除該阻鍍層；以及 移除該導電層。 2. 如申請專利範圍第1項所述之線路板的製作方 法，其中該預凸塊具有突出於該頂防焊層的一突出部該 突出部的最大寬度大於或等於該第—開口的寬度。 3. 如申請專利範圍第1項所述之線路板的製作方 法’其中該預凸塊具有突出於該頂防焊層的—突出部，該 突出部的最大寬度小於或等於該頂接墊的寬度。 4. 如中請專圍第丨項所述之線路板的製作方 丄 J / JJVJi 100-12-23 法，更包括： 5. 法，苴中开專利範圍第4項所述之線路板的製作方 製程表面處理層的方法包括進行-化錦金 6如 氟莸、一化鈀金製程或一化鎳鈀金製程。 製程、—彳面處理層的方法包括進行—化錦金 7 郷h、一化把金製程或-化鎳纪金製程。 甘如申請專利範圍第i項所述之線路板的製作方 / Ί喊該導電層的方法包括無電鍍法。 ^如申請專利範圍第1項所述之線路板的製作方 法，其中形成該阻鍍層的方法包括： 於違導電層上全面形成—感光材料層 :以及 一以曝光顯影的方式圖案化該感光材料層，以形成該第 二開口，而暴露出部分該導電層。 9· 一種線路板，包括： 一基底，具有相對的一頂面與一底面； 至少一頂接塾，配置於該頂面上； 一頂防焊層，配置於該頂面上並覆蓋部分該頂接墊， 該頂防焊層具有暴露出部分該頂接墊的一第一開口； 一預凸塊’配置於該頂接墊上並直接連接該頂接墊且 位於該第一開口中，該預凸塊具有突出於該頂防焊層的一 17 1375501 100-12-23 犬出。P ’該犬出部的最大寬度小於或等於該頂接墊的寬度; 至少一底接墊，配置於該底面上，並電性連接至該頂 接墊’以作為形成該預凸塊的電鍍路徑；以及 一底防焊層，配置於該底面上並覆蓋部分該底接墊， 該底防焊層具有暴露出部分該底接墊的一第二開口。 10. 如申請專利範圍第9項所述之線路板，其中該突 出部的最大寬度大於或等於該第一開口的寬度。 11. 如申請專利範圍第9項所述之線路板，其中該突 出部具有一凸弧面。 12. 如申請專利範圍第11項所述之線路板，其中突 出部與該頂防焊層的接觸角小於90度。 13·如申請專利範圍第9項所述之線路板，更包括： 一第一表面處理層，配置於該突出部上；以及 一第二表面處理層，配置於該底接墊之暴露於第二開 口的部分上。 14. 如申請專利範圍第13項所述之線路板，其中該 第一表面處理層的材質包括鎳、鈀、金以及其組合之合金。 15. 如申請專利範圍第13項所述之線路板，其中該 第二表面處理層的材質包括鎳、鈀、金以及其組合之合金。 16·如申請專利範圍第9項所述之線路板，其中該線 路板更包括配置於該頂面上的一頂線路層，且部分該頂線 路層構成該頂接墊’該頂線路層不具有與形成該預凸塊有 關的電鍍線。 17.如申請專利範圍第9項所述之線路板，其中該線 18 1375501 100-12-23 路板更包括配置於該底面上的一底線路層，且部分該底線 路層構成該底接墊，該底線路層不具有與形成該預凸塊有 關的電鍍線。 18. 如申請專利範圍第9項所述之線路板，其中該預 凸塊直接接觸該頂接墊以及該第一開口的内壁。 19. 如申請專利範圍第9項所述之線路板，其中該預 凸塊為一導電凸塊。 20·如申請專利範圍第9項所述之線路板，其中該預 凸塊為一金屬凸塊。 21. 如申請專利範圍第9項所述之線路板，其中該預 凸塊為'一銅凸塊.。 22. 如申請專利範圍第9項所述之線路板，其中該基 底包括： 一核心層，具有相對的一上表面與一下表面； 一核心導電通道，貫穿該核心層； 至少一上介電層，配置於該上表面上； 至少一上導.電通道，貫穿該上介電層，並電性連接該 核心導電通道與該頂接墊； 至少一下介電層，配置於該下表面上；以及 至少一下導電通道’貫穿該下介電層，並電性連接該 核心導電通道與該底接塾， 其中’該頂接墊透過該上導電通道、該核心導電通道 與該下導電通道電性連接至該底接墊。 23. —種晶片封裝結構，包括： 19 100-12-23 一線路板，包括： 基底，具有相對的一頂面與一底面； 至少一頂熟’配置於該頂面上； -頂防焊層，配置於該頂面上並覆蓋部分該頂接 塾，該頂防焊層具有暴露出部分該頂接塾的一第一開 口； 一預凸塊，配置於該頂接墊上並直接連接該頂接 ，且位於鱗巾’該預凸祕有突出於該頂防 焊層的-突出部，該突出部的最大寬度小於或等於該 頂接墊的寬度； 至夕底接整，配置於該底面上，並電性連接至 該頂接塾’以作為形成該預凸塊的電鍍路徑； 一底防焊層，配置於該底面上並覆蓋部分該底接 墊，該底防焊層具有暴露出部分該底接墊的一第二開 口； 一晶片，配置於該線路板上，且該晶片上配置有位置 對應該預凸塊的至少一晶片接墊；以及 至少一銲料凸塊，配置於該晶片與該線路板之間，以 連接該預凸塊與該晶片接墊。 24. 如申請專利範圍第23項所述之晶片封裝結構， 其中該突出部的最大寬度大於或等於該第一開口的寬度。 25. 如申請專利範圍第23項所述之晶片封裝結構， 其中该突出部具有一凸弧^面。 26. 如申請專利範圍第25項所述之晶片封裝結構， 1375501 ^00-12-23 其中突出部與該頂防焊層的接觸角小於9〇度。 27.如申請專利範圍第23項所述之晶片封裝結 更包括： 一第一表面處理層，位於該突出部與該銲料凸塊之 間；以及 一第二表面處理層，配置於該底接墊之暴露於第二開 口的部分上。 28.如申請專利範圍第23項所述之晶片封裴結構， 其中該線路板更包括配置於該頂面上的一頂線路層，且部 分該頂線路層構成該頂接墊，該頂線路層不具有與形成該 預凸塊有關的電鑛線。 29.如申請專利範圍第23項所述之晶片封裴結構， 其中該線路板更包括配置於該底面上的—底線路層，且部 分該底線路層構成該底触，該底祕層不具有*形成該 預凸塊有關的電鍍線。 ^ 3〇·如申請專利範圍帛23項所述之晶片封裝結構， 其中該預凸塊的熔點不同於該銲料凸塊的熔點。 31.如申請專利範圍第23項所述之晶片封裝結構， 一中該預凸塊直接接觸該頂接墊以及該第一開口的内壁。 其如帽專補㈣23項所述^憎結構， 其中該預凸塊為一導電凸塊。 33·如申請專利範圍第Μ項所述之晶片封以構， 其中該預凸塊為一金屬凸塊。 π 如申請專利範圍第23項所述之晶片封裝結構， 21 1375501 100-12-23 其中該預凸塊為一銅凸塊。 35. 如申請專利範圍第23項所述之晶片封裝結構， 更包括： 一銲球，配置於該底接墊上。 36. 如申請專利範圍第23項所述之晶片封裝結構， 更包括： 一凸塊底金屬層，配置於該銲料凸塊與該晶片接墊之 間。 22