TWI375281B - Semiconductor device and method of fabricating the same - Google Patents
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Description
1375281 修正本 九、發明說明: 【交互參考之相關申請書】 本專利申請案主張在2 0 07年6月28日所申請之韓國專利 案第1〇_2〇07-64473號之優先權,在此將其完全納入供參 考, 【發明所屬之技術領域】 本發明係關於一種半導體元件及其製造方法,尤其是 一種包含具有凹陷閘極之電晶體的半導體元件及其製造方 •法。 【先前技術】 因爲最近發展之金氧半場效應電晶體(MOSFET)元件 之設計規則,已減少到次100 nm或更小,因此通道長度也 . 減少。結果,在離子佈値特定元件中所要求之MOSFET元 件的臨限電壓(Vt)標的時,現在的平面型電晶體結構由於 製程和元件而受到限制。因此,爲了防止Μ Ο S F ET元件的 φ短通道效應,已主動硏究具有三維凹陷閘極之MOSFET元 •件,其中閘極係形成在藉由蝕刻矽基板形成之凹槽中》 .但是,考慮到通道面積的增加,傳統的三維凹陷閘極 結構會有導通電流效應沒有相對於通道面積的增加而增加 的問題。 【發明内容】 本發明係針對一種半導體元件及其製造方法,其中在 一種包含具有凹陷閘極之電晶體的半導體元件中,相對於 -5- 1375281 . · 修正本 通道面積的增加導通電流效應可以獲得改善。 在本發明之一實施例中,一種半導體元件包含:許多 溝渠,在一方向,在平行於半導體基板的主動區形成:凹 陷閘極,形成在包含溝渠之半導體基板上且與溝渠交叉; 源極/汲極區,形成在包含溝渠之半導體基板,在凹陷閘極 ‘ 之兩側上;層間絕緣層,形成在包含凹陷閘極之半導體基 - 板上;接觸栓塞,透過在層間絕緣層之中的多工第一接觸 孔洞連接到溝渠底部的源極/汲極區,和透過在多個第一接 #觸孔洞之間的第二接觸孔洞連接到半導體基板中的源極/ 汲極區;及金屬線,連接到接觸栓塞。這些第一接觸孔洞 和第二接觸孔洞係相互連接,以形成多數接觸栓塞當做線 圖案形狀。 在另一實施例中,一種半導體元件包含:許多溝渠, 在一方向,在平行於在半導體基板的主動區形成;凹陷閘 極,形成在包含溝渠之半導體基板上且與溝渠交叉;源極/ 汲-區,形成在包含溝渠之半導體基板,在凹陷閘極之兩 ®側上;第一層間絕緣層,形成在包含凹陷閘極之半導體基 \ 板上;定位接觸栓塞,透過在第一層間絕緣層之中的這些 ' 第一接觸孔洞連接到溝渠底部的源極/汲極區;第二層間絕 緣層形成在包含定位接觸栓塞之第一層間絕緣層上;多數 金屬線接觸栓塞,透過在第二層間絕緣層中的多數第二接 觸孔洞連接到多數定位接觸栓塞,且透過在定位接觸栓塞 之間的多個第三接觸孔洞連接到半導體基板中的源極/汲 極區;及金屬線,連接到多數金屬線接觸栓塞。多數第二 -6- 1375281 修正本 接觸孔洞和第三接觸孔洞係相互連接,以形成多數金屬線 接觸栓塞當做線圖案形狀。 在本發明之再一實施例中,一種半導體元件的製造方 法包含:在一方向,在平行於半導體基板的主動區,形成 許多溝渠;在包含多數溝渠之半導體基扳上形成與多數溝 ‘渠交叉的凹陷閘極:在包含溝渠之半導體基板中,在凹陷 •閘極之兩側,形成源極/汲極區;在包含凹陷閘極之半導體 基板上,形成層間絕緣層;蝕刻層間絕緣層,以形成多數 Φ 接觸孔洞,經由該等接觸孔洞溝渠底部的源極/汲極區,和 半導體基板中的源極/汲極區,曝露在凹陷閘極兩側上;形 成接觸栓塞,以塡充接觸孔洞;及形成金屬線,以連接到 平行凹陷閘極之多數接觸栓塞。 這些接觸孔洞被分成可曝露溝渠底部之源極/汲極區 之多數第一接觸孔洞,和可曝露在半導體基板中的源極/汲 極區之多數第二接觸孔洞。多數第一接觸孔洞和第二接觸 孔洞係相互連接,以形成線圖案之多數接觸栓塞。 ® 在本發明之再另一實施例中,一種半導體元件的製造 方法包含:在一方向,在平行於半導體基板的主動區,形 成許多溝渠;在包含多數溝渠之半導體基板上形成與多數 溝渠交叉的凹陷閘極;在包含溝渠之半導體基板中,在凹 陷閘極之兩側,形成源極/汲極區;在包含凹陷閘極之半導 體基板上,形成第一層間絕緣層;蝕刻第一層間絕緣層, 以形成多數第一接觸孔洞,經由這些接觸孔溝渠底部的源 極/汲極區被曝露在凹陷閘極兩側;形成塡充這些第一接觸 1375281 修正本 孔洞之多個定位接觸栓塞;在包含定位接觸栓塞之半導體 基板上,形成第二層間絕緣層;飩刻第二層間絕緣層,以 形成多數第二接觸孔洞,曝露定位接觸栓塞和在半導體基 板中的源極/汲極區;形成塡充這些第二接觸孔洞之多數金 屬線接觸栓塞;及彩成金屬線:達接到金屬線接觸栓塞平 '行凹陷閘極。 •多數第二接觸孔洞被分成多數第三接觸孔洞,經由此 等第三接觸孔而曝露定位接觸栓塞;和多數第四接觸孔 ® 洞,經此而曝露在半導體基板中的源極/汲極區。 在上述的實施例中,源極/汲極區係藉由0°到20°之傾 斜角和30°到40°之扭轉角的離子佈植N +雜質形成。源極/ 汲極區係藉由1 .0E 1 5到9.0E20離子/cm2之劑量和1 0到20 KeV之離子佈植能量的離子佈植N +雜質所形成。 源極/汲極區係藉由0°到20°之傾斜角和30°到40°之 扭轉角的離子佈植P +雜質形成。源極/汲極區係藉由1.0E 15 到9.0E20離子/cm2之劑量和10到20 KeV之離子佈植能量 ® 的離子佈植P+雜質形成。 【實施方式】 現在,將參考附圖詳細說明根據本發明之特定實施例。 參考第2A圖,墊氧化物層(未圖示)和墊氮化物層(未 圖示)順序形成在包含周邊區之半導體基板100上。光阻圖 案(未圖示)被形成在墊氮化物層上,隔離區之墊氮化物層 透過此光阻圖案而露出。隔離區的墊氮化物層,墊氧化物 層,和半導體基板100藉由使用光阻圖案當作遮罩之鈾刻 -8· 1375281 修正本 製程順序製成圖案,形成第一溝渠1〇2。然後移除光阻圖 案。 絕緣材料沉積在包含第一溝渠102和製成圖案的墊氮 化物層之半導體基板100上,形成塡充第一溝渠102之絕 緣層(未圖不)。飽刻絕緣層’直到曝露出塾氮化物層u此 時’可以藉由使用硏磨製程,如化學機械硏磨(CMP)製程或 •全體蝕刻製程,執行絕緣層蝕刻製程。因此,只剩下在第 —溝渠102之中的絕緣層,使得隔離層1〇3形成在半導體 ® 基板丨00的隔離區中。此時,主動區和隔離區係藉由隔離 層103界定。之後,製成圖案的墊氮化物層和製成圖案的 墊氧化物層順序被移除。 要被使用當作蝕刻障礙層之氧化物層(未圖示)和多晶 矽層(未圖示)順序被形成在包含隔離層103之半導體基板 100上。光阻(未圖示)被形成在多晶矽層上並製成圖案,以 曝露半導體基板1 00之將會形成凹陷閘極的主動區。多晶 矽層和氧化物層係藉由使用光阻圖案當作遮罩之蝕刻製程 ® 製成圖案。使在製成圖案的多晶矽層和製成圖案的氧化物 ·· 層之間的半導體基板100被凹陷,以在一方向形成平行半 '導體基板100的主動區之許多第二溝渠104»第二溝渠104 的尺寸可以根據通道寬度決定。例如,設若在形成具有 0.972 um通道寬度之電晶體,每一個第二溝渠1〇4的深度 和寬度都可以設定爲500埃(A)。再者,第二溝渠104的上 轉角要儘可能圓形化,以減緩磁場強度。之後移除光阻圖 案’製成圖案的多晶矽層,和氧化物層。 -9- 1375281 .. < · 修正本 參考第2B圖,閘極絕緣層106被形成在包含許多第二 溝渠104和隔離層103之半導體基板1〇〇上。閘極絕緣層 106可以爲藉由氧化製程形成之氧化矽(Si02)。 參考第2C圖’導電層(未圖示)和硬式遮罩係以塡充許 多第一溝渠1 〇4之方式’形成在包含第二溝渠1 04之閘極 ' 絕緣層106上。光阻(未圖示)被形成在硬式遮罩上並製成 - 圖案,以曝露將不會形成凹陷閘極的區域之硬式遮罩。光 阻圖案被形成,以跨越在一方向彼此相互平行之許多第二 •溝渠104。此時,導電層可以具有多晶矽層或多晶矽層和 矽化鎢(WSix)層之堆疊層。 硬式遮罩,導電層’和閘極絕緣層106係藉由使用光 阻圖案當作遮罩之蝕刻製程製成圖案。因此,與許多第二 溝渠104相交之凹陷閘極108係形成在包含第二溝渠104 之半導體基板100上。如上所述,凹陷閘極108具有三維 結構,而部分塡充許多製成圖案的第二溝渠104,使得增 加之區域像形成的第二溝渠104之區域一樣多。因此,當 ®源極/汲極區係在後續製程形成時,通道區域可以增加像凹 陷閘極1 〇 8的增加區域一樣多。然後移除光阻圖案。 ' 雖然沒有圖式但是在包含凹陷閘極108之半導體基 板1 〇〇上形成絕緣層之後,可以執行間隔層蝕刻製程,以 在凹陷閘極1 0 8的兩個側壁上形成間隔層(未圖示)。 參考第2D圖,執行離子佈植製程,以在半導體基板 1 〇 〇之凹陷閘極1 0 8的兩側上及第二溝渠1 〇 4的側壁和底 部上’形成源極/汲極區110。此時,因爲源極/汲極區110 -10- 1375281 修正本 的區域由於三維凹陷閘極108的區域增加而增加時,通道 區域也會增加。 特別地,離子佈植製程可以在下列之條件下執行,其 中N +雜質,如砷(As),劑量設定爲1.0E15到9.0E20離子 /cm3 ’離子倚植能量設定爲〗〇到20 KeV >傾斜角設定爲 0°到2 0°,和扭轉角設定爲3(Τ到40。,或P +雜質,如bf2, •劑量設定爲1.0E15到9·ΟΕ2〇離子/cm3,離子佈植能量設 定爲10到20 KeV,傾斜角設定爲0°到20°,和扭轉角設 ® 定爲30°到4 0°,以降低在後續製程形成之定位接觸拴塞和 金屬線接觸栓塞的介面電阻。於是完成包含閘極絕緣層 106,凹陷閘極1〇8,和源極/汲極區110之MOSFET結構 之電晶體。 參考第2E圖,在包含凹陷閘極108之半導體基板1〇〇 上沉積絕緣材料,形成第一層間絕緣層1 1 4。執行第一層 間絕緣層1 1 4的蝕刻製程,直到形成在凹陷閘極1 08上之 硬式遮罩(未圖示)的表面被曝露出來。此時,第一層間絕 ® 緣層1 14可以由任何種類的絕緣材料形成,如氧化矽 (Si02),旋佈玻璃(SOG),硼磷矽酸玻璃(BPSG),磷矽酸玻 璃(PSG),未掺雜矽酸玻璃(USG),和四乙氧基矽烷 (TEOS)。第一層間絕緣層114的蝕刻製程可以藉由使用硏 磨製程,如化學機械硏磨(CMP)製程或全體蝕刻製程執行。 光阻(未圖示)形成在第_層間絕緣層1 1 4和凹陷閘極 108上,並且製成圖案,以曝露對應第二溝渠104之第一 層間絕緣層1 1 4。形成光阻圖案,以曝露在平行凹陷閘極 -11- 1375281 修正本 108之凹陷閘極108的兩側上對應第二溝渠104之第一層 間絕緣層11 4。 在凹陷閘極108的兩側上對應第二溝渠104之第一層 間絕緣層114藉由使用光阻圖案當作遮罩之蝕刻製程蝕 刻,彤成許多第一接觸孔洞1 1 6,經囱這些接鐲孔洞,曝 '露在第二溝渠104底部之半導體基板1〇〇。 •參考第2F圖,以將第一接觸孔洞116塡充之方式,將 導電材料沉積在包含第一接觸孔洞116之第一層間絕緣層 • 114上,形成導電層(未圖示)。蝕刻導電層,直到曝露出第 一層間絕緣層1 1 4。導電層可以由多晶矽層形成。第一層 間絕緣層1 1 4的蝕刻製程可以藉由使用硏磨製程,如化學 機械硏磨(CMP)製程或全體蝕刻製程執行。因此,導電層只 剩餘在許多第一接觸孔洞116之中,而形成定位接觸栓塞 118» 參考第2G圖,絕緣材料沉積在包含定位接觸栓塞118 之第一層間絕緣層1 1 4上,形成第二層間絕緣層1 2 0。第 ® 二層間絕緣層1 2 0可以由任何種類的絕緣材料形成,如 Si〇2 > SOG,BPSG,PSG,USG,或 TEOS。此時,在第二 ’層間絕緣層1 20形成之後,可以再執行第二層間絕緣層1 2 0 的上表面硏磨製程。 層 1 緣塞 絕栓 間觸 層接 二位 第定 在在 露 曝 圖 阻 光 成 形 上 間 層二 第 的 間 之 層 緣 案絕 示12 圖 未 其且 定 應 對 露 曝 洞 孔 觸 接二 第 數製 多刻 。 蝕 20之 1罩 層 遮 緣作 絕當 間案 二阻 第光 之用 8 使 11由 塞藉 栓係 觸22 接 1 位 -12- 1375281 .. , 1 修正本 程形成,而經由這些接觸孔洞曝露定位接觸栓塞118表 面。多數第三接觸孔洞丨24,係交替形成在第二接觸孔洞 122之間,經由這些第三接觸孔洞曝露半導體基板1〇〇中 源極/汲極區110。形成在周邊區之第二和第三接觸孔洞122 和〗24係與胞元區之多數位元線接觸孔洞同時形成" • 此時’在本發明之實施例中,上面已說明第二接觸孔 洞122和第三接觸孔洞124具有孔洞圖案形狀,而且平行
凹陷閘極108交替地形成。但是,在另一實施例中,第2G • 圖的第二接觸孔洞122和第三接觸孔洞124可以相互連 接,以形成具有平行於凹陷閘極1 0 8具有線圖案形狀之接 觸孔洞125,如第3圖所示。在此情形下,將在後續製程 形成之金屬線接觸栓塞也可以形成,以具有線圖案。然後 移除光阻圖案。 參考第2H圖’以將第二和第三接觸孔洞122和124 塡充的方式,將導電材料沉積在第二層間絕緣層120上, 形成導電層(未圖示)。蝕刻導電層,直到曝露出第二層間 •絕緣層120的表面。此時,導電層可以由多晶矽層形成。 第二層間絕緣層1 2 0的蝕刻製程可以藉由使用硏磨製程, • 如CMP製程或全體蝕刻製程形成。 因此,導電層只剩餘在第二.接觸孔洞122和第三接觸 孔洞124之中,如此形成金屬線接觸栓塞ι26。金屬線接 觸栓塞126係與位元線接觸栓塞同時形成在胞元區。 參考第21圖,導電材料沉積在包含金屬線接觸栓塞 126之第二層間絕緣層120上,形成導電層(未圖示)。光阻 -13- 1375281 修正本 (未圖示)形成在導電層上並製成圖案,以曝露除了對應金 屬線接觸栓塞126之區域以外的導電層。導電層可以由具 有低電阻之材料形成,如鎢(W),鈦(TI),氮化鈦(TiN),鋁 (A1),或鋁(A1)合金。 導電層係藉由使甩光阻圖案當作遮罩之蝕刻製程製成 圖案,形成連接到金屬線接觸栓塞126之金屬線128。此 時,金屬線128係平行凹陷閘極108,形成在凹陷閘極108 的兩側上。然後移除光阻圖案。 如上所述,在本發明之實施例中,只形成在既存的胞 元區中之定位接觸栓塞118而擴展到周邊區,然後形成在 藉由使凹陷半導體基板100所形成之許多第二溝渠104 中。然後金屬線接觸栓塞126形成在定位接觸栓塞118上。 因此,源極/汲極區1 1 0和金屬線1 2 8剛好形成在第二溝渠 1 〇4所形成之區域中,如此透過三維凹陷閘極1 08的形成, 導通電流可以增加像通道區域所增加的一樣多。 爲了方便說明,在本發明之實施例中,已說明定位接 觸栓塞118係形成在第二溝渠104之中,然後金屬線接觸 栓塞126形成在定位接觸栓塞118之上,以連接源極/汲極 區110和金屬線128。但是,定位接觸栓塞118可以不需 要形成。在此情形下,當金屬線接觸栓塞126形成時,它 們可以擴展進入第二溝渠104,以透過金屬線接觸栓塞126 連接源極/汲極區110和金屬線128。甚至在此情形下,透 過三維凹陷閘極1 08的形成,導通電流可以增加像通道區 域所增加的一樣多。 •14- 1375281 修正本 在DRAM的情形中,定位接觸栓塞可以藉由形成定位 接觸栓塞在胞元區之製程方式而形成在周邊區。而形成定 位接觸栓塞之製程係爲習知技術,因此將省略說明。 根據本發明,在包含具有凹陷閘極之電晶體的半導體 元件中,接觸栓塞甚至係形成.在藉由使半導體基扳凹陷所 形成之許多溝渠的形成區域中。因此,金屬線和源極/汲極 區可以透過接觸栓塞連接,使得導通電流可以增加像通道 區域所增加的一樣多。 雖然本發明已參考特定實施例詳細說明,但是應當瞭 解那些熟悉本項技術之普通人士所做之變化例和修正例, 將不脫離本發明和所附之申請專利範圍的精神和範圍。 【圖式簡單說明】 第1圖爲根據本發明實施例,包含具有凹陷閘極之電 晶體的半導體元件透視圖; 第2A圖到第21圖爲沿第1圖之線A-A’和B-B’所取的 橫截面圖,用以依序說明半導體製程;及 第3圖爲根據本發明另一實施例之半導體元件的橫截 面圖。 【主要元件符號說明】 100 半 導 體 基 板 102 第 —· 溝 渠 1 03 隔 離 層 1 04 第 二 溝 渠 106 閘 極 絕 緣 層 -15- 修正本 凹陷閘極 源極/汲極區 第一層間絕緣層 第一接觸孔洞 定位接觸拴塞 第二層間絕緣層 第二接觸孔洞 第三接觸孔洞 接觸孔洞 金屬線接觸栓塞 金屬線 -16-
Claims (1)
1375281 第96 1 43 3 95號「半導體元件及其製造方法」專利案 (2012年3月30日修正) 十、申請專利範圍: 1·—種半導體元件的製造方法,其包含下列步驟: 在半導體基板的主動區中沿著一個方同形或複數個溝 渠; 在包含該等溝渠之半導體基板上形成與該等溝渠交叉 的凹陷閘極; 在該凹陷閘極兩側的包含該等溝渠之半導體基板中形 成源極/汲極區; 在包含該凹陷閘極之半導體基板上·方形成層間絕緣 層: 蝕刻該層間絕緣層以形成多個接觸孔洞,經由該等接 觸孔洞在該凹陷閘極兩側曝露出溝渠底部的該源極/汲 極區和該半導體基板中的該源極/汲極區; 形成塡充該等接觸孔洞之接觸栓塞;及 形成連接至該等接觸栓塞且平行於該凹陷閘極的金屬 線。 2. 如申請專利範圍第1項之方法,其中該等接觸孔洞包含: 多個第一接觸孔洞,該溝渠底部的該源極/汲極區經由其 而曝露出;和多個第二接觸孔洞,在該半導體基板中的 該源極/汲極區經由其而曝露出。 3. 如申請專利範圍第2項之方法,其中該等第一接觸孔洞 和該等第二接觸孔洞係相互連接,以形成線圖案形式的 1375281 多個接觸栓塞。 4.如申請專利範圍第1項之方法,其中該源極/汲極區係藉 由以0°到20°之傾斜角和30。到40°之扭轉角離子佈植 N +雜質來形成。 5 -如申請專利範圍第1項之方法,其中該源極/汲極區係藉 由以1.0E15到9.0E20 離子/cm2之劑量和10到20 KeV 之離子佈植能量離子佈植N +雜質來形成。 6. 如申請專利範圍第1項之方法,其中該源極/汲極區係藉 由以0°到20°之傾斜角和30。到40°之扭轉角離子佈植 P +雜質來形成。 7. 如申請專利範圍第1項之方法,其中該源極/汲極區係藉 由以1.0E15到9.0E20 離子/ cm2之劑量和10到20 KeV 之離子佈植能量離子佈植P +雜質來形成。 8. —種半導體元件的製造方法,包含下列步驟: 在半導體基板的主動區中沿一個方向形成複數個溝 渠; 在包含該等溝渠之半導體基板上形成與該等溝渠交叉 的凹陷閘極; 在該凹陷聞極兩側的包含該等溝渠之半導體基板中形 成源極/汲極區; 在包含該等凹陷閘極之半導體基板上方形成第一層間 絕緣層; 蝕刻該第一層間絕緣層以形成多個第一接觸孔洞,經 由該等第一接觸孔洞在該凹陷閘極兩側曝露出溝渠底部 -2- 1375281 的該源極/汲極區; 形成塡充該等第一接觸孔洞之多個定位接觸栓塞 (landing contact plug ); 在包含該等定位接觸栓塞之半導體基板上方形成第二 層間絕緣層; * · , * · _ ' 蝕刻該第二層間絕緣層以形成多個第二接觸孔洞,經 - 由該等第二接觸孔洞曝露出該等定位接觸栓塞和在該半 導體基板中的該源極/汲極區; # 形成塡充該等第二接觸孔洞之多個金屬線接觸栓塞; 及 形成連接至該等金屬線接觸栓塞且平行於該凹陷閘極 的金屬線。 9.如申請專利範圍第8項之方法,其中該等第二接觸孔洞 包含:多個第三接觸孔洞,經由其曝露出該等定位接觸 栓塞;和多個第四接觸孔洞,經由其曝露出該半導體基 板中的該源極/汲極區。 • 10.如申請專利範圍第9項之方法,其中該等第三接觸孔洞 _ 和該等第四接觸孔洞係相互連接,以形成線圖案形式的 該等接觸栓塞。 11.如申請專利範圍第8項之方法,其中該源極/汲極區係藉 由以0°到20°之傾斜角和30°到40°之扭轉角離子佈植 N +雜質來形成。 1 2 .如申請專利範圍第8項之方法,其中該源極/汲極區係藉 由以1 ·0Ε1 5到9.0E20離子/cm2之劑量和1 0到20 KeV -3- 1375281 之離子佈植能量離子佈植N+雜質來形成。 13. 如申請專利範圍第8項之方法,其中該源極/汲極區係藉 由以〇°到20。之傾斜角和30。到40。之扭轉角離子佈植 P +雜質來形成。 14. 如申請專利範圍第8項之方法,其中該源極/汲極區係藉 由以1.0E15到9.0E20離子/ cin2之劑量和10到20KeV 之離子佈植能量離子佈植P +雜質形成。 15· —種半導體元件,包含: 複數個溝渠,沿一個方向平行形成在半導體基板的主 動區中; 凹陷閘極,形成爲在包含該等溝渠之半導體基板上與 該等溝渠交叉; 源極/汲極區,形成在該凹陷閘極兩側之包含該等溝渠 之半導體基板中; 層間絕緣層,形成在包含該凹陷閘極之半導體基板上 方; 接觸栓塞,透過該層間絕緣層中的多個第一接觸孔洞 連接到溝渠底部的該源極/汲極區和透過位在該等第一 接觸孔洞之間的多個第二接觸孔洞連接到該半導體基板 中的該源極/汲極區:及 金屬線,連接到該等接觸栓塞。 16.如申請專利範圍第15項之半導體元件,其中該等第一接 觸孔洞和該等第二接觸孔洞係相互連接,以形成作爲線 圖案形狀的該等接觸栓塞。 -4- 1375281 17. —種半導體元件,包含: 複數個溝渠,沿一個方向平行形成於半導體基板的主 動區中; 凹陷閘極,形成爲在包含該等溝渠之半導體基板上與 該等溝渠交叉; 源極/汲極區,形成在該凹陷閘極兩側之包含該等溝渠 之半導體基板中; 第一層間絕緣層,形成在包含該凹陷閘極之半導體基 板上方; 定位接觸栓塞,經由該第一層間絕緣層中的該等第一 接觸孔洞連接到溝渠底部的該源極/汲極區; 第二層間絕緣層,形成在包含該等定位接觸栓塞之第 一層間絕緣層上; 多個金屬線接觸栓塞,經由第二層間絕緣層中的多個 第二接觸孔洞連接到該等定位接觸栓塞,且經由位在該 等定位接觸栓塞之間的第三接觸孔洞連接到該半導體基 板中的該源極/汲極區;及 金屬線,連接到該等金屬線接觸栓塞。 1 8 .如申請專利範圍第1 7項之半導體元件,其中該等第二接 觸孔洞和該等第三接觸孔洞係相互連接,以形成作爲線 圖案形狀的該金屬線接觸栓塞。 •5-
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070064473A KR100908522B1 (ko) | 2007-06-28 | 2007-06-28 | 반도체 소자 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200901329A TW200901329A (en) | 2009-01-01 |
| TWI375281B true TWI375281B (en) | 2012-10-21 |
Family
ID=40159339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW096143395A TWI375281B (en) | 2007-06-28 | 2007-11-16 | Semiconductor device and method of fabricating the same |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7786529B2 (zh) |
| KR (1) | KR100908522B1 (zh) |
| CN (1) | CN101335240B (zh) |
| TW (1) | TWI375281B (zh) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5448082B2 (ja) * | 2010-03-05 | 2014-03-19 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5754334B2 (ja) * | 2011-10-04 | 2015-07-29 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| KR20140019705A (ko) * | 2012-08-07 | 2014-02-17 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| US8704297B1 (en) * | 2012-10-12 | 2014-04-22 | Force Mos Technology Co., Ltd. | Trench metal oxide semiconductor field effect transistor with multiple trenched source-body contacts for reducing gate charge |
| US9978861B2 (en) * | 2014-04-09 | 2018-05-22 | Vanguard International Semiconductor Corporation | Semiconductor device having gate in trenches |
| CN105448808A (zh) * | 2014-06-05 | 2016-03-30 | 北大方正集团有限公司 | 一种集成电路芯片及其接触孔的填充方法 |
| KR102741106B1 (ko) | 2019-03-19 | 2024-12-10 | 삼성전자주식회사 | 다방향 채널 트랜지스터 및 그 트랜지스터를 포함한 반도체 소자 |
| EP3748685A1 (en) * | 2019-06-06 | 2020-12-09 | Infineon Technologies Dresden GmbH & Co . KG | Semiconductor device |
| DE112021004182T5 (de) * | 2020-08-06 | 2023-06-29 | Sony Semiconductor Solutions Corporation | Halbleitervorrichtung und elektronische einrichtung |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5932911A (en) * | 1996-12-13 | 1999-08-03 | Advanced Micro Devices, Inc. | Bar field effect transistor |
| JP2003332578A (ja) * | 2002-05-09 | 2003-11-21 | Sharp Corp | 薄膜トランジスタ及びその製造方法並びにこれを用いた液晶表示装置 |
| KR20050045715A (ko) * | 2003-11-12 | 2005-05-17 | 삼성전자주식회사 | 리세스 채널 모오스 트렌지스터를 갖는 반도체 장치의제조 방법 |
| KR100574497B1 (ko) | 2004-12-24 | 2006-04-27 | 주식회사 하이닉스반도체 | 비대칭 리세스된 게이트를 갖는 mosfet 및 그 제조방법 |
| KR100680415B1 (ko) * | 2005-05-31 | 2007-02-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| KR100650828B1 (ko) * | 2005-06-16 | 2006-11-27 | 주식회사 하이닉스반도체 | 반도체 소자의 리세스 게이트 형성 방법 |
| KR100608386B1 (ko) * | 2005-06-30 | 2006-08-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
-
2007
- 2007-06-28 KR KR1020070064473A patent/KR100908522B1/ko not_active Expired - Fee Related
- 2007-11-16 TW TW096143395A patent/TWI375281B/zh not_active IP Right Cessation
- 2007-11-21 US US11/943,791 patent/US7786529B2/en not_active Expired - Fee Related
-
2008
- 2008-04-03 CN CN2008100898620A patent/CN101335240B/zh not_active Expired - Fee Related
-
2010
- 2010-07-23 US US12/842,638 patent/US7858461B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN101335240B (zh) | 2010-10-13 |
| US7858461B2 (en) | 2010-12-28 |
| US20100285648A1 (en) | 2010-11-11 |
| US7786529B2 (en) | 2010-08-31 |
| CN101335240A (zh) | 2008-12-31 |
| TW200901329A (en) | 2009-01-01 |
| KR20090000420A (ko) | 2009-01-07 |
| US20090001456A1 (en) | 2009-01-01 |
| KR100908522B1 (ko) | 2009-07-20 |
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| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |