TWI362039B - Non-volatile memory and method for cache page copy - Google Patents

Description

1362039 九、發明說明： 【發明所屬之技術領域】 本發明大體係關於非揮發性半導體記憶體，諸如，電可 抹除可程式化唯讀記憶體（EEPR0M)及快閃eepr〇m，且 具體言之係關於基於鎖存結構在記憶體操作中之有效利用 之快取操作，諸如，將一頁自一記憶體位置複製至另一位 置。 【先前技術】

能夠非揮發性地儲存電荷之固態記憶體，尤其呈封裝為 小形狀因數卡之EEPROM及快閃EEPROM形式的固態記憶 體近來已變為多種行動及手持裝置（特別為資訊器具及消 費型電子產品）中之選擇的儲存裝置。不同於亦為固態記 憶體之RAM(隨機存取記憶體），快閃記憶體為非揮性 的，且甚至在電源被切斷後仍保留其所儲存之資料。儘管 成本較咼，但快閃記憶體正日益用於大量儲存應用中。基 於諸如硬驅動機及軟性磁碟之旋轉磁性媒體的習知大量儲 存裝置並不適合於行動及手持環境。此係由於磁碟驅動機 傾向於體積龐大，易於造成機械故障且具有高潛時及高功 率要求。此等不良屬性使得基於磁碟之儲存在大多數行動 及攜帶型應用中不切實際。另一方面，嵌入式及可卸除式 卡之形式兩者的快閃記憶體由於其小的大小、低功率消 耗、高速度及高可靠性特徵而理想地適合於行動及手持環 境中。 农 EEPROM及電可程式化唯讀記憶體（EpR〇M)為可經抹除 129492.doc 丄观〇39 之非揮發性記憶體且具有經寫入或"程式化"至纟記憶體單 70中的新資料。該兩者利用場效電晶體結構中之浮動（未 連接）導電閘極，其位於半導體基板中之通道區域上於源 極區域與汲極區域之間。控制閘極接著提供於浮動閘極 上。電晶體之臨限電愿特性由保留於浮動閘極上之電荷的 量來控制”亦即，對於浮動閘極上電荷之給定位準，存在 必 >員於接通f晶體以准許其源極區域與沒極區域之間的 導電之前施加至控制閘極的相應電壓(臨限值)。 浮動閘極可保持一電荷範圍且因此可被程式化至臨限電 麼窗内之任何臨限電塵位準。臨限電歷窗之大小由裝置之 最小臨限位準及最A臨限位準定界，裝置之最小臨限位準 及=大臨限位準又對應於可經程式化至浮動問極上之電荷 的_。臨限窗大體視記憶體裝置之特性、操作條件及歷 史而定。窗内之每一截然不同的、可解析臨限電壓位準範 圍原則上可用以指定單元之確定記憶體狀態。當將臨限電 =分為兩個截然不同區域時’每一記憶體單元將能夠儲 予位凡之資料。類似地，當將臨限電壓窗劃分為兩個以 土截然不同區域時，每—記憶體單元將能夠儲存一個以上 部位元之資料。 在通常之二狀態EEPR〇M單元中，建立至少一電 位準以便將導雷窗 ’’ 料電由劃分為兩個區域。當一單元係藉由施加 疋固疋電壓而讀取時，其源極/沒極電流 點：準(:參考電流卿)比較而解析為記憶體狀態：若： 流5貝數向於斷點位準之電流讀數’則判定該單元處於-邏 129492.doc 1362039 輯狀態（例如，"震，，曲 心、）。另一方面，若電流小於斷點位 罕之電流，則判定留_ * A j夂早70處於另一邏輯狀態（例如，，I—,,壯 。因广。’此二狀態單元儲存-位元之數位資訊。常將 了外部€式化之參考電流源提供為記憶體 產生斷點位準電流。 1刀以 為了增加記憶體容量，隨半導體技術之狀態發展，快閃 EE:R:M裝置被製造成具有愈來愈高之密度。用於增加儲 存容量之另一方法— 凌為使母一记憶體單元儲存兩個以上 態。 對於多狀態或多位準EEPROM記憶體單元而t,藉由一 個以上斷點將導電窗劃分為兩個以上區域，使得每一單元 月b夠儲存㈤以上部位元之資料。一給定叹〇M陣列可 儲存之資訊因此隨每—單元可健存之狀態的數目而增加。 具有多狀態或多位準記憶體單元之EEpR〇M或快閃 EEPROM已描述於美國專利第5，172,338號中。

通常藉由兩個機制中之一者將充當記憶體單元之電晶體 程式化至”經程式化”狀態。在"熱電子注入"中，施加至汲 極之高電壓加速電子越過基板通道區域。同時，施加至控 制閘極之高電壓將熱電子牽拉穿過一薄閘極介電質至㈣ 閘極上。在"穿隧注入”中，相對於基板施加高電壓至控制 閘極1此方式，⑯電子自基板牽拉至插入之浮動閘極。 可藉由多個機制來抹除記憶體裝置。對於EpR〇M而 言，可藉由用紫外線輻射自浮動閘極移除電荷而大量地抹 除記憶體。對於EEPROM而言，可藉由相對於控制閉極將 129492.doc 1362039 高電壓施加至基板以便誘發浮動閘極中之電子穿過一薄氧 化物穿隧至基板通道區域（亦即，福勒-諾爾德哈姆穿隧 (Fowler-Nordheim tunneling))而電抹除記憶體單元。通 常’可逐個位元組地抹除EEPROM。對於快閃EEPROM而 έ ’可一次性全部或一次抹除一或多個區塊地電抹除記憶 體，其中一區塊可由記憶體之5 12個位元組或更多位元組 組成。 έ己憶體裝置通常包含可安裝於--^上之一或多個記憶體 晶片。每一記憶體晶片包含由諸如解碼器及抹除、寫入及 讀取電路之周邊電路支援的記憶體單元之一陣列。更複雜 之記憶體裝置藉由一執行智慧型及較高階記憶體操作及介 面連接的外部記憶體控制器操作。 存在現今所使用的許多商業上成功之非揮發性固態記憶 體裝置。此等記憶體裝置可為快閃EEPROM或可使用其他 類型之非揮發性記憶體單元。美國專利第5,〇7〇,〇32號、第 5,095,344 號、第 5,315,541 號、第 5,343,〇63 號及第 5,661，053號、第5,313,421號及第6,222,762號中提供快閃 s己憶體及製造其之系統及方法的實例。詳言之，具有 NAND串結構之快閃記憶體裝置描述於美國專利第 5,570,3 15 號、第 5,903,495號、第 6,〇46,935 號中。又，亦 自具有一用於儲存電荷之介電層的記憶體單元製造非揮發 性記憶體裝置《使用介電層，來替代較早描述之導電浮動 閘極兀件。利用介電儲存元件之此等記憶體裝置已由Ekan 等人在 ’NROM: A Novel Localized Trapping，2-Bit i29492.doc 卿 1362039

Nonvolatile Memory Cell" (IEEE Electron Device Letters » 2000年11月’第η期，第21卷’第543至545頁）中描述e ΟΝΟ介電層延伸越過源極擴散與汲極擴散之間的通道。用 於一資料位元之電荷位於鄰近於汲極之介電層中，且用於 另一資料位元之電荷位於鄰近於源極之介電層中。舉例而 言’美國專利第5,768，192號及第6,〇11，725號揭示一具有一 夾於兩個二氧化矽層之間的截獲介電質之非揮發性記憶體 單元。藉由分開地讀取介電質内之經空間分離之電荷儲存 區域的二進位狀態而實施多狀態資料儲存。 為了改良讀取及程式化效能，並行讀取或程式化一陣列 中之多個電荷儲存元件或記憶體電晶體。因此，一起讀取 或程式化一"頁”記憶體元件。在現有記憶體架構中，一個 列通常含有若干個交錯頁或其可構成一頁。將一起讀取或 程式化一頁之所有記憶體元件。 因此，存在對高容量且高效能非揮發性記憶體之普遍需 要詳5之，存在對具有能夠進行大區塊中的記憶體操作 之高容量非揮發性記憶體的需要，該高容量非揮發性記憶 體具有高效能及裝置資源的有效利用。 【發明内容】 根據本發明之一普通態樣，用於每一記憶體單元之最少 數目之η+1個資料鎖存器之有效利用使一 η位元記憶體能夠 實把有效的；料重疋位或”頁快取複製，。此外’資料鎖存 =相同組態亦允許對料於㈣字線中之資料的讀取與 補·因此’ 2位元§己憶體之每—記憶體單元將僅需要3個 129492.doc 貝料鎖在3S * j*. 實^對儲存於鄰近字線中之資料及對有效資 料重定位的错％ 、 °貝取與補償《類似地，3位元記憶體之每一記 憶體單亓脏过+ Λ • ’⑥要4個資料鎖存器來實施對儲存於鄰近字 、線中之貝料及對有效資料重;t位的讀取與補償。 對於^ 各白 yjL, 、 _ 省存待重定位之n位元資料之一頁記憶體單 此係藉由以下操作來實現：讀取該頁η位元資料且鎖 :至-對應頁的η位元鎖存器中，使得單__位元資料之η個 • 頁（一者來自該η位元資料中之每一者）被鎖存，此按〜 預又次序逐頁地來回移出η個邏輯資料頁中之每一者以用 ;資料處理且將任何經修改的位元傳回至起源鎖存器同 時思著其傳回，同時地逐頁程式化該經處理之資料。以此 方式，可將用於來回雙態觸發資料之時間中的至少一些可 L、藏於寫入操作後，藉此改良頁複製之效能。 詳&之，按預定次序來回移動邏輯資料頁以用於資料處 理使付可用於程式化之第一資料頁將允許程式化自抹除 φ 狀匕、開始直至一給定程式化狀態，甚至當η位元碼之所有 位元不可用於解析所有記憶體狀態時亦如此。類似地，額 外可用頁將允許程式化繼續至甚至更高的程式化狀態。當 戶斤有碼位元變得可用時，由於界定了該頁之每一記憶體單 • 兀之目軚狀態’所以可完成程式化。因此，在調適性全序 列模式下執行程式化，其中只要可用之位元將允許且最終 完成（當所有碼位元皆可用時），則程式化可開始。 本發明在至少四個相關的態樣中具有改良效能之優勢。 第一’在绸適性全序列模式下之程式化允許施加至字線 129492.doc 1362039 的程式化電壓為單調增加函數。可一遍地進行在整個臨限 窗上的自-最低記憶體狀態至—最高記憶體狀態之程式 化。此與多遍程式化形成對比，在多遍程式化情況下程 • $化電壓將必須在每-遍開始時重新開始自初始程式化電 - 壓返回。 * 第二’調適性特徵允許程式化甚至在並非所有碼位元皆 可用以充分解析記憶體狀態時開始。程式化可在一旦多位 元碼之甚至—個位元可用於頁之每—記憶體單元時即開 始。 第三’由於對每-記憶體單元之程式化可藉由—次逐步 添加位7G來進订，所以第一位元資料群可用以程式化該 群5己憶體早7C，而第二位元資料群正藉由經同時資料處理 而準備好。因此，可將資料處理週期隱藏於程式化時間 後。將看出，對於Π位元碼，發明性快取頁複製方案允許 將n-1資料處理操作隱藏於程式化時間後。舉例而言，使 # 帛位兀碼’節省了-個資料處理操作週期。對於3位元 碼，節省了兩個資料處理操作週期。 最後’甚至在歸因於隨後在相鄰字線上程式化之資料而 超前校正擾動效應之情況下，發明性快取頁複製方案可藉 . ^少的資料鎖存器來實施。對於η位元記憶體，資料鎖 存器之數目為每一記憶體單元n+1個。 將自對本發明之較佳實施例的以下描述理解本發明之額 外特徵及優勢，應結合隨附圖式進行該描述。 【實施方式】 129492.doc 1362039 記憶體系统 圖1至圖9說明可實施本發明之各種態樣的實例記憶體系 統。 圖10至圖1 7說明用於記憶體系統之程式化及讀取技術之 實例。 圖18至圖21說明本發明之快取頁複製技術之實施例。 圖1不意性地說明可實施本發明的非揮發性記憶體晶片 之功此區塊。S己憶體晶片100包括記憶體單元之二維陣列 200、控制電路210及周邊電路，諸如，解碼器、讀取，寫 入電路及多工器。 記憶體陣列200可由字線經由列解碼器23〇(分為23〇a、 230B)及由位元線經由行解碼器26〇(分為26〇A、26〇B)定址 (亦見圖4及圖5)。讀取/寫入電路27〇(分為27〇A、27〇B)允 許並行讀取或程式化一頁記憶體單元。資料1/〇匯流排231 耦接至讀取/寫入電路270。 在一較佳實施例中，一頁由共用同一字線的鄰接列之記 憶體單元構成。在將一列記憶體單元劃分為多個頁的另一 實施例中，提供區塊多工器250(分為250A、250B)以將讀 取/寫入電路270多工至個別頁。舉例而言，將分別由奇數 及偶數行之記憶體單元形成的兩個頁多工至讀取/寫入電 路。 圖1說明一較佳配置，其中在陣列之相對側上按對稱型 式實施各種周邊電路對記憶體陣列200之存取，使得每一 側上之存取線及電路的密度減小一半。因此，列解碼器分 129492.doc 12- 1362039 為列解碼器230A及230B，且行解碼器分為行解喝器 及260B。在將一列記憶體單元劃分為多個頁之實施例令 頁多工器250分為頁多工器250A及250B。類似地，讀取/寫 入電路270分為自陣列200之底部連接至位元線之讀取/寫 入電路270A及自陣列200之頂部連接至位元線的讀取/寫入 電路270B。以此方式，讀取/寫入模組之密度及因此感測 拉組3 8 0之密度基本上減小了 一半。 控制電路110為一晶片上控制器，其與讀取/寫入電路 270合作以對記憶體陣列200執行記憶體操作。控制電路 110通常包括一狀態機112及其他電路，諸如，晶片上位址 解碼器及功率控制模組（未明確展示狀態機112提供對記 憶體操作之晶片級控制。控制電路經由外部記憶體控制器 與一主機通信。 記憶體陣列200通常經組織為按列及行排列的且可由字 線及位元線定址之記憶體單元的二維陣列。可根據n〇r型 或NAND型架構形成該陣列。 圖2不意性地說明一非揮發性記憶體單元。記憶體單元 10可由具有-電荷儲存單元20(諸如，浮動閑極或介電層） 之場效電晶體實施。記憶體單元10亦包括一源極14、一汲 極16及一控制閘極30。 存在現今所使用的許多商業上成功之非揮發性固態記憶 體裝置。此等記憶體裝置可使用不同類型之記憶體單元， 每一類型具有一或多個電荷儲存元件。 典型的非揮發性記憶體單元包括EEpR〇M及快閃 129492.doc •13- 1362039 EEPROM。美國專利第5,595,924號中提供了 EEPROM單元 及其製造方法之實例。美國專利第5,070,032號、第 5,095,344 號、第 5,315,541 號、第 5,343,063 號、第 5,661，053 號、第 5,313,421號及第 6,222,762號 t 提供 了快 閃EEPROM單元、其在記憶體系統中之使用及其製造方法 的實例。詳言之，具有NAND單元結構之記憶體裝置之實 例描述於美國專利第5,570,315號、第5,903,495號、第 6,046,935號中。又’利用介電儲存元件之記憶體裝置之實 例已由 Eitan等人在"NROM: A Novel Localized Trapping，2-Bit Nonvolatile Memory Cell" (IEEE Electron Device Letters，2000年11月，第li期，第21卷，第543至545頁）中 及在美國專利第5,768，192號及第6,011，725號中描述。 實務上，通常藉由在將參考電壓施加至控制閘極時感測 單元之源電極及汲電極上之導電電流而讀取單元的記憶體 狀態。因此，對於單元之浮動閘極上的每一給定電荷而 言，可偵測相對於固定參考控制閘極電壓之對應導電電 流。類似地，可程式化至浮動閘極上之電荷的範圍界定— 對應臨限電壓窗或一對應導電電流窗。 或者，替代偵測經劃分電流窗當中之導電電流，可能在 控制閘極處設定用於在測試下之給定記憶體狀態的臨限電 壓iM貞測導電電流是低於還是高於臨限電流。在—實施 中藉由檢驗導電電流正經由位元線之電容放電的速率而 實現相對於臨限電流對導電電流的偵測。 圖3說明對於浮動閘極在任一時間可選擇性地進行儲存 129492.doc •14· 1362039 之四個不同電荷Q1至Q4的源極-汲極雪冷τ * 4机1D與控制閘極電 壓VCG之間的關係。四個實線1〇對V曲竣 押一… CG曲線表示可在記憶體 单元之浮動閘極上程式化的四個可能雷 "b電何位準，其分別對

應於四個可能之記憶體狀態。作為一竇 OD 貫例’一早元群體之 臨限電壓窗可在0.5 V至3.5 V之範圍内。茲丄〜 祀固円。秸由按各〇 5 v之 間隔將臨限窗劃分為五個區域，可對八 J對刀別表示一抹除及六

個程式化狀態的七個可能記憶體狀態，,Gr"、”A,,、”『、 "卜"〇"、圯"、吓"分界。舉例而言，若如所展示使用、2 μΑ之參考電紐EF，則可將以㈣式化之單元視為處於 記憶體狀態"厂，下，因為其曲線與^^相交於由vcg=〇5 v 及1.0 V分界之臨限窗區域中。類似地’ Q4處於記憶體狀 態"E"下。 如可自以上描述看出，使記憶體單元儲存的狀態愈多， 其臨限窗分隔地愈精細。此在程式化及讀取操作過程中將 需要更尚精破度以便能夠達成所需解析度。

圖4說明記憶體單元之N〇R陣列之一實例。在記憶體陣 列200中，每一列記憶體單元由其源極14及汲極16以菊鏈 方式連接。有時將此設計稱作虛接地設計。在一列中之單 tlIO具有其連接至一字線（諸如，字線42)之控制閘極3〇。 在一行中之單元具有其分別連接至選定位元線（諸如，位 元線34及36)之源極及没極。 圖5 A示意性地說明經組織入NAND串中之一串記憶體單 兀。NAND串50包含一系列記憶體電晶體M1、M2、… Μη(例如，n = 4、8、16或更高），該等記憶體電晶體由其源 129492.doc 1362039 極及汲極菊鏈。一對選擇電晶體S1、S2控制記憶體電晶體 鏈分別經由NAND串之源極端54及汲極端56而至外部的連 接。在一記憶體陣列中，當接通源極選擇電晶體“時，源 極端耦接至源極線（見圖5B)。類似地，當接通汲極選擇電 晶體S2時，NAND串之汲極端耦接至記憶體陣列之位元 線。鏈中之每一記憶體電晶體1〇充當一記憶體單元。其具 有儲存給疋$之電荷以表示所欲之記憶體狀態的電荷儲存 元件20。每一記憶體電晶體之控制閘極30提供對讀取及寫 入操作之控制。如將在圖5B中看出，—列NAND串之對應 的記憶體電晶體之控制閘極30皆連接至同一字線。類似 地，選擇電晶體S 1、S2中之每一者之控制閘極32提供分別 經由該選擇電晶體之源極端54及汲極端56而對NAND串的 控制存取。同樣地，一列NAND串之對應的選擇電晶體之 控制閘極3 2皆連接至同一選擇線。 當在程式化期間讀取或驗證NAND串内之已定址記憶體 電晶體10時，以適當電壓供應其控制閘極3〇。同時， NAND串50中之剩餘未定址記憶體電晶體藉由在其控制閘 極上施加充分電壓而完全接通。以此方式，有效地產生自 個別s己憶體電晶體之源極至NAND串之源極端5 4且同樣自 個別記憶體電晶體之沒極至單元之汲極端5 6的導電路徑。 具有此等NAND串結構之記憶體裝置描述於美國專利第 5,570,3 15號、第 5,903,495號、第 6,046,935號中。 圖5B說明由NAND串50(諸如在圖5A中所示之NAND串） 構成的記憶體單元之NAND陣列200之一實例。沿著每一行 129492.doc 16 1362039 N AND串，諸如位元線36之位元線耦接至每一 NAND串之 汲極端56。沿著每一組NAND串，諸如源極線“之源極線 耦接至每一NAND串之源極端54。又，沿著一組NAND串 中的列5己憶體單元之控制閘極連接至一諸如字線42之字 線。沿著一組NAND串中的一列選擇電晶體之控制閘極連 接至一諸如選擇線44之選擇線。在一組NAND串中的一整 列記憶體單it可由在該組N A N D串之字線及選擇線上的適 當電壓定址。當正讀取NAND串㈣—記憶電晶體時，該 串中之剩餘記憶體電晶體經由其相關聯字線而硬接通，使 得流經該串之電流基本上視儲存於正讀取之單元中的電荷 之位準而定。 圖6不意性地說明在可抹除區塊中組織的一記憶體陣列 之一實例。電荷儲存記憶體裝置之程式化僅可導致將更多 電荷添加至其電荷儲存元件。因此，在程式操作前，必須 移除（或抹除）記憶體單元之電荷儲存元件中之現有電荷。 當一起（亦即，在一瞬間）電抹除一整個陣列的單元2〇〇或該 陣列之顯著群的單& _，諸如EEPROM之非揮發性記憶體 被稱作"快閃’’ EEPR〇M。一旦被抹除，接著即對該群單元 再程式化。可一起抹除的該群單元可由一或多個可定址抹 除單元300组成。抹除單元或區塊300通常儲存一或多個資 料頁，頁為程式化及讀取之最小單位，但在一單一操作中 可程式化或讀取一個以上部頁。每一頁通常儲存資料之一 或多個扇區’ ^區之大小由主機系統界^。—實例為遵循 對磁碟驅動機所建立之標準的5 12位元組使用者資料加上 129492.doc m 17- 1362039 關於使用者;貝料及/或儲存有該使用者資料之區塊的某數 目位元纟且之附加資訊的扇區。 在圖6中所不之實例中’記憶體陣列200中之個別記憶體 單元可由子線42(諸如，WL〇_WLy)及位元線36(諸如， • BL〇-BLX)存取。記憶體經組織至抹除區塊内，諸如，抹除 區塊〇 1..’01。亦參看圖5A及圖5B，若NAND串50含有16 個。己隐體單元，則陣列中之第一組nand串將可由選擇線 44及字線42(諸如，WL〇-WL15)存取。抹除區塊〇經組織以 具有經一起抹除的第一組NAND串之所有記憶體單元。在 另一記憶體架構中，可一起抹除一個以上組之。 圖7示意性地說明圖1中展示之讀取/寫入電路之—較佳 配置。讀取/寫入電路270經實施為一組經劃分之讀取/寫入 隹疊400且允許並行璜取或程式化一群（亦被稱作”頁”）記憶 體單元。如較早所描述，記憶體架構使得讀取/寫入電路 之一集合並行地飼月艮記憶體單元之一對應集纟。如在圖8 • 中將看出，每一讀取/寫入堆疊400為用於伺服頁之—子集 的讀取/寫人電路之—分群。若在―頁中存知個記憶體單 元，則每一堆疊伺服&個記憶體單元之一子集。讀取/寫入 堆#之操作由堆疊控制器4丨0控制。 圖8說明圖7中展示之讀取/寫入電路當中的讀取/寫入堆 疊之配置。每—讀取/寫人堆疊彻對-群k個位元線並行 操作。若一頁具有ρ=Γ*Η@位元線，則將存在r個讀取/ 堆疊 400-1 ..... 400_Γ〇 ‘、 並行操作之整個組的經劃分之讀取7寫入堆疊4〇〇允許並 129492.doc • 18· ^62039 仃讀取或程式化沿著一列的p個單元之_區塊（或頁）。因 ，，對於整個列之單心將存在p個讀取/寫人模組。由於 母一堆疊正飼触個記憶體單元，該組中的讀取/寫入堆疊 之總數因此由r，/k給定。舉例而言，若#該組中的堆疊 之數目’則m 一例示性記憶體陣列可具有m2個位 π組⑴2χ8個位元），k=8，且因I·。在較佳實施例 中，區塊為整個列之單元的行程。在另一實施例中，區塊

為列中之單元的一子集。舉例而t，單元子集可為整個列 之一半或整狀四分之…該單元子集可為㈣單元或每 隔-個其他單it之單元或每隔預定數目之單元的單元之行 程。 每-讀取/寫入堆疊（諸#，4〇(M)基本上含有歸飼服k 個記憶體單元之區段的感測放大器212_丨至212吨之堆疊。 —較佳感測放大器揭示於美國專利公開案第2〇〇4 〇1〇9357_ A1號中，其全部揭示内容特此以引用的方式併入本文中。

堆疊匯流排控制器41 〇經由線4 11將挖制及時序信號提供 至讀取/寫入電路370。堆疊匯流排控制器自身經由線3 η 而視記憶體控制器310而定。每一讀取/寫入堆疊400當中 的通彳。由一互連的堆疊匯流排4 3 1實行且由堆曼匯流排控 制器4 1 〇控制。控制線4丨丨將控制及時脈信號自堆疊匯流排 控制器410提供至讀取/寫入堆疊400·!之組件。 在較佳實施例中，堆疊匯流排被劃分為用於在共同處理 器500與感測放大器212之堆疊之間通信的saBus 422，及 用於在處理器與資料鎖存器430之堆疊之間通信的DBus 129492.doc 423 ° 1362039 資料鎖存器430之堆疊包含資料鎖存器430-1至430-k， 一者用於與該堆疊相關聯之每一記憶體單元。I/O模組440 使資料鎖存器能夠經由I/O匯流排23 1與外部交換資料。 共同處理器亦包括一輸入端507，其用於指示記憶體操 、 作之狀態（諸如，誤差條件）的狀態信號之輸入。狀態信號 用以驅動η電晶體550之在線或（wired_〇r)組態下系接至旗 • "^匯流排5 09的閘極。旗標匯流排較佳由控制電路1 1 〇預充 電且在狀態k號由讀取/寫入堆疊中之任一者確定時將下 拉旗標匯流排。 圖9為圖8之讀取/寫入堆疊之功能性方塊圖。基本上， 每一讀取/寫入堆疊伺服到固記憶體單元，其為並列的一頁 之一子集。讀取/寫入堆疊含有感測放大器212_1至212_让之 堆疊及資料鎖存器430-1至430-k之堆疊。感測放大器之堆 疊及資料鎖存器之堆疊共用共同處理器5〇〇，共同處理器 φ 500能夠處理其當中之資料。在任一時間，共同處理器5〇〇 處理與一給定記憶體單元相關之資料。舉例而言，對於耦 接至位元線1之记憶體單元，對應的感測放大器2 12· 1將自 記憶體單元感測之資料鎖存至感測放大器鎖存器_SA鎖存 器2 14-1。類似地，資料鎖存器430J之對應的集合儲存與 耦接至位元線1之記憶體單元相關聯的輸入或輸出資料。 在較佳實施例中，資料鎖存器4304之集合包含用於儲存 (q+Ι)位元之資訊的一集合之資料鎖存器434·〇..... 或分別的 DLO、DL1、···、DLq。 129492.doc -20- 該頁記憶體單元共用一共同字線，且該頁之每一記憶體 單元經由位元線耦接至一感測放大器。當記憶體單元頁被 讀取或寫入時，其亦被稱作自與記憶體單元頁相關聯之字 線讀取或寫入至該字線。類似地，與記憶體單元頁相關聯 之資料亦被稱作資料頁。 此等讀取/寫入電路已描述於2〇〇6年6月29日公開的美國 專利申請公開案US-2006-0140007-A1中，其全部揭示内容 以引用的方式併入本文中。 圖1 〇說明處於正施加至一選定字線之階梯波形之形式下 的一連串程式化電壓脈衝。當將一單元程式化至一給定狀 態時’每當試圖將遞増電荷添加至浮動閘極，該單元經受 連續的程式化電壓脈衝。在程式化脈衝之間，單元經讀回 或驗證以判定其相對於斷點位準之源極·汲極電流。對於 一單元’當已驗證其到達所要之狀態時，程式化停止。所 使用的程式化脈衝串（train)可具有增加的週期或振幅以便 抵消經程式化至記憶體單元之電荷儲存單元内之聚集的電 子。程式化電路大體將一系列程式化脈衝施加至一選定字 線。以此方式，控制閘極連接至字線的一頁記憶體單元可 一起經程式化。無論何時當該頁之一記憶體單元已經程式 化至其目標狀態時，其被禁止程式化，而其他單元繼續經 受程式化，：&至該頁之所有單元已經帛式驗證為止。 單元至單元耦接（"Yupin效應，，） 經程式化至-記憶體單元之電荷儲存元件中的電荷產生 -電場’該電場微擾相鄰記憶體單元之電場。若歸因於相 129492.doc •21 · 1362039 鄰單元隨後經程式化有不同電荷，一記憶體單元在一第一 場環境下經程式驗證且稍後在一不同場環境下經再次讀 取’則讀取準確性可受到被稱作"Yupin效應"之物的影 響。在半導體記憶體中甚至更高整合之情況下，隨著蜂巢 間間隔收縮’ s己憶體單元之間的歸因於所儲存電荷之電場 之打擾（Yupin效應）變得愈來愈可感知。 藉由在已程式化相鄰單元後使在程式驗證之時間與讀取 之時間之間的一單元之場環境之不對稱性最小化，可減輕 Yupin效應。此問題影響沿著一列且在位元線上之鄰近單 元（BL-BL Yupin效應）及沿著一記憶體陣列之在字線上的一 行之鄰近單元（WL-WL Yupin效應）。 一減小BL-BL Yupin效應之方式為採用多位元編碼，其 避免了每一遍二進位程式化之間的電荷之大改變。具有此 等特性之較佳編碼由"LM"編碼提供。 一減小WL-WL Yupin效應之方式為以一最佳次序程式化 記憶體陣列t之頁。 一校正WL-WL Yupin效應之方式為使用"超前，，或"LA"校 正來讀取經程式化之頁。 對於2位元或4狀態記憶體之例示性較佳” lm，，編褐 圖11(0)至圖11(3)說明藉由較佳的2位元邏輯碼（"LM"碼） 編碼之4狀態記憶體之邏輯逐頁程式化。來自〜頁之每一 圮憶體單元的2個碼位元形成兩個邏輯頁，其中每一頁形 成自自該頁之每一記憶體單元貢獻的一碼位元。可逐個邏 輯頁地執行程式化，其中下部頁後跟著上部L此瑪提供 129492.doc

-22- 合錯且緩解了 BL_BL Yupin效應。圖說明4狀態記憶體 陣列之臨限電壓分布。每一記憶體單元之可能的臨限電壓 跨越6)0限窗’該臨限窗被劃分為四個區域以對四個可能 的圮憶體狀態"Gr"、"A"、"B”及"C"分界。”Gr"為接地狀 匕、其為—緊湊分布中之抹除狀態，"a"、"B”及"C"為三 個漸進的程式化狀態。在讀取期間，四個狀態由三個分界 斷點Da ' DB及Dc分界。 圖11 (3)說明表示四個可能的記憶體狀態之較佳的2位元 LM編碼。記憶體狀態（即，”Gr"、"a"、"B"及"c")中之每 一者分別由一對"上，下"碼位元（即，”u ”、"〇1"、”〇〇”及 1 〇 )表示。LM編瑪與習知格雷碼（Gray C0(je)的不同之處 在於對於狀態"A”及，，C”顛倒上部位元及下部位元。"LM" 碼已揭示於美國專利第6,657,891號中，且在藉由避免需要 電荷之大改變的程式操作來減小鄰近浮動閘極之間的場效 麵接過程中係有利的。如將在圖n(2)及圖u(3)中看出， 如自臨限電壓VT之適度改變顯而易見，每一程式化操作導 致電荷儲存單元中之電荷的適度改變。 編碼經設計’使得可分開地程式化及讀取2個碼位元下，, 及上位元。當程式化下部位元時’單元之臨限位準保持 處於’'抹除”區域中或移至臨限窗的"下部中間"區域。當程 式化上部位元時，處於此等兩個區域中之任一者中的單元 之臨限位準經進一步提昇至在臨限窗之一”下部中等"區域 中之一稍微較高位準》 圖11(1)及圖11(2)說明使用2位元LM碼的下部頁程式 129492.doc •23· b谷錯LM碼經設計以避免任何隨後上部頁程式化經由 ^何中等狀態而轉變。因此，第_訂部頁程式化具有一 單％，右下部位70為”1 ”，則該單元保持處於，，抹除"或”G", 狀態下，或者若下部位元為，，G，，，則該單元經程式化至"下 °P中等’’狀態。基本上，藉由具有經程式化至處於臨限值 :-良好界定範圍内之深度抹除狀態，"&"或"接地"狀態 為具有緊凑分布之"技降|，„ 徠除狀態。下部中等，，狀態可具有跨 於記憶體狀態丨丨A"盘，丨丨夕„从必 一 Β之間的臨限電壓之寬廣分布。在程 式化期間，相對於粗略分界（諸如，Da)驗證"下部中等"狀 態。 圖⑽及圖11(3)說明使用2位元…碼的上部頁程式 。基於第一輪下部頁程式化來執行上部頁程式化。視下 口Μ立元之值而定，一仏 能. ，，口上0卩位70可表示不同記憶體狀 心、在第一輪程式化中，若一輩开住目士 早7^待具有上部位元，，1，，同 時下部位元為"1 "丨亦g 藉^ (方即’ d，1))，則對於彼單元，不存在 程式化，且其保持處於"Gr"。 _ 右上。P位7L為”0"同時下部 位疋為”1”（亦即，（〇 π) _

Hi和 ， h亥早兀自” Gr”狀態程式化至 A狀態。在程式化黾” A，, s « _ . 肩間，驗證係相對於分界DVA。 —方面，若單元待具有上部

Pn f 丨1兀0同時下部位元為"ο" ,、(0,0))，則該單元自"下部中等π & H ί 該程式驗證俜相心4 ”專狀態程式化至Τ。 、棚c。且你相對於分界DV 類 部位元"1”因拉類似地，若單元待具有上 自"下加士從 d，0))’則該單元將 界DV°由"狀態程式化至”C'，。該程式驗證係相對於分 ,C°由於上部頁程式化僅涉及自心狀態或"下部中等" 129492.doc m -24- 1362039 狀態程式化至下一個鄰近記憶體狀態，所以自一輪至另一 輪並未更改大量電荷。又，設計自”Gr"至粗略"下部中等” 狀態之下部頁程式化以節省時間。在每一程式化遍中，增 加之程式化脈衝被重新開始且自初始VpgmO傾斜上升（見 ' 圖 10) 〇 • 在另一較佳實施例中，實施"快速通過寫入”程式化技 術。無論何時當一單元之程式化接近一驗證分界點時，藉 ^ 由對位元線電壓之合適偏壓或者藉由修改程式化脈衝而將 使程式化切換至一較慢（亦即，較精細）模式。以此方式， 為了快速集中，最初可使用較大程式化步驟，其不具有突 增目標狀態之風險。"QPW”程式化演算法已揭示於2〇〇5年 12 月 29 日申 5青且74為’’^^1;11〇(^8€〇1'1111卩1*〇乂6<^?1<〇^3111-

Verify 〇perations in N〇n_v〇latile Mem〇ries”之美國專利申 請案序號^/323,596中，其全部揭示内容特此以引用的方 式併入本文中。 φ 圖U(〇)至圖12(2)說明藉由較佳的2位元邏輯碼（"LM"碼） 編碼之4狀態s己憶體之全序列程式化。類似於圖丨以〇)，圖 1 2(0)說明4狀態記憶體陣列之臨限電壓分布，其具有作為 - #地狀態之抹除狀態及漸進地更經程式化之記憶體狀 匕、A、B及C。圖12⑴至圖12⑺說明一全序列程式化 方案’其中所有2位兀皆可用以辨別接著直接自"Gr”狀態 程式化之目標狀態。在-程式化遍中，程式化脈衝將自 VpgmO單調i曰加，其巾使用臨限參考οι驗證程式化"n” 至A狀態’接著藉由〇、驗證程式化”〇1"至"b"狀態，且 129492.doc -25- 1362039 最後藉由DVC驗證程式化"10"至"c”狀態。一旦一記憶體單 元經程式驗證，則其被禁止程式化。當最後的單元經程式 驗證時，結束對該頁之程式化。 圖1 3 A說明辨別藉由2位元LM碼編碼之4狀態記憶體之下 部位元所需的讀取操作。解碼將視是否已程式化上部頁而 定。若已程式化上部頁，則讀取下部頁將需要一關於分界 臨限電壓DB之讀取途徑：readB。另一方面，若尚未程式 化上部頁，則下部頁將被程式化至"中等"狀態（見圖 11(2))，且readB將引起誤差。相反，讀取下部頁將需要一 關於分界臨限電壓Da之讀取途徑：readA。為了區分該兩 個狀況，當正程式化上部頁時，在上部頁中（通常在一附 加或系統區中）寫入一旗標（”LM”旗標）。在讀取期間，將 首先饭疋已程式化上部頁且因此將執行readB操作。若讀 取LM旗標，則該假定為正確的且進行讀取操作。另一方 面，若第一讀取並未產生旗標，則其將指示尚未程式化上 邻頁且因此將必須藉由readA操作來讀取下部頁。 圖1 3B s兑明辨別藉由2位元[μ碼編碼之4狀態記憶體之上 部位το所需的讀取操作。如自該圖清晰可見，上部頁讀取 將需要分別關於分界臨限電壓Da&Dc22路讀取：及 readC。類似地，若尚未程式化上部頁，則亦可藉由"中等" 狀態而此淆上部頁之解碼。再一次地，LM旗標將指示是 否已程式化上部頁。若未程式化上部頁，則讀取資料將重 设至’’ 1 ” ’其指示未程式化上部頁資料。 若讀取待掃描如處於"全序列，，讀取或，，所有位元"讀取中 129492.doc ί S3 -26- 1362039 的分界狀態之所有序列，則關於分別藉由參考臨限電壓 D a ' D b及D 〇分界的記憶體狀態"G r"、" a "、” B"及1' C11執行 讀取。因為所有可能的狀態皆由全序列讀取來區別，所以 不存在檢查任何LM旗標之需要。在此讀取模式下，一起 判定所有位元。 對於3位元或8狀態記憶體之例示性較佳” lm，，編碼 2位元LM碼之實例可類似地延伸至3位元或高數目之位 元。

圖14(0)至圖14(4)說明藉由較佳的3位元邏輯碼（，，LM"碼） 編碼之8狀態記憶體之程式化。來自一頁之每一記憶體單 元的3個位元形成三個邏輯頁且可逐個邏輯頁地執行程式 化。此碼類似於較早描述之2位元LM編碼，且為至編碼八 個可能記憶體狀態之3個位元的延伸。圖14(〇)說日月8狀能纪 憶體陣列之臨限電壓分布。每一記憶體單元之可能的臨限

電壓跨越-臨限窗’該臨限窗被劃分為八個區域以對八個 可月b 的 s己憶體狀態，，Gr”、"A"、"B"、"c"、"d"、"e"、 及G刀界。Gr”為接地狀態，其為一緊凑分布中之抹除 狀態’ "A” - ’’G”為七個漸進的程式化狀態。在讀取期間， 八個狀態由七個分界斷點Da_Dg分界。 圖14(4)說明表示八個 、個可紀的δ己憶體狀態之較佳的3位元 L Μ編碼。八個記愔科灿自Ε > 匕G體狀態中之每一者分別由三個一組的 111 "〇Π" λ "ooi". 、”010"及”U〇"。如將在圖14(1)及圖 14(4)中看出’如自臨限電壓Vt之適度改變顯而易見，每 上，中，下"位元表示，即 ”101"、"100"、··_ 129492.doc I S -] •27· 1362039 -程式化操作導致電荷儲存單元中之電荷的適度改變。

編碼經設計，使得可分開地程式化及讀取3個碼位元-"下：、"中"及"上"位元。因此，第一輪下部頁程式化具有 —單元，若下部位元為"丨”，則該單元保持處於"抹除"或 nGr"狀態下’或者若下部位元為"〇，，，則該單元經程式化 至下部中等&態。基本上’藉由具有經程式化至處於臨 限值之-狹窄範圍内之深度抹除狀態，"以”或"接地，，狀態 為具有緊凑分布之”抹除"狀態。"下部中等"狀態可具有跨 於s己憶體狀態’’B"與"D"之間的臨限電壓之寬廣分布。在程 式化期間，可相對於粗略斷點臨限位準（諸如，Db)驗證 "下部中等"狀態。當程式化中間位元時，一單元之臨限位 準將自由下部頁程式化產生的兩個區域中之—者開始且移 至四個可能的區域中之一者。當程式化上部位元時，一單 元之臨限位準將自由中間頁程式化產生的四個可能區域中 之一者開始且移至八個可能的記憶體狀態中之一者。

大體而言，正並行程式化—頁記憶體單元，其中每一記 憶體單元具有3個位元。因此，可將該頁記憶體單元看作 具有3個邏輯資料頁，其中每一邏輯資料頁係自該頁之每 單元的一碼位元貝獻而來。因此，"下部位元"頁係形成 自該頁之每一記憶體單元的下部位元，"中間位元"頁係形 成自每一單元的中間位元，且，，上部位元"頁係形成自該頁 之每一單元的上部位元。 圖14(1)及圖14(2)說明使用3位元Lm碼的下部頁程式 化。容錯LM碼經設計以避免任何隨後較高頁程式化經由 129492.doc -28- 1362039 任何中等狀態而轉變。因此， 單亓，— 輪下部頁程式化具有_ 早兀右下部位元為"1"(亦即，（x x , 协”娃队 u，x，i)) ’則該單元保持處 =·，或狀態下’或者若下部位元為"… 二=則該單元經程式化至，，下部中等”狀態。基本上， 藉由八有經程式化至處於臨限值之 度抹除狀態，w接地，，肤能A 界疋範圍内之深 狀離"… 態為具有緊凑分布之，，抹除” :。下。”等"狀態可具有跨於記憶體狀態，與 二臨限電壓之寬廣分布。在程式化期間，關於 如，db)驗證，，下部中等，，狀態。 化圖Z及圖14(3)說明使用3位元L—間頁程式 基於第—輪下部頁程式化來執行中間頁程式化。視下 部位元而定，一外宏由pq从一 喚一 .π疋中間位兀可表示不同記憶體狀態。在 弟一輪程式化中，若一置开住目 寺八有中間位元"1 "同時下部 位元為” 1"(亦即，Γ】 Β, & (X，U))，則對於彼單元，不存在程 化’且其保持處於” Gr” μ 士 ' 右中間位元為”0”同時下部位元 為"1"(亦即，（χ 〇山） _ ，））則該早兀自”Gr”狀態程式化至跨於 "A”與丨，B”之間的—第— 、 中間中4 ’狀態。在程式化至第一 '’中間中等’Ί大態期間，驗执孫 J驗也係關於分界DVA。另一方面， 若單元待具有中間位 ]位70 0冋時下部位元為” 〇”（亦即， (x，0,0))，則該單亓 ό ,,π & a μ 下中等·’狀態程式化至跨於"C "盘 "D"之間的一第二”中門由1 ,,处'、 Τ間中專狀態。該程式驗證係關於分 界DVC類似地’若單元待具有中間位元”"同時下部位元 為"0"(亦即’（x’U))，則該單元將自"下部中等，狀態程式 化至跨於"E”與丨'F，，之間沾 楚丄 丄 <間的一第二，，中間中等"狀態。該程式 129492.doc -29- 驗證係關於分界D VE。 圖叩）及圖叩m明使用3位元LM碼的 基於第一輪及第二輪(即，下及中間頁程式化)= 上部頁程式化。視下部位元及令間位元而定，一 2 位元可表示不同記憶體狀態。在第三輪程式化申了上二 元待具有上部位元”1”同時下部位元及中間位元為 即，从1))，則對於彼單元，不存在程式化，且其^ 於"Gr"。另一方面，芒μ如 -、保符處 右上。卩位元為，·〇"同時下部位元及中 間位元為"1 "(亦即，（〇 J n、 (，U))，則該單元自”Gr”狀態程式化 至A"狀態。在程式化至"A"期間，驗證係關於分界DVa。 類似地’若單元待具有上部位元"〇”同時下部位元及中 間位元分別為”0”及"r (亦即’（〇,〇1))，則該單元自第 -”中間中等”狀態程式化至”B、該程式驗證係關於分界 dvb。若單元待具有上部位元”"同時下部位元及中間位元 分別為T及"P (亦即’（…）），則該單元自第一”中間中 等”狀態程式化至”C”。該程式驗證係關於分界DVc。 類似地，若單元待具有上部位元"i "同時下部位元及中 間位元分別為"〇"及"0"(亦即，〇,〇,〇))，則該單元自第二"中 等:狀態程式化至"D"。該㈣驗證係關於分界Μ" 若單元待具有上部位元"〇"同時下部位元及中間位元分別 為T及”〇”（亦即，（〇,〇,〇))，則該單元自第二”中間中等” 狀態程式化至”E'該程式驗證係關於分SB%。 類似地，若單元待具有上部位元” 〇"同時下部位元及中 間位元分別為”1”及"〇"(亦即，（〇山〇))，則該單元自第三"中 129492.doc -30· ^62039 1申等狀態程式化至"F"。該程式驗證係關於分界DVp。 右單元待具有上部位元"i"同時下部位元及中間位元分別 .為及，'〇，’（亦即，（u，〇))，則該單元自第三"中間中等" . 狀態程式化至"G”。該程式驗證係關於分界DVg。 由於上部頁程式化僅涉及自MGr"狀態或"t間中等"狀態 中之一者程式化至下一個鄰近記憶體狀態，所以自一輪至 另一輪並未更改大量電荷。此幫助緩解BL_BL Yupin效 • 應。 對於4位兀、5位元及較高位元LM編碼，相同原理適 用，其中η位元碼將具有n個資料頁，其中每一頁形成自一 頁中貢獻碼之一給定位元的每一單元。更重要地，自一較 低位元頁至一較高位元頁的程式化招致單元之電荷的適度 改變，藉此限制了歸因於一頁記憶體單元當中的Yupin效 應之微擾量。 字線之間的Yupin效應 • 對於微擾處於鄰近字線上的記憶體單元之間的wl_wl Yupin效應，在使用較佳程式化方案程式化期間可將其減 輕。此將有效地將微擾減小一半。藉由使用一較佳的"超 . 前”讀取方案’亦可在讀取期間校正剩餘的一半。 較佳的程式化方案將具有與按一最佳序列程式化之字線 相關聯的頁。舉例而言，在每一實體頁固持一頁二進位資 料之二進位記憶體的情況下，較佳地沿著一致方向（諸 如，自底部至頂部）依次程式化該等頁。以此方式，當正 程式化一特定頁時，處於其下侧上之頁已經程式化。不管 129492.doc •31 - 1362039 其可能具有對當前頁之何微擾效應，隨著鑒_於此等微擾程 式驗證當前頁而對其考量。基本上，程式化頁之序列應允 許正經程式化之當前頁在其已經程式化後看出在其環境周 圍之最小改變。因此，每一經程式化頁僅受到在其上側上 之頁的微擾，且按此程式化序列使WL-WL Yupin效應有效 ， 地減小了 一半。 在記憶體單元之每一實體頁為多狀態且所得多個邏輯資 ^ 料頁在不同遍中經程式化的記憶體之情況下，序列並不太 直接。舉例而言’在2位元記憶體中，可將與一字線相關 聯之母一實體頁看作來自每一單元的2位元資料之一單一 頁或者兩個分開的邏輯頁，1位元資料之下部位元及上部 位元各自來自每一單元。實體頁可因此用兩個位元一遍地 、’式化或者在兩個分開的遍中，第一者用下部位元頁且 接著稿後用上部位元頁程式化。當每一實體頁待在兩個分 開的遍中經程式化時，經修改的最佳序列係可能的。 φ 圖1 5說明具有2位元記憶體單元之記憶體的一實例，且 其中其頁按一最佳序列經程式化，以使鄰近字線上之記憶 體單元之間的YUpin效應最小化。為了方便起見，記數法 • 使得實體頁P0、PI、P2…分別駐留於字線wo、W1、W2... . 上。對於2位元記憶體，每一實體頁具有與其相關聯之兩 個邏輯頁，即，下部位元邏輯頁及上部位元邏輯頁，每一 者具有二進位資料。大體而言，一特定邏輯頁由Lp(字線. 邏輯頁）提供。舉例而言，W0上之P0的下部位元頁及上部 位元頁分別經標註為LP(0_0)及LP(O.l)，且在霤2上之對應 129492.doc •32- 1362039 者將為 LP(2.0)及 LP(2.1)

基本上’邏輯頁之程式化將遵循序列η，使得正經程式 化之當前頁在其已經程式化後將看出其環境周圍之最小改 變。在此情況下，纟自底部至頂部的致方向上再次漸 增地移動將幫助消除來自一側之微擾。此外，由於每一實 體層可具有兩個冑式化遍，所以隨著程式化向上移動實體 頁，在當前上部位元頁鄰近的下部位元頁已經程式化後對 其程式化使得當程式化該當前上部位元頁時考量其微擾效 應將為較佳的。因此，若程式化自LP(〇 〇)開始，則該序列 將由頁程式化次序0、1、2、…n加上標記，其將產生： LP(O.O)、LP(l.O)、LP(O.l)、LP(2.0)、Lp〇」）、Lp(3 〇)、 LP(2 · 1)…。 對在讀取（超前或”LA”讀取）期間的WL_WL Yupin效應之 校正

LA讀取方案已揭示於2006年1〇月公開的題為"Read Operations for Non-Volatile Storage that Includes Compensation for Coupling"之美國專利申請公開案第us_ 2006-0221714-A1號中，其全部揭示内容以引用的方式併 入本文中。藉由LA (”超前”）校正之讀取基本上檢驗經程式 化至一鄰近字線上的單元内之記憶體狀態，且校正其具有 的對正在當前字線上讀取的記憶體單元之任何微擾效應。 若頁已根據上述較佳的程式化方案而程式化，則鄰近的字 線將係來自緊處於當前字線上之字線。LA校正方案將需 要在於當前頁前待讀取之鄰近字線上之資料。 129492.doc •33· 1362039 舉例而言，參看圖15，若待讀取之當前頁（m)處於 WLm(例如，Wli)上，則la讀取將首先讀取下一個字線 WLm+l(例如，Wl2)，且將資料結果保存於一資料鎖存器 中。接下來，將接著鑒於WLm+1結果來感測當前頁。

如較早結合圖15所描述，在具有較佳的程式化序列之2 位元L1VU馬中，下部頁（例如，LP(1 〇))將被程式化至％或 罪近Db(申等狀態）。將僅在程式化WLm+1下部頁（例如， LP(2.〇))後程式化上部頁（例如，LP(l.l))。接著，將完全 /肖除下部頁WL-WL Yupin效應。因此，將僅對"a"及，，c"狀 態執行與資料相關之校正，且不對”Gr”或"B，，狀態執行。 右程式化並不遵循此經最佳化的次序，則將對所有四個狀 態執行與資枓相關之校正。 在la讀取之一較佳實施中，一鎖存器用以指示讀取 疋否發現"A"或"C"狀態或者"Gr"或"B”狀態。在前者情況 下’需要校正，且在後者情況下，不需要校正。因此將藉

由感測參數之合適調整(諸如，在感測期間升高字線電旬 來校正在當前讀取S,(n)中之對應的單元。#由一次藉由調 整且另-次不藉由調整來感;則，對整個當前頁進行二接 著根據鎖存器是否指示校正而自此等兩個感測選擇頁之每 一單元的資料。 藉由LM碼逐個邏輯頁讀取將愛 取肘而要在最後定出讀取結杲 (藉由第二遍讀取或藉由重設讀 貝枓）刖檢查LM旗標 結合圖13Λ及圖13B之描述）e lA校正· <見 而要在讀取當前字線 前首先進行下一個字線讀取。因此， ’ 來自下一個字線讀取 129492.doc

I SI •34· 1362039 之lm旗標及來自當前字線之⑽旗標兩者皆需要由狀態機 檢查。當I/O匯流排並不忙於雙態觸發讀取資料時，需要 經由I/O匯流排將此等兩個⑽旗標輸出至狀態機。在”所有 位元"或"全序列"讀取之情況下，不存在對檢iLM旗標之 需要。 將資料自一字線複製至另一者 圖16說明一頁複製操作，其中在第—位置中之記憶體單

元的一頁資料經複製至在記憶體陣列中的第二位置^之資 料。通常H置係來自—抹除區塊（例如，區塊D中共 用第一字線WL-1的記憶體單元之一第—頁（頁丨），且第二 位置係來自在另-抹除區塊（區塊2)中在第二字線批_2處 之-第二頁(頁2)。兩個記憶體單元頁共用一共同集合的位 兀線且因此共用同一集合的讀取/寫入電路(見圖6及圖 7)。在第一抹除區塊含有有效資料與廢棄資料之混合的合 併或垃圾收集操作期間，此情形發生。在抹除且重複利用 第-抹除區塊前，有效資料係、藉由複製至—第二抹除區塊 而得以回收。 需要資料灕開記憶體晶片的頁複製之一習知 圖16說明不 簡單實施。其具有由感測放大H感測且經鎖存至資料鎖存 器430(見圖9)中的來自在字線WL]處之頁i的資料。經鎖 存之資料接著充當程式資料且經程式切至在乳_2處之 頁2。經鎖存之資料不需要經由1/〇44()離開記憶體晶片。 其中s賣取資料在經複製 外部控制器校正任何誤 圖1 7說明一較佳的頁複製操作， 至記憶體中之目的地位置前由一 129492.doc -35- 1362039 差。該配置類似於在圖14中所示之配置，除了在將讀取資 料鎖存於資料鎖存器㈣中後將其轉移出1/〇物至一外部 記憶體控制器150以具有經檢查及誤差校正之資料之外。 冑將資料自-位置複製至另-位置時，常雙態觸發出資料 以經檢查(例如’針對誤差)或更新(諸如，更新標頭)或兩 者（此匕校正债測之誤差），或者因諸如加密及解密或愿縮 之其他目的而經資料處理。

φ ' 十开資料頁之ECC(誤差校正碼），且將該ECC 與該資料頁一起儲存。者靖跑次斗丄石士 〜两仔田項取貝枓頁時，與其相關聯之 ECC相抵對其檢杳，反亩5箱〜如

^ —且直至預疋數目之位元誤差可由ECC 校正通㊉，含有记憶體陣列及周邊電路之記憶體晶片 1 〇〇(見圖1)並不具有足夠的計算能力來評估及校正ECC誤 差。ECC處理由外部記憶體控制器15〇執行。出於彼原 因，需要將讀取資料韓銘, 竹得移出6己憶體晶片至記憶體控制器用 於E C C處理。將經校正之皆姐广从士、人 (貪枓（右有）自記憶體控制器傳回 • 至資料鎖存器。在資斜銘六„。+ 貝科鎖存益中之資料已經ECC處理後， 準備將頁程式化回至目的地位置。 快取頁複製 需要時間來在貪料鎖在哭盘& ' 頻得益與外部記憶體控制器之間來回

移動資料。如較早所描诚，A life迷’在一抹除區塊含有大量頁之情 況下，將需要隨著其埴濃而故廿土 具'兩而將其重複利用。在抹除且重複 利用該區塊前，將資料之备拓 貝竹之被新版本複製至一新的區塊。藉 由每一更新一代的記怜體护罢 π. 1〜體裝置’隨著區塊大小及頁大小曰 益增加’區塊複製時間可嫩交日击e 1间了變仔更長，且每一記憶體單元可 129492.doc -36 - 1362039 储存更多位元。此外，讀取可涉及多得多的遍次，因為其 可包括讀取-鄰近字線（"WL")來校正WL_ WL Yupin效應。 大體而言，為了改良區塊複製效能，可藉由將資料來回 移動時間中之至少一些隱藏於程式時間内部來縮短操作。 快取頁複製經實施，使得可同時發生兩個費時的操作資 料I/O及程式化。儘管由於讀取操作及程式操作皆涉及記

憶體核心操作而該兩個操作交錯，但資料鎖存器1/〇及程 式操作可同時發生。因此，可在正程式化一先前頁的同時 雙態觸發出及修改一當前讀取資料頁。

在習知讀取操作中，對於單一邏輯頁讀取，僅需要一資 料鎖存器。因此對於每一單元，使用一個鎖存器來儲存來 自當前讀取之單一位元，且將另一鎖存器用於快取來自先 刖項取之位元。以此方式，來自當前讀取之位元可經雙態 觸發出且接著在其已經資料處理後傳回至鎖存器，同時在 此時可發生已經資料處理的先前位元之程式化。 資料重定位操作及快取操作之各種態樣描述於2〇〇6年1〇 月19日公開的美國專利申請公開案第uS_2〇〇6-〇233026-A1 號、2006 年 10 月 5 日公開的 US-2006-0221704-A1、2005 年 11 月 1 7 日公開的 US-2005-0257120-A1、2006 年 ό 月 22 日公 開的US-2006-0136687-A1及美國專利第6,266 273號中，其 特此皆以引用的方式併入。 為了補償WL-WL浮動閘極麵接效應，la讀取（超前）讀 取經實施以基於歸因於在鄰近WLm+1中程式化之狀態的微 擾來校正WLm上之讀取。經補償之讀取涉及關於在 129492.doc •37· 1362039 WLm+1中出現的四個記憶體狀態中之每-個例待多次感測 以便補償其微擾效應的當前^。因此，必須提供鎖存与 以在可相應地讀取及補償當前WLm前铸存來自鄰近 WLm+1的讀取資料。對於2位元記憶體系統（, 要2個額外的資料鎖存器用於WLm+1讀取。對於3位元記二 體系統叫將需要3個額外的資料鎖存器用於低二 讀取。 儘管可能使記憶體贺罟途· ¥ p & 裒置建置有足夠的鎖存器來儲存 WLm+1 及"WLm 資料兩去日m 貝Ή兩者且亦用於快取’但需要將最少的 鎖存器用於一頁之每一却掊脚结-Q, 只及母。己隐體早疋且仍能夠實施LA讀取 及快取頁複製。 根據本發明之一普通態樣’用於每一記憶體單元之最少 數目的…個資料鎖存器之有效利用使一讀元記憶體能夠 實施對儲存於鄰近字、㈣之資料及對有效資料重定位的讀 取與補償。因I，2位元記憶體之每一記憶體單元將僅需 要3個資料鎖存器來實施對儲存於鄰近字線中之資料及對 有效資料重定位的讀取與補償。類似地，3位元記憶體之 每一記憶體單元將僅需要4個資料鎖存器來實施對儲存於 鄰近字線中之資料及對有效資料重；t位的讀取與補償。、 —對於各自儲存待重定位之n位元資料之一頁記憶體單 70，此係藉由以下操作來實現··讀取該頁n位元資料且鎖 存至一對應頁的η位元鎖存器中，使得單一位元資料之。個 邏輯頁（一者來自該η位元資料中之每一者）被鎖存此按一 預定次序逐頁地來回移出11個邏輯資料頁中之每一者以用 129492.doc -38. 料處理且將任何經修改的位元傳回至起 ，其傳回而同時地逐頁程式化經處理之資料。以此: …可將用於來回雙態觸發資料之時間中的至少一些 於寫入操作後，藉此改良用於頁複製之效能。 ’

詳。之’按預定次序來回移動邏輯資料頁以用於資 二:二得可用於程式化之第一資料頁將允許程式化自抹除 也開始直至一給定程式化狀態，甚至當η位元碼之所有 位几不可用於解析所有記憶體狀態時亦如此。類似地額 外可用頁將允許程式化繼續至甚至更高的程式化狀態。當 所有碼位7L皆可利用時’由於界定了該頁之每一記憶體單 兀之目標狀態，所以可完成程式化。

圖1 8為根據本發明之一普通實施例的快取頁複製方案之 〜l私圖。如較早所提及，頁複製通常由記憶體裝置起始作 為在區塊合併或垃圾收集操作期間之一系統操作。其亦可 為由一主機請求之主機操作。在較佳實施例中，操作處於 由圖1中所示之狀態機丨丨2驅動的控制電路丨丨〇之控制下。 步驟600 .提供一記憶體單元陣列，其中個別記憶體單 7L各自可程式化至多個記憶體狀態中之一者，其範圍自 一不太經程式化之狀態至一最經程式化之狀態。 步驟602 :提供一多位元碼，其具有用於編碼.該多個記 憶體狀態中之每一者的多個碼位元。 步驟610 :預定該等碼位元之一位元次序，使得隨著更 多的較高次序碼位元可利用，更多的較高程式化狀態係 可解碼的。 129492.doc -39- 1362039 步驟620 :自一第一單元群之記憶體單元讀取以判定其 中之記憶體狀態。 步驟622 .將每一記憶體狀態編碼為具有多位元碼之多 位元資料。 步驟624·鎖存第一單元群之每一記憶體單元之多位元 資料。 步驟626 :將經鎖存資料分群為與碼位元之數目一樣多 的資料群，每一資料群自第一單元群之每一記憶體單元 收集一相同碼位元。 步驟630:藉由將每一資料群之位元輸出至一外部主機 或控制用於資料處理及傳回任何經修改的位元以更新 每一資料群，根據預定位元次序逐個資料群地處理該等 資料群。 步驟632 .若已處理任何資料群，同時伴隨有步驟63〇之 任何額外負料群處理，則程式化一第二記憶體單元群之 個別記憶體單元直至可由來自經處理之資料群的可用碼 位元解碼之最高記憶體狀態。 步驟634:重複步驟630及步驟632,直至多位元碼之所 有碼位元皆可用於完成程式化為止。 圖19(0)至圖19(3)說明將2位元L1VU馬用於圖18中展示之 快取複製方案的編碼部分及程式化部分之一實例。類似於 圖11 (0)，圖1 9(0)說明4狀態記憶體陣列之臨限電壓分布。 在彼情況下，步驟600中之記憶體單元各自可程式化至四 個記憶體狀態中之一者。圖19(3)說明如步驟602中提供的 -40· 129492.doc in 1362039 用於四個記憶體狀態中之每一者之實例2位元LM編碼。 如圖19(3)中所示，2位元LM碼具有兩個碼位元：一下部 位元及一上部位元。在頁快取複製之情況下，複製目的地 最初為經抹除的記憶體單元之一頁，且其初始臨限值分布 展示於圖19(1)十。

圖19(1)至圖19(3)展示根據本發明之較佳實施例的對於2 位元LM碼之調適性全序列程式化。此程式化模式與圖 11(1)至圖11 (3)中所示的下部頁及上部頁之2遍程式化形成 對比’且亦與圖12(1)至圖12(2)中所示的全序列程式化不 同0 在先前描述之全序列程式化中，多位元碼之所有位元皆 可用於解析所有可能的記憶體狀態。程式化自不太經程式 化之"Gr"狀態開始，且所有程式化狀態並行地經程式化。 一旦被等具有”A”狀態作為目標狀態之記憶體單元經程式 化至A狀態，則其將被禁止進一步的程式化，而具有 及C的其他記憶體單元將經受進一步程式化◊最終，亦 將封鎖具有，，B"作為目標狀態之記憶體單元以免受進一步 的程式化。類似地，此最後被跟著具有，，c”作為目標狀態 之έ己憶體單元。 在較佳實施例之調適性全序列程式化中，並非—多位元 碼之所有位元皆立刻可用。通常，最初一個位元可用；接 著跟著下—個位元且接著為下—個位元，直至最後多位元 碼之所有位元皆處於適當位置為止。替代於在程式化可開 始前等待所妹元變得可抑，調適絲式化模式允許藉 129492.doc •41 · 1362039 由少於全部的位元來兹彳 兀來程式化。當第—可用位元能夠在 個記憶體狀態（即，”Gr"與，，A")之間解析時，此係可能的 自圖叫)可看出，上部位元能夠在最下的兩個⑽㈣態

^解析β上部位％為時，記憶體狀態保持處於 Gr· ’其不具有程式化。對於上部位元為τ,之彼等記 體單元，在此早期階段，可將其程式化至不超過"A"。二 此方式’甚至當2位凡瑪之僅一個位元係可用#時，可開 始程式化，而無過度程式化之風險。最終，當第二個下部 位元變得可料，2位元碼將係完整的，且將能夠解析： 有四個可能的記憶體狀態。程式化接著將繼續進行，此類 似於結合圖12(1)至圖12(2)所描述之全序列模式。 因此，對於實例2位元LM碼，圖18之步驟61〇將具有碼 位兀之預定的位元次序，其中上部位元在下部位元前。 在步驟620中，讀取記憶體單元群，且判定該群中之每 一記憶體單元中的記憶體狀態。 在步驟622中，使用表達為”上部位元下部位元"之實例2 位元LM碼，記憶體狀態”Gr”將被編碼為”丨丨"、，，A，，被編碼 為〇 1 、"B”被編碼為"〇〇"且"c"被編碼為"丨〇"。在一實施 例中，可在兩遍中感測每一記憶體單元之2位元資料，一 者作為由來自該頁之每一記憶體單元的下部位元組成之下 邏輯頁資料，且另一者作為如分別在圖13A及圖13B中所 不之上邏輯頁資料。下邏輯頁讀取遍次涉及在％處感測， 而上邏輯頁遍次涉及兩個子遍次，一者在〇八處且另一者在 Dc處。在另一實施例中，可在"全序列”模式下感測2位元 129492.doc •42- 資料，《 限值L中藉由相對於分別在三個子遍次中的讀取分界臨 在年弥B&DC來感測’在-遍中-起感測兩個位元。 資/Γ24中，鎖存來自該群之每—記憶體單元的2位元 牛例而言’在圖9中展示之資料鎖存器淋…⑽ 乂鎖存每一記憶體單 在步驟心由- 之下。卩位疋及上部位元。 之碼 ’絚鎖存之資料分群為對應於2位元碼中 群：：的數目之兩個資料群。第一者為下部位元資料 地，宽集來自該群6己憶體單元之所有下部位元。類似 二者為上部位元:#料群，其收集來自料記憶 疋之所有上部位元。 資2驟㈣中，一次—個群地對來自每一資料群之位元 於二％L理將來自母—資料群之位元輪出至—控制器以用 下貝枓處理，且傳回任何修改以更新資料群。在此情況 反根據步驟㈣中提供的預定次序(即，上部位元資料群 為下部位元資料群）來處理兩個資料群。因此，藉由將 上部位元輸出至控制器以用於資料處理器及傳回任何评 改之位元以更新上部位元資料群來首先處理上部位元資料 群。此接著跟著下部位元資料群之處理。 在步驟632中，在步驟㈣中之處理第_鎖存器群之第一 次反覆期間’尚無經處理之資料可用於同時程式化。 在步驟634中，由於並非2位元碼之所有碼位元皆可用， 所以操作傳回至步驟630。 在步驟㈣⑺中，接下來處理下部位元資料。附加至 "630"之"（2)”用以表示該步驟之第二次反覆。 129492.doc -43· 1362039 在步：Γ1(2)中’上部位元資料群已在先前步驟632中 處理’其中任何更新資料處於適當位置處。可使用可用之 上部位元資料繼續谁^ Λ進仃耘式化。具有”1"之記憶體單元未 經程式化’且具有"G”之記憶體單元將經程式化直至為可 僅使用上部位元解碼之狀態，，A”的下-個程式化狀態。使 用上部位兀資料群之程式化與在步驟630(2)中的下部位元 資料群之處理同時發生。

在步驟634(2)中，由於並非2位元碼之所有碼位元皆可 用來完成程式化，所以操作傳回至步驟63 〇(3)。 在v驟63G(3)中，已處理所有上部位元資料群及下部位 元資料群，因此不存在更多群來處理。

在步驟632(3)中，除了上部位元之外，下部位元現在亦 可用。因此可使用所有碼位元（"上、下”）來在全序列模式 下繼續程式化。圖19(3)展示具有"11”之單元將保持為 "Gr"，具有"10"之單元將自”Gr”程式化至，，c”，具有，，〇丨，，之 單元將保持處於"A"，且具有"00”之單元將自，，A"程式化至 "B" 在步驟634(3)中，在2位元碼之所有2個碼位元皆可用於 完成程式化後，操作結束。 可將在步驟630中描述之程式化模式看作"調適性全序列" 程式化。其稍類似於在圖12中所描述之”全序列"程式化。 差異在於，在全序列情況下’所有位元（在此情況下，下 部位元及上部位元兩者）皆用以辨別頁之每一單元待經程 式化至的目標狀態。將程式化應用至所有單元，此自其抹 129492.doc -44 - 1362039 除狀態開始，且隨著每-單元經程式化達_目標狀離 禁止其受到進一步的程式化。另-方面，在調適‘:全：列 情況下，初始、模糊或不夠完整的位元資訊不足以用來識 別該頁之每一記憶體單元的目標狀態’但足以用來在應嗤 在一給定記憶體狀態下固持回的記憶體單元對待經程式化 至下一個狀態的記憶體單元之間區分。隨著更多位元資訊 變得可用，解析度變得更精細，且程式化可繼續進行至愈

來愈高的記憶體狀態。最終，當所有位元變得可用時，程 式化變為全序列程式化。因此，在調適性全序列程式化 下，一些單元之程式化可獲得"領先"，而不等待所有位元 變得可用。 圖20(0)至圖20(4)說明將3位元LM碼用於圖18中展示之 快取複製方案的編碼部分及程式化部分之一實例。類似於 圖14(0) ’圖20(0)說明4狀態記憶體陣列之臨限電壓分布。 在彼情況下，步驟600中之記憶體單元各自可程式化至八 個記憶體狀態中之一者。圖20(4)說明如步驟602中提供的 用於八個s己憶體狀態中之每一者之實例3位元[μ編碼。 如圖20(4)中所示’ 3位元LM碼具有三個碼位元，即，下 部位元、中間位元及上部位元。在頁快取複製之情況下， 複製目的地為經抹除的記憶體單元之一頁，且其初始臨限 值分布展示於圖20(1)中。 圖19(1)至圖19(4)展示根據本發明之較佳實施例的對於3 位元LM碼之調適性全序列程式化。 將3位元LM碼應用至如圖18中所示之快取頁複製方案類 129492.doc -45 - 1362039 似於較早描述之2位元LM碼的情況。基本上，存在由三個 碼位元（即，”下’中’上，，位元）編碼之八個狀態。 . 類似於圖丨4(〇)，圖20(0)說明8狀態記憶體陣列之臨限電 壓分布。在頁快取複製之情況下，複製目的地為經抹除的 記憶體單元之一頁，且其初始臨限值分布展示於圖2〇(ι) • 中。 下、中、上部位兀之3個碼位元根據其自最低程式化狀 φ 態解析之能力而分級。自圖20(2)將看出，對於3位元 碼，上部位元能夠在應固持於” Gr”狀態（上部位元=1)下或 者允許經程式化至下一個程式化狀態（上部位元=〇)的單元 之間區分。類似地，自圖20(3)，上部位元與中間位元之組 合能夠在應固持於"Gr"下或"A"下或者應被允許程式化至 ’’B"的單元之間區分。類似地，自圖2〇(4)，使3位元碼完整 之上、中間及下部位元的組合能夠區分所有可能的記憶體 狀心、且可在全序列模式下繼續進行程式化。因此，對3 • 位元LM碼排序，其中上部位元後為t間位元，且接著為 下部位元。 3個碼位兀（上部位元、中間位元及下部位元）產生三個 . Η料群 個群針對母一碼位元。類似於較早描述之2位 . 凡情况，首先處理上部位元資料群。接著為中間位元資料 群。隨著中間位元資料群經處理，使用上部位元資料群發 生程式化。稍後，隨著下部位元資料群經處理，使用上部 位疋資料群及中間位元資料群發生程式化。最後，在下部 位兀貝料群已經處理後。程式化將處於使用3位元⑽碼之 129492.doc -46 - 1362039 所有三個碼位元之全序列模式下。 結合圖18描述之快取頁複製方案在至少三個相關的態樣 中改良效能。 首先’在調適性全序列模式下之程式化允許施加至字線 的程式化電壓為單調增加函數。可一遍地進行在整個臨限 窗上的自-最低記憶體狀態至—最高記憶體狀態之程式 化。此與多遍程式化形成對比，纟多遍程式化情況下，程 式化電壓將必須在每-遍開始時线開始自初始程式化電 壓返回。 第二，調適性特徵允許程式化甚至在並非所有碼位元皆 可用以充分解析記憶體狀態時開始。可在多位元碼中之甚 至一位元一旦可用時即開始程式化。 第三’由於對每一記憶體單元之程式化可藉由一次逐步 添加一位元來進行，所以第-位元資料群可用以程式化該 群記憶體單元，而第二位开杳丄 疋貝枓群藉由經同時資料處理而 準備好。因此，可將資料声畑、田u _ 叶處理週期隱藏於程式化時間後。 將看出’對於η位元碼，右 在圖18中描述的發明性快取頁複 製方案允許將η-1個資料虑 针處理細作隱藏於程式化時間後。 舉例而言’使用2位元碼，汾 、’、印嚙了 一個資料處理操作週 期。對於3位元碼，節省Ύ “ 3 了兩個賢料處理操作週期β 最後，如將在以下段落中 中看出’甚至在歸因於在相鄰字 線上之資料而超前校正擾 设動效應之情況下，發明性快取頁 複製方案可藉由最少的眘姐拙— 「取貝 貝枓鎖存器來實施。對於η位元呓 憶體，資料鎖存器之數目^ 曰為每一記憶體單元n+H@。 129492.doc »47. 1362039 快取頁複製，其伴隨有對來自鄰近字線之微擾的校正（LA 讀取） 在一較佳實施例中，與對歸因於一鄰近字線（"WL")之微 擾的補償一起讀取LM編碼資料頁。為了補償WL-WL浮動 閘極耦接效應，超前（"LA”）讀取經實施以基於歸因於在鄰 近WLm+1中程式化之狀態的微擾來校正WLm上之讀取。 LA讀取技術已揭示於由Nima Mokhlesi在2006年3月17日申 請的題為"READ OPERATION FOR NON-VOLATILE STORAGE WITH COMPENSATION FOR COUPLING"之美 國專利申請案第11/3 84,057號中，其全部内容以引用的方 式併入本文中。 多位元編碼及"LA"校正兩者將似乎需要額外的鎖存器及 匯流排活動（除了讀取資料之僅有的雙態觸發外）。然而， 藉由用於每一 η位元記憶體單元之最少n+ 1個鎖存器，仍實 現結合圖1 8描述之快取頁複製方案。 在對一選定字線WLm之讀取操作期間，對在非揮發性記 憶體讀取操作期間的浮動閘極耦接之效應的補償需要對自 鄰近字線WLm+1讀取之資料的存取。基本上，讀取/寫入 電路（例如，圖1之270A、270B)需要在判定儲存於WLm中 之資料值的同時存取字線WLm+ 1資料。此可對記憶體設計 者呈現一挑戰，尤其當試圖使專用於一特定補償技術之晶 片空間最小化時。考慮具有儲存兩位元之資料的記憶體單 元之記憶體裝置。若在對選定字線WLm之讀取操作期間來 自相鄰字線WLm+ 1之資料可用，則設計者可選擇包括足夠 -48- 129492.doc IS2 1362039 的資料鎖存器，使得在於選定字線WLm處之讀取操作期 間，可同時儲存來自字線WLm+1及字線WLm之資料。若 每一記憶體單元儲存兩位元之資料，則用於每一位元線的 四個資料鎖存器係必要的。兩個資料鎖存器可儲存來自字 線WLm+ 1之兩位元的資料，且另外兩個資料鎖存器可儲存 來自字線WLm之兩位元的資料。類似地，三個額外鎖存器 可用於三位元裝置，四個額外鎖存器用於四位元裝置等。 儘管此技術係有效的，但在一些實施中，歸因於空間限 制，針對每一單元儲存的位元之數目在每一位元線處添加 資料暫存器可能不可接受。 使用最少的資料鎖存器之較佳LA讀取方案已描述於由 Man Lung Mui 及 Seungpil Lee 在 2006 年 12 月 28 曰申請的題 為"COMPLETE WORD LINE LOOK AHEAD WITH EFFICIENT DATA LATCH ASSIGNMENT IN NON-VOLATILE MEMORY READ OPERATIONS”之美國專利申 請案第1 1/617,544號中，其全部内容以引用的方式併入本 文中。 在較佳LA讀取方案中，僅需要n+1個鎖存器來執行η位 元記憶體單元之LA讀取。基本上，首先讀取WLm+1之微 擾資料。對於η位元WLm+1讀取，此將佔據每單元η個鎖存 器。每單元之額外的鎖存器用以儲存指示在一給定單元之 η個鎖存器中的資料是屬於WLm+1還是屬於WLm之旗標。 接著執行WLm之一系列補償讀取。 可藉由使作為微擾之強度的函數之字線讀取電壓偏壓而 -49- 129492.doc 實订補償。舉例而言，若在WLm+丨上之鄰近單元處於狀態 .，G r,f Γ ’則不存在微擾，且將在無偏壓之情況下執行在WLrn 之肩取。若在WLm+1上之鄰近單元處於狀態"Α"，則將 存在第—量之偏壓。若在WLm+1上之鄰近單元處於狀態 B ’則將存在第二量之偏壓等等。 或者’可藉由移位作為所需要的校正之函數的用於讀取 、’·σ疋δ己憶體狀態之分界臨限電壓而實行補償。 在每一補償讀取遍後，判定各別記憶體單元之記憶體狀 心且其資料替換對應的鎖存器中之對應的WLm+1資料， 且旗標經设定以指示WLm資料《大體而言，對於n位元記 隐體，在WLm+1上將存在2η個可能的記憶體狀態及因此相 同數目的微擾值。當讀取WLm時’將存在2„_丨個分界點來 在四個可能的記憶體狀態之間區分。因此，大體而言，將 子在2(2 1)數目的la遺取遍來完成WLm之補償讀取。舉 例而5，2位元記憶體將具有一共12個讀取遍，且3位元記 憶體將具有一共56個讀取遍。在完成了 LA讀取後，鎖存 器中之所有WLm+1資料將由WLn資料替換，因此，較佳的 LA讀取技術在讀取期間需要每一記憶體單元個鎖存 器’且在完成讀取後，需要n個鎖存器。 圖21A至圖21B展示描述使用3個資料鎖存器對一實例2 位70記憶體執行LA讀取之較佳方法的流程圖◊呈現對於 每單元儲存兩位元之資料之四狀態裝置的此實例，此類似 於在圖11(0)中展示之實例。與對歸因於WLm+丨上之鄰近 記憶體單元之耦接效應的補償一起讀取字線WLm上之記憶 129492.doc •50· 1362039 體單7L群。在狀態"A"位準（介於狀態"Gr，•與"A”之間）、狀 態’’B"位準（介於狀態"A"與”B"之間）及狀態"c"位準（介於狀 態"B”與"C”之間）下執行對每一記憶體單元之感測。當在 每一位準下感測時提供補償以考量在隨後程式化之字線 WLm+1處的鄰近記憶體單元之四個電位狀態中的每一者。 為了選擇對於每一記憶體單元之適當感測操作之結果， 對於每—位元線儲存關於在字線WLm+1上的鄰近記憶體單 φ 疋之貧訊，同時感測在wLm處之對應的單元。用於位元線 之處理器將使用資訊來選擇適當感測操作之結果。舉例而 言，在2位元情況下，每一位元線之資料鎖存器（dl〇及 DL1)的集合負責儲存自選定字線之記憶體單元讀取的資 料。每一位7L線之資料鎖存器之同一集合亦將儲存關於鄰 近於選疋子線的字線之記憶體單元之資訊。用於每一位元 線之額外資料鎖存器DL2作為一旗標而操作，其儲存關於 資料鎖存器正儲存選定字線還是鄰近字線之資料的指示。 • 因此，圖21A至圖21B中之技術有效地使用用於每一位 70線之資料鎖存器，使得不必將一附加鎖存器集合用於儲 存來自鄰近字線WLm+1之資料。在圖21八至圖21B之實例 - 中，記憶體單元儲存兩位元之資料，因此使用三個資料鎖 • 存器。應理解，所揭示之原理可延伸至每單元具有不同數 目之位元（例如，3、4或4個以上）之實施。大體而言，每一 位元線之所需要的資料鎖存器之數目等於比由每一個別記 憶體單元儲存的位元之數目多一。一單一附加鎖存器用於 識別當前儲存的資料之起源之目的。 129492.doc ί S3 •51 - 1362039 在圖21A至圖21B中，將標註為DL0及DL1之兩個資料鎖 存器用於每一位元線來儲存自對應的位元線之記憶體單元 §賣取之資料。標註為DL2之第三資料鎖存器用以儲存一旗 標’該旗標指示當前儲存於資料鎖存器DL0及DL1中之資 料是否對應於來自選定字線WLm之資料，或者資料是否對 應於來自鄰近於選定字線之字線WLm+丨的資料。 在步驟700處，藉由讀取鄰近字線WLm+1而開始讀取操 作。可在圖11(0)令所示之三個常規參考位準Da、〇8及Dc 下頃取相鄰字線。在一實施例中’當讀取WLm+1時，未施 加補償。在步驟702處，判定鄰近字線之記憶體單元的資 料值。在步驟7〇4處，將在字線WLm+1處的每一位元線之 記憶體單元之資料值儲存於用於彼位元線的資料鎖存器 DL0及DL1之對應集合中。在步驟7〇6處，將用於每一位元 線之第三資料鎖存器D L 2設定至邏輯〇以指示在資料鎖存 器DL0及DL1中之負料對應於來自在WLm+i處的一記憶體 單元之資料。 將在分界臨限位準中之每一者處對WLm執行一群子讀取 (一者針對WLm+1之四個可能相鄰狀態中的每一者）以在 WLm下之兩個狀態之間區分。 因此，在步驟708至722處，對於選定字線WLm執行在狀 態”A"位準（介於狀態"Gr"與"A"之間）下的該群子讀取。在 步驟處之第一子讀取不提供補償來考量浮動 接。 在步驟710處，用於每一位元線之處理器判定是否更新 129492.doc -52- 1362039 用於該位㈣之資料鎖存器。對於在步驟之子讀取期 間選定字線之記憶體單元不導電之位元線’處理器並不改 - ㈣存於資㈣存器中之任何值。對於記憶體單元導電之 =70線’處理11判定f料鎖存器DLG及DL1當前是否正健 存對應於狀態”Gr”之资细·。旗：μ π • : t 之貝枓。舉例而言，若使用圖11(3)之資 料“派，則處理$料該f鎖存$是η正在儲存邏輯 右該等鎖存器並非正儲存邏，則處理器並不改變 • 貞料鎖存器中之值。若兩個鎖存器皆正在儲存11，則處理 器判定第三資料鎖存器DL2是否正儲存邏輯0。邏輯0指示 鎖存器DL0及DL1正儲存來自WLm+1之資料且應被覆寫。 在一實施例中，處理器可首先檢查鎖存器DL2,且僅在 DL2正儲存邏輯〇時檢查鎖存器DL〇及dli。若對於一導電 記憶體單元而言兩個條件皆被滿足，則將DL〇及DU設定 至抹除狀態之預定資料值。將第三資料鎖存器dl2設定至 1以指示DL0及DL1現正儲存字線WLm之資料。dl2中之邏 • 輯1阻止鎖存器£^〇及〇1^在隨後的子讀取期間被覆寫。 在步驟712處，執行另—狀態"A”子讀取。此時，施加對 應於在WLm+ 1處之經程式化至狀態"A"的鄰近記憶體單元 之補償。 . 在每一位元線處之處理器執行另一邏輯序列來判定是否 更新具有一導電記憶體單元之位元線的鎖存器。若DL〇及 DL1並非正在儲存狀態” A”之資料（例如，1〇)，則不發生動 作。若其正在儲存狀態” A"之資料，則處理器判定DU是 否正儲存〇以指示當前儲存了 WLm+1資料。若將DL2設定 129492.doc •53- 1362039 至〇，則處理器用狀態"Gr"之資料覆寫饥〇及阳。處理器 將DL2叹定至i以指示該等鎖存器現儲存了來自之 料。 在步驟716處，在WLm處執行狀態"A"子讀取，同時基於 在WLm+1處之經程式化至狀態"B”的單元施加補償。對於 導電記憶體翠元，對應的位元線處理器判定⑽及DU是 否正儲存對應於狀態"B"之資料（例如，〇〇)。若否則不發 生動作。若如此，則處理器判定DL2是否正儲存邏輯〇。 若否則不發生進一步的動作。若DL2經設定至〇 ,則dl〇 及DL1以用於狀態"Gr"之預定資料覆寫且dl2被設定至^ 以指不該等鎖存器現正儲存來自WLm之資料。 在步驟720處，執行在狀態"A"位準下的最後子讀取。施 加基於在WLm+1處之處於狀態"c"下的鄰近單元之補償。 對於導電记憶體單元，對應的位元線處理器判定該等鎖存 器疋否正儲存狀態1之資料（例如，01)。若DL2經設定至 2，則不發生動作。若DL2經設定至〇，則處理器判定dl2 疋否正儲存邏輯〇。若否，則不發生進一步的動作。若如 此’則處理器用狀態"Gr”之預定資料覆寫dl〇及dli且將 DL2設定至j。 在步驟724至744處，對字線WLm執行一序列之在狀態 "BM位準下的子讀取。 在步驟724下的初始子讀取不提供對浮動閘極耦接之補 償。此子讀取之結果可適用於在WLm+1處具有一處於抹除 狀態nGr"下之鄰近單元的彼等單元。對於導電記憶體單 129492.doc •54- 1362039 元，對應的處理器判定用於位元線之DL0及DL 1是否正儲 存狀態”Gr"之資料。此步驟檢查以判定在WLm處之當前感 測為應對於該單元儲存之資料的感測。若DL0及DL1不對 應於狀態"Gr"，則不發生動作。若DL0及DL1匹配狀態 ”Gr"，則處理器判定DL2是否正儲存邏輯0以指示在DL0及 DL1中之資料係針對WLm+1且並非選定字線WLm。若DL2 經設定至1，則處理器並不覆寫DL0及DL1中之資料。邏輯 1指示DL0及DL1資料係來自WLm，且因此不應被覆寫。在 步驟726處，若DL2經設定至0，則處理器以用於子讀取之 當前集合的資料覆寫DL0及DL1中之資料。在此情況下， 處理器將DL0及DL1設定至狀態” A”資料（例如，10)。處理 器將亦將DL2設定至1以指示DL0及DL1現正儲存來自選定 字線WLm之資料且在WLm處之隨後的子讀取期間不應被 覆寫。 在步驟728處，在字線WLm處執行狀態"B”子讀取，同時 基於在WLm+ 1處之狀態” A”下的鄰近單元施加補償。對於 導電記憶體單元，用於對應的位元線之處理器判定DL0及 DL 1是否正儲存狀態"A"之資料。若否，則不發生動作。 若如此，則處理器判定DL2是否正儲存邏輯0。若否，則 不發生針對該位元線之進一步的動作。若如此，則處理器 用對應於狀態"A"之資料覆寫DL0及DL1中之資料。處理器 亦將DL2設定至邏輯1。 在步驟732處，讀取WLtn，同時施加對記憶體單元之補 償，其中在WLm+1處之一鄰近單元處於狀態”B”。若一記 -55- 129492.doc IS:】 1362039 憶體單元導電’則用於對應的位元線之處理器判定用於彼 位元線之DL0及DL1是否正共用狀態"B"資料（例如，〇〇)。 若其正共用，則處理器判定在DL0及DL1中之資料是來自 WLm (DL2 = 1)還是wLm + 1 (DL2=0)。若資料係來自 WLm+1，則處理器以用於狀態，，A"之預定資料覆寫及 DL 1。處理器亦將DL2設定至i，若不滿足任一條件，則處 理器並不更改DL0至DL2之内容。 在步驟736處，在WLm處執行狀態"B"子讀取，同時美於 在WLm+1處之狀態” C"下的鄰近單元施加補償。對於導電 記憶體單元，處理器判定DL0及DL1是否正儲存狀態"C"之 資料（例如，01)。若否，則不發生動作。若如此，則處理 器判疋DL2疋否正儲存邏輯〇。若否，則不發生動作。若 如此，則處理器用狀態”A”之資料覆寫DL〇&DLl*之資料 且將DL2設定至邏輯1。 讀取參考電壓位準下執行一集 步驟740至756在狀態"C"讀取 合之子讀取。 其不包括對浮動閘極耦 對應的位元線處理器判 在步驟740處執行第一子讀取， 接之補償。對於導電記憶體單元， 定鎖存器DL0及DL1是否儲存狀態”Gr"之資料。若否，則 在彼位元線處不發生動作。若如此， 否正儲/一一 ’則處理器判定DL2是

資料， 器用對 中之資 129492.doc -56· 1362039 儲存WLm資料。 在步驟744處，執行狀態”c”子讀取，同時基於狀態，,A,, 下的鄰近記憶體單元施加補償》對於導電單元，位元線處 理器判定DL0及DL1是否正儲存狀態"A"之資料。若否，則 不發生動作。若如此，則處理器用狀態"B"之資料覆寫鎖 存器DL0及DL1，且將DL2設定至邏輯j。 在步驟748處執行狀態"C”子讀取，同時基於狀態"B，， 下的鄰近記憶體單元施加補償。對於導電單元，位元線處 理器判定DL0及DL1是否正儲存狀態"B”之資料。若否，則 不發生動作。若如此，則處理器用狀態，，B"之資料覆寫鎖 存器DL0及DL卜且將DL2設定至邏輯i。 在步驟752處，執行最後狀態"c"子讀取，同時基於狀態 ” C"下的鄰近纪憶體單元施加補償。對於導電單元，位元 線處理益判定DL0及DL1是否正儲存狀態”c”之資料。若 否，則不發生動作。若如此，則處理器用狀態〃c„之資料 覆寫鎖存器DL0及DL1 ’且將DL2設定至邏輯1。 在步驟756處執行最後邏輯序列。位元處理器判定用於 任何位元線之第三資料鎖存器DL2是否經設定至〇。仍將〇 儲存於DL2t之任何位元線在WLn處具有在狀態位準中之 任-者下的子讀#中之任一者期間不$電的記憶體單元。 因此，此等s己憶體單元處於最高程式化狀態-狀態下。 用於此等位元線之處理器將DL〇及DL1設定至狀態"c"之資 料（例如，在LM模式下的邏輯〇1)，且接著將DL2設定至^ 以指不該等鎖存器現在儲存WLn之資料。 I29492.doc •57· 1362039 使用用於η位元記憶體之n+1個鎖存器執行LA讀取之技 術已關於在圖21A至圖21B中所示之2位元實例描述。將顯 然’類似的技術易於適用於其他值n，諸如，㈤或更高。 在-些記憶體狀態在其間具有較寬裕度或對微擾更穩固之 —些實施中，並不需要施加所有補償以節省時間。 本文中所引用之所有專利、專利申請案、文章、書籍、 說明書、其他公開案、文件及事物用於所有目的而全部以 引用的方式併入本文中。就所併入之公開案、文件或事物

中之任-者與本文件之本文之間的術語之定義或使用的任 何不-致性或矛盾而言’本文件中的術語之定義或使用應 居主導地位。 儘s已關於某些實施例描述了本發明之各種態樣，但應 理解’在附加巾請專利範圍之完整料内給予本發明以保 護。 【圖式簡單說明】 圖1示意性地說明可實施本發明的非揮發性記憶體晶片 之功能區塊。 圖2示意性地說明一非揮發性記憶體單元。 圖3說明對於浮動閘極在任一時間可選擇性地進行儲存 之四個不同電荷（^至（^4的源極_汲極電流1〇與控制閘極= 壓VCG之間的關係。 圖4說明記憶體單元之nor陣列之一實例。 圖5A示意性地說明經組織入NAND串中之一串記愫體單 元0 129492.doc •58- 圖5B說明由NAND串50(諸如在圖5A中所示之NAND串） 構成的記憶體單元之NAND陣列200之一實例。 圖6示意性地說明在可抹除區塊中組織的一記憶體陣列 之一實例。 圖7示思性地說明圖1中展示之讀取/寫入電路之一較佳 配置。 圖8說明圖7中展示之讀取/寫入電路當中的讀取，寫入堆 疊之配置。 圖9為圖8之讀取/寫入堆疊之功能性方塊圖。 圖1 〇說明處於正施加至一選定字線之階梯波形之形式下 的一連串程式化電壓脈衝。 圖11(0)至圖11(3)說明藉由較佳的2位元邏輯碼（"LM”碼） 編碼之4狀態記憶體之邏輯逐頁程式化。 圖12(0)至圖12(2)說明藉由較佳的2位元邏輯碼（”LM”石馬） 編碼之4狀態記憶體之全序列程式化。 圖13 A說明辨別藉由2位元LM碼編碼之4狀態記憶體之下 部位元所需的讀取操作。 圖1 3B說明辨別藉由2位元LM碼編碼之4狀態記惊體之上 部位元所需的讀取操作。 圖14(0)至圖14(4)說明藉由較佳的3位元邏輯螞（"lm"螞） 編碼之8狀態記憶體之程式化。 圖15說明具有2位元記憶體單元之記憶體的〜實例，且 其頁按一最佳序列程式化’以使鄰近字線上之紀憶體單元 之間的Yupin效應最小化。 129492.doc •59· 1362039 _圖16說明一頁複製操作’纟中在第一位置中之記憶體單 兀的-頁資料經複製至在記憶體陣列中的第二位置次 料。 貝 圖17說明-較佳的頁複製操作，其中讀取資料在經複製 至記憶體中之目的地位置前由一外部控制器校正任何誤 差。 、 圖18為根據本發明之一普通實施例的一快取複製方案之 流程圖。 / 圖19(0)至圖19(3)說明將2位元[“碼用於圖18中展示之 快取複製方案的編碼及程式化部分之一實例。 ’' 圖20(0)至圖20(4)說明將3位元LM碼用於圖18中展示 快取複製方案的編碼及程式化部分之一實例。 "' 圖21A至圖21B展示描述使用3個資料鎖存器對—實 位元記憶體執行LA讀取之較佳方法的流程圖。 【主要元件符號說明】 10 S己憶體單元/記憶體電晶體 14 源極 16 汲極 20 電荷儲存單元/電荷儲存元件 30 控制閘極 32 控制閘極 34 位元線/源極線 36 位元線 42 字線 129492.doc -60- 1362039 44 選擇線 50 NAND _ 54 源極端 56 汲極端 100 記憶體晶片 110 控制電路 112 狀態機 150 外部記憶體控制器 200 記憶體陣列/NAND陣列 212-1 感測放大器 214-1 感測放大器鎖存器 212-k 感測放大器 230A 列解碼器 230B 列解碼器 231 資料I/O匯流排 250A 區塊多工器/頁多工器 250B 區塊多工器/頁多工器 260A 行解碼器 260B 行解碼器 270 讀取/寫入電路 270A 讀取/寫入電路 270B 讀取/寫入電路 300 可定址抹除單元或區塊 311 線 129492.doc -61 · 1362039

400 讀取/寫入堆疊 400-1 讀取/寫入堆疊 400-r 讀取/寫入堆疊 410 堆疊控制器/堆疊匯流排控制器 411 控制線 422 S ABus 423 DBus 430 資料鎖存器 430-1 資料鎖存器 430-k 資料鎖存器 434-0 資料鎖存器 434-1 資料鎖存器 434-2 資料鎖存器 434-q 資料鎖存器 440 I/O 模組 500 共同處理器 507 輸入端 509 旗標匯流排 550n 電晶體 BLO 位元線 BL1 位元線 BLx 位元線 Da 分界斷點/分界臨限電壓 Db 分界斷點/分界臨限電壓 129492.doc -62- 1362039

Dc 分界斷點/分界臨限電壓 Dd 分界斷點/分界臨限電壓 De 分界斷點/分界臨限電壓 Df 分界斷點/分界臨限電壓 Dg 分界斷點/分界臨限電壓 DLO 資料鎖存器 DLq 資料鎖存器 DVa 分界/臨限參考 DVb 分界 DVC 分界 DVd 分界 DVe 分界 DVf 分界 DVg 分界 Id 源極-汲極電流 Iref 參考電流 LP 邏輯頁 Ml 記憶體電晶體 M2 記憶體電晶體 Mn 記憶體電晶體 Qi 電荷 q2 電荷 q3 電荷 Q4 電荷 129492.doc •63 1362039 SI 選擇電晶體 S2 選擇電晶體 VcG 控制閘極電壓 VpGMO 程式化脈衝 WLO 字線 WL1 字線 WL2 字線 WL15 字線 WL16 字線 WL31 字線 WLm 字線 Wly 字線 WL-1 第一字線 WL-2 第二字線 129492.doc -64

Claims (1)

1362039

iSJU 申請專利範圍 第097108191號專利申請案 中文申請專利範圍替換本(100年11月） 一種在具有—記憶體單元陣列之非揮發性記憶體中將 資料群自一第一記憶體單元群複製至一第二記憶體單 元群之方法’其中個別記憶體單元各自可程式化至多個 記憶體狀態中之一者，該方法包含： 提供多位几碼’其具有用於編碼該多個記憶體狀態 中之每一者的多個碼位元；

預定該等碼位元之-位元次序，使得隨著更多的較高 -人序碼位7L可用時’有更多的較高程式化狀態係可解碼 的； 讀取該第一記憶體單元群之記憶體單元以判定其中之 該等記憶體狀態； 將每》賣取之記憶體狀態編碼為具有該多位元碼 位元資料； 鎖存該第—記憶體單元群之每—記憶體單元之該多位

將㈣鎖存資料分群為與碼位元之數目一樣多的資料 群’母一資料群自該第-記憶體單元群之每-記憶體單 元收集一相同碼位元； 藉由將每-資料群之該等位元輸出至―控制器作資料 處理㈣回㈣經修改的位元，以更新每—資料群，根 據=預定碼位元次序逐個資料群地處理該等資料群；K 右已處理任何資料群，同時伴隨有任何額外 處理’則程式化該第二記憶趙單元群之個別記憶體:: 129492-1001129.doc 1362039 直至一最向記憶體狀態，該最高記憶體狀態可由來自該 等經處理之資料群的可用之碼位元作解碼；及 重複該處理及該程式化，直至該多位元碼之所有碼位 兀皆可用於完成該程式化為止。 2‘如請求項1之方法’其進一步包含： 提供一用於鎖存該記憶體單元群之每一記憶體單元之 °亥多位几資料的鎖存器集合，該鎖存器集合具有恰好用 於該多個碼位元加上一額外位元之容量。 3.如明求項1之方法，其中該讀取包括校正由於一相鄰字 線之圮憶體單元的任何微擾效應。 4. 5. 6. 8. 9. 項1之方法，其中該多位元碼含有兩個位元。 求項1之方法，其中該多位元碼含有三個位元。 如：求項1之方法’其中該多位元碼含有四個位元。 如請求項]^ , 。。 ’、中該記憶體單元陣列經組織至言 隐體單7C之複數個可抹除區塊内，且該第一記憶體單^ 群及該第…己憶體單元群屬於不同可抹除區塊。 如請求項1之方、土 ^ , ，/、中該記憶體單元陣列經組織至奇 ^早凡之複數個可抹除區塊内，且該第—記憶體 群及該第二記憶體單 ·" 如請求们之方…群屬於同-可抹除區塊。 EEPR0M。 揮發性記憶體為—快閃 10·如請求項1之方法， 結構。 其中該非揮發性記憶體具有一 ΝΑΝΟ lh㈣㈠1之方法’其中該非揮發性記憶體處於—可# I29492-I00I129.doc 1362039 除式憶卡上。 12. 如吻求項1之方法其中該非揮發性記憶體具有具一浮 動閘極結構之記憶體單元。 13. 如咐求項1之方法，其中該非揮發性記憶體包含具有一 介電層結構之記憶體單元。 14. 如吻求項2之方法，其中該讀取包括校正由於一相鄰字 線之記憶體單元的任何微擾效應。 15. 如咕求項2之方法，其中該多位元碼含有兩個位元。 16. 如請求項2之方法，其中該多位元碼含有三個位元。 17·如明求項2之方法，其中該多位元碼含有四個位元。 1 8.如明求項2之方法，其中該記憶體單元陣列經組織至記 憶體早το之複數個可抹除區塊内，且該第一記憶體單元 群及該第二記憶體單元群屬於不同可抹除區塊。 19.如凊求項2之方法，其中該記憶體單元陣列經組織至記 憶體單元之複數個可抹除區塊内，且該第一記憶體單元 群及 ><第。己隐體單元群屬於同一可抹除區塊。 20‘如明求項2之方法，其中該非揮發性記憶體為一快閃 EEPROM。 21. 如明求項2之方法，其中該非揮發性記憶體具有一 結構。 22. 如响求項2之方法，其中該非揮發性記憶體處於一可卸 除式記憶卡上。 23. 如請求項2之方法’纟中該非揮發性記憶體具有具一浮 動閘極結構之記憶體單元。 129492-1001129.doc 24 25 如請求項2之方法，其中該非揮發性記憶體包含具有一 介電層結構之記憶體單元。 一種非揮發性記憶體，其包含： 一記憶體單元陣列，其中個別記憶體單元各自可程式 化至多個記憶體狀態中之一者； 一多位元碼’其具有用於編碼該多個記憶體狀態中之 每一者的多個碼位元； 該等碼位元之一預定位元次序，使得隨著更多的較高 -欠序碼位元可用時，有更多的較高程式化狀態係可解碼 的； 一鎖存器集合，其用於鎖存一記憶體單元群之每一記 憶體單元之多位元資料，該鎖存器集合具有恰好用於該 多個碼位元加上一額外位元之容量； 一控制15，其回應於一將一資料群自一第一記憶體單 几群複製至一第二記憶體單元群之請求，其中該控制器 執行包含下列之操作： 嗔取°亥第一 s己憶體單元群之記憶體單元以判定經程 式化於其中之該等記憶體狀態； 將每一讀取之記憶體狀態編碼為具有該多位元碼之 多位元資料； 鎖存該第一記憶體單元群之每一記憶體單元之該多 位元資料； 將該經鎖存資料分群為與碼位元之數目一樣多的資 料群，每一資料群自該第一記憶體單元群之每一記憶體 I29492-I001129.doc IJ02039 單元收集一相同碼位元； 藉由將# f料群之該等位元輸出至該控制器作資 料處理及傳回任何經修改的位元，以更新每—資料群， 根據該預定碼位元次序逐個資料群地處理該等資料群； 若已處理任何資料群，同時伴隨有任何額外資料群 之處理’則程式化該第二記憶體單元群之個別記憶體單 兀•直至一最咼έ己憶體狀態，該最高記憶體狀態可由來自 該等經處理之資料群的可用之碼位元作解碼；及 重複該處理及該程式化，直至該多位元碼之所有碼 位元皆可用於完成該程式化為止。 26. 如請求項25之非揮發性記憶體其中該讀取包括校正由 於-相鄰字線之記憶體單元的任何微擾效應。 27. 如請求項25之非揮發性記憶體，.其中該多位元碼含有兩 個位元。 28·如請求項25之非揮發性記憶體，其中該多位元碼含有三 個位元。 29.如請求項25之非揮發性記憶體，其中該多位元碼含有四 個位元。 3〇·如請求項25之非揮發性記憶體，其中該記憶體單元陣列 經組織至記憶體單元之複數個可抹除區土兔内，且該第一 記憶體單it群及該第二記憶體單元群屬於不同可抹除區 塊。 31.如請求項25之非揮發性記憶體，其中該記憶體單元陣列 經組織至記憶體單7L之複數個可抹除區塊内，且該第一 129492-1001129.doc 1362039 記憶體單元群及該第二記憶體單元群屬於同一可抹除區 塊。 32 33. 34. 35. 36. 37. 38. 39. 40. 41. 如請求項25之非揮發性記憶體’其中該非揮發性記憶體 為一快閃EEPROM。 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 具有一NAND結構。 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 處於一可卸除式記憶卡上。 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 具有具一浮動閘極結構之記憶體單元。 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 包含具有一介電層結構之記憶體單元。 如請求項25之非揮發性記憶體，其中該讀取包括校正由 於一相鄰字線之記憶體單元的任何微擾效應。 如請求項25之非揮發性記憶體，其中該多位元碼含有兩 個位元。 如請求項25之非揮發性記憶體，其_該多位元碼含有三 個位元。 如請求項25之非揮發性記憶體，其中該多位元碼含有四 個位元。 〇 ‘隐艰，丹γ软δυ，丨忌瓶早凡pj 經組織至記憶體單元之溢也y 複數個可抹除區塊内’且該| 記憶體單元群及該第二々.陪 。己憶體單元群屬於不同可抹(¾ 塊。 129492-1001129.doc 42. 如請求項25之非揮發性記憶體’其中該記憶體單元陣列 鉍組織至記憶體單元之複數個可抹除區塊内，且該第一 記憶體單元群及該第二記憶體單元群屬於同一可抹除區 塊。 43. 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 為一快閃EEPROM。 44. 如請求項25之非揮發性記憶體，其中該非揮發性記憶體 具有一NAND結構。 Μ.如請求項25之非揮發性記憶體，其中該非揮發性記憶體 處於一可卸除式記憶卡上。 46·如請求項25之非揮發性記憶體，其中該非揮發性記憶體 包含具有一浮動閘極結構之記憶體單元。 47.如請求項25之非揮發性記憶體，其中該非揮發性記憶體 包含具有一介電層結構之記憶體單元。 48，一種非揮發性記憶體，其包含： 一 5己憶體單元陣列，其中個別記憶體單元各自可程式 化至多個記憶體狀態中之一者； 一多位元碼，其具有用於編碼該多個記憶體狀態中之 每一者的多個碼位元； 該等碼位元之一預定位元次序，使得隨著更多的較高 次序碼位凡可用時，有更多的較高程式化狀態係可解碼 的； 一鎖存器集合，其用於鎖存一記憶體單元群之每一記 憶體單元之多位元資料，該鎖存器集合具有恰好用於該 129492-1001I29.doc X362039 多個碼位元加上一額外位元之容量； …項取構件，用於讀取—第—記憶體單料之記憶體 早:以判定經程式化於其中之該等記憶體狀態； 、扁碼構件，用於將每—讀取之記憶體狀態編碼為具 有該多位元碼之多位元資料； 一 鎖存構件，用於鎖存該第_記憶體單元群之每一 憶體單元之該多位元資料； 刀群構件1於將該經鎖存資料分群為與碼位元之 數目：樣多的資料群，每一資料群自該第一記憶體單元 群之每一圮憶體單元收集一相同碼位元； =處理:冓件，用於藉由將每一資料群之該等位元輸出 至控制益作資料處理及傳回任何經修改的位元，以更 ^每·.資料:群’根據該預定碼位元次序逐俩資料群地處 理該等資料群； 構件，用於若已處理任何資料群、同時伴隨 有任何額外資料群之處理，則程式化—第二記憶體單元 群之個別記憶體單元直至可由來自該等經處理之資料群 的可用之碼位元作解碼之一最高記憶體狀態，·及 一重複構件，用於重複該處理及該程式化直至該多位 70碼之所有碼位元皆可用於完成絲式化為止。 I29492-1001129.doc • 8 ·