TWI358791B - Semiconductor device - Google Patents
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Description
1358791 九、發明說明: 【發明所屬之技術領域】 本發明有關一種半導體裝 為「」)晶片’尤其有關— 半導體裝置。 置如半導體積體電路(以下稱 種配備有靜山.主社 评电朋潰保護能力的 【先前技術】 ic日曰片或其類似物以其曝露 敁、月外。p的輪入終端、輸出終 知及其類似物進行封裝。如杲婉士卜曰^ ^ ^ ^ ^ ^由谇接線路與凸塊傳導 的過电壓經由焊接接點(以下稱 ~ 使點」)進一步傳導至内 部电路,則内部電路將遭受 μ吐 又靜尾朋,貝。為了防止這點,通 承在接點與内部電路之間提供靜電保護裝置。 圖5為顯示習用之IC晶片中 τ砰电保β隻電路之範例的平面 圖。在圖5中顯示:輸入/輪出桩 、 刑八/%出接點Pa,信號經由此處從外 部饋進或饋出至外部·内部雷政 π 丨門°丨罨路1 06,靜電保護裝置Qa ;信 號導體Ra,其將輸入/輸出接點pa與内部電路⑽連接—
起;負極側供電導體104,其係連接至負極側供電接點(未 顯示)’負極側電源電壓(接地電屡,等於〇v)係供應至此負 極側供電接點;及正極側供電導體奶,其係連接至正極側 供電接點(未顯示),正極側電源電壓Vcc(例如,5 V)係供應 至此正極側供電接點。 圖6為/σ著圖5所示直線A-A截取的截面圖。在圖6中,金 屬導電部分如劃線部分所示。如圖6所示,此1C晶片具有包 括以下兩個金屬導體層的多導體層結構:置放作為下層的 第一金屬導體層(以下亦僅稱為「第一層」);及置放作為上 102217-990921.doc 1358791 層的第二金屬導體層(以下亦僅稱為「第二層」)。輸入/輸 出接點Pa係由形成於第一層中的金屬膜121及形成於第二 層中的金屬膜122構成。金屬膜121與122至少經由形成於置 於第一與第二層之間之絕緣膜130中的接觸孔140而連接一 起。信號導體Ra的一端係連接至金屬膜122,另一端則連接 至内部電路106。 透過離子注入與擴散,在矽基板110的上方部分形成p型 井111與N型井112;在P型井in的上方部分形成\型擴散層 113與P型擴散層114;及在N型井112的上方部分形成P型擴 散層115與N型擴散層116。N型擴散層113與P型井in之間 的PN接面形成保護二極體117,及p型擴散層115與N型井 112之間的PN接面形成保護二極體118。這些保護二極體ιΐ7 與118 —起形成靜電保護裝置Qa。 在具有上述形成於其中之p型井U1等的矽基板11〇上形 成氧化矽絕緣膜150,且讓以下項目電連接在一起:n型擴 散層113與金屬膜l2l ; p型擴散層114與負極側供電導體 1〇4’Ν型擴散層116與正極側供電導體1〇5;及p型擴散層 與金屬膜142。金屬膜142係經由接觸孔141而電連接至信號 導體Ra。 ° ; ^ Α1刑択1:導體10 及金屬膜142係形成於第一异中. 層〒,金屬膜122與信號導體 係形成於第二層中。通常,第_ 吊弟一層比第—層厚,因此, 下關係成立·(第二層的薄片雷阳、货 片電阻)<(第一層的薄片電阻 順便一提,薄片電阻柙矣 、母已知長度與已知寬度之導體 102217-990921.doc 電阻。 示)圖將1 示圖6所示結構的同等電路。當經由谭接線路(未顯 輸出接二電由?1加於輸入/輪出接點〜時,電流從輸入/ :出接點Pa經由保護二極體118、正極側供電導體105、及 =侧供電接點(未顯示)流入Vcc供應側。另一方面,當經 ~接線路(未顯示)將負極過雨 貝極過电壓鈀加於輸入/輸出接點Pa 、,电流從接地經由負極彳貞丨^^ 胃極側供-接點(未顯示)、負極側供電 ^體⑽、及保護二極體m流至輸入/輸出接點ρ”依此方 ’防止將過電壓施加於内部電路1 〇6。 曰電机极動通過保護二極體117或118,無論電流強度為 何’橫跨其上的電壓降無法保持固定(例如,〇 7 V),不過 將因内部電阻與其他因音 素而有所不同。因此,根據電流強 度而定,過電Μ可到達内部電路_。也就是說,保護二極 體117與118單獨無法提供夠高的靜電保護等級。因此,根 據習用的已知方法’為取代圖5至7所示靜電保護裝置㈣ 和其並聯’將提供具有如圖8所示同等電路的靜電保護裝置 Qb。 如圖8所示,靜電保護裝置砂係由以下項目構成:P通道 (P型半導體)MQS電晶體(具絕緣閘極的場效電晶體)工心與 N通道(N型半導體)m〇S電晶體117a。輪入/輸出接點pa係連 接至MOS電曰曰曰體1183的源極與M〇s電晶體117_汲極電 源電塵Vcc係,經由正極側供電導體1〇5饋進m〇s電晶體ii8a 的閘極與汲極,〇 v接地電壓則經由負極側供電導體ι〇4饋 進MOS電晶體117a的閘極與源極。輸入/輸出接㈣與内部 102217-990921.doc 1358791 電路ι〇6係經由信號導體Rb而連-接一起。 在組態設定如上述的電路中,因M〇S電晶體117&與118& 之雙極作用(線性操作)所造成的彈回特性讓過電壓比較不 可能到達内部電路106,即使流入大突波電流時也一樣。因 此,此電路,和僅取決於由保護二極體構成的靜電保護裝 置Qa相比,能對靜電崩潰提供較高的保護等級。 但此處有一個問題。圖5所示負極侧供電導體1〇4與正極 側供電導體105係使用第一層來形成且係置於内部電路106 附近,在複數個輸入/輸出接點(各如輸入/輸出接點pa)與内 部電路106之間,以便最後能夠連接至供電接點(未顯示)。 就近來日趨複雜的電路設計趨勢與日趨大型的ic晶片來 看這些供電導體傾向於過長,因而無法忽視其阻抗(電阻)。 其意說明如下。即使在靜電保護裝置以理想的方式運作 時,橫跨供電導體上的高阻抗仍可讓過電壓能夠到達内部 電路106。 此處又有另一個問題。像設計能對靜電崩潰提供較高保 護等級之靜電保護裝置Qb的靜電保護裝置稱為主動箝位器 (clamper),已知其有許多修改樣式。然而,任何這些裝置 均比由保護二極體構成的靜電保護裝置Q a具有更複雜的結 構。因此,形成主動箝位器類型的靜電保護裝置通常需要 使用兩個(或更多)金屬導體層。 據此,如果要在具有兩層結構的IC晶片中建立主動箝位 器,將無法在如圖5所示的靜電保護裝置之上放置信號導體 Ra。此外,靜電保護裝置原本即用於防止施加於輸入/輸出 102217-990921.doc 1358791 接點的過電壓到達内部電路,因此必須將其設置接近輸入/ 輸出接點。為了以上原因,要在具有兩層結構的1(:晶片中 建立主動箝位器並不容易。 即使吾人可以,但如圖9所示,仍必須繞過靜電保護裝置
Qb來放置彳§號導體Rb以免和其重疊,且必須放置構成靜電 保遵裝置Qb的導體以免使負極側供電導體1〇4或正極側供 電導體105短路。此處,信號導體111)係形成於第二層中,負 極側供電導體104與正極側供電導體1〇5則形成於第一層 中,如圖5所示。 如圖9所示,繞道來放置信號導體將增加導體的寄生電 容,結果導致傳導信號延遲且增加其波形扭曲。此外,導 體繞道的部分佔用了額外的面積,結果降低整合程度。從 另一個角度來m較注重信號速度與整合程度時,較 佳避免使用主動箝位H,不過這將會降低靜電崩潰的保護 等級(例如,和圖5至7所示結構的一樣低)。 【發明内容】 有鑑於上述習用方式所遭遇的問題,本發明的目的在於 提供-種轉體裝置,其對靜電料可提供較高的保護等 級,位卻不用對内部電路限制導體的配置,並提供併入此 種半導體裝置的電子器材。 為達到上述目的’根據本發明,半導體裝置係設有·供 電接點’電源電壓係饋進至此處;供電導體’其係電連接 ^共電接點;輸入/輸出接點,其接收來自外部的信號或向 夕部輸出信號,·靜電保護裝置’其係電連接至輸入/輸出接 102217-99092l.doc 1358791 點且經由供電導體電連接至供電接點;及内部電路, 經由信號導體雷造技$ & λ 1 ,r' 萆連接至輸入/輸出接點。此處,靜電保護裝 置、輸人/輸出接點、及㈣電路魏此順序從半導體裝置 的邊緣配置至中央。 使用此結構’可將靜電保護裝置配置得比輸人/輸出接點 接近料。因此,即使在具有兩層結構的半導體裝置中, 也很谷易建立需要兩個金屬導體層的靜電保護裝置,因 此’很容易對靜電崩潰達成較高的保護等級。&外,靜電 保。蒦裝置的配置對於將輸入/輸出接點與内部電路連接一 起之信號導體的配置沒有任何限制。因此,可以避免傳導 信號延遲增加與其波形杻曲增加等壞處。 最好將供電導體配置得比輸入/輸出接點更接近邊緣。 使用此結構,放置供電導體時不用顧及信號導體的配 置。因此’可以使用所有可用之具有最小薄片€阻的金屬 導體層或使用多於-個的金屬導體層來形成供電導體。這 =助於減少橫跨供電導體上的阻抗,因此,有助於對靜電 崩潰達成較高的保護等級。 最好提供半導體裝置包括!!層(其中n為大於或等於2的整 數)金屬導體層的多導體層結構,及供電導體係藉由使用η 層金屬導體層(至少一個具有最小薄片電阻)來形成。 或者,提供半導體裝置包括η層(其中η為大於或等於2的 整數)金屬導體層的多導體層結構,及供電導體係藉由使用 除了最底下的一層之外的η層金屬導體層來形成。 或者,提供半導體裝置包括η層(其中η為大於或等於2的 102217-990921 .doc -10- 丄358791 ι數)金屬導體層的多暮 多 夕導體層··。構,及供電導體係藉由使用 夕於一個的„層金屬導體層來形成。 一:如’作為供電接點,其中將提供:第-供電接點,第 ;厂=電厂㈣饋進至此處,·及第二供電接點,和第一電源 门的第—電源電壓係饋進至此處;及作為供電導 y中將提供.第-供電導體,其係電連接至第一供電 點’及第二供電導體,其係電連接至第二供電接點。
、此處’第-電源電壓係如負極側電源電壓(接地電壓,等 於〇 V) ’第二電源電壓係如正極側電源電壓(例如,5 v)。 不言可喻,也可以將此電壓關係顛倒。 最好將上述半導體裝置併入電子器材中。 【實施方式】 以下將參考附圖來說明執行本發明的半導體裝置。圖】 為作為執行本發明之半導體裝置之IC晶片1的總平面圖。 如圖1所不,Ic晶片1的形狀實質上為方形。1C晶片1包 括:負極側供電接點2,焊接線路或凸塊(未顯示)係連接至 此處且負極側電源電壓(接地電壓,等於〇 v)係供應至此 處;正極側供電接點3,焊接線路(未顯示)係連接至此處且 正極側電源電壓(例如,5 V)係供應至此處;負極側供電導 體4,其係電連接至負極側供電接點2且係配置成圍繞稍後 說明的輸入/輸出接點P,、P2、p3、p4、p5、p6、p7、p8、&、 P10、P"、Pi2、P丨3、及P14和稍後說明的内部電路6 ;正極 側供電導體5,其係電連接至正極側供電接點3且係配置成 圍繞輸入/輸出接點Pi、P2、... P14和内部電路6 ;輸入/輸 102217-990921.doc 791 出接點P〗、P2、…、pM,焊接線路(未顯示)係連接至各輸入 /輪出接點,並經由各輸入/輸出接點將信號從外部饋進或饋 出至外部;内部電路6,其經由這些輸入/輸出接點當作輸 入接點以接收信號(即,輸入/輪出接點經由此處從外部饋進 仏號)’再根據這些輸入信號經由這些輸入/輸出接點當作輸 出接點輸出信號(即,輸入/輸出接點經由此處將信號饋出至 外部);及靜電保護裝置仏、Q2' Q3、Q4、Q5、Q6、Q7、 仏、Q9、Q10、Qn、Ql2、Qu、及Qh,其保護内部電路6 免於分別施加於輸入/輸出接點Pl、P2、…、p"的過電壓。 在圖1中,在如70所示之處切割負極侧供電導體4 ;然而, 其亦可在70處將負極側供電導體4從圖上方延伸的部分和 其從圖下方延伸的部分連接一起。 輸入/輸出接係經由信號導體心而電連接至内部電路 6。同樣地’輸入/輸出接點p2、p3、…、Ρη係分別經由信 號導體R2、R3、...、Rl4(這些參考符號在圖丨中已省略)而電 連接至内部電路6。供電接點2與3亦連接至内部電路6以對 内部電路饋進電力。 當1C晶片1從如圖i所示平面圖所見時,可將從…晶片1 之四邊Li、L2、L3、及L4朝向其中心(其中配置内部^路6) 的任一方向視為從1C晶片丄之邊緣指向中心的方向(即, 外向内)。 現在,將參考圖2(為沿著圖丨所示直線b_b截取的截面圖 來說明輸入/輸出接fiPl附近的截面結構。在圖2中,金屬導 電部分如劃線部分所示。雖然以下說明在所有的輸入/輸出 102217-990921 .doc 12 1358791 ·〃 1 2、3、··.、Pl4中,僅針對輸入/輸出接點卩丨的結 構與其他特色,但應明白,其說明同樣也適用於其他的輸 入/輸出接點p2、P3、...、Pi4。 如圖2所不,IC晶片1具有多導體層結構(兩層結構),其 包括以下兩個金屬導體層:置放作為下層的第一金屬導體 層(「第一層」);及置放作為上層的第二金屬導體層(「第 -層」)。這些金屬♦體層係'以鋁形成,但也可以鋁以外的 材料任何形成’例如銅或金。 輸入/輸出接點Pl係、由形成於第-層中的金屬膜21及形 成於第—層中的金屬膜22構成。金屬膜21與22至少經由形 成於置於第-與第二廣之間之絕緣膜3()中的接觸孔而電 連接一起。k號導體Ri的一端係連接至金屬膜Μ,另一端 則連接至内部電路6。 透過離子;主入與擴散,在石夕基板的上方部分形成p型井 11與N型井12 ;在P型井_上方部分形成N型擴散層13 ·, 及在N型井12的上方部分形成p型擴散層15〇 擴散層u 與P型井11之間的PN接面形成保護二極體17,及p型擴散層 15與N型井12之間的pN接面形成保護二極體18。這些保護 一極體17與18 —起形成靜電保護裝置q丨。 在具有上述形成於其中之p型井u的矽基板1〇上形成氧 化矽絕緣膜50,並使以下項目電連接在一起:N型擴散層 與金屬膜21,P型擴散層15與金屬膜21 ^ p型井u係經由未 顯不部分而電連接至負極側供電導體4,N型井_經由未 顯示部分而電連接至正極側供電導體5。 102217-990921.doc •13- 1358791 金屬膜21係形成於第一層中,金屬膜22、信號導體Ri、 負極側供電導體4、及正極側供電導體5全部係形成於第二 層中。第二層比第一層厚,因此,以下關係成立:(第二層 的薄片電阻)<(第一層的薄片電阻)。 圖3顯示圖2所示結構的同等電路。當經由桿接線路(未顯 不)將正極過電壓施加於輸入/輸出接點匕時,電流從輸入/ 輸出接點卩!經由保護二極體18、正極側供電導體5、及正極 侧供電接點3流入Vcc供應側。另一方面,當經由焊接線路 (未顯示)將負極過電壓施加於輸入/輸出接點?1時電流從 接地經由負極側供電接點2、負極側供電導體4、及保護二 極體Π流至輸入/輸出接點Pl b依此方式’防止將過電壓施 加於内部電路6。 如從上述說明所瞭解的,靜電保護裝置Qi係配置比輸入/ 輸出接aPi接近邊緣。同樣地,靜電保護裝置卩2、、...、 Qm係分別配置比輸入/輸出接點P2、I'…、p"接近邊緣。 換言之,靜電保護裝置(靜電保護裝置Q〗等)、輸入/輸出接 點(輸入/輸出接點^等)、及内部電路6係依此順序從IC晶片 1的邊緣配置至中心。 此外,負極側供電導體4與正極側供電導體5係配置比輪 入/輸出接點(輸入/輸出接點匕等)接近邊緣,且係使用第二 層的金屬導體層來形成。第二層的薄片電阻低於(例如,為 第一層溥片電阻的一半)第一層(即,下方層)的薄片電阻。 因此,此處,橫跨供電導體(負極側供電導體4與正極側供 電導體5)上的阻抗小於習用之使用第―層形成供電導體 102217-99092 Ldoc •14· 1358791 l〇4與H)5的範例(請見圖6等)。因此,ic晶片^ =的:例具有較高的保護等級。此外,由於靜電保:: 1亚非位在輸入/輸出接點與内部電路6之間,因 導體長度減至最低。這有助於減少橫跨信號: 體上的k號傳導延遲與其波形的扭曲等壞處。 在以下情況中’ 4 了取代靜電保護裝置Qi或和其並聯, 將在ic晶片丨中建立如靜電保護裝置Qb(請見圖8)的靜電保
護裝置’在設置靜電保縣W的區域中配置靜電保護裝 置Qb比將其配置比輸入/輸出接點I接近令心更容易。其理 :如下。像靜電賴裝置如的主動箝位器具有比較複雜的 構口此,其形成通常需要使用兩個金屬導體層。當如 上述形成靜電保護裝置Qb比輸人/輸出接點Ρι接近1緣 時"更不需要考慮信號導體R1的配置(也就是說,配置靜電 保π裝置Qb時尤其不用考慮如何穩固配置信號導體Ri的空
間;僅需要考慮負極側供冑導體4與正極側供電導體5的配 置)。 從另-個角度來看,如靜電保護裝置讲之主動箝位器的 配置並不會限制信號導體Ri的配置,因此,不需要如圖9所 不進仃繞道或其類似物。因&,得以避免傳導信號延遲增 加 '其波形㈣增加、及整合程度降低,全因此繞道或其 類似物所造成。 還有’在建立如靜電保護裝置Qb之主動箝位器的情況 彔好使用第二層來形成負極側供電導體4與正極側供電 導體5。 102217-990921.doc •15- 1358791 ic晶)i !具有多導體層結構(三層結構),其包括以下三個 金屬導體層:置放作為最底層的第一金屬導體層(「第一 層」)H屬導體層(「第二層」);及置放作為最高層 的第-金屬導體層(「第三層」在此情況中,最好各使用 第一層與第三層來形成負極側供電導體4與正極側供電導 體5 〇這有助於使各負極側供電導體彳與正極側供電導體5 之每已知面積的阻抗小於單獨使用第二層或第三層來形成 時,因此,對於靜電崩潰仍有助於達成較高的保護。 明確地說’如圖4所示,以形成於第三層中的金屬⑽ 及开/成於第一層中的金屬膜61形成負極側供電導體4,並以 成;第一層中的金屬膜62及形成於第二層中的金屬膜Μ =成正_供電導體5^圖4中,金屬導電部分如劃線部 刀所不此處’金屬膜6〇與61係經由接觸孔64而電連接一 起’及金屬膜62與63係經由接觸孔65而電連接—起。圖* ’4 丁放置負極側供電導體4與正極側供電導體$之部分 的截面圖。此處,以下關係成立:(第三層的厚度)>(第二 層的厚度)>(第—層的厚度);及(第三層的薄片電阻)〈(第 二層的薄片電阻)<(第一層的薄片電阻)。 使用三層結構’即使如習用的範例,在將靜電保護裝置 置比輸入/輸出接點接近中心'時’也可以建立如靜電保護 裝置Qb的主動叙位器。在此情況中當然可以使用第三層 將輸入/輸出接點Pa與内部電路106連接-起,因此,不用 體71行繞道,但必須單獨使用第一層來形成負極側 _ 4與正極側供電導體5(為此用途並無法使用第三 102217-990921.doc 1358791 層’因其係用來形成信號導體)。 彺嗜:之下,在將靜電保護裝置(像靜電保護裝置Qi或靜電 裝置Qb)配置比輸入/輪出接叫接近邊,緣,且將負極 =電導體4與正極側供電導體5配置比輸入/輸出接點Μ 近邊緣時,目!丨‘ μ .+. ' ’L,後谷易即可使用第二層與第三屛來 形成各負極側供電導體4與正極側供電導體5。 中’將靜電保護裝置仏等配置比輸入/輸 至内fPl接近邊緣,因此’在導體卜從輸入/輸出接點P, ^:電路6,並不提供靜電保護裝W或其類似物。此配 t身對靜電崩潰並不會造成較低的保護等級’因經由輸 ^别出接點Pl流動進出之過電磨引起的電流畢竟受到歐姆 疋律的支配以流動通過具有低阻抗的任何部分。 二 =以許多方式進行修改。例如,目前所提 或三層結構的IC晶片,但本發明發現具 2層(其中η為等於或大於2的整數)金屬導體層之多導 ㈣結構之Κ:晶片的應用廣泛。還有,使用四層或或更多 金屬導體層設在越上方(㈣基㈣越遠),將形成越 曰曰月,因此以下關係成立:(第η層的薄片電阻)<(第 (叫層的薄片電阻)<·..<(第二層的薄片 的薄片電阻)。 ^ I弟層 供電導體(負極側供電導體4與正極側供電導體5)可使用 具有最低薄片電阻的金屬導體層(明確地說,第暍 f上層)來形成’或其形成可包括具有最低薄片電阻的該金 屬導體層。或者,供電導體可以使 、’ 用陈了第一層(即,最底 102217-990921.doc ,, -17 - 1358791 層)的所有金屬導體層來形成(明確地說,第二層、第二 層、···'或第η層)。或者,供電導體可使用選自如除了第η 層與最底層之金屬導體層的„!層來形成(其中m為等於或大 於2且滿足η 2 m的整數)。 在上述具體實施例中,可按相反的布局來配置負極側供 電導體4與正極側供電導體5(例如,在圖丨中,可將正極側 供電導體配置比負極侧供電導體接近邊緣)。儘管上述具體 實施例針對有關一對負極側供電導體與正極側供電導體的 凊况,但本發明亦適用於有關兩個或更多此類成對的供電 導體之多個供應、多個接地的半導體裝置。 明確說明為提供於1C晶片1中的靜電保護裝置a、 Q2、···、Qm與Qb(請見圖3與圖8)只是本發明適用之靜電保 濩裝置的範例;也就是說,本發明亦適用於任何其他的靜 電保護裝置。 在圖1所示的範例中,負極側供電導體4與正極側供電導 體5係在形狀為方形之ic晶片1的四個角落實質上彎曲成直 角。也就是說,在四個角落中,負極側供電導體4與正極側 供電導體5的中心線係彎曲成約9〇度。將供電導體彎曲成此 種尖銳角度對於橫跨其上的阻抗有不利的影響。 因此’為了減少橫跨供電導體上的阻抗,可切割移除供 電導體的角落部分。作為圖1所示1C晶片1之修改範例的圖 10顯示其中已切割移除供電導體之角落部分的1C晶片la ^ 在圖10中,在圖1中也找得到的此類部分均以共同的參考數 字與符號表示,因此不再重複同樣的說明。圖1〇所示1(:晶 102217-990921 .doc •18· ijjo /y丄 片la和圖1所示IC晶片】的不 4a與5a取代圖丨所示的供電導 個1c晶片則一樣。 :罐晶‘樣,IC晶片⑽形狀實 m在其方形形狀的所有四個_、〇2、 G4’供電導體4a與5a的角落部分已切割移除。 置成圍繞輸入/輸出接點p
接點Pl、P2、...、及内部電路6。吟 了供電導體4a的角落部分p膝 _ 刀已將角洛G1至G4切割移除,其应 圖1所示的負極側供雷遙 ¥體4一樣。正極側供電導體5a係雷 、接至正極側供電接點3’且係配置成圍繞輸入,輸出接點
Pl、P2 、Pl4及内部電路6。除了供電導體5a的角落部分 已將角洛G1至G4切割移除’其與圖⑽示的正極側供 體5 一樣。 等
同之處在於,分別以供電導體 體4與5 ;在所有其他方面,兩 :極側供電導體4&係電連接至負極側供電接點2 '在角落G1至G4中’供電導體4a的中心線(未顯示)係彎曲 成J、於90度的角度。例如,在各角落中,供電導體何即, 其中心線)係在相同方向巾彎曲成45度兩次致使最終電流 的方向按90度轉向。同樣地在角落⑴至以中,供電導體^ 的中心線(未顯示)係彎曲成小於9〇度的角度。例如,在各角 洛中,供電導體5a(即,其中心線)係在相同方向中彎曲成^ 度兩次,致使最終電流的方向按9〇度轉向。 假設供電導體4a的寬為w,則角落〇1至〇4的切割寬度較 佳介於1.5m〇W(1.8w更佳)的範圍内,如圖1〇所示。同 理適用於供電導體5ae作為圖1〇所示形狀的變化亦可形 102217-990921.doc •19- 成供電導體域城其令心線在角落㈣以形成弧形。 本發明適於例如閉極陣列之1C晶片之半導體裝置的應 二本發明適用於處理相對較高電流㈣,如電源供應IC 及控制驅動馬達的1c(馬達驅動器),並適用於採用此種IC 的電子器材。本發明的半導體裝置適用於各種電子器材, 例如:行動通信設備’如行動電話與微蜂巢式行動電話(如 用於日本的個人手持行勒雷 丁幵仃勤電話系統(persona丨Handyphone
System)’縮寫為PHS);及資訊處理設備,例如個人電腦。 此類電子器材的操作可根據本發明的半導體裝置來控制。 圖11為作為併入IC晶片1或1a之電子器材之範例之行動電 謂的透視圖。行動電細併入以IC晶片Mb所建立的處 理器或其類似物(未顯示),及處理器可控制行動電話8〇的各 種功能。 【圖式簡單說明】 圖1為執行本發明之1(:晶片的總平面圖; 圖2為沿著圖1所示直線B-B截取的截面圖; 圖3顯示圖2所示結構的同等電路; 鲁 圖4為圖1所示結構之修改範例的截面圖; 圖5為顯示習用之IC晶片部分的平面圖; 圖6為沿著圖5所示直線AA截取的截面圖; 圖7顯示圖6所示結構的同等電路; 圖8顯示習用之靜電保護裝置之同等電路的範例; 圖9為顯示另一習用之1C晶片部分的平面圖; 圖為顯示圖1所示1(:晶片之修改範例的總平面圖;及 102217-990921.doc •20· 1358791 圖11為併入圖1或10所示1C晶片之行動電話的透視圖。 【主要元件符號說明】
1 IC晶片 la IC晶片 2 負極側供電接點 3 正極側供電接點 4 負極側供電導體 4a 負極側供電導體 5 正極側供電導體 5 a 正極側供電導體 6 内部電路 10 秒基板 11 P型井 12 N型井 13 N型擴散層 15 P型擴散層 21 ' 22 金屬膜 50 絕緣膜 60 ' 61 ' 62 ' 63 金屬膜 64 ' 65 接觸孔 80 行動電話 104 負極側供電導體 105 正極側供電導體 102217-99092 丨.doc -21 · 1358791 106 内部電路 110 ^夕基板 111 P型井 112 N型井 113 N型擴散層 114 P型擴散層 115 P型擴散層 116 N型擴散層 117、 118 保護二極體 117a 、118a MOS電晶體 121、 122 金屬膜 130 絕緣膜 140、 • 141 接觸孔 142 金屬膜 150 絕緣膜 Pa、 Pi-P, 4 輸入/輸出接點 Qa、 Qb、 Ql-Ql4 靜電保護裝置 Ra、 Rb、 Rl -Rl4 信號導體 102217-990921.doc 22-
Claims (1)
1358791 第094122417號專利申請案 中文申請專利範圍替換本(100年9月)> 丨9 十、申請專利範圍: •丨· 一種半導體裝置,其具有包含2層以上之金屬導體層之多 導體層結構,且包含: 内部電路; ’其係被供給第一電源電壓; ’其係被供給比該第電源電壓低之第 第一供電接點 第二供電接點 二電源電壓; 第一供電導體,其係電連接至該第一供電接點
第二供電導體,其係電連接至該第二供電接點; 輸入/輸出接點,其輸入信號或輸出信號; 1S派守 第-保護二極體’其係設於該第—供電導體之正下 方’正極電連接至該輸入/輸出接點,負極經由該第一供 電導體連接至該第一供電接點; 二供電導體之正下 正極經由該第二供 第二保護二極體,其係設於該第 方,負極電連接至該輸入/輸出接點, 電導體連接至該第二供電接點;及 上部導體,其電連接該輸入/輸出 保護二極體;其中 接點與該第 —及第二 該信號導體係配置於該輸入/輸 間; 出接點與該内部電路之 該上部導體係使用該等2層以上之金屬 之金屬導體層來形成; 該半導體裝置進—步包含電連接該輪 導體層中最上層 入/輸出接點與該 102217-100092I.doc 1358791 第一及第二保護二極體之金屬膜, 該金屬膜係設置於該輸入/輸出接點之下方, 該第一及第二保護二極體、該輸入/輸出接點、及該内 P電路係依此順序自該半導體裝置之外側朝向内側配 置。 2. 如請求項1之半導體裝置, 其中該第一及第二供電導體係比該輸入/輸出接點配置 於較外側。 3. 如請求項2之半導體裝置, 其中該第一及第二供電導體係至少使用該等2層以上 之金屬導體層中薄片電阻值最小之金屬導體層而形成。 4. 如請求項2之半導體裝置, 其中該第一及第二供電導體係使用最下層以外之金屬 導體層來形成。 5. 如請求項2之半導體裝置, 其中該第一及第二供電導體係使用複數之金屬導體層 而形成。 6. 如請求項4之半導體裝置, 其中該第一及第二供電導體、該輸入/輸出接點及該信 號導體係使用該等2層以上之金屬導體層中之同一金屬 導體層而形成。 7. 如請求項1之半導體裝置, 其中該半導體裝置包含: 碎基板, 102217-1000921.doc 1358791 N型井及p型井’其係形成於該矽基板之上部; N型擴散層,其係形成於該p型井之上部,並連接至 該等2層以上之金屬導體層中最下層之金屬導體層; P型擴散層,其係形成於該N型井之上部,並連接至 該等2層以上之金屬導體層中最下層之金屬導體層;且 該第一保護二極體藉由該p型擴散層與該N型井之pN 接面來形成,並且該第二保護二極體藉由該N型擴散層與 該P型井之PN接面來形成。 8· 一種包含半導體裝置的電器, ”中該半導體裝置具有包含2層以上之金屬導體層之 多導體層結構,且包含: 内部電路; 第一供電接點,其係被供給第一電源電壓; 第二供電接點’其係被供給比該第―電源電麼低之 第二電源電壓;
第一供電導體 第二供電導體 其係電連接至該第一供電接點; 其係電連接至該第二供電接點; 输入/輸出接點,其輪入信號或輪出信號; 信號導體,其電連接該内部電路與該輸人/輸出接點; 第一保遵二極體,其係設於該第-供電導體之正下 方,正極電連接至該輸入/輸出接點,負極經由該第一 供電導體連接至該第一供電接點; 二供電導體之正下 ’正極經由該第二 第二保護二極體,其係設於該第 方負極電連接至该輸入/輸出接點 102217-1000921.doc 供電導體連接至該第二供電接點;及 點與該第一及第 上部導體,其電連接該輸入/輪出接 一保護二極體;其中 該信號導體係配置於該輸入/輸出接點與該内部電路 之間; ° 該上部導體係使用該等2層以上之金屬導體層中最 上層之金屬導體層而形成; 該半導體裝置進一步包含電連接該輸入/輸出接點與該 第—及第二保護二極體之金屬膜, 該金屬膜係設置於該輸入/輸出接點之下方, 該第一及第二保護二極體、該輸入/輸出接點、及該内 部電路係依此順序自該半導體裝置之外側朝向内側配 置。 102217-1000921.doc
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004196864 | 2004-07-02 | ||
| JP2005185872A JP5008840B2 (ja) | 2004-07-02 | 2005-06-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200603341A TW200603341A (en) | 2006-01-16 |
| TWI358791B true TWI358791B (en) | 2012-02-21 |
Family
ID=35513004
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW094122417A TWI358791B (en) | 2004-07-02 | 2005-07-01 | Semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US9812408B2 (zh) |
| JP (1) | JP5008840B2 (zh) |
| CN (2) | CN101950744B (zh) |
| TW (1) | TWI358791B (zh) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4846244B2 (ja) * | 2005-02-15 | 2011-12-28 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5092766B2 (ja) * | 2008-01-21 | 2012-12-05 | ミツミ電機株式会社 | 半導体装置 |
| JP5279290B2 (ja) * | 2008-02-19 | 2013-09-04 | セイコーインスツル株式会社 | 半導体装置 |
| JP2010147282A (ja) | 2008-12-19 | 2010-07-01 | Renesas Technology Corp | 半導体集積回路装置 |
| JP6348009B2 (ja) * | 2014-07-15 | 2018-06-27 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| US10128229B1 (en) | 2017-11-13 | 2018-11-13 | Micron Technology, Inc. | Semiconductor devices with package-level configurability |
| KR20190133964A (ko) * | 2018-05-24 | 2019-12-04 | 삼성전자주식회사 | 반도체 장치 및 이를 포함하는 반도체 패키지 |
| US10483241B1 (en) | 2018-06-27 | 2019-11-19 | Micron Technology, Inc. | Semiconductor devices with through silicon vias and package-level configurability |
| JP7052972B2 (ja) * | 2018-08-27 | 2022-04-12 | 株式会社東海理化電機製作所 | 半導体集積回路 |
| US10867991B2 (en) * | 2018-12-27 | 2020-12-15 | Micron Technology, Inc. | Semiconductor devices with package-level configurability |
| US11621238B2 (en) * | 2021-04-20 | 2023-04-04 | Nanya Technology Corporation | Semiconductor device with redistribution pattern and method for fabricating the same |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2005
- 2005-06-27 JP JP2005185872A patent/JP5008840B2/ja not_active Expired - Lifetime
- 2005-07-01 US US11/173,615 patent/US9812408B2/en active Active
- 2005-07-01 TW TW094122417A patent/TWI358791B/zh not_active IP Right Cessation
- 2005-07-04 CN CN2010105015594A patent/CN101950744B/zh not_active Expired - Lifetime
- 2005-07-04 CN CN2005100821748A patent/CN1716597B/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| CN101950744B (zh) | 2012-09-05 |
| TW200603341A (en) | 2006-01-16 |
| CN101950744A (zh) | 2011-01-19 |
| JP2006049846A (ja) | 2006-02-16 |
| JP5008840B2 (ja) | 2012-08-22 |
| CN1716597A (zh) | 2006-01-04 |
| US20060001101A1 (en) | 2006-01-05 |
| CN1716597B (zh) | 2010-12-08 |
| US9812408B2 (en) | 2017-11-07 |
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|---|---|---|---|
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