TWI357291B - - Google Patents

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1357291,. . * (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於電路基板的製造方法，尤其是關於由 ♦· 電鏟來進行闻密度電路的配線形成之兩面電路基板的製造 方法。 【先前技術】 φ 在泛用於電路配線形成之蝕刻手法，爲使配線的剖面 形狀成爲台形，於局密度化有其限度。在此，先前使用適 合更高密度電路形成之電鍍所致之配線形成法。 其兩面電路基板的製造法係揭示於圖4(1)至圖5 (7)。即’首先如圖4(1)所示，準備於絕緣基材μ之 兩面具有導電性金屬層22的兩面張貼金屬層積板，接 著’如圖4(2)所示，對於前述兩面張貼金屬層積板，形 成貫通穿孔或有底通孔所致之導通用孔23。 # 接下來，如圖4 ( 3 )所示’對於形成導通用孔23之 兩面張貼金屬層積板，賦予導電性物質24，接著，如圖4 (4)所示，對於被賦予導電性物質24之兩面的導電性金 • 屬層22，形成電鍍抗蝕膜25。 之後，如圖5 ( 5 )所示’對於具有電鍍抗鈾膜25之 兩面張貼金屬層積板，藉由電鍍手法取得兩面的導電性金 屬層22相互間的導通之同時，取得形成電路配線之電鍍 2 6° 接著，如圖5(6)所示’剝離除去電鍍抗蝕膜25而 -4- (2) (2)1357291 , 使導電性金屬層露出。接下來，如圖5(7)所示，藉由除 去被露出之兩面的導電性金屬層22而電性分離電路配線 圖案26(形成電路配線圖案），來製造兩面電路配線基 板。 〔專利文獻1〕日本特開平11— 186716號公報 〔專利文獻2〕日本特開2003 - 158364號公報 【發明內容】 〔發明所欲解決之課題〕 一方面，有對於具有電鍍抗蝕膜之兩面張貼金屬層積 板，爲了取得兩面的導電性金屬層之間的導通而藉由電鎪 手法賦予導電性物質之情況。此時，因爲於兩面的金屬層 上亦殘存有導電性物質，發生高密度電路之導電性金屬層 與利用電鍍之電路配線的密接強度的低下或剝離。 爲了解決該等問題，有於賦予導電性物質後，進行用 以除去兩面的導電性金屬上之導電性物質的蝕刻處理之工 法。此時，有不能除去之導通用孔之內壁上的導電性物質 亦被除去之可能性，必須有嚴格的蝕刻量之管理。 另一方面，有藉由進行以一般的碳（carbon )作爲成 分之導電性物質的賦予之工法，賦予以碳作爲成分之導電 性物質之方法。但是，該方法係相較於使用錫鈀金屬膠體 (tin palladium colloid)之直接電鍍所致之導電性物質， 在直徑小之貫通穿孔或有底通孔之狀況，有對用以取得兩 面的金屬層之間的導通之電鍍處理，缺乏性賴性之缺點。 -5- (3) (3)1357291 進而，如圖6所示，在依據殘存於兩面的導電性金屬 上之電路配線圖案26與兩面的導電金屬層22之間的導通 孔23之配置，而兩面的導電性金屬層22相互間之導通孔 23內壁上電鍍厚度變化較大之狀況，係難以同時滿足兩面 的導電性金屬層之間的導通孔內壁電鍍厚度及零件安裝上 所需之電路配線的導體厚度之規格。該狀況係使用於電路 配線上不必要之區域來設置抗蝕開口部，迴避電力線的集 中（通稱擬似電鍍，dummy plating)之方法。 但是，此工法係限制了零件配置的設計上之自由度， 進而，無法適用於由安裝零件之性質必須設置開口部之狀 況。一般亦公知有爲了迴避電力線之集中而降低電鍍時的 電流密度，但是，相反地，降低電流密度所致之電鍍處理 時間的延長卻使生產性降低。 又，在兩面的導電性金屬層22相互間之導通孔23之 內壁上電鍍厚度較薄時，在不止有電性信賴度降低，導通 孔23之內壁上電鍍厚度薄於以電鍍抗蝕膜除去後之電路 配線圖案26的電性分離之蝕刻所除去者之狀況，因爲亦 有發生如圖7所示之導通不良27的憂慮，故有必須充分 進行各區域的導通孔23之內壁上電鍍厚度的確認之較大 負擔。 —方面，在如圖8所示之賦予導電性物質的處理，爲 了防止蝕刻工程之絕緣基材21的露出，故相較於蝕刻量 必須將導電性金屬層22之厚度作爲充分較厚者。但是， 其結果係有電路配線的剖面形狀會劣化之問題。 (4) 1357291 . 本發明係考慮前述問題而發明者，目的爲提供確 得兩面電路基板的兩面導電性金屬層之間的導通，而 使電路配線的剖面形狀劣化之電路基板的製造方法。 #'· 〔用以解決課題之手段〕 爲了解決前述課題，在本發明係提供下述電路基 ‘製造方法。 φ 於在絕緣基材之兩面具有導電性金屬層的兩面張 屬層積板形成導通用孔而賦予導電性物質，除了前述 用孔及其凸島部之外，形成電鍍抗蝕膜而藉由電鍍手 進行前述導電性金屬層之間的導通及電路配線圖案的 之後’剝離除去電鍍光阻膜，藉由除去被露出之前述 性金屬層而電性分離電路配線圖案來形成電路配線圖 並具有利用貫通穿孔或有底通孔的導通構造之電路基 製造方法，其特徵爲： ® 在對於前述層積板賦予導電性物質後，對於被賦 述導電性物質之兩面的導電性金屬層，除了前述導通 及其凸島部之外，形成兩面導通用抗蝕膜， 使用前述兩面導通用抗蝕膜而施加電鍍來取得前 電性金屬之間的導通， 剝離除去前述兩面導通用抗蝕膜， 包含前述導通用孔及其凸島部，藉由蝕刻使前述 性金屬層變薄， 對於前述導電性金屬層，除了電路配線圖案形成 實取 且不 板的 貼金 導通 法， 形成 導電 案， 板的 .W - 予即 用孔 述導 導電 部及 -7- (5) (5)1357291 . 導通用孔及其凸島部之外，形成電路配線用抗蝕膜， 使用電路配線用抗蝕膜而施加電鍍來形成電路配線圖 案之後，剝離除去前述電路配線用抗蝕膜而露出前述導電 性金屬層， 藉由除去前述導電性金屬層而電性分離電路配線圖案 來形成電路配線圖案。 〔發明的效果〕 依據本發明，除去形成電路配線圖案時不需要之兩面 的導電性金屬層上的導電性物質時，導電性金屬層之間的 導通因爲未藉由電鍍層而被保護，故不會發生兩面的導電 性金屬層之間之導通不良，而且，因爲亦不需要嚴格的蝕 刻量之管理，所以有良好的生產性。 又，因爲爲了兩面的導電性金屬層之間的導通之電鍍 與爲了形成電路配線圖案的電鍍係分離而兩度實施，不需 考慮關於電路配線圖案之形成在零件安裝上被要求之兩面 的導電性金屬層之厚度，可防止爲了確保厚度之電鎪時的 電流密度降低，及起因於其之生產性的降低。 然後，因爲進行兩次電鍍，故可以形成滿足導通可信 性之電鍍厚度之外，亦可解除除去抗蝕膜之後的用以分離 電路配線圖案之蝕刻所致之導通不良。而且，因爲充分確 保電鍍厚度，亦無確認電鍍厚度之負擔。 進而，藉由電鍍手法形成電路配線圖案之前，因爲使 兩面的導電性金屬層變薄，亦可防止電路配線的剖面形狀 -8- (6) 1357291 . 之劣化。 【實施方式】 以下參考圖1至圖3而說明本發明的實施形! 〔實施形態1〕 圖1係揭示本發明之實施形態1的各工程者 首先，如圖1 ( 1 )所示，準備於聚醯亞胺薄 緣基材1的兩面，以厚度4//m的銅箔作爲導電 2而加以設置之兩面張貼金屬層積板。接著，如β 所示，對於該兩面張貼金屬層積板，照射UV -射，形成作爲貫通穿孔的導通用孔3。 接著，如圖1 ( 3 )所示，對於形成導通用孔 張貼金屬層積板，藉由導體處理等而賦予導電性 接下來，如圖1 ( 4 )所示，對於被賦予導電性物 面的導電性金屬層2，疊合感光性乾膜型抗蝕丨 示），進行圖案曝光及顯像處理。藉此，除了導 及其凸島部5之外，形成有兩面導通用抗蝕膜6。 接著，如圖2(5)所示，對於具有兩面導通 6之兩面張貼金屬層積板，藉由銅礬電鍍處理來 的導電性金屬層2相互間的導通用電鍍7。於本 對於賦予導電性物質可利用使用錫鈀金屬膠體之 的導電化處理。 接著，如圖2(6)所示，剝離除去兩面導通 膜等之絕 性金屬層 Β 1 ( 2) -YAG 雷 3的兩面 物質4。 質4之兩 膜（未圖 通用孔3 用抗蝕膜 形成兩面 發明中， 直接電鍍 用抗蝕膜 -9- (7) (7)1357291 . 6。接下來，如圖2(7)所示，除去兩面導通用抗蝕膜6 之後，將包含導通用孔3及其凸島部5之兩面的導電性金 屬層2，藉由過硫酸納系的混合液，施加3/zm的蝕刻處 理，使其削薄至1/zm的厚度。 在此，作爲兩面導通用抗蝕膜除去後之蝕刻，係可以 除去導通用孔及其凸島部之外的兩面之導電性金屬層上不 需要的導電性物質，進而於蝕刻之後，使絕緣基材之兩面 的導電性金屬層成爲〇.5ym以上2.5 以下之厚度的量 爲佳。又，爲了兩面的導電性金屬層相互間之導通的導通 孔之內壁電鍍厚度，係兩面導通用抗蝕膜6之除去後的蝕 刻量之2倍以上爲佳。 之後，如圖2 ( 8 )所示，對於被削薄之兩面的導電性 金屬層2，疊合感光性乾膜型抗蝕膜（未圖示），進行圖 案曝光及顯像處理，藉此，除了電路配線圖案形成部8及 導通用孔3及其凸島部5之外，形成電路配線用抗鈾膜 9 〇 接著，如圖3 (9)所示，藉由銅礬電鍍手法來形成電 路配線圖案1 〇。接著，如圖3 ( 1 0 )所示，剝離除去電路 配線用抗蝕膜9而使導電性金屬層2露出。 最後，如圖3 ( 1 1 )所示，藉由蝕刻除去被露出之兩 面的導電性金屬層2而電性分離電路配線圖案10，來形成 具有電路配線圖案的基板。 藉由實施例1將此更具體加以說明。 -10- (8) (8)1357291 . 〔實施例1〕 首先’作爲於聚醯亞胺薄膜之兩面具有銅箔的兩面無 接著型張貼銅層積板，準備新日鐵化學股份有限公司產品 的「ESPANEX」（厚度25/zm)，以兩面的導電性金屬層 之厚度成爲4#ιη之方式，進行半蝕刻處理。 接著’藉由UV—YAG雷射，形成開口直徑50ym的 穿孔。接下來，藉由導體處理來進行導電性物質的賦予。 接下來，藉由疊合20 yrn厚的感光性乾膜，進行圖案 曝光及顯像，除了導通用孔及其凸島部之外，形成兩面導 通用抗蝕膜。之後，藉由銅礬電鍍處理，作爲兩面的導電 性金屬層之間的導通，取得8 y m以上12 // m以下的電 鑛。 接著，藉由苛性鈉來剝離除去兩面導通電鑛用抗蝕 膜。接下來，包含導通用孔及其凸島部而將兩面的導電性 金屬層，藉由利用過硫酸鈉系的混合液之3 /Z m的蝕刻處 理，使其削薄至的厚度。藉由該處理除去導電性物 質。 接下來，藉由疊合20 厚的感光性乾膜型抗蝕膜， 進行圖案曝光及顯像，除了電路配線圖案形成部及導通用 孔以及其凸島部之外，形成電路配線用抗蝕膜。 之後，藉由銅礬電鍍手法，取得導體厚爲以上 10//m以下的電路配線圖案，而可藉由該處理，使兩面的 導電性金屬層之導通用電鍍成爲以上20#m以 下。接著，藉由苛性鈉’剝離除去電路配線用抗蝕膜而使 -11 - (9) (9)1357291 導電性金屬層露出。 最後，藉由利用過硫酸鈉系的混合液之蝕刻處理，除 $被露出之兩面的導電性金屬層，並電性分離電路配線圖 案，而取得具有高密度的電路配線圖案之電路配線基板。 【圖式簡單說明】 〔圖1〕揭示本發明的一實施形態之工程剖面圖。 〔圖2〕圖1之後的工程剖面圖。 〔圖3〕圖2之後的工程剖面圖》 〔圖4〕揭示習知的製造方法之工程剖面圖。 〔圖5〕圖4之後的工程剖面圖。 〔圖6〕利用習知的製造方法之電路基板的剖面圖。 〔圖7〕利用習知的製造方法之電路基板的剖面圖。 〔圖8〕利用習知的製造方法之電路基板的剖面圖。 【主要元件符號說明】 1 :絕緣基材 2 :導電性金屬層 3 :導通用孔 4 :導電性物質 5 :導通用孔凸島部 6:兩面導通用抗蝕膜 7 :導通用電鍍 8 :電路配線圖案形成部 -12- (10) (10)1357291 9:電路配線用抗蝕膜 1 0 :電路配線圖案 2 1 :絕緣基材 22 :導電性金屬層 23 :導通用孔 2 4 :導電性物質 2 5 =電鍍抗蝕膜 26:電路配線圖案 2 7 :蝕刻所致之導通不良

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Claims (1)

1. (1) (1)1357291 十、申請專利範圍 1.—種電路基板的製造方法，係於在絕緣基材之兩面 具有導電性金屬層的兩面張貼金屬層積板形成導通用孔而 賦予導電性物質，除了前述導通用孔及其凸島部之外，形 成電鍍抗蝕膜而藉由電鍍手法，進行前述導電性金屬層之 間的導通及電路配線圖案的形成之後，剝離除去電鍍光阻 膜，藉由除去被露出之前述導電性金屬層而電性分離電路 配線圖案來形成電路配線圖案，並具有利用貫通穿孔或有 底通孔的導通構造之電路基板的製造方法，其特徵爲： 在對於前述層積板賦予導電性物質後，對於被賦予前 述導電性物質之兩面的導電性金屬層，除了前述導通用孔 及其凸島部之外，形成兩面導通用抗蝕膜， 使用前述兩面導通用抗蝕膜而施加電鍍來取得前述導 電性金屬之間的導通， 剝離除去前述兩面導通用抗蝕膜， 包含前述導通用孔及其凸島部，藉由蝕刻使前述導電 性金屬層變薄， 對於前述導電性金屬層，除了電路配線圖案形成部及 導通用孔及其凸島部之外，形成電路配線用抗蝕膜， 使用電路配線用抗鈾膜而施加電鍍來形成電路配線圖 案之後，剝離除去前述電路配線用抗蝕膜而露出前述導電 性金屬層， 藉由除去前述導電性金屬層而電性分離電路配線圖案 來形成電路配線圖案 -14- (2) (2)1357291 - 2. 如申請專利範圍第1項所記載之電路基板的製造方 法，其中， 兩面導通用抗蝕膜除去後之蝕刻，係可以除去導通用 孔及其凸島部之外的兩面之導電性金屬層上不需要的導電 性物質，進而於蝕刻之後，使絕緣基材之兩面的導電性金 屬層成爲0.5//m以上2.5/zm以下之厚度的量。 3. 如申請專利範圍第1項所記載之電路基板的製造方 法，其中， 相對於兩面張貼金屬層積板，電鍍手法所致之用以兩 面的導電性金屬層之間導通的導通孔之內壁電鍍厚度係爲 申請專利範圍第2項所記載之蝕刻量的2倍以上。 4. 如申請專利範圍第1項所記載之電路基板的製造方 法，其中， 藉由對於形成導通用孔之兩面張貼金屬層積板賦予導 電性物質所形成之導電性物質層，係爲使用錫鈀金屬膠體 的直接電鍍所成。 -15-