[go: up one dir, main page]

TWI352505B - Semiconductor integrated circuit have input functi - Google Patents

Semiconductor integrated circuit have input functi Download PDF

Info

Publication number
TWI352505B
TWI352505B TW096142636A TW96142636A TWI352505B TW I352505 B TWI352505 B TW I352505B TW 096142636 A TW096142636 A TW 096142636A TW 96142636 A TW96142636 A TW 96142636A TW I352505 B TWI352505 B TW I352505B
Authority
TW
Taiwan
Prior art keywords
voltage
input
output
transfer gate
aforementioned
Prior art date
Application number
TW096142636A
Other languages
English (en)
Other versions
TW200824276A (en
Inventor
Shuichi Takahashi
Original Assignee
Sanyo Electric Co
Sanyo Semiconductor Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co, Sanyo Semiconductor Co Ltd filed Critical Sanyo Electric Co
Publication of TW200824276A publication Critical patent/TW200824276A/zh
Application granted granted Critical
Publication of TWI352505B publication Critical patent/TWI352505B/zh

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/018521—Interface arrangements of complementary type, e.g. CMOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electronic Switches (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

1352505 九、發明說明： - 【發明所屬之技術領威】 • 本發明係有關一耩半導體積體電路，尤其有關一種具 備有施加電源電壓以上的正高電壓或接地電壓以下的負高 電壓的高電壓施加端孑之半導體積體電路。 【先前技術】 一般習知之於微電腦（microcomputer)等之半導體積體 電路中，係設置有施加比其電源電壓還高的高電壓之高電 • 壓施加端子。第5圖#顯示具備有這種高電壓施加端子的 半導體積體電路的電絡圖。當將半導體積體電路的電源電 -壓VDD設作為5V時，於此高電壓施加端子50施加OV至 12V的輸入電壓。高電壓施加端子50係經由輸入電阻51 連接至 CMOS(Complementary Metal-Oxide Semiconductor ;互補式金氧半導體）反相器（inverter)52(輸 入緩衝器）。CMOS反相器52係由p通道型M0S(Metal ^ Oxide Semiconductor ;金屬氧化物半導體）電晶體（以下稱 為PMOS)(Tl)與N通道型M0S電晶體（以下稱為NMOS) (T2)所構成，並於這呰電晶體的閘極施加來自高電壓施加 端子50的輸入電壓。此外’高電壓施加端子50係連接有 由NMOS(T3)所構成的高耐壓的輸出電晶體53。在使用高 耐壓的輸出電晶體5 3的情形下，於高電壓施加端子亦出現 0V至12V的電壓。 並且，為了承受上述高電壓，係將CMOS反相器52 的PMOS(Tl)與NMOS(T2)的閘極耐壓設定成12V以上， 5 319722 1352505 將輸出電晶體53的NMOS(T3)的汲極耐壓設定成12V以 . 上。 . 為了確保PMOS(Tl)與NMOS(T2)的閘極耐壓，閘極絕 緣膜係形成比VDD系（VDD=5V)的MOS電晶體還厚。然 而，當閘極絕緣膜變厚時，臨界電壓（threshold voltage)Vt 會上升，電源電壓VDD低時的CMOS反相器52的輸入電 壓的余裕度會變小。 因此，為了降低PMOS(Tl)及NMOS(T2)的Vt，以往 春 係追加臨限值（threshold)調整用的離子注入步驟。 關於半導體積體電路的輸出入電路係記載於專利文獻 .1、2。 . 專利文獻1 :日本特開平9-93115號公報 專利文獻2:日本特開平9-172146號公報 【發明内容】 (發明所欲解決之課題） 鲁 然而，當為了降低PMOS(Tl)及NMOS(T2)的Vt而追 加臨限值調整用的離子注入步驟時，會有製造步驟及製造 成本增加的問題。 (解決課題的手段） 本發明乃有鑑於上述課題而研創者，本發明的半導體 積體電路係具備有：高電壓施加端子，係接受電源電壓以 上的正高電壓之施加；轉移閘極（transfer gate)，係由具有 輸入端連接至前述高電壓施加端子、對閘極施加有電源電 壓、且能承受前述高電壓的高耐壓N通道型MOS電晶體 6 319722 1352505 所構成，輸入缓衝器（input buffer)，係包含有閘極連接至 前述轉移閘極的輸出端之M0S電晶體；以及升壓電阻（pull up resistance)’係連接至前述轉移閘極的輸出端，並將輸 出端偏壓至電源電壓。 依據本發明的半導體積體電路，即使於高電壓施加端 子施加高電壓，其高電壓亦會藉由轉移閘極而降低，故不 會有兩電壓至輸入緩衝器的M〇s電晶體的閘極。由此， 輸入緩衝器的MOS電晶體的閘極絕緣膜不用形成很厚， 故能省略臨限值調整用的離子注入步驟，而不會增加製造 步驟及製造成本。 曰 " (發明效果） -,依據本發明的半導體積體電路，不會增加製造步驟及 製造成本，而能設置高電壓施加端子。 【實施方式】 接著，參照圖式說明本發明的實施形態的半導體積體 _ 電路。 [第一實施形態] 第-圖係顯示本發明的第一實施形態的半導體積體電 :的電路圖。針對與第5圖的半導體積體電路相同的構成 部分係附上相同的符號並省略其說明。 第-實施形態的電路特徵，係於第5圖的電路謂 由雨耐壓# N應(T4)所構成的轉移㈣54與升壓電四 55此點。轉移閘極54的輪入★山及、±^ _ ]翰入碥係連接至高電壓施加端^ 50 ’轉移閘極54的輸出端係缺±
，、、，二由輸入電阻51連接至CMO 319722 7 1352505 反相器52。CMOS反相器52的臨限值大多設定成0.5VDD - 左右。升壓電阻55的一端係連接至轉移閘極54的輸出端， . 而升壓電阻55的另一端係施加有電源電壓VDD(5V)。並 且，亦可設置升壓電晶體以取代升壓電阻55。 當於高電壓施加端子50施加VDD以上的高電壓VX - 時，轉移閘極54的輸出端會變成VDD—Vtl’（無升壓電阻 • 55時）。Vtl’係施加有反向閘極偏壓（back gate bias)狀態下 的轉移閘極54的臨限值。在本例中，由於轉移閘極54的 • 反向閘極係設定成接地電壓VSS(=0V)，故反向閘極偏壓等 於高電壓VX。亦即，轉移閘極54係使輸入的高電壓VX(VX -> VDD)下降至VDD—Vtl’。升壓電阻55係將轉移閘極54 .的輸出端電壓偏壓至VDD，並使藉由轉移閘極54而下降 的輸出端電壓上升至大致VDD。 另一方面，當於高電壓施加端子50施加L位準的低 電壓（例如0V)時，若將升壓電阻55的電阻值設為RU、將 φ 轉移閘極54的電阻值設作為RT時，轉移閘極54的輸出 端電壓係以下式表示： 轉移閘極54的輸出端電壓=RTxVDD/(RU+RT) 在此，當RU>>RT時，轉移閘極54的輸出端電壓會 變成与0V，故能防止升壓電阻55對於轉移閘極54的輸出 端電壓的影響。 輸入電壓（=施加至高電壓施加端子50的電壓）與轉移 間極5 4的輸出電壓（=CMOS反相益52的輸入電壓）的關 係係顯示於第2圖。由此可知，於CMOS反相器52僅會 8 319722 1352505 壓（例如VDD)時，若將下拉電阻57的電阻值設為RD、將 • 轉移閘極56的電阻值設為RT時，轉移閘極56的輸出端 . 電壓係以下式表示： 轉移閘極56的輸出端電壓= RDxVDD/(RT+RD) 在此，當RD»RT時，轉移閘極56的輸出端電壓會 變成与VDD，故能防止下拉電阻57對於轉移閘極56的輸 * 出端電壓的影響。 輸入電壓（=施加至高電壓施加端子50的電壓）與轉移 • 閘極56的輸出電壓（=CMOS反相器52的輸入電壓）的關 係係顯示於第4圖。由此可知，於CMOS反相器52僅會 -施加0V至VDD範圍的電壓。因此，CMOS反相器52的 .PMOS(Tl)及NMOS(T2)的閘極絕緣膜只要形成為與VDD 糸的MOS電晶體相同的厚度即可，故這些電晶體的臨界 電壓不會變高。因此，能省略臨限值調整用的離子注入步 驟，而不會增加製造步驟及製造成本。 I 並且’本實施形態的半導體積體電路雖具備有輸出入 功能，但亦可不設置輸出電晶體58而僅具備輸入功能。 【圖式簡單說明】 第1圖係顯示本發明的第一實施形態的半導體積體電 路的電路圖。 第2圖係顯示本發明的第一實施形態的半導體積體電 路的輸出入特性圖。 第3圖係顯示本發明的第二實施形態的半導體積體電 路的電路圖。 10 319722 1352505 第4圖係顯示本發明的第二實施形態的半導體積體電 路的輸出入特性圖。 第5圖係顯示習知例的半導體積體電路的電路圖。 【主要元件符號說明】
50 高電壓施加端子 51 輸入電阻 52 CMOS反相器 53 > 58 輸出電晶體 54 > 56 轉移閘極 55 升壓電阻 57 下拉電阻 VDD 電源電壓 VSS 接地電壓 T1、 T5、 T6 PMOS T2、 T3、 T4 NMOS 11 319722

Claims (1)

1352505 Μ年π月叫曰修正替換頁 第96142636號專利申請案 (99年11月24日） - 十、申請專利範圍：- 1. 一種具備輸入功能或輸出入功能之半導體積體電路，係 具備有： 高電壓施加端子，係接受電源電壓以上的正高電壓 之施加； . 轉移閘極，係由具有輸入端連接至前述高電壓施加 ‘ 端子、閘極施加有電源電壓、且能承受前述高電壓的高 耐壓Ν通道型MOS電晶體所構成； • 輸入緩衝器，係包含有閘極連接至前述轉移閘極的 輸出端之MOS電晶體；以及 升屢元件，係連接至前述轉移閘極的輸出端’並將 輸出端偏壓至電源電壓，且 前述升壓元件的電阻值 >> 前述轉移閘極的電阻值。 2. 如申請專利範圍第1項所述之具備輸入功能或輸出入功 能之半導體積體電路，其中，復具備有輸出電晶體，係 $ 連接至前述高電壓施加端子，且由能承受前述高電壓的 高耐壓Ν通道型MOS電晶體所構成。 3. —種具備輸入功能或輸出入功能之半導體積體電路，係 具備有： 高電壓施加端子，係接受接地電壓以下的負高電壓 之施加； 轉移閘極，係由具有輸入端連接至前述高電壓施加 端子、閘極施加有接地電壓、且能承受前述高電壓的高 耐壓Ρ通道型MOS電晶體所構成； 12 319722修正版 1352505 ri年11月外曰修正替換頁 第96142636號專利申請案 (99年11月24曰） 輸入緩衝器，係包含有閘.極連接至前述轉移閘極的 輸出端之MOS電晶體；以及 下拉元件，係連接至前述轉移閘極的輸出端，並將 輸出端偏壓至接地電壓，且 前述下拉元件的電阻值》前述轉移閘極的電阻值。 4.如申請專利範圍第3項所述之具備輸入功能或輸出入功 能之半導體積體電路，其中，復具備有輸出電晶體，係 連接至前述高電壓施加端子，且由能承受前述高電壓的 高耐壓P通道型MOS電晶體所構成。
13 319722修正版
TW096142636A 2006-11-30 2007-11-12 Semiconductor integrated circuit have input functi TWI352505B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006323024A JP4987447B2 (ja) 2006-11-30 2006-11-30 半導体集積回路

Publications (2)

Publication Number Publication Date
TW200824276A TW200824276A (en) 2008-06-01
TWI352505B true TWI352505B (en) 2011-11-11

Family

ID=39487619

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096142636A TWI352505B (en) 2006-11-30 2007-11-12 Semiconductor integrated circuit have input functi

Country Status (5)

Country Link
US (1) US7696807B2 (zh)
JP (1) JP4987447B2 (zh)
KR (1) KR100918541B1 (zh)
CN (1) CN101192824A (zh)
TW (1) TWI352505B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8488288B2 (en) * 2008-06-27 2013-07-16 National Instruments Corporation Input protection method with variable tripping threshold and low parasitic elements
JP2010056677A (ja) * 2008-08-26 2010-03-11 Fujitsu Ltd デューティ可変回路
US9166591B1 (en) * 2012-02-03 2015-10-20 Altera Corporation High speed IO buffer
JP2013197358A (ja) * 2012-03-21 2013-09-30 Denso Corp 半導体集積回路
JP2013251869A (ja) * 2012-06-04 2013-12-12 Fujitsu Semiconductor Ltd 入力バッファ回路及び半導体装置
US8975948B2 (en) * 2012-11-15 2015-03-10 Texas Instruments Incorporated Wide common mode range transmission gate
CN103905028B (zh) * 2012-12-25 2018-05-25 中芯国际集成电路制造(上海)有限公司 信号接收器和信号传输设备
KR102242582B1 (ko) 2014-10-10 2021-04-22 삼성전자주식회사 수신 회로 및 그것의 신호 수신 방법
JP6505624B2 (ja) 2016-03-15 2019-04-24 株式会社東芝 降圧回路
JP6493933B2 (ja) * 2017-01-25 2019-04-03 株式会社東海理化電機製作所 レベルシフタ
US9997230B1 (en) * 2017-06-20 2018-06-12 Elite Semiconductor Memory Technology Inc. Reference voltage pre-processing circuit and reference voltage pre-processing method for a reference voltage buffer

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4829203A (en) * 1988-04-20 1989-05-09 Texas Instruments Incorporated Integrated programmable bit circuit with minimal power requirement
JPH05327465A (ja) 1992-04-15 1993-12-10 Nec Corp 半導体集積回路
JP2699828B2 (ja) * 1993-09-27 1998-01-19 日本電気株式会社 半導体装置の入出力回路
US5734366A (en) * 1993-12-09 1998-03-31 Sharp Kabushiki Kaisha Signal amplifier, signal amplifier circuit, signal line drive circuit and image display device
JPH0918329A (ja) * 1995-07-03 1997-01-17 Oki Electric Ind Co Ltd 可変レベルシフタ及びマルチプライヤ
JP3229809B2 (ja) 1995-08-31 2001-11-19 三洋電機株式会社 半導体装置
JPH0993115A (ja) 1995-09-26 1997-04-04 Sanyo Electric Co Ltd 半導体装置
US5777504A (en) * 1996-10-23 1998-07-07 International Business Machines Corporation Couple noise protection circuit technique
KR100266628B1 (ko) * 1997-09-06 2000-09-15 김영환 입력버퍼 회로
US6377086B1 (en) * 1999-10-05 2002-04-23 Agere Systems Guardian Corp. Low power dual-voltage sense circuit buffer
KR100431525B1 (ko) * 2001-12-29 2004-05-14 주식회사 하이닉스반도체 반도체메모리장치의 입력버퍼회로
KR100519788B1 (ko) * 2002-12-12 2005-10-10 삼성전자주식회사 입력 버퍼
US7382159B1 (en) 2005-03-30 2008-06-03 Integrated Device Technology, Inc. High voltage input buffer
JP4509004B2 (ja) * 2005-03-31 2010-07-21 三星モバイルディスプレイ株式會社 バッファー及びこれを利用したデータ駆動回路と発光表示装置

Also Published As

Publication number Publication date
JP4987447B2 (ja) 2012-07-25
CN101192824A (zh) 2008-06-04
KR100918541B1 (ko) 2009-09-21
US20080143428A1 (en) 2008-06-19
KR20080049663A (ko) 2008-06-04
US7696807B2 (en) 2010-04-13
TW200824276A (en) 2008-06-01
JP2008141292A (ja) 2008-06-19

Similar Documents

Publication Publication Date Title
TWI352505B (en) Semiconductor integrated circuit have input functi
TWI376097B (en) Level shift circuit
JP4981816B2 (ja) 酸化物薄膜電界効果トランジスタを使用したデジタル出力ドライバおよび入力バッファー
TWI470929B (zh) 電力開啓重置電路
US20170221879A1 (en) Electrostatic discharge protection circuit with leakage current reduction and associated electrostatic discharge protection method
TW201106126A (en) Reference voltage circuit and electronic device
TW200307391A (en) Input/output buffer
TWI816912B (zh) 參考電壓電路以及電源啟動重置電路
TW200922135A (en) Five volt tolerant integrated circuit signal pad with three volt assist
JP2011103607A (ja) 入力回路
JP2003526245A (ja) 極めて低い電源電圧のためのレベルシフター
JP3617425B2 (ja) 半導体集積回路装置の入力インターフェイス回路
US20080084232A1 (en) Negative voltage detector
JP2004228787A (ja) 半導体集積回路
US8324960B2 (en) Charge pump doubler
TW201042746A (en) Snap-back tolerant integrated circuits
TW201125287A (en) Slew-rate enhancement output stage and output buffer using the same
TWI854165B (zh) 延遲電路
US9401711B2 (en) Driver output with dynamic switching bias
JP5838845B2 (ja) 半導体集積回路
US7642600B1 (en) System and method for providing a low voltage thin gate input/output structure with thick gate overvoltage/backdrive protection
TW530460B (en) Pull-up terminating device
TWI332312B (en) Semiconductor devices with the function of extending maximum operating voltage
JP4531278B2 (ja) パワーオンリセット回路
TWI514772B (zh) 昇壓電路

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees