TWI343121B - Dual gate multi-bit semiconductor memory cell array and method of manufacturing the same - Google Patents

Description

P940002 16646twf.doc/e 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種記憶體陣列的結構及其製造方 法，且特別是有關於一種雙閘極式氮化物唯讀記憶胞陣列 的結構及其製造方法。 【先前技術】 傳統的氮化物唯讀記憶胞(Nitride Read Only Memory cell，簡稱NROM cell)包括依序在一 p型矽基板上形成氧 化物/氮化物/氧化物(Oxide/Nitride/Oxide，簡稱ΟΝΟ)層， 以作為記憶體的電荷捕捉層。接著，再於此氧化物/氮化物 /氧化物層上方开乂成由導電多晶石夕層所組成的控制閘極 (control gate)結構。爾後在於上述之閘極結構兩側的基底中 各形成重摻雜的N+源極區以及N+汲極區。 _ 上述之傳統氮化物唯讀記憶胞具有儲存兩位元 Γ生备其中—位元的資訊是以靠近源極區的電荷捕捉芦 中:負電荷的存在與否來作為資料的判讀。而： 的貧訊則是儲存在靠近祕區的電拥捉層巾二 電來==分別施予閘極、源= 經由=源極絲間電流的存在與否而分別判;^明可 v 7 ，在傳統的氮化物唯讀記憶胞中，若欲^ 一位兀的資料時，會在源極酬產生一電其中 憶體資料則可靠辟，進而造成記 〜了祕的下降。此現象稱為第 P940002 16646twf.doc/e 明如下。 【實施方式】 圖1所繪示為本發明之一實施例之氮化物唯讀記憶胞 10的結構剖面圖。請參照圖丨，氮化物唯讀記憶胞1〇包括 基底12、源極16以及汲極14。在其他實施例中，源極16 與汲極14的相對位置亦可以對調，視元件設計而定。 在本實施例中的氮化物唯讀記憶胞10中，具有一通道 區23 ’位於源極16與汲極14之間的基底12内，且其長 度約為0.12μιτι。此外，在本實施例中基底12是p型材料 且源極16與汲極14各為N+區域。而在其他實施例中， 基底12可為N型材料且源極16與汲極14可各為P+區域。 β參照圖5B，在本實施例的氮化物唯讀記憶胞 中’具有一由氧化物、氮化物、氧化物(〇Ν〇)構成的電荷 捕捉層18二請參照圖卜電荷捕捉層18包括靠近沒極14 的第了電荷捕捉層18a以及靠近源極16的第二電荷捕捉層 L第-電荷捕捉層18a以及第二電荷捕捉層娜之間存 在一$度約為3〇nm且以介電材料填滿的隔離區域22。 清參照圖卜第一電荷捕捉層18a包括第一氧化石夕介 電層24a、氮化石夕介電層2如以及第二氧化石夕介電層加。 而第二電荷捕捉層18b包括第一氧切介電層撕、氮化 石夕介電層26b以及第二氧化石夕介電層m。 妝圖1 ’在本實施例的氮化物唯讀記憶胞 一’具有一罪近汲極14且位於第一電荷捕捉層丨如上的第 ~極20a’以及一靠近源極16且位於第二電荷捕捉層挪 P940002 16646twf.doc/e 上的第二閘極20b。此外，第一閘極20a是由多晶石夕層3〇a 以及石夕化金屬層32a所構成。而第二閘極2〇b則是由多晶 矽層30b以及矽化金屬層32b所構成。 在本實施例的氮化物唯讀記憶胞10中，可以各自獨立 的將第一位元的資料儲存在靠近汲極14的氮化矽介電層 26a中，而將第二位元的資料儲存在靠近源極16的氮化矽 介電層26b之中。在抹除(erase)狀態時，靠近源極16與汲 極14區的氮化矽介電層26中會缺乏電荷的存在。此時需 要一大於第一起始電麗(first threshold voltage)的電壓，才 月b使通道區23引發電流。而在程式(pr〇gram)狀態時，有 足夠的負電荷儲存在氮化矽介電層26靠近源極16與汲極 14的兩側中，使得施予一高於第二起始電壓的電壓時，通 道區23的電流才得以引發。 總括來說，在本實施例的唯讀氮化物記憶胞1〇中，當 分別給予第一閘極20a、第二閘極20b、源極16與汲極14 適當的電壓時，便可以分別程式或抹除第一位元與第二位 元的資料，以及分別讀取第一位元與第二位元的狀態。 圖2為本發明之—實施例之記憶單元7〇的結構剖面 圖。請參關2,記憶單元7G是由第—記· 5()以及第 二記憶胞60所構成。 本實施例中的記憶單元70所包括的第一記憶胞5〇以 及第二記憶胞60可以採用前述實施例中的氮化物唯讀記 憶胞10的結構。 圖3為本發明之一貫施例之氮化物唯讀記憶胞陣列 P940002 16646twf.doc/e 的電路圖。請參照圖3，氮化物唯讀記憶胞陣列80是由至 少一行與至少一列的記憶單元70所構成。且氮化物唯讀記 憶胞10中是以源極16對源極16以及汲極14對汲極14 的方式連接的。此外’每條行中的每個第一閘極2〇a連接 到多數條閘極控制線(SG)36中之一條，而每條列中的每個 第二閘極20b則連接到字元線34上15此外，汲極位元線 (BD)76連接到每一行中每個記憶胞1〇中的汲極14，而源 極位元線(B S)7 8則連接到每一行中每個記憶胞中的源極 16。 值得注意的是，氮化物唯讀記憶胞陣列80中，記憶單 元70的數量並不限定如本實施例的四個。記憶單元7〇的 數量可視記憶體設計需求而定，予以增加或減少。 圖4為本發明之一實施例之記憶體製造流程步驟圖， 圖5到圖15則為本發明之一實施例之記憶體製造流程剖面 圖。在此以製造上述之氮化物唯讀記憶胞陣列8〇為例作說 明。 。 請參照圖4與圖5B，在步驟1〇2中，是依序在基底 12上形成電荷捕捉層18、多晶矽層(p〇iy_Si)3〇、金屬 物層轉2以及氣化⑽式罩幕層72。其)中：： 層18包括依序由基底12向上形成第一氧化矽層（〇1)24、 氮化石夕層(N)26以及第二氧化吩層(〇2)28。而電荷捕捉層 18的形成方法例如是以爐管加熱的化學氣相沉積法(cv& 將第-氧化韻24軸於基底12上，轉作的溫度例如 是介於攝氏800到1000度之間。接著再進行N2〇回火製 1343121

表一 層 厚度(nm) 01 3-15 N 5-10 02 5-15 poly-Si 30-150 MS 30-150 SiN 80-200 P940002 16646twf.doc/e

程或是N2離子植入法，於第一氧化矽層24表面形成氮化 矽層26。此外’多晶矽層30可以為N+或P+的摻雜。而 金屬矽化物層32則例如是WSix、CoSix、TiSix以及NiSi 等。 X 表1所示為本發明之一實施例中構成電荷捕捉層與閘 極結構的各層厚度範圍表。請參照表1，其中第—氧化碎 層24的厚度介於3到15奈米之間’氮化矽層26則介於$ 到10奈米間，而第二氧化石夕層28的厚度則介於5到15 奈米之間。另外在閘極結構的部份’多晶石夕層3〇以及石夕化 金屬層32的厚度相同的介於30到150奈米之間。而作為 硬式罩幕層72的氮化石夕層則介於80到200奈米之間。 在另一實施例中，電荷捕捉層18亦可為由氧化物/氮 化物/氧化物/氮化物/氧化物(〇/N/〇/N/0)層所組成，或亦可 為由氧化物/氮氧化矽/氧化物(〇/Si〇N/〇)所組成，或是可 以為氧化物/鬲介電常數材料/氧化物k rnaterial/O) 所組成的。上述之高介電常數材料則例如是Hf〇2、Al2〇3 12 1343121 P940002 16646twf.doc/e 以及Zr02等等。 章:=4 ’圖4中的步驟104是進行-線性圖 =與:，製程。此步驟如圖Μ到圖5C;線： H例令採用多次的反應性在= (Reactive-i〇n-etchine ^ j?w\ + 厂蚀刻法 罩圖幕案:成二^ 墓刻劑分別是以氣化物钱刻氮化石夕 物㈣間赌構2Γ捕捉層18，以及以氣氣/演化氣混合 繼ί參照圖4與圖5D，圖4中的步驟1G6是在閘極 =1電荷捕捉層18以及硬式罩幕72的外側形成間隙 、 此步驟疋利用低壓化學氣相沉積法(LP-CVD)，將間 隙壁74的材料例如是二氧化矽沉積在基底12表面，再利 用，等向性蝕刻法例如是使用氟化物為蝕刻劑，將多餘的 一氡化矽移除而形成間隙壁74。即形成如圖5D所纷示 剖面圖。 's '' 請繼續參照圖4，圖4中的步驟108是進行一離子植 入製程’利用硬式罩幕72作為罩幕以形成對應於每一條行 ，源極位元線78以及汲極位元線76,即如同圖6A盥圖 ^所示。2。其中離子植入製程所使用的離子源濃度糾為 到 102G/em3。 在步驟110中’是將高密度電漿（High Density 13 P940002 16646twf.doc/(

Pl_a_，簡稱HDP)介電材料84，沉積在基底i2上。如圖 6B所示，使尚在、度電漿介電材料84填滿基底12上的空 間並覆盖住源極位元線78、；:及極位元線％、間隙壁74 以及硬式罩幕72a與72b。 接著進行圖4巾的步驟i! 2，進行—濕式浸泡_邮) 的製程，在本實施例中是利用稀釋的氫氟酸(HF)作為溶 劑，移除部份硬式罩幕72a以及72b上方之剖面為三角形 的高，度錢介電材料84。再接著，利用剝除法(lift_〇ff) 例如是以對氮化矽有高蝕刻速率的熱磷酸作為溶劑，將硬 式罩幕72a與72b移除。在此同時，剖面為三角形的高密 度電漿介電材料84亦隨著硬式罩幕72a、72b的移除而移 除。 凊繼續參照圖4與圖7，步驟114是將介電材料間隙 壁82沉積在已被移除之硬式罩幕72a與72b内的空隙。所 使用的材料則例如是SiOx、SiOxNy以及SiNx。 請繼續參照圖4、圖7A至圖7B以及圖8A至圖8B， 圖4中的步驟116是形成一以介電材料填滿的隔離區域 22。此製程包括三個步驟：首先，利用前一步驟中形成的 介電材料間隙壁82作為罩幕，進行一蚀刻製程，移除部份 矽化金屬層32a、32b，亦可繼續向下蝕刻至多晶矽層3〇a、 30b ’以形成一中心區域98。接著再進行另一蝕刻製程， 此蝕刻製程可中止在基底12表面，亦可中止在電荷捕捉層 18。最後再於基底12表面以及隔離區域22上，覆蓋上一 層空間内介電層（inter-space dielectric)40，並填滿隔離區域 1343121 P940002 16646twf.doc/e 22 (參見圖9B)。而此空間内介電層4〇的材料例如是硼 磷矽玻璃（BPSG)、磷矽玻螭（PSG)以及旋轉塗佈玻璃 (SOG)。另外也可以將多晶石夕層3〇a、3〇b進行熱氧化後， 再形成介電層。 在本實施例中，介電材料間隙壁82之間的寬度(d)決 定了隔離區域22的寬度。因此，假設間隙壁74間的多晶 矽層30的距離為λ，且介電材料間隙壁82的任一部分間 距是小於λ/2 ’那麼隔離區域22的寬度則為I2d+△。上式 中的△代表因不同控制金屬珍化物層32與多晶碎層3〇的 輪廓(profile)所造成關鍵尺寸(critical dimension)的改變。換 句話說，若能將關鍵尺寸的改變加以控制，則隔離區域22 的寬度可以直接由介電材料間隙壁82來決定。 請繼續參照圖4、圖9A至圖9B，與圖l〇A至圖i〇c， 圖4中的步驟U8，是圖案化第一閘極2〇a與第二閘極 20b。首先，請參照圖9A至圖9B，利用一光阻圖案形成 具有洞狀開口的圖案90,且使得光阻的邊緣得以覆蓋第一 閘極20a’且完全裸露出第二閘極2〇b。接下來，移除空間 内介電層40以及介電材料間隙壁82。爾後，請參照圖1〇A 至圖ioc’改變蝕刻劑以移除金屬矽化物層32a、32b以及 多晶矽層30a、30b。而隔離區域22内的空間内介電層4〇 以及覆蓋汲極位元線76與源極位元線78的高密度電漿介 電材料84則是沒有移除。之後，將圖案9〇移除。 請繼續參照圖4與圖11B，步驟120是將層間介電層 (interlayerdielectric)42沉積在基底12表面’且覆蓋上述之 15 P940002 16646twf.doc/i 元件構件，如圖1 IB所示。 請繼續參照圖4、圖5 步驟m 圖uc與圖12A至圖12C。 以及門詠41二雜㈣如區财元線接觸窗96 及閘極控制線接觸窗92的區域。進行库 法，且將_停止衫Μ〜 仃⑽_子餘刻 了在子兀線34以及閘極控制線36。以鶴 ，=滿_出來的接觸窗空間㈣成字元線接觸窗％ (見圖11C)與閘極控制線接觸窗92(見圖12Β)。字元 線接觸窗％與相鄰氣化物唯讀記憶胞⑴中的第二問極 2〇b部分相接，因而電性連接相鄰記憶胞1〇的第二問極 2〇b。接下來，請參照圖12A與圖12(：，形成第二道光阻， 使得以區分位元線接觸窗93、95的區域，之後進行一反應 性離子蝕刻法，並將蝕刻停止在基底12。位元線接觸窗 93、95的形成是以鎢或銅填滿之。在形成了數個接觸窗之 後’最後再進行研磨(polish)的步驟。 請繼續參照圖4 ’步驟124是形成金屬層’所採用的 材料例如是鶴或銅。請參照圖13A、圖13B與圖13C，於 層間介電層42上形成第一金屬層。如圖13所示，第一金 屬層44沉積在層間介電層42上，且第一金屬層44垂直於 位於基底12下的汲極位元線76與源極位元線78，並與字 元線接觸窗96相連。此外，第一金屬層44可以作為連接 閘極控制線接觸窗92的内連線塾層（interconnection pads)。 之後，請參照圖14A與圖14B，在形成第一金屬層44 之後，形成第二層間介電層42。接著，在第二層間介電層 42中形成第一介層窗(first via)52a，爾後再形成第二金屬 P940002 16646twf.doc/e 層46。第一介層窗52a是沉積在内連線墊層，即第一金屬 層44上，用以連接閘極控制線接觸窗92與第二金屬層 46。第二金屬層46包括與位於基底12内的汲極位元線76 與源極位元線78相同方向延伸的線路，用以連接欲傳入閘 極控制線36的控制訊號。 第二介層窗52b則是位於位元線接觸窗93上用以連接 位元線與第二金屬層48 (如圖15B所示）。第二介廣窗 52b可以是和第一介層窗52a同時形成，或是在第一介層 由52a之後形成。 "月參照圖15A至15B所示，第三介層窗52c位於第二 介層窗52上，用以連接位元線接觸窗93、95與第三金屬 層48。在第二金屬層46沉積之後，接著形成第三層間介 電層42’於此第三層間介電層42中形成第三介層窗52c， 之後再形成第三金屬層48，第三層間介電層42即作為第 二金屬層48的底層。第三金屬層48的線路是覆蓋於(run over)每條汲極位元線76與源極位元線78之上，用以傳輸 訊號至位元線接觸窗93、95。 如上所述，本發明的記憶胞陣列因為具有雙閘極的設 计，與習知的單閘極結構相較，可以減少第二位元效應以 及陣列效應’進而提升記憶胞與記憶胞陣列的性能。 雖…:本發明已以較佳實施例揭露如上，然其並非用以 限=本發明，任何熟習此技藝者，在不脫離本發明之精神 ^範圍内，當可作些許之更動與潤飾，因此本發明之保護 範圍當視後附之申請專利範圍所界定者為準。 1343121 P940002 16646twf.doc/e 【圖式簡單說明】 圖1為本發明之一實施例之氮化物唯讀記憶胞10的結 構剖面圖。 圖2為本發明之一實施例之記憶單元70的結構剖面 圖。 圖3為本發明之一實施例之氮化物唯讀記憶胞陣列80 的電路圖。

圖4為本發明之一實施例之記憶體製造流程步驟圖。 圖 5A、圖 6A、圖 7A、圖 8A、圖 9A、圖 10A、圖 11A、 圖12A、圖13A、圖14A、圖15A為本發明之一實施例之 記憶體製造流程上視圖。 圖5B、圖5C、圖5D是依照圖5A中5D-5D線繪示之 記憶體製造流程剖面圖。 圖6B是依照圖6A中6B-6B線繪示之記憶體製造流 程剖面圖。

圖7B是依照圖7A中7B-7B線繪示之記憶體製造流 程剖面圖。 圖8B是依照圖8A中8B-8B線繪示之記憶體製造流 程剖面圖。 圖9B是依照圖9A中9B-9B線繪示之記憶體製造流 程剖面圖。 圖 10B、圖 10C 是依照圖 10A 中 10B-10B、10C-10C 線繪示之記憶體製造流程剖面圖。

圖 11B、圖 11C 是依照圖 11A 中 11B-11B、11C-11C 18 1343121 P940002 16646twf,doc/e 線繪示之記憶體製造流裎剖面圖。

， 圖 12B、圖 12C 是依照圖 12A 中 12B-12B、12C-12C 線繪示之記憶體製造流程剖面圖。 圖 13B、圖 13C 是依照圖 πα 中 13B-13B、13C-13C A 線繪示之記憶體製造流程剖面圖。 ’ 圖14B是依照圖14A中14B-14B線繪示之記憶體製 造流程剖面圖。 圖15Β是依照圖15Α中15Β-15Β線繪示之記憶體製 籲 造流程剖面圖。 【主要元件符號說明】 :氮化物唯讀記憶胞 12 ·基底 U :汲極 16 :源極 18 :電荷捕捉層 18a :第一電荷捕捉層 # 18b:第二電荷捕捉層 20 .問極結構 20a :第一閘極 20b ·第二閘極 • 22 :隔離區域 24 :第一氧化石夕層 24a、24b :第—氧化矽介電層 26 :氮化石夕層 1343121 P940002 16646twf.doc/e 26a、26b : It化石夕介電層 28 :第二氧化矽層 28a、28b :第二氧化矽介電層 30、30a、30b :多晶矽層 32、32a、32b :矽化金屬層 34 :字元線 36 :閘極控制線 40 :空間内介電層 42 :層間介電層、第二層間介電層、第三層間介電層 44 :第一金屬層 46 :第二金屬層 48 :第三金屬層 50 :第一記憶胞 52a:第一介層窗 52b :第二介層窗 52c :第三介層窗 60 :第二記憶胞 70 :記憶單元 72 :硬式罩幕層 72a :第一硬式罩幕層 72b :第二硬式罩幕層 74 :間隙壁 7 6 *汲極位兀線 78 :源極位元線 20 1343121 P940002 16646twf.doc/e 80 :氮化物唯讀記憶胞陣列 82 :介電材料間隙壁 84 :高密度電漿介電材料 90 :具有洞狀開口的圖案 92 :閘極控制線接觸窗 93、95 :位元線接觸窗 96 :字元線接觸窗 98 :中心區域

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Claims (1)

1. 99-7-5 十、申請專利範面： 1.一種記憶胞陣列，包括： 一半導體基板； 多個記憶胞以多條行以及至少 半導體基板上；

   —各該些記憶胞包括一源極區、一汲極區、一第一問極、 第閘極、第-電荷儲存位置以及—第二電荷儲存位 ’、:該第__對應該第—電荷存儲位置並設置在該 番*，荷存儲位置上，該第二閘極對應該第二電荷存儲位 置並設置在該第二電荷存儲位置上； 多條閘極控制線’各該閘極控制線對應於該些記憶胞 毒成之該行之一，且連接該對應行中的該記憶胞之該第 —閘極；以及 至少一條字元線，各該字元線對應於該些記憶胞所構 之該列之一，且連接該對應列中的該記憶胞之該第二閘

   一條列的形式配置於該 2,如申請專利範圍第丨項所述之記憶胞陣列，更包括 條第一位元線，對應於該些記憶胞所構成之該行，且與 ix至J 一列中的該記憶胞之該汲極連接；以及 且鱼數條第二位元線，對應於該些記憶胞所構成之該行， <、該至少一列中的該記憶胞之該源極連接。 〜3」如申請專利範圍第2項所述之記憶胞陣列，該些第 位凡線與軸第二位元線是於該半導體基板#的推雜 22 99-7-5 雜區β如申轉利範圍第3項所述之記憶胞陣列，該些摻 ι〇ϋη regicm) ’ 而摻雜濃度介於 1〇19到 第-p二:叫專利範圍第1項所述之記憶胞陣列，其中該 層。，/、該第二閘極各包括—多㈣層與—金屬石夕化物 記憶第1項所述之記憶胞陣列，其中該 最化帛—氧切層…11化韻以及—第二二 Kh 〃 a且該第—二氧切層、該氮⑽層以及該第二 二電荷儲該峨胞的該第—電荷儲存位置以及該第 笛一職圍第1項所述之記憶祕列，其中該 笛一二^與該第—閘極之間存在—介電區；該介電區使該 的官該第—電極之間有—隔離區域；且該隔離區域 的寬度約疋介於10到4〇nm之間。 專心圍第7項所叙記憶胞陣列，該隔離 Q域的寬度約是30nm。 9·如申$專利㈣第丨項所述之記憶胞陣列，其中該 第一問極位於該汲極旁；域第二_位於該源極旁。 10. 如申叫專利範圍第1項所述之記憶胞陣列，其中該 閘極控制線包括金屬矽化物沉積層。 11. 如申》月專利乾圍帛1項所述之記憶胞陣列，其中位 於該至少—列中的該些記憶胞，以源極對源極與沒極對汲 極的方式連接。 23 1343121 99-7-5 U·—種記憶胞陣列的製造方法，包括： 在一基底上依序形成一介電層以及一導體層，該介電 層以及該導體層構成多條行； ^ 於每條該行的中心部位移除該介電層以及該導體層以 形成一預先決定寬度的空間，使得各該行隔離為第一部份 以及第二部份，該第—部份包含H極和該介電層以 及該第二部份包含一第二閘極和該介電層丨以及

   —圖案化該第—閘極以及該第二閘極，以形成數條列， ^每條該行的該第1極互相連接，並使每條該列的該些 一，極沒有連接，而且該第一部份的該介電層具有一第 電荷存儲位置’該第二部份的該介電層具有_第二電荷 2位置’獻該第—雜對應該第—電荷麵位置並設 該第-電荷存儲位置上，該第二閉極對應該第二電荷 存儲位置並設置在該第二電荷存齡置上。

   U.如申明專利乾圍第12項所述之記憶胞陣列的製造 方法，該導體層的材料包括金屬矽化物。 方法糊細第12項職之記的製造 方法，該；|電層包括一氮化石夕層。 方沐】，5_=彳咖第12項所狀域猶列的製造 -門搞^、查Μ 一金屬層將各該列中相鄰該行中的該些第 一閘極共同連接。 16.如申請專利範圍第12 方法，更包括在各該相鄰行間 項所述之記憶胞陣列的製造 的該基底内植入載子》 24 1343121 99. 7. 16646TVLW

   20α 20α 20b 20b

   圖10A