CN101026168A - 双栅极多位元半导体记忆阵列 - Google Patents

Abstract

一种记忆单元阵列，包括一半导体基板、多个记忆单元、多条栅极控制线以及至少一条字元线。其中记忆单元包括一源极区、一漏极区、一第一栅极以及一第二栅极，且上述的记忆单元以多条行以及至少一条列配置于半导体基板上。而多条栅极控制线，对应于上述记忆单元所构成的数行中的一行，且与对应行中的记忆单元的第一栅极连接。字元线，则对应于上述记忆单元所构成之列，且与对应列中的记忆单元的第二栅极连接。

Description

双栅极多位元半导体记忆阵列

技术领域

本发明是有关于一种记忆体阵列的结构及其制造方法，且特别是有关于一种双栅极式氮化物只读记忆单元阵列的结构及其制造方法。

背景技术

传统的氮化物只读记忆单元(Nitride Read Only Memory cell，简称NROM cell)包括依序在一P型硅基板上形成氧化物/氮化物/氧化物(Oxide/Nitride/Oxide，简称ONO)层，以作为记忆体的电荷捕捉层。接着，再于此氧化物/氮化物/氧化物层上方形成由导电多晶硅层所组成的控制栅极(control gate)结构。尔后在于上述的栅极结构两侧的基底中各形成重掺杂的N+源极区以及N+漏极区。

上述的传统氮化物只读记忆单元具有储存两位元资讯的特性，其中一位元的资讯是以靠近源极区的电荷捕捉层中，负电荷的存在与否来作为资料的判读。而另外一位元的资讯则是储存在靠近漏极区的电荷捕捉层中，负电荷的存在与否来作为资料的判读。当分别施予栅极、源极与漏极适当的电压时，上述位于源极漏极两端的位元资讯则可经由侦测源极漏极间电流的存在与否而分别判读之。

然而，在传统的氮化物只读记忆单元中，若欲读取其中一位元的资料时，会在源极漏极间产生一电流。而此电流强度会受到另一位元资料的存在与否所影响，进而造成记忆体资料判读可靠性的下降。此现象称为第二位元效应(second-bit efiect)。

此外，以氮化物只读记忆单元来构成阵列时，又会产生阵列效应(arrayeffect)。此效应乃起因于相邻记忆单元的漏电流现象，会导致记忆单元读取时的错误。

因此，如何分别储存氮化物记忆单元中的两位元资料，使其不致互相干扰，进而减少上述两种效应的发生，是氮化物只读记忆单元发展的重要课题之一。

发明内容

本发明的目的就是在提供一种记忆单元阵列的结构，具有双栅极氮化物只读记忆单元阵列的结构。

本发明的再一目的是提供一种记忆单元阵列的制造方法，可形成一具有双栅极氮化物只读记忆单元阵列。

为达上述或是其他目的，本发明提出一种记忆单元阵列，包括一半导体基板、多个记忆单元、多条栅极控制线以及至少一条字元线。其中记忆单元包括源极区、漏极区、第一栅极以及一第二栅极，且记忆单元以多条行以及至少一条列的形式配置于半导体基板上。而各栅极控制线对应于其中一行，且连接对应行中的记忆单元的第一栅极。而各字元线对应于其中一列，且连接对应列中的记忆单元的第二栅极。

依照本发明的实施例所述的记忆单元阵列，更包括数条第一字元线，对应于其中一行，且与至少一列中的记忆单元的漏极连接。以及，数条第二字元线，对应于其中一行，且与至少一列中的记忆单元的源极连接。

依照本发明的实施例所述的记忆单元阵列，第一字元线与第二字元线例如是于半导体基板中的掺杂区。

依照本发明的实施例所述的记忆单元阵列，掺杂区例如是重掺杂区(n+region)，而掺杂浓度例如介于10¹⁹到10²⁰/cm³。

依照本发明的实施例所述的记忆单元阵列，第一栅极与第二栅极例如是各由一多晶硅层与一金属硅化物层所构成。

依照本发明的实施例所述的记忆单元阵列，其中记忆单元包括第一二氧化硅层、氮化硅层以及第二二氧化硅层，且第一二氧化硅层、氮化硅层以及第二二氧化硅层构成电荷捕捉层。

依照本发明的实施例所述的记忆单元阵列，其中第一栅极与第二栅极之间存在一介电区，此介电区使第一电极与第二电极之间有一隔离区域；且隔离区域的宽度例如是介于10到40nm之间。

依照本发明的实施例所述的记忆单元阵列，隔离区域的宽度例如是30nm。

依照本发明的实施例所述的记忆单元阵列，其中位于至少一列中的记忆单元，以源极对源极与漏极对漏极的方式连接。

为达上述或是其他目的，本发明提出一种记忆单元阵列的制造方法，首先在基底上依序形成介电层以及导体层，且介电层以及导体层构成多条行。接着于每条行的中心部位移除介电层以及导体层以形成一预先决定宽度的空间，以使得各行隔离为第一部份以及第二部份。尔后图案化各行以形成数条列，且此些列连接第一部分的第一栅极，并使此些列与第二部份的第二栅极没有连接。

依照本发明的实施例所述的记忆单元阵列制造方法，各行中的第一栅极共同连接导体层。

依照本发明的实施例所述的记忆单元阵列制造方法，更包括将列中相邻行中的第二栅极共同连接。

依照本发明的实施例所述的记忆单元阵列制造方法，第二栅极是由一金属层共同连接。

依照本发明的实施例所述的记忆单元阵列制造方法，更包括在各相邻行间的基底内植入载子。

本发明因采用第一栅极与第二栅极的结构，因此可以减低现有习知中第二位元效应以及阵列效应的发生，使得记忆体效能有所改善。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1为本发明的一实施例的氮化物只读记忆单元10的结构剖面图。

图2为本发明的一实施例的记忆单元70的结构剖面图。

图3为本发明的一实施例的氮化物只读记忆单元阵列80的电路图。

图4为本发明的一实施例的记忆体制造流程步骤图。

图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A为本发明的一实施例的记忆体制造流程俯视图。

图5B、图5C、图5D是依照图5A中5D-5D线绘示的记忆体制造流程剖面图。

图6B是依照图6A中6B-6B线绘示的记忆体制造流程剖面图。

图7B是依照图7A中7B-7B线绘示的记忆体制造流程剖面图。

图8B是依照图8A中8B-8B线绘示的记忆体制造流程剖面图。

图9B是依照图9A中9B-9B线绘示的记忆体制造流程剖面图。

图10B、图10C是依照图10A中10B-10B、10C-10C线绘示的记忆体制造流程剖面图。

图11B、图11C是依照图11A中11B-11B、11C-11C线绘示的记忆体制造流程剖面图。

图12B、图12C是依照图12A中12B-12B、12C-12C线绘示的记忆体制造流程剖面图。

图13B、图13C是依照图13A中13B-13B、13C-13C线绘示的记忆体制造流程剖面图。

图14B是依照图14A中14B-14B线绘示的记忆体制造流程剖面图。

图15B是依照图15A中15B-15B线绘示的记忆体制造流程剖面图。

10：氮化物只读记忆单元    12：基底

14：漏极                  16：源极

18：电荷捕捉层            18a：第一电荷捕捉层

18b：第二电荷捕捉层       20：栅极结构

20a：第一栅极                20b：第二栅极

22：隔离区域                 24：第一氧化硅层

24a、24b：第一氧化硅介电层   26：氮化硅层

26a、26b：氮化硅介电层       28：第二氧化硅层

28a、28b：第二氧化硅介电层   30、30a、30b：多晶硅层

32、32a、32b：硅化金属层     34：字元线

36：栅极控制线               40：空间内介电层

42：层间介电层、第二层间介电层、第三层间介电层

44：第一金属层               46：第二金属层

48：第三金属层               50：第一记忆单元

52a：第一介层窗              52b：第二介层窗

52c：第三介层窗              60：第二记忆单元

70：记忆单元                 72：硬式罩幕层

72a：第一硬式罩幕层          72b：第二硬式罩幕层

74：间隙壁                   76：漏极位元线

78：源极位元线               80：氮化物只读记忆单元阵列

82：介电材料间隙壁           84：高密度等离子体介电材料

90：具有洞状开口的图案       92：栅极控制线接触窗

93、95：位元线接触窗         96：字元线接触窗

98：中心区域

具体实施方式

图1所绘示为本发明的一实施例的氮化物只读记忆单元10的结构剖面图。请参照图1，氮化物只读记忆单元10包括基底12、源极16以及漏极14。在其他实施例中，源极16与漏极14的相对位置亦可以对调，视元件设计而定。

在本实施例中的氮化物只读记忆单元10中，具有一通道区23，位于源极16与漏极14之间的基底12内，且其长度约为0.12μm。此外，在本实施例中基底12是P型材料且源极16与漏极14各为N+区域。而在其他实施例中，基底12可为N型材料且源极16与漏极14可各为P+区域。

请参照图5B，在本实施例的氮化物只读记忆单元10中，具有一由氧化物、氮化物、氧化物(ONO)构成的电荷捕捉层18。请参照图1，电荷捕捉层18包括靠近漏极14的第一电荷捕捉层18a以及靠近源极16的第二电荷捕捉层18b。第一电荷捕捉层18a以及第二电荷捕捉层18b之间存在一宽度约为30nm且以介电材料填满的隔离区域22。

请参照图1，第一电荷捕捉层18a包括第一氧化硅介电层24a、氮化硅介电层26a以及第二氧化硅介电层28a。而第二电荷捕捉层18b包括第一氧化硅介电层24b、氮化硅介电层26b以及第二氧化硅介电层28b。

请继续参照图1，在本实施例的氮化物只读记忆单元10中，具有一靠近漏极14且位于第一电荷捕捉层18a上的第一栅极20a，以及一靠近源极16且位于第二电荷捕捉层18b上的第二栅极20b。此外，第一栅极20a是由多晶硅层30a以及硅化金属层32a所构成。而第二栅极20b则是由多晶硅层30b以及硅化金属层32b所构成。

在本实施例的氮化物只读记忆单元10中，可以各自独立的将第一位元的资料储存在靠近漏极14的氮化硅介电层26a中，而将第二位元的资料储存在靠近源极16的氮化硅介电层26b之中。在抹除(erase)状态时，靠近源极16与漏极14区的氮化硅介电层26中会缺乏电荷的存在。此时需要一大于第一起始电压(first threshold voltage)的电压，才能使通道区23引发电流。而在程序(program)状态时，有足够的负电荷储存在氮化硅介电层26靠近源极16与漏极14的两侧中，使得施予一高于第二起始电压的电压时，通道区23的电流才得以引发。

总括来说，在本实施例的只读氮化物记忆单元10中，当分别给予第一栅极20a、第二栅极20b、源极16与漏极14适当的电压时，便可以分别程序或抹除第一位元与第二位元的资料，以及分别读取第一位元与第二位元的状态。

图2为本发明的一实施例的记忆单元70的结构剖面图。请参照图2，记忆单元70是由第一记忆单元50以及第二记忆单元60所构成。

本实施例中的记忆单元70所包括的第一记忆单元50以及第二记忆单元60可以采用前述实施例中的氮化物只读记忆单元10的结构。

图3为本发明的一实施例的氮化物只读记忆单元阵列80的电路图。请参照图3，氮化物只读记忆单元阵列80是由至少一行与至少一列的记忆单元70所构成。且氮化物只读记忆单元10中是以源极16对源极16以及漏极14对漏极14的方式连接的。此外，每条行中的每个第一栅极20a连接到多数条栅极控制线(SG)36中的一条，而每条列中的每个第二栅极20b则连接到字元线34上。此外，漏极位元线(BD)76连接到每一行中每个记忆单元10中的漏极14，而源极位元线(BS)78则连接到每一行中每个记忆单元中的源极16。

值得注意的是，氮化物只读记忆单元阵列80中，记忆单元70的数量并不限定如本实施例的四个。记忆单元70的数量可视记忆体设计需求而定，予以增加或减少。

图4为本发明的一实施例的记忆体制造流程步骤图，图5到图15则为本发明的一实施例的记忆体制造流程剖面图。在此以制造上述的氮化物只读记忆单元阵列80为例作说明。

请参照图4与图5B，在步骤102中，是依序在基底12上形成电荷捕捉层18、多晶硅层(poly-Si)30、金属硅化物层(MS)32以及氮化硅硬式罩幕层72。其中，电荷捕捉层18包括依序由基底12向上形成第一氧化硅层(O1)24、氮化硅层(N)26以及第二氧化硅层(O2)28。而电荷捕捉层18的形成方法例如是以炉管加热的化学气相沉积法(CVD)将第一氧化硅层24形成于基底12上，且操作的温度例如是介于摄氏800到1000度之间。接着再进行N₂O回火制程或是N₂离子植入法，于第一氧化硅层24表面形成氮化硅层26。此外，多晶硅层30可以为N+或P+的掺杂。而金属硅化物层32则例如是WSi_x、CoSi_x、TiSi_x以及NiSi_x等。

表1所示为本发明的一实施例中构成电荷捕捉层与栅极结构的各层厚度范围表。请参照表1，其中第一氧化硅层24的厚度介于3到15纳米之间，氮化硅层26则介于5到10纳米间，而第二氧化硅层28的厚度则介于5到15纳米之间。另外在栅极结构的部份，多晶硅层30以及硅化金属层32的厚度相同的介于30到150纳米之间。而作为硬式罩幕层72的氮化硅层则介于80到200纳米之间。

表一

层	厚度(nm)
		O1	3-15
N	5-10
		O2	5-1 5
poly-Si	30-150
		MS	30-150
SiN	80-200

在另一实施例中，电荷捕捉层18亦可为由氧化物/氮化物/氧化物/氮化物/氧化物(O/N/O/N/O)层所组成，或亦可为由氧化物/氮氧化硅/氧化物(O/SiON/O)所组成，或是可以为氧化物/高介电常数材料/氧化物(O/high kmaterial/O)所组成的。上述的高介电常数材料则例如是HfO₂、Al₂O₃以及ZrO₂等等。

请继续参照图4，图4中的步骤104是进行一线性图案化与堆叠蚀刻制程。此步骤如图5A到图5C所示，在本实施例中采用多次的反应性离子蚀刻法(Reactive-ion-etching，RIE)，来将氮化硅硬式罩幕层72、栅极结构20以及电荷捕捉层18进行蚀刻，以将电荷捕捉层18图案化成为多数条行，以及将氮化硅硬式罩幕层72图案化成为第一氮化硅硬式罩幕层72a与第二氮化硅硬式罩幕层72b。所采用的蚀刻剂分别是以氟化物蚀刻氮化硅硬式罩幕层72与电荷捕捉层18，以及以氯气/溴化氢混合物蚀刻栅极结构20。

请继续参照图4与图5D，图4中的步骤106是在栅极结构20、电荷捕捉层18以及硬式罩幕72的外侧形成间隙壁74。此步骤是利用低压化学气相沉积法(LP-CVD)，将间隙壁74的材料例如是二氧化硅沉积在基底12表面，再利用非等向性蚀刻法例如是使用氟化物为蚀刻剂，将多余的二氧化硅移除而形成间隙壁74。即形成如图5D所绘示的剖面图。

请继续参照图4，图4中的步骤108是进行一离子植入制程，利用硬式罩幕72作为罩幕以形成对应于每一条行的源极位元线78以及漏极位元线76，即如同图6A与图6B所示。其中离子植入制程所使用的离子源浓度例如为10¹⁹到10²⁰/cm³。

在步骤110中，是将高密度等离子体(High Density Plasma，简称HDP)介电材料84，沉积在基底12上。如图6B所示，使高密度等离子体介电材料84填满基底12上的空间，并覆盖住源极位元线78、漏极位元线76、间隙壁74以及硬式罩幕72a与72b。

接着进行图4中的步骤112，进行一湿式浸泡(wet dip)的制程，在本实施例中是利用稀释的氢氟酸(HF)作为溶剂，移除部份硬式罩幕72a以及72b上方的剖面为三角形的高密度等离子体介电材料84。再接着，利用剥除法(lift-off)例如是以对氮化硅有高蚀刻速率的热磷酸作为溶剂，将硬式罩幕72a与72b移除。在此同时，剖面为三角形的高密度等离子体介电材料84亦随着硬式罩幕72a、72b的移除而移除。

请继续参照图4与图7，步骤114是将介电材料间隙壁82沉积在已被移除的硬式罩幕72a与72b内的空隙。所使用的材料则例如是SiO_x、SiO_xN_y以及SiN_x。

请继续参照图4、图7A至图7B以及图8A至图8B，图4中的步骤116是形成一以介电材料填满的隔离区域22。此制程包括三个步骤：首先，利用前一步骤中形成的介电材料间隙壁82作为罩幕，进行一蚀刻制程，移除部份硅化金属层32a、32b，亦可继续向下蚀刻至多晶硅层30a、30b，以形成一中心区域98。接着再进行另一蚀刻制程，此蚀刻制程可中止在基底12表面，亦可中止在电荷捕捉层18。最后再于基底12表面以及隔离区域22上，覆盖上一层空间内介电层(inter-space dielectric)40，并填满隔离区域22(参见图9B)。而此空间内介电层40的材料例如是硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)以及旋转涂布玻璃(SOG)。另外也可以将多晶硅层30a、30b进行热氧化后，再形成介电层。

在本实施例中，介电材料间隙壁82之间的宽度(d)决定了隔离区域22的宽度。因此，假设间隙壁74间的多晶硅层30的距离为λ，且介电材料间隙壁82的任一部分间距是小于λ/2，那么隔离区域22的宽度则为λ-2d+Δ。上式中的Δ代表因不同控制金属硅化物层32与多晶硅层30的轮廓(profile)所造成关键尺寸(critical dimension)的改变。换句话说，若能将关键尺寸的改变加以控制，则隔离区域22的宽度可以直接由介电材料间隙壁82来决定。

请继续参照图4、图9A至图9B，与图10A至图10C，图4中的步骤118，是图案化第一栅极20a与第二栅极20b。首先，请参照图9A至图9B，利用一光阻图案形成具有洞状开口的图案90，且使得光阻的边缘得以覆盖第一栅极20a，且完全裸露出第二栅极20b。接下来，移除空间内介电层40以及介电材料间隙壁82。尔后，请参照图10A至图10C，改变蚀刻剂以移除金属硅化物层32a、32b以及多晶硅层30a、30b。而隔离区域22内的空间内介电层40以及覆盖漏极位元线76与源极位元线78的高密度等离子体介电材料84则是没有移除。之后，将图案90移除。

请继续参照图4与图11B，步骤120是将层间介电层(interlayerdielectric)42沉积在基底12表面，且覆盖上述的元件构件，如图11B所示。

请继续参照图4、图11A至图11C与图12A至图12C。步骤122是先施予一光阻使其得以区别字元线接触窗96以及栅极控制线接触窗92的区域。进行一反应性离子蚀刻法，且将蚀刻停止在字元线34以及栅极控制线36。以钨或铜填满蚀刻出来的接触窗空间而形成字元线接触窗96(见图11C)与栅极控制线接触窗92(见图12B)。字元线接触窗96与相邻氮化物只读记忆单元10中的第二栅极20b部分相接，因而电性连接相邻记忆单元10的第二栅极20b。接下来，请参照图12A与图12C，形成第二道光阻，使得以区分位元线接触窗93、95的区域，之后进行一反应性离子蚀刻法，并将蚀刻停止在基底12。位元线接触窗93、95的形成是以钨或铜填满之。在形成了数个接触窗之后，最后再进行研磨(polish)的步骤。

请继续参照图4，步骤124是形成金属层，所采用的材料例如是钨或铜。请参照图13A、图13B与图13C，在层间介电层42上形成第一金属层。如图13所示，第一金属层44沉积在层间介电层42上，且第一金属层44垂直于位于基底12下的漏极位元线76与源极位元线78，并与字元线接触窗96相连。此外，第一金属层44可以作为连接栅极控制线接触窗92的内连线垫层(interconnection pads)。

之后，请参照图14A与图14B，在形成第一金属层44之后，形成第二层间介电层42。接着，在第二层间介电层42中形成第一介层窗(first via)52a，尔后再形成第二金属层46。第一介层窗52a是沉积在内连线垫层，即第一金属层44上，用以连接栅极控制线接触窗92与第二金属层46。第二金属层46包括与位于基底12内的漏极位元线76与源极位元线78相同方向延伸的线路，用以连接欲传入栅极控制线36的控制讯号。

第二介层窗52b则是位于位元线接触窗93上用以连接位元线与第三金属层48(如图15B所示)。第二介层窗52b可以是和第一介层窗52a同时形成，或是在第一介层窗52a之后形成。

请参照图15A至15B所示，第三介层窗52c位于第二介层窗52上，用以连接位元线接触窗93、95与第三金属层48。在第二金属层46沉积之后，接着形成第三层间介电层42，在此第三层间介电层42中形成第三介层窗52c，之后再形成第三金属层48，第三层间介电层42即作为第三金属层48的底层。第三金属层48的线路是覆盖于(run over)每条漏极位元线76与源极位元线78之上，用以传输讯号至位元线接触窗93、95。

如上所述，本发明的记忆单元阵列因为具有双栅极的设计，与现有习知的单栅极结构相较，可以减少第二位元效应以及阵列效应，进而提升记忆单元与记忆单元阵列的性能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求所界定者为准。

Claims (14)

1.一种记忆单元阵列，其特征在于其包括：

一半导体基板；

多个记忆单元配置于该半导体基板上的行与列之间；

各上述记忆单元包括一源极区、一漏极区、一第一栅极以及一第二栅极；

多条栅极控制线，各栅极控制线对应于上述记忆单元所构成的该行之一，且连接该对应行中的该记忆单元的该第一栅极；以及

至少一条字元线，各字元线对应于上述记忆单元所构成的该列之一，且连接该对应列中的该记忆单元的该第二栅极。

2.根据权利要求1所述的记忆单元阵列，其特征在于更包括数条第一位元线，对应于上述记忆单元所构成的该行，且与该至少一列中的该记忆单元的该漏极连接；以及

数条第二位元线，对应于上述记忆单元所构成的该行，且与该至少一列中的该记忆单元的该源极连接。

3.根据权利要求2所述的记忆单元阵列，其特征在于上述第一位元线与上述第二位元线是在该半导体基板中的掺杂区。

4.根据权利要求3所述的记忆单元阵列，其特征在于上述掺杂区是n型重掺杂区，而掺杂浓度介于10¹⁹到10²⁰/cm³。

5.根据权利要求1所述的记忆单元阵列，其特征在于该第一栅极与该第二栅极各包括一多晶硅层与一金属硅化物层。

6.根据权利要求1所述的记忆单元阵列，其特征在于其中该记忆单元包括一第一二氧化硅层、一氮化硅层以及一第二二氧化硅层；且该第一二氧化硅层、该氮化硅层以及该第二二氧化硅层构成该记忆单元的电荷捕捉层。

7.根据权利要求1所述的记忆单元阵列，其特征在于其中该第一栅极与该第二栅极之间存在一介电区；该介电区使该第一电极与该第二电极之间有一隔离区域；且该隔离区域的宽度是介于10到40nm之间。

8.根据权利要求7所述的记忆单元阵列，其特征在于该隔离区域的宽度是30nm。

9.根据权利要求1所述的记忆单元阵列，其特征在于其中位于该至少一列中的上述记忆单元，以源极对源极与漏极对漏极的方式连接。

10.一种记忆单元阵列的制造方法，其特征在于其包括以下步骤：

在一基底上依序形成一介电层以及一导体层，该介电层以及该导体层构成多条行；

在每条该行的中心部位移除该介电层以及该导体层以形成一预先决定宽度的空间，使得各行隔离为第一部份以及第二部份；以及

图案化各行以形成数条列，且上述列连接该第一部分的第一栅极，并使上述列与该第二部份的第二栅极没有连接。

11.根据权利要求10所述的记忆单元阵列的制造方法，其特征在于各行中的上述第一栅极共同连接该导体层。

12.根据权利要求10所述的记忆单元阵列的制造方法，其特征在于更包括将该列中相邻该行中的上述第二栅极共同连接。

13.根据权利要求12所述的记忆单元阵列的制造方法，其特征在于上述第二栅极是由一金属层共同连接。

14.根据权利要求10所述的记忆单元阵列的制造方法，其特征在于更包括在各相邻行间的基底内植入载子。

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