TWI343081B - Semiconductor structures and methods for forming the same - Google Patents

Description

1343081 九、發明說明： 【發明所屬之技術領域】 本發明係有關於一種半導體裝置，特別是有關於一 種金氧半導體（MOS)裝置的製造方法。 【先前技術】 VLSI系統所需要的深次微米微縮化需求支配著微電 _ 子工業的設計。當縮小閘極的長度時，源極與汲極接面 也必須因而縮小，以抑制會降低微型化裝置的效能之短 通道效應（short channel effect, SCE)。將互補式金氧半導 . 體縮小所引起的主要問題係寄生電阻的增加。當源/汲極 接面深度與多晶體矽線寬度皆縮小至深次微米的範圍 時，接觸電阻將會越來越嚴重且必須要被降低。 降低夕BB石夕閘極以及源/沒極區與内連線之間接觸電 阻的主要方法為在源/汲極區與閘極上形成金屬矽化物。 鲁矽化物區通常係藉由自我對準矽化物（selfangned silicide，salicide)製程而形成。在自我對準矽化物製程 中，薄的金屬層係沈積於半導體基底上並且覆蓋半導體 基底，特別是覆蓋於曝露出來的源/汲極區與閘極，接著 對半導體基底施以退火處理，此退火處理可使金屬選擇 性地與源/汲極區及閘極反應，藉此形成金屬矽化物。由 於矽化物層僅形成於直接與矽源/汲極區以及多晶體矽 (多晶矽）閘極接觸的金屬材料，故此製程被稱為自我對準 矽化物製程。在形成矽化物層之後，可將未反應的金屬 0503-A32613TWF/claire 1343081 去除。 傳統形成矽化物的步驟具有一些缺點，例如，在形 成NMOS裝置時，由於源/汲極區中砷的濃度過高，故矽 化錄常常會與間隙壁下方的矽原子反應，因此矽化物區 與源/沒極接面之間的距離會減少。在輕掺雜源/汲極區 中’由於源/沒極區之淺接面的關係，石夕化物區與源/汲極 接面之間的距離會特別小，漏電流也會因此而增加。在 φ 形成PMOS裝置時，源/汲極區通常由矽鍺所構成，由於 石夕鍺的形成不均勻’因此形成於石夕鍺上的石夕化物區通常 比較粗糙。同樣的，不同矽化物區的厚度也具有明顯的 •不同。對於具有淺接面的積體電路來說，石夕化物區的厚 度變異將使得]VIOS裝置的效能降低。因此，需要一種新 的矽化物形成方法。 【發明内容】 • 有鑑於此，本發明提供一種半導體結構的形成方 法，包括：提供一半導體基底；在該半導體基底上形成 一閘極疊層；在鄰接於該閘極疊層處形成一含矽化合物 應力源，其中該含矽化合物應力源更包括一額外元素， 該額外元素可與矽形成化合物；將在低溫下不會形成矽 化物的離子佈植至該含矽化合物應力源内，以對該含矽 化合物應力源的上部進行非晶化；當該含矽化合物應力 源的上部為非晶態時，在該含矽化合物應力源上带成一 金屬層’·以及進行退火製程，使得該金屬層與該含矽化 0503-A32613T WF/claire 6 1343081 合物應力源反應而形成一矽化物區。 再者，本發明提供一種半導體結構的形成方法，包 括：提供一半導體基底；在該半導體基底上形成—閘極 疊層；在鄰接該閘極疊層處形成一源/汲極區；將輕離子 佈植至該源及極區’以對該源/汲·極區的上部進行非曰 化；當該源/汲極區的上部為非晶態時，在該源/汲極區上 形成一金屬層；以及進行退火製程，使得該金屬層與該 源/沒極區反應而形成一石夕化物區。 再者，本發明提供一種半導體結構的形成方法，包 括：提供一半導體基底；在該半導體基底上形成一閘極 豐層；在鄰接該閘極疊層處形成一含矽化合物應力源， 其中該含石夕化合物應力源更包括一元素，該元素可與石夕 形成化合物，該元素之原子百分比與石夕以及該含石夕化合 物應力源中的該元素之原子百分比約大於2〇% ;將從包 含氮與碳的群組所選取之一額外元素佈植至該含矽化合 物應力源，以對該含矽化合物應力源的上部進行非晶 化；在該含矽化合物應力源上形成一金屬層；以及進行 退火製程，使得該金屬層與該含矽化合物應力源反應而 形成一石夕化物區。 再者，本發明提供_種半導體結構，包括：一半導 體基底；-閘極疊層’形成在該半導體基底上；一含石夕 化合物應力源’鄰接該閉極疊層，其中該含矽化合物應 力源更包括一元素’該元素可與矽形成化合物；以及-石夕化物區’形成在遠含碎化合物應力源上，其中該石夕化 *· r-· 、· g 0503-A32613TWF/claire 1343081 區與該含矽化合物應力源 20%之間。 之介面的均勻度約介於 【實施方式】 以下將介紹根據本發明所述之較佳實施例。 明的是，本發明提供了許多可應用之發明

之特定實施例僅是說明達成以及使用本發日;、之特3 式’不可用以限制本發明之範圍。 發明提供一種改善石夕化製程的方法。第i圖至第 ，係顯示製造本發明實施例的中間步驟。在本發明所肩 實施例中的相同元件皆使用相同的參考標號。 參照第1圖，提供-基底2,該基底2可能是塊狀 bulk)矽基底，或者，基底2包括塊狀矽鍺或其他半導 體材料°基底2亦可具有複合結構’例如絕緣層上石夕

(SiUC〇n 〇n inSulator，SO】）。淺溝槽隔離（shallow trench isolation, STI)區4係形成於基底2中，用以隔離裝置區。 熟習此項技藝者皆瞭解，STI區可藉由對基底2進行蝕刻 而於基底2中形成凹槽並接著以介電材料填滿凹槽而形 成。 在基底2上形成包括閘極介電質μ以及閘極μ的 閘極璧層12。閘極介電質M可包括常用的介電材料，例 如氧化物、氮化物、氮氧化物以及上述之組合。閘極】6 可包括摻雜多晶矽、金屬、金屬矽化物、金屬氮化物以 及上述之組合。熟習此項技藝者皆瞭解，閘極介電質14 0503-A32613TWF/cIaire 1343081 以及閘極16較佳為藉由在閘極介電層上沈積閘極層而形 成，並且接著對閘極層與閘極介電層進行圖案化。 如第1圖之箭頭13所標示，進行前非晶化佈植 (pre-amorphized implantation，PAI)以降低摻質通道效應 (dopant channeling effect)並可增加摻質活化 (activation )。在本發明較佳實施例中係佈植矽、鍺或 碳，在本發明其他實施例中係佈植鈍氣，例如氖、氬、 氪、氙、氡。PAI係用以預防後續摻雜的雜質由晶格結構 中的空間前進至比預期更深處。由於進行PAI，因此至少 閘極（多晶矽）16的上面部分以及基底（單晶）2的暴露部分 會轉變為非結晶狀態。 接下來會藉由佈植P型雜質而形成輕摻雜源/汲極 (LDD)區20，如第2圖所示。閘極疊層12係作為佈植罩 幕，使得LDD區20與閘極疊層12的邊緣對齊。藉由佈 植N型雜質亦可形成暈圈（halo)/袋區（pocket region)(未顯 示）。 第3圖係顯示形成閘極間隙壁層22。在本發明實施 例中，閘極間隙壁層22包括氧化襯層22,以及覆蓋的氮 化層222。根據本發明另一實施例，閘極間隙壁層22包 括一層或數層，每層包括氧化物、氮化石夕、It氧化石夕以 及/或其他介電材料，並且可透過使用常用的技術而形 成，例如電漿輔助化學氣相沈積（plasma enhanced chemical vapor deposition, PECVD)、低壓化學氣相沉積 (low-pressure chemical vapor deposition, LPCVD)、次大氣 0503-A32613TWF/claire 9 1343081 壓化學氣相沉積（sub-atmospheric chemical vapor deposition, SACVD)等。 、第4圖顯示對閘極間隙壁層22進行圖案化而形成閘 極間隙壁24 ’其中圖案化可藉由濕蝕刻或乾蝕刻進行。 間隙壁較佳為透過非等向性蝕刻而形成。氧化襯層22, 以及氮化層22s的剩餘部分因而分別形成氧化襯層2釦以 及氮化層242。 I 第5圖係顯示藉由等向性蝕刻或非等向性蝕刻沿著 閘極間隙壁24的邊緣形成凹槽26。凹槽26的深度較佳 為大於MOS裝置之通道區的深度。在90奈米製程中， • 凹槽26的深度可介於500埃至1500埃之間，更佳為介 於700埃至900埃之間。 第6圖顯示形成磊晶區30,磊晶區30通常又稱做矽 鍺應力源（stressor)3〇。較佳的形成方法包括在凹槽26中 的石夕鍺作選擇性蟲晶成長（Selective Epitaxial Growth， φ SEG)。矽鍺應力源30的晶格常數較佳為大於矽基底2之 晶格常數。在本發明實施例中，藉由在製程室（chamber) 中利用PECVD來進行矽鍺磊晶。在製程室中會產生前驅 物（precursor) ’較佳的前驅物分別包括含石夕氣體以及含鍺 氣體，例如矽甲烷（SiH4)以及鍺烷（GeH4)。熟習此項技藝 者皆瞭解鍺與矽的原子百分比及鍺的原子百分比會影響 施加於PMOS裝置之通道區的應力，當鍺具有較高的^ 子百分比時會產生高應力。鍺的原子百分比較佳為約大 於20%，更佳為約大於23%。藉由增加鍺烷的分壓可使 0503-A32613TWF/ciaire 10 1343081 鍺的原子百分比增加。然而，當鍺具有較高的原子百分 夺將曰發生更劇烈的鍺聚集（aggregati〇n )作用。因此， 接下來所形成之矽化物/矽化鍺區的厚度具有較大的變 第7圖顯示藉由將P型雜質，例如硼、銦等，佈植 至基底2而形成源/汲極區32。在此實施例中，p型雜質 佈植劑量約大於1〇i5原子/平方公分。 '

如箭頭25所示，進行另一前非晶化佈植 (pre’orphized imPlantation，PAI)。在石夕錯應力源 3〇 中，形成的矽鍺是傾向不均勻的，而且鍺傾向於聚集在 某，特^區域。因此’某些⑭鍺區的鍺濃度比其他區域 更向。在接下來形成矽化物/矽化鍺的製程中，由於鍺和 金屬比錯和碎更不容易起作用，因此在錯濃度較高之處 形成較少的矽化鍺，並且矽化鍺的厚度較小。pAi製程提 供分散鍺的功能，使得矽鍺應力源3〇的表面部分具 均勻的鍺濃度。在PAI製程|，石夕鍺應力源％的至少一 頂部會轉㈣非結晶態，圖讀示的區域34 _為非晶 區。非#日區34的厚度較佳為與即將在接下來㈣化製程 消耗的碎鍺區厚度進行比較，例如約介於丨⑻至細埃。 pm製程的佈植能量較佳為約介於5keV與25kev之間。 在此實施例t，PAI製程使用—種能量；在其他實施例 中’PA1程使用至少—種以上的能量進行佈植，例如低 能量PAI製程以及高能量PAI製程。根據本發明實施例， 低能量PA[製程的能量約介於2keV與！㈣v之間，而高 0503-A32613TWF/claire 1343081 能1 PAI製程的能量約介於10keV與25kev之間。

^進行佈植的元素（離子）可包括鈍氣，例如氖、0氬、'、 氙、氡。在其他實施例中也可以使用氮及/或碳二山 -有抑制雜質在源/沒極區（包括輕摻雜源，汲極區 =力。在其他實施例中，原子數小於矽的之; =，例如可使㈣、氟、二氟_等等。當使用^ B、’可以增加PAI製程的劑量以達到期望的鍺分 應。然而’最好保持相對低的佈植能量，以免小尺寸’的 離子進人⑦鍺應力# 3G。藉由相對高_量可以 到每個輕離子所影響之㈣小的分散效應。例如 ς 氮及/或碳的佈植能量較佳為約介於5keV與i5kv之 間，而劑量較佳為約介於1014與1〇16原子平方公分之 間。在其他實施例中可使用比鍺重的重離子，例如：、 銻、氣等。對於重離子來說，較佳為使用較低的劑量. 而對於輕離子來說，較佳為使用較高的劑量。 ， ,使用於PAI製程中的元素（離子）較佳為在低溫下不 會形成矽化物的元素，包括非金屬元素以及不會在低溫 下形成矽化物的金屬元素。綜上所述’在低溫下不會ς 成石夕化物的元素也就是在低溫環境下不會與㈣成石^ 物的元素，例如400度或更低。熟習此項技藝者皆瞭解， 當佈植至矽鍺應力源30中，佈植離子將具有特定散佈， 小部分的佈植離子滲透的比多數的佈植離子更深。在矽 鍺應力源30中較深的離子可與周圍的石夕/石夕錯形成石夕化 物/矽化鍺。因此形成矽化物尖物（siHcide spike)，並因而 〇503-A32613TWF/claire 12 1343081 增加漏電流然而，可以佈植不會與矽/矽鍺形成矽化物 之金屬，例如銻。

第8圖顯示形成矽化物區36，在本實施例中其為石夕 化鍺區36。熟習此項技藝者皆瞭解，矽化物區％可藉由 王面沈積金屬層（未圖示）而形成’該金屬層可包括錄、 鉑、鈀、釩、鈦、鈷、钽、鏡、鍅或上述之組合。接下 來，將基底加熱，使得矽與鍺和與其接觸的金屬層反應。 反應完成後會在矽/鍺與金屬之間形成一層金屬碎9化物或 矽化鍺金屬。接著將未反應的金屬層移除。在矽鍺應力 源30經過PAI後，石夕鍺應力源、3〇±方所形成之石夕^區 36與石夕化區36下方的基底2形成平坦的介面，此介面的 均勾度約介於至導之間，其中料度定義為此介 面最厚值減最薄值除以兩倍平均值。

▲第9圖顯示形成NM〇s裝置之中間製程的剖面圖。 較佳為以N型雜質佈植NM〇s裝置的源/汲極區％，例 2砷、碌等。NMOS裝置的源/汲極區不具有高濃度的錯， =此不Μ到錯聚集的影響。⑼，由於在源/汲極區5〇 :用南濃度的砷’因此接下來所形成的源/汲極矽化物 =延伸”極_壁52的下方。解決關題的方法為 化製程之前對物極區％進行Μ製程（如箭 =Π)，此項技藝者皆瞭解，可以形成適用於 力源。形成碳切應力源的製程 為一形成矽鍺應力源的製程相苴 鄰於閘極疊層虚形士阳姑 ，、已枯在基底相 曰處形成凹槽，並且磊晶成長碳化矽應力 〇503-A32613TWF/claire 13 1343081 源。在一實施例中，碳的原子百分比較佳為約小於5%， 更佳為約介於2〜4%。當進行磊晶成長時或是在形成碳 化石夕應力源之後可摻雜η型雜質。 適用於NMOS裝置的ΡΑΙ製程可與適用於PMOS裝 置的ΡΑΙ製程同時進行。儘管在NMOS與PMOS裝置的 源/汲極區皆可以於矽化製程之前進行前非晶化佈植，但 是兩者具有不同的目的。在NMOS裝置中，特別是高濃 度砷的NMOS裝置，進行PAI製程係用以降低間隙壁下 方的矽化物被侵入成長的機率。PMOS裝置則比較不會發 生侵入成長的問題。除此之外，PAI製程將會降低鍺聚集 並且改善PMOS裝置中矽化物區的外型。 本發明雖以較佳實施例揭露如上，然其並非用以限 定本發明的範圍，任何熟習此項技藝者，在不脫離本發 明之精神和範圍内，當可做些許的更動與潤飾，因此本 發明之保護範圍當視後附之申請專利範圍所界定者為 準。 0503-A32613TWF/claire 14 1343081 【圖式簡單說明】 第1圖至第8圖顯示本發明實施例之製造PMOS裝 置的中間步驟之剖面圖。 第9圖顯示本發明實施例之製造NMOS裝置的中間 步驟之剖面圖。 【主要元件符號說明】 4〜淺溝槽隔離區； 13、25、27〜箭頭； 16〜閘極； 22〜閘極間隙壁層； 222〜II化層； 24丨〜氧化襯層； 26〜凹槽； 2〜基底； 12〜閘極疊層； 14〜閘極介電質； 20〜輕摻雜源/汲極區； 22】〜氧化概層； 24、52〜閘極間隙壁； 242〜氮化層； 30〜矽鍺應力源； 32、50〜源/汲極區； 34〜非晶區； 36〜梦化物區。 0503-A32613TWF/claire

Claims (1)

1. 81 第96118693號申請專利範圍修正本 100年2月11曰修正替換頁 十、申請專利範圍： L

   1 ·種半導體結構的形成方法，包括： 提供一半導體基底； 在该半導體基底上形成一閘極疊層； 在鄰接於該閘極疊層處形成一含矽化合物應力源， 其中該含魏合物應力源更包括—額外^素，該額外元 素可與矽形成化合物； 將在低溫下不會形成矽化物的離子佈植至該含矽化 合物應力源内，以對該含矽化合物應力源的上部進行非 晶化； 當該含矽化合物應力源的上部為非晶態時，在該含 矽化合物應力源上形成一金屬層；以及 進行退火製程，使得該金屬層與該含矽化合物應力 源反應而形成一石夕化物區。 2·如申請專利範圍第丨項所述之半導體結構的形成 方法，其中在該含矽化合物應力源中該額外元素的原子 百分比約大於20%。 ’、 、3.如申請專利範圍第i項所述之半導體結構的形成 方法，其中在該含矽化合物應力源中該額外元素的原子 百分比約小於於5%。 ’、 4.如申請專利範圍第丨項所述之半導體結構的形成 方法，其中該在低溫下不會形成矽化物的離子係選自由 氖、氬、氪、氣、氡、錦、銦、神、氮以及碳構成的群 組或其組合。 0503-A j26 13TWF1 /Cindy 16 100年2月n 第961丨8693號申請專利範圍修正本 5.如申請專利範圍第丨項所述 L :法’其中咖溫下不會形成魏物的 氮離子以及碳離子構成的群組。 ’、、 方請專利範圍第1項所述之半導體結構的形成 方法二、中該金屬層係選自由鎳、銘、鈀、 鋁、镱以及锆構成的群組或其組合。 鈷 方專利範圍第I項所述之半導體結構的形成 植該在低溫下不會形切化物的離子的步 驟所使用的能量約介於5kev與25kev之間。 8.如申請專利㈣第丨項所狀半導體結構的形成 / ’更包括摻雜p型雜質至該含矽化合物應力源中， 八中該雜質的劑量約大於1 〇 ] 5/cm2。 、9.如φ 4專利feu第丨項所述之半導體結構的形成 方法’其中在該含魏合物應力源中該額外元素係選自 由鍺及碳構成的群組。 〇.種半導體結構的形成方法，包括： 提供一半導體基底； 在該半導體基底上形成一閘極疊層； 上在鄰接該閘極疊層處形成一含矽化合物應力源，其 中該含矽化合物應力源更包括一元素，該元素可與矽形 成化合物，該元素之原子百分比與矽以及該含矽化合物 應力源中的該元素之原子百分比約大於20% ; 將選自由氮與碳構成的群組選取之一額外元素佈植 至該含矽化合物應力源，以對該含矽化合物應力源的上 0503-A326I3TWF1/Cindy 17 1343081 产、 ___—_ 第96118693號申請專利範圍修正本 1〇〇年2月11曰修正替換頁 部進行非晶化； ' --- 在該含矽化合物應力源上形成一金屬層；以及 進行退火製程，使得該金屬層與該含矽化合物應力 源反應而形成一砍化物區。 如申請專利範圍第19項所述之半導體結構的形 成方法，其中該元素係選自由碳及鍺構成的群組。 、U.如申請專利範圍第19項所述之半導體結構的形 成方法，#中佈植該額外元素的步驟所使㈣能量約介 於5keV與l〇kev之間。 13. —種半導體結構，包括： 一半導體基底； 一閘極豐層，形成在該半導體基底上； -含石夕化合物應力源，鄰接該閘極疊層，其 矽化合物應力源更包括一元专 ^ 素該兀素可與矽形成化合 物，以及 # -石夕化物區’形成在該含石夕化合物應力源上，立中 該石夕化區與該含魏合物應力源之 勾 10%至20%之間。 』度J ;丨於 14.如申請專㈣13項所述 在該含矽化合物應力源中的該 的群組。 ” k自由鍺及奴構成 15·如申請專鄕㈣13項 該石夕化物區係非晶區。 〈千冓，其中 0503-A32613TWFl/Cindy 18