TWI234881B - Phosphoric acid free process for polysilicon gate definition - Google Patents
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Description
1234881 五、發明說明α) 【發明所屬之技術領域】 本發明是有關於一種半導體元件之製造方法,且特別是有 關於一種定義金氧半導場效電晶體(MOSFET)之多晶矽閘極 結構的方法。 【先前技術】 微小型化或製作具有次微米特徵之半導體元件的能力,已 在次微米半導體元件之製作成本減少的情況下,使次微米 元件之性能獲得提升。元件特徵愈小除了可製作出較多且 較小尺寸之半導體晶片外,也會導致降低寄生電容之性能 下降,其中這些較小尺寸之半導體晶片仍具有可與較大尺 寸之半導體晶片相較之元件密度。這些較小尺寸之半導體 晶片係製作於特殊尺寸之初始晶圓上,以降低每一個別半 導體晶片之製程成本。次微米半導體或金氧半導場效電晶 體元件之關鍵尺寸係指導電閘極結構之寬度或金氧半導場 效電晶體元件之通道長度。此關鍵尺寸對金氧半導場效電 晶體元件之性能有關鍵性的影響。利用光阻罩幕以及乾蝕 刻步驟定義在多晶矽層之導電閘極結構已經用來定義窄寬 度之導電閘極結構。然而,為控制此關鍵尺寸,而在罩幕 光阻圖案下方加入抗反射覆蓋(ARC)層,以較佳化光阻之 曝光,並藉以較佳化利用窄光阻圖案做為蝕刻罩幕來進行 之多晶矽閘極結構的定義。為進一步確保罩幕光阻圖案之 關鍵尺寸的控制,而使用雙抗反射覆蓋層之策略。雙抗反 射覆蓋層技術至少包括一層位於預先曝光之光阻層下方的
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五、發明說明(2) 底部抗反射覆蓋層(BARC)以及一層位於底部抗反射覆墓 下方之介電抗反射覆蓋層(DARC),其中介電抗反射覆蓋曰 有時係由氮化矽或氮氧化矽所組成。於定義導電閘極層 之後’利用熱磷酸溶液所具有之介於快速餘刻之氮化♦ u 氮氧化矽介電抗反射覆蓋層與其底下之非氧化矽材料之$ 的高選擇比,來移除介電抗反射覆蓋層。然而,如果沒^ 經常對熱填酸渥餘刻槽進行保養,熱鱗酸渥钱刻槽將會充 滿前次應用所產生之有害微粒。於介電抗反射覆蓋層移除 後’受到污染之熱磷酸溼蝕刻槽中的微粒會沉澱於在製金 氧半導場效電晶體元件之關鍵區上,而導致良率減低。 本發明將敘述一種定義金氧半導場效電晶體元件之導電閘 極結構的程序,在本發明中使用雙抗反射覆蓋層技術。然 而,本發明將教示無需使用熱磷酸來移除介電抗反射覆蓋 層之方法,故可避免由熱磷酸中之有害微粒所造成之污染 物以及可能之良率減損物。例如,於Yang等人所提出之美 國專利編號第6,5 7 9,8 0 9 B 1號、Yu等人所提出之美國專利 編號第6, 40 3, 432 B1號以及Tao等人所提出之美國專利編 號第6, 5 2 4,9 3 8 B 1號等習知技術中,敘述了運用抗反射覆 蓋層或底部抗反射覆蓋層來定義金氧半導場效電晶體元件 之多晶矽閘極結構的製程順序,然而上述習知技術中並未 描述本發明所述之利用雙抗反射覆蓋層來進行關鍵尺寸之 控制的製程順序,其中在本發明所述之製程順序係運用非 鱗酸程序來移除此雙抗反射覆蓋層成分。
第9頁 1234881 五、發明說明(3) 【發明内容】 本發明之目的 極結構’例如 本發明之另一 層,藉以改善 中所獲得之關 磷酸, 層與上 防止有 遭受之 根據本 體之多 構之尺 於下方 層於此 覆蓋層 覆蓋層 阻圖案 射覆蓋 阻圖案 在空白 覆蓋層 案。應 其中此 方之有 時在製 微粒污 發明之 晶矽閘 寸控制 之閘極 多晶碎 ,其中 以及位 ,並運 層以及 之移除 多晶碎 底下之 用選擇 就是定 多晶石夕 目的是 由乾蝕 鍵尺寸 目的是 雙抗反 機底部 之金氧 染。 上述目 極結構 的雙抗 絕緣層 層上。 雙抗反 於上方 用此光 覆蓋氧 也會同 層上方 覆蓋氧 性之非 義金氧半導場效電晶體元件之導電閘 閘極結構。 應用微影程序來圖案化雙抗反射覆蓋 刻步驟所獲得之關鍵尺寸的控制,其 即窄寬度多晶矽閘極結構。 移除雙抗反射覆蓋層,而無需使用熱 射覆蓋層係由下方之介電抗反射覆蓋 抗反射覆蓋層所組成。如此一來,可 半導場效電晶體元件於熱磷酸浴中所 的,提出一種定義金氧半導場效電晶 的方法,其中用以提升多晶矽閘極結 反射覆蓋層之移除並未使用熱磷酸。 上沉積多晶矽層後,形成覆蓋氧化矽 接著,於此氧化矽層上形成雙抗反射 射覆蓋層係由位於下方之介電抗反射 之底部抗反射覆蓋層所組成。形成光 阻圖案做為#刻罩幕,而僅在雙抗反 化矽層中定義出所需之閘極結構。光 時移除有機之底部抗反射覆蓋層,而 之介電抗反射覆蓋層以及介電抗反射 化矽層中留下所需之閘極導電層圖 等向性反應性離子蝕刻(R ! E )步驟於
第10頁 1234881 五、發明說明(4) 多晶碎層中t i w本酿上 疋義出所需圖案’在此非等向性反應性離子蝕 層做為勉刻除:電抗反射覆蓋層’再利用覆蓋氧化石夕 止於閘極絕緣ΐ ° 之多晶石夕反應性離子敍刻步驟終 浸泡來移除浐;,上表面顯露出來時。接#,利用氫氟酸 結構覆蓋的層以及未受到已定義之多晶辦 【實施方式】 以下將詳細γ、+、 極結構的方、Γ 種定義金氧半導場效電晶體之多晶石夕間 影步驟的虑1’其中運用雙抗反射覆蓋層來做為定義之微 磷酸。俊=刀L且移除此雙抗反射覆蓋層時並無需使用熱 材1係由例如&罝第古1圖所示之半導體基材丨,其中此半導體基 y 具有< 1 〇 〇>結晶方向之P型單晶矽所組成。 形成厚度介你 、 材1上,苴《为6 A至8 0故間的閘極絕緣層2於半導體基 化石夕、’開極絕緣層2係由閘極介電層,例如熱成長氧 層所構成ΪΪ、掺f氮之氧化石夕或高介電常數1〇 、 一氧化石夕或換雜氣之氧化碎閘極介電替 。Α 子又;|於約6 A至20 k間,而氮氧化矽或其他高介 電韦數閉極介電替代物之厚度介於20 AE 80故間。接下 Ϊ雷度介於約400妓1 80 0釔間的導電層3,其中 中藉“二質::如為多晶石夕。此多晶石夕層可在沉積過程 環境中央I 矽甲烷(Silane)或乙矽烷(Disilane) 求進订臨場摻雜,或者可先沉積多晶矽層本體,再
之厚度介於約20 0 A至6 0 0釔間。接著,形成厚度介於 5=八至120〇1間的有機底部抗反射覆蓋層6。 與應用所形成之結果如第1圖所示。 接下來,藉由光阻層之應用來形成光 阻層並利用鹼性顯影液來顯影或移 /、 ,+光此夫 π陈此光阻層之曝光區 1234881 五、發明說明(5) 以砷或磷離子來進行植入。若有需要,矽化金屬層,例如 矽化鎢、矽化鈷或矽化鎳,亦可做為導電層3。接下來, 形成氧化矽層4,其中氧化矽層4係用以做為後續多晶矽閘 極定義製程之覆蓋氧化層。覆蓋之氧化矽層4的製作係利 用低壓化學氣相沉積(LPCVD)或電漿增益化學氣相沉積 (PECVD)程序,且氧化矽層4之厚度介於約1 〇〇妓20故 間。為了改善於閘極寬度控制所需之多晶矽層中定義關鍵 尺寸的能力,抗反射覆蓋層可包括在光阻堆疊中之下方成 分層或上方成分層。抗反射覆蓋層減少發生在光阻曝光步 驟期間之有害的擴展現象,以增加獲得較為明顯之光阻堆 疊之影像的能力,其中光阻堆疊係用以做為多晶矽閘極社 構定義之罩幕。有機之底部抗反射覆蓋層已用來達成此二 目的,然而,為進一步較佳化關鍵之多晶矽寬度尺寸,亦 可使用由底下之介電抗反射覆蓋層以及上方之有機底部抗 反射覆蓋層所組成之雙抗反射覆蓋層來做為微影步驟之 分。介電抗反射覆蓋層之材質可為氮氧化矽層或氮化矽 層。在本發明中,介電抗反射覆蓋層5係利用電漿辦兴 學氣相沉積步驟所形成之氮氧切層,其中此氮氧化^層
1234881 五、發明說明(6) 域。雙抗反射覆蓋層、有機底部抗反射覆蓋層6以及介電 抗反射覆蓋層5之存在,可降低於曝光過程期間有害之散 射,而在顯影過程後獲得寬度介於約15〇〇人至4〇〇〇奴間 之光阻圖案7的所需影像。接下來,利用非等向性乾蝕刻 製,,例如反應性離子蝕刻製程,來移除有機底部抗反射 覆蓋層6之暴露部分,其中非等向性乾蝕刻製程係使用由 四氟化碳、氫溴酸、氧、三氟甲烷、或二氟甲烷所組成之 化學物做為有機底部抗反射覆蓋層6的蝕刻劑。再繼續利 用非等向性之反應性離子蝕刻製程,並使用氟基之化學 物,例如三氟甲烷、四氟化碳、氟甲烷或二氟甲烷,做為 蝕刻劑,來移除或消減介電抗反射覆蓋層5之暴露部分, 進而在覆蓋之氧化矽層4上形成由光阻圖案7、有機底邛抗 反射覆蓋層6以及介電抗反射覆蓋層5所構成之士槿 如第2圖所示。 详且、、、口構 ,下來,繼續利用非等向性之反應性離子蝕刻製程, :t ::氟甲㉟、四氟化碳、氟甲烷或二氟甲烷做為氧化 夕之選擇性蝕刻劑,且使用光阻圖案7做為蝕刻罩幕, 進打覆蓋之氧化矽層4之消減,而形成如第3圖所 構0 t、、、口 m案7之關鍵尺寸轉移至底下之介電抗反射覆蓋層5 ί進行光阻圖案7之移除,藉由氧電漿灰化,再 以濕式剝除製程來完成光阻圖案7之移除。用以移除光阻 圖案7之製程亦可移除有機底部抗反射覆蓋層6,而於*白
1234881 ~~ ' "~~_ 五、發明說明(7) ' 一 —-- 的導電層3上,形成由介電抗反射覆蓋層! &卜覆盍之氧化矽層4所構成之蝕刻罩幕堆疊。在 成阻=案7與有機底部抗反射覆蓋層6之移除製程後,所形 在^結構如第4圖所示。此蝕刻罩幕堆疊具有與先前定義 —光阻,案7中相同之關鍵尺寸,且將用以做為圖案化或 ,義金氧半導場效電晶體之多晶矽閘極結構所需 蝕刻罩幕。 % 7又的 2下來’進行另一非等向性反應性離子蝕刻步驟以形 雜1 3所構成之多晶矽閘極結構,其中此非等向性反應性 導電Ϊ L步:使用由氣氣、1曱烷、氫溴酸以及氧氣做為 電9 3之蝕刻劑。以具選擇性,或者介電抗反射覆蓋 料或多晶矽對氧化矽具有高蝕刻率比例之非等向性反 離子蝕刻步驟也能移除介電抗反射覆蓋層5,而允許反= 性離子蝕刻步驟終止於二氧化矽組成之閘極絕緣層^的: 表面顯露出來時,以及終止於覆蓋之氧化矽層4之圖案$ 成時’如此一來可使覆蓋之氧化矽層4的圖案能做為轉= 關鍵尺寸於多晶矽層中之蝕刻罩幕,如第5圖所示。非a 重要的一點是運用乾蝕刻製程來移除介電抗反射覆蓋屉韦 5,可避免使用熱磷酸來移除介電抗反射覆蓋材料。較曰 乾淨之乾蝕刻製程避免熱磷酸製程中所遭遇到之微粒Λ,…、 此可減低微粒污染所引發之可能的金氧半導場效電, 率的損失。 ◎良 接著,進行氫氟酸式製程,例如稀釋氫氟酸(Di lute Hydrof luoric; MF)或緩衝氫氣酸(Buffered
第14頁 1234881 五、發明說明(8) ^----
Hydrofluoric; MF)之溼製程,來移除未為導電層3之多 晶矽閘極結構所覆蓋之二氧化矽的閘極絕緣層2。在此製 選擇性地移除覆蓋之氧化矽層4,❿,電層3形 成,、有所%關鍵尺寸之多晶矽閘極結構位於底下由二氧化 矽所組成之,極絕緣層2上,其中多晶矽閘極結構所需之 關鍵尺寸係藉由使用介電抗反射覆蓋層以及整合之轉移製 程所成功轉移,且無需使用污染之熱磷酸浴。 構如第6圖所示。 版、’、°
本發,之其他重複敘述係以由光阻圖案7、有機底部抗反 射覆蓋層1以及介電抗反射覆蓋層5所構成之堆疊結構的定 義為主。隨後’進行氧氣灰化製程來移除光阻圖案7以及 有機底部抗反射覆蓋層6,並留下介電抗反射覆蓋層5做為 非等向性I虫刻或覆蓋之氧化矽層4之消減的蝕刻罩幕。利 用乾#刻製程再次完成導電層3之多晶矽閘極結構的定 義’其中同樣於此乾餘刻製程中移除介電抗反射覆蓋層 5,也同樣可避免熱磷酸之使用。 本發明已參考其較佳實施例而加以詳細地陳述與敘述,任 何熟習此技藝者應可了解的是,在不脫離本發明之精神和 範圍内,當可作形式及細節上之各種變化。
第15頁 1234881 圖式簡單說明 【圖式簡單說明】 本發明之目的與其他優點將於較佳實施中輔以下列所附圖 形做更詳細的闞述,其中·· 第1圖至第6圖係繪示用以定義金氧半導場效電晶體之多晶 矽閘極結構之關鍵步驟的剖面圖,其中用來提升多晶矽閘 ,結構之尺寸控制的雙抗反射覆蓋層之移除並無需使用埶 磷酸。 ” 元件代表符號簡單說明】 半導體基材 閘極絕緣層 導電層 氧化石夕層 介電抗反射覆蓋層 有機底部抗反射覆蓋層 光阻圖案
第16頁
Claims (1)
1234881 六、申請專利範圍 1. 一種在半導體基材上定義金氧半導場效電晶體元件之 導電閘極結構的方法,至少包括: 提供一閘極絕緣層位於該半導體基材上; 形成一導電層位於該閘極絕緣層上; 形成一覆蓋絕緣層於該導電層上; 形成一介電抗反射覆蓋(DARC)層於該覆蓋絕緣層上; 形成圖案化之一光阻圖案於該介電抗反射覆蓋層上; 使用該光阻圖案做為蝕刻罩幕進行一第一乾蝕刻製程之一 第一階段,以定義一第一堆疊,其中該第一堆疊至少包括 該光阻圖案以及一介電抗反射覆蓋圖案; 使用該光阻圖案做為蝕刻罩幕進行該第一乾蝕刻製程之一 第二階段,以定義一覆蓋絕緣圖案位於該第一堆疊下方; 移除該光阻圖案,而形成一第二堆疊,其中該第二堆疊至 少包括該介電抗反射覆蓋圖案以及該覆蓋絕緣圖案; 使用該第二堆疊做為蝕刻罩幕進行一第二乾蝕刻製程,以 定義一導電閘極結構並移除該介電抗反射覆蓋圖案;以及 進行一濕蝕刻製程,以移除未為該導電閘極結構所覆蓋之 該閘極絕緣層以及該覆蓋絕緣層。 2. 如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該閘極 絕緣層係厚度介於約6 A至8 0 k —二氧化石夕層。
第17頁 1234881 六、申請專利範圍 3. 如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該導電 層係厚度介於約4 Ο Ο A至1 8 Ο Ο A匕一多晶矽層,該多晶矽層 在沉積過程中藉由將砷或磷加入一矽曱烷(Si lane)環境中 來進行臨場摻雜,或者先沉積該多晶矽層本體,再以砷或 端離子來進行植入。 4. 如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該導電 層係一矽化金屬層,且該矽化金屬層係一矽化鎢層。 5. 如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該覆蓋 絕緣層係利用低壓化學氣相沉積製程或電漿增益化學氣相 沉積製程所形成之一氧化矽層,且該氧化矽層之厚度介於 約 1 0 0 U 4 0 0 k 間。 6. 如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該介電 抗反射覆蓋層係利用電漿增益化學氣相沉積製程所形成之 一氮氧化矽層,且該氮氧化矽層之厚度介於約2 Ο Ο A至 6 Ο Ο A之間。
第18頁 1234881_ — —— 一—* ' ~ - - - ----— ____ 六、申請專利範圍 7 ·如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該介電 抗反射覆蓋層係一氮化矽層。 8·如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,於形成該介 電抗反射覆蓋層後’更至少包括形成一有機底部抗反射覆 蓋(BARC)層於該介電抗反射覆蓋層上,且該有機底部抗反 射覆蓋層之厚度介於約500 As 1 2 0 0間。 9·如申請專利範圍第1項所述之在半導體基材上定義金氧 半導場效電晶體元件之導電閘極結構的方法,其中該光阻 圖案之一寬度介於約1500 A至4000紅間。 I 0 ·如申請專利範圍第1項所述之在半導體基材上定義金 氧半導場效電晶體元件之導電閘極結構的方法,其中用以 定義由該光阻圖案、一底部抗反射覆蓋圖案以及該介電抗 反射覆蓋圖案所組成之該第一堆疊的該第一乾蝕刻製程之 該第一階段係一非等向性反應性離子蝕刻(R I E )製程,且 該第一乾蝕刻製程之該第一階段係使用三氟曱烷、氟甲 烷、二氟甲烷或四氟化碳做為蝕刻劑。 II ·如申請專利範圍第1項所述之在半導體基材上定義金
第19頁 1234881 六、申請專利範圍 氧半導場效電晶體元件之導電閘極結構的方法,其中用以 定義該覆蓋絕緣圖案之該第一乾姓刻製程之該第二階段係 一非等向性反應性離子蝕刻製稃’且該第一乾蝕刻製程之 該第二階段係使用一氟基化學物做為蝕刻劑,該氟基化學 物為三氟甲烷、氟甲烷、二氟甲烧或四氟化碳。 1 2.如申請專利範圍第1項所述之在半導體基材上定義金 氧半導場效電晶體元件之導電閘極結構的方法,其中移除 該光阻圖案以及一底部抗反射覆蓋圖案係利用一氧氣電漿 灰化製程。 1 3 ·如申請專利範圍第1項所述之在半導體基材上定義金 氧半導場效電晶體元件之導電閘極結構的方法,其中用以 定義該導電閘極結構與移除該介電抗反射覆蓋圖案之該第 二乾蝕刻製程係一非等向性反應性離子蝕刻製程,且該第 二乾蝕刻製程係使用一蝕刻化學物做為蝕刻劑,該蝕刻化 學物為氯氣、氫溴酸以及四氟化碳。 1 4·如申請專利範圍第1項所述之在半導體基材上定義金 氧半導場效電晶體元件之導電閘極結構的方法,其中用以 移除未為該導電閘極結構所覆蓋之該閘極絕緣層以及該覆 蓋絕緣層之該濕蝕刻製程係使用稀釋氫氟酸(DHF )溶液或 緩衝氫氟酸(BHF)溶液。
第20頁 1234881 六、申請專利範圍 1 5 · —種使用雙抗 導場效電晶體元件 射覆蓋成分之乾蝕 提供一 形成一 形成一 形成一 反,,,層在半導體基材上定義金氧半 之少曰曰石夕閱極結構以及特徵化介電抗反 刻移除的方法,至少包括: 極絕,層於該半導體基材上; 該二氧化矽閘極絕緣層上; 層於該多晶矽層上; ^蓋層於該覆蓋氧化矽層上; 才几 覆蓋層於該介電抗反射覆蓋層 該底部抗反射覆蓋層上; ί蝕!:罩幕進行一第-非等向性反應性 =I白段,以定義一第一堆疊,其中該 —㈤忠案、一底部抗反射覆蓋圖案以 盎圖案; 為#刻I , 丰幕進行該第一非等向性反岸性 刻製程之一第二階段,、,—装 井哥门旺汉應r生 又,以疋義一覆蓋氧化矽圖案位 一氧化碎閘 多晶石夕層於 覆蓋氧化矽 介電抗反射 形成有機之一底部 上; 形成一光阻圖案於 使用該光阻圖案做 離子蝕刻製程之一 第一堆疊至少包括 及一介電抗反射覆 使用該光阻圖案做 離子I虫 於該第 移除該 二堆疊 以及該 使用該 離子蝕 反射覆 進行一 一堆 光阻 ,其 覆蓋 第二 刻製 蓋圖 濕蝕 疊下方 圖案以 中該第 氧化矽 堆疊做 程,以 案;以 刻製程 及該底部> # 仏田抗反射覆盍圖案,而形成一第 一_玉隹愚 一 &芝少包括該介電抗反射覆蓋圖案 W 安· μ 小 系, ,蝕,罩幕進行一第二非等向性反應性 定義一多晶矽閘極結構並移除該介電抗 及 ’以移除未為該多晶石夕閘極結構所覆蓋
第21頁 在極A0在極 層閘方 ο 層閘方 蓋矽的E蓋矽的 覆晶除AI覆晶除 射多移 6 射多移 反之刻約 反之刻 抗件蝕於 抗件蝕 雙元乾介 雙元乾 用體之度 用體之 使晶分厚 使晶分 之電成之 之電成 述效蓋層 述效蓋 所場覆緣 所場覆 項導射絕 項導射 5 5 1 半反極 1 半反 第氧抗閘 第氧抗 圍金電 碎 圍金電 範義介化 範義介 利定化氧 利定化 ®^上徵 二 專上徵 請材特該 請材特 基及 中 申基及 如體以其 如體以 •導構 , ·導構 16半結法17半結 1234881 六、申請專利範圍 之該二氧化矽閘極絕緣層以及該覆蓋氧化矽層。 法,其中該多晶矽層之厚度介於約4 Ο 0 Af· 1 8 Ο Ο A,該多晶 石夕層在沉積過程中藉由將砷或磷加入一矽甲烷(S i 1 ane )環 境中來進行臨場摻雜,或者先沉積該多晶矽層本體,再以 坤或填離子來進行植入。 1 8.如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法,其中該覆蓋氧化矽層之厚度介於約100 A至400A匕 間,且係利用低壓化學氣相沉積製程或電漿增益化學氣相 沉讀製程所形成。 1 9.如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在
第22頁 1234881 六、申請專利範圍 半導體基材上定義金氧半導磁姝電曰^體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法,其中該介電抗反射覆蓋層係利用電漿增益化學氣相沉 積製程所形成之一氮氧化矽層’真3氮氧化矽層之厚度介 於約2 0 0 6 0 0兔:間。 2 0 ·如申請專利範圍第丨5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導碭姝電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法,其中該介電抗反射覆蓋層係一氮化矽層。 2 1 ·如申請專利範圍第1 5項戶斤述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法’其中該底部抗反射覆蓋層之厚度介於約500 A至1200A 之間。 2 2 ·如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法’其中該光阻圖案之一寬度介於約1500 AE 4000k 間。
第23頁 1234881 六、申請專利範圍 2 3 ·如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法,其中用以定義由該光阻圖案、該底部抗反射覆蓋圖案 以及該介電抗反射覆蓋圖案所組成之該第一堆疊的該第一 非等向性反應性離子蝕刻製程之該第一階段係使用一化學 物做為蝕刻劑,且該化學物包括四氟化碳、三氟曱烷、二 氟曱烷、氫溴酸、氧氣以及氮氣。 2 4 ·如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法,其中用以定義該覆蓋氧化矽圖案之該第一非等向性反 應性離子蝕刻製程之該第二階段係使用一氟基化學物做為 蝕刻劑,該氟基化學物包括三氟甲烷、四氟化碳、二氟甲 烷以及氟甲烷。 2 5 ·如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾餘刻移除的方 法,其中移除該光阻圖案以及該底部抗反射覆蓋圖案係利 用一氧氣電漿灰化製程。 2 6 .如申請專利範圍第1 5項所述之使用雙抗反射覆蓋層在
第24頁 1234881 六、申請專利範圍 半導體基材上定義金氧半導場效電晶體元件之多晶矽閘極 結構以及特徵化介電抗反射覆蓋成分之乾蝕刻移除的方 法’其中用以定義該多晶矽閘極結構與移除該介電抗反射 覆蓋圖案之該第二非等向性反應性離子蝕刻製程係使用氯 氣、氫溴酸以及四氟化碳做為蝕刻劑。 27.如申請 半導體基材 結構以及特 法,其中用 化矽閘極絕 用稀釋氫氟 專利範圍第 上定義金氧 徵化介電抗 以移除未為 緣層以及該 酸溶液或緩 1 5項所述之 半導場欵電 反射覆蓋成 該多晶石夕閘 覆蓋氧化石夕 衝風氣酸溶 使用雙抗反 晶體元件之 分之乾蝕刻 極結構所覆 層之該濕蝕 液。 射覆蓋層在 多晶碎閘極 移除的方 蓋之該二氧 刻製程係使
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/718,876 US6849531B1 (en) | 2003-11-21 | 2003-11-21 | Phosphoric acid free process for polysilicon gate definition |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW200518333A TW200518333A (en) | 2005-06-01 |
| TWI234881B true TWI234881B (en) | 2005-06-21 |
Family
ID=34080849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW093118815A TWI234881B (en) | 2003-11-21 | 2004-06-28 | Phosphoric acid free process for polysilicon gate definition |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6849531B1 (zh) |
| TW (1) | TWI234881B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6849531B1 (en) * | 2003-11-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phosphoric acid free process for polysilicon gate definition |
| US7208407B2 (en) * | 2004-06-30 | 2007-04-24 | Micron Technology, Inc. | Flash memory cells with reduced distances between cell elements |
| KR100647001B1 (ko) * | 2005-03-09 | 2006-11-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법 |
| CN100388459C (zh) * | 2005-08-31 | 2008-05-14 | 上海华虹Nec电子有限公司 | 一种控制关键尺寸及其偏差的铝刻蚀工艺方法 |
| JP2007149768A (ja) * | 2005-11-24 | 2007-06-14 | Nec Electronics Corp | 半導体装置の製造方法 |
| KR100840660B1 (ko) * | 2006-09-08 | 2008-06-24 | 동부일렉트로닉스 주식회사 | KrF 광원을 이용한 반도체 소자의 제조 방법 |
| US20090050980A1 (en) * | 2007-08-21 | 2009-02-26 | Texas Instruments Incorporated | Method of forming a semiconductor device with source/drain nitrogen implant, and related device |
| KR100965775B1 (ko) * | 2007-09-12 | 2010-06-24 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| KR101004691B1 (ko) * | 2007-09-12 | 2011-01-04 | 주식회사 하이닉스반도체 | 반도체 소자의 미세패턴 형성방법 |
| KR101096194B1 (ko) * | 2008-05-29 | 2011-12-22 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| KR101037528B1 (ko) * | 2008-10-16 | 2011-05-26 | 주식회사 하이닉스반도체 | 반도체 소자의 패턴 형성 방법 |
| US8450212B2 (en) | 2011-06-28 | 2013-05-28 | International Business Machines Corporation | Method of reducing critical dimension process bias differences between narrow and wide damascene wires |
| US8642479B2 (en) * | 2011-07-14 | 2014-02-04 | Nanya Technology Corporation | Method for forming openings in semiconductor device |
| US9305797B2 (en) * | 2013-01-17 | 2016-04-05 | Applied Materials, Inc. | Polysilicon over-etch using hydrogen diluted plasma for three-dimensional gate etch |
| US9054125B2 (en) | 2013-04-30 | 2015-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for making semiconductor device with gate profile control |
| CN103346076B (zh) * | 2013-06-27 | 2016-05-11 | 上海华力微电子有限公司 | 改善栅氧有源区缺陷的方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5612249A (en) | 1996-05-14 | 1997-03-18 | Advanced Micro Devices, Inc. | Post-gate LOCOS |
| KR100281692B1 (ko) * | 1998-10-17 | 2001-03-02 | 윤종용 | 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법 |
| JP2000353804A (ja) * | 1999-06-11 | 2000-12-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6221708B1 (en) * | 1999-07-23 | 2001-04-24 | Micron Technology, Inc. | Field effect transistor assemblies, integrated circuitry, and methods of forming field effect transistors and integrated circuitry |
| US6222241B1 (en) * | 1999-10-29 | 2001-04-24 | Advanced Micro Devices, Inc. | Method and system for reducing ARC layer removal by providing a capping layer for the ARC layer |
| US7015134B2 (en) * | 1999-11-02 | 2006-03-21 | Advanced Micro Devices, Inc. | Method for reducing anti-reflective coating layer removal during removal of photoresist |
| US6403432B1 (en) | 2000-08-15 | 2002-06-11 | Taiwan Semiconductor Manufacturing Company | Hardmask for a salicide gate process with trench isolation |
| US6283131B1 (en) | 2000-09-25 | 2001-09-04 | Taiwan Semiconductor Manufacturing Company | In-situ strip process for polysilicon etching in deep sub-micron technology |
| US6251719B1 (en) | 2000-11-16 | 2001-06-26 | Taiwan Semiconductor Manufacturing Company | Poly gate process that provides a novel solution to fix poly-2 residue under poly-1 oxide for charge coupled devices |
| US6531350B2 (en) | 2001-02-22 | 2003-03-11 | Halo, Inc. | Twin MONOS cell fabrication method and array organization |
| US6511911B1 (en) * | 2001-04-03 | 2003-01-28 | Advanced Micro Devices, Inc. | Metal gate stack with etch stop layer |
| US6524938B1 (en) | 2002-02-13 | 2003-02-25 | Taiwan Semiconductor Manufacturing Company | Method for gate formation with improved spacer profile control |
| US6579809B1 (en) | 2002-05-16 | 2003-06-17 | Advanced Micro Devices, Inc. | In-situ gate etch process for fabrication of a narrow gate transistor structure with a high-k gate dielectric |
| US6764903B1 (en) * | 2003-04-30 | 2004-07-20 | Taiwan Semiconductor Manufacturing Co., Ltd | Dual hard mask layer patterning method |
| US6849531B1 (en) * | 2003-11-21 | 2005-02-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Phosphoric acid free process for polysilicon gate definition |
| US20060115949A1 (en) * | 2004-12-01 | 2006-06-01 | Freescale Semiconductor, Inc. | Semiconductor fabrication process including source/drain recessing and filling |
-
2003
- 2003-11-21 US US10/718,876 patent/US6849531B1/en not_active Expired - Fee Related
-
2004
- 2004-06-28 TW TW093118815A patent/TWI234881B/zh not_active IP Right Cessation
- 2004-11-29 US US10/999,270 patent/US7307009B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20050118755A1 (en) | 2005-06-02 |
| TW200518333A (en) | 2005-06-01 |
| US6849531B1 (en) | 2005-02-01 |
| US7307009B2 (en) | 2007-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| MM4A | Annulment or lapse of patent due to non-payment of fees |