TWI228652B

TWI228652B - Memory system and memory card

Info

Publication number: TWI228652B
Application number: TW091102682A
Authority: TW
Inventors: Takashi Horii; Keiichi Yoshida; Atsushi Nozoe
Original assignee: Hitachi Ltd
Priority date: 2002-01-09
Filing date: 2002-02-18
Publication date: 2005-03-01
Also published as: US20070198770A1; WO2003060722A1; US20050015539A1; JP4061272B2; JPWO2003060722A1; US7290109B2; CN1278239C; CN1613063A

Description

1228652 A7 B7 五、發明説明（1 ) (發明所屬技術領域）本發明關於具備多區塊之快閃記憶體等之非揮發性記憶體之多數予以晶片化使用之記憶體系統或記憶卡，例如適用多媒體卡等之記憶卡的有效技術， (背景技術）快閃記憶體係可利用對記憶格電晶體之浮動閘極等之電子之注入或放出來改變其臨限値電壓而進行資訊記憶。本說明書中記憶格電晶體之臨限値電壓低之狀態稱爲消去狀態，高之狀態稱爲寫入狀態。依寫入資料進行資訊記憶時，係對消去狀態之記憶格電晶體，依寫入資料之邏輯値於記憶格電晶體施加高電壓，爲能於記憶格電晶體獲得所要臨限値電壓需要較長之處理時間。習知搭載快閃記憶晶片及記憶控制器之快閃記憶卡，爲求寫入動作之高速化而採交錯寫入動作模態。例如於卡片基板搭載多數快閃記憶晶片，對1個快閃記憶晶片指示寫入動作開始寫入動作之後，對其他之快閃記憶體指示寫入動作而開始寫入動作。依此動作若欲使寫入動作時間表面上看不出則需搭載多數之快閃記憶晶片。亦即，對1個快閃記憶晶片供給寫入位址或寫入資料據以指示寫入動作之寫入設定之時間，與對依寫入設定所指示之記憶位址輸出寫入資料的寫入動作之時間比較時，寫入動作之時間遠較寫入設定之時間爲長。將該寫入動作之時間埋入般依序進行對其他之快閃記憶體之寫入設定，則可使大多數快閃本紙張尺度適用中國國家榇準（CNS ) Α4規格（210Χ297公慶） I Γ — ^-- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 經濟部智慧財產局員工消費合作社印製 -4 - 1228652 A 7 B7 五、發明説明（2) 記憶晶片之寫入動作之一部分予以並列進行，表面上看不出多數之快閃記憶晶片之寫入動作之時間。 (請先閱讀背面之注意事項再填寫本頁) 但是，以快閃記憶體單位進行交錯寫入動作之習知方式，欲使寫入動作之時間表面上看不出則需搭載多數之快閃記憶晶片，此將導致記憶卡之大型化、及成本之上升。本發明目的在於提供一種不必搭載會導致記憶卡之大型化及成本之上升的如此多數快閃記憶晶片之情況下，可達成寫入速度之高速化的記憶體系統，及記憶卡。本發明之目的及特徵可由以下說明及圖面理解。 (發明之揭示） (1 )本發明之記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述非揮發性記憶晶片可個別存取的記憶控制器。上述記憶控制器，係可對上述非揮發性記憶晶片之多數記憶區塊選擇性指示同時寫入動作模態或交錯寫入動作模態〇經濟部智慧財產局員工消費合作社印製依上述手段，可以具多數區塊之晶片單位對多數記憶區塊進行同時寫入動作模態或交錯寫入動作模態。於同時寫入動作模態可令遠較寫入設定之時間爲長之寫入動作完全並列化，於交錯寫入動作模態，則接續於1個記憶區塊之寫入設定的寫入動作被依序偏移而與其他之記憶區塊之寫入動作一部分重疊而呈並列化。依此則可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶體系統。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）' -5- 1228652 A7 B7 五、發明説明（3) (請先閲讀背面之注意事項再填寫本頁} 上述同時寫入動作模態，係例如於指定記億區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始之寫入動作模態。上述交錯寫入動作模態，係例如於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作模態。本發明之較佳實施形態之一，上述記憶控制器，係依附隨寫入位址資訊及寫入資料資訊而用於指示寫入動作之指令碼之種類，來區別上述同時寫入動作模態之指示與交錯寫入動作模態之指示。亦可以暫存器設定來指示，但與其比較可省略特別之控制形態。僅需附隨於寫入位址資訊及寫入資料資訊而供給寫入指令即可。經濟部智慧財產局員工消費合作社印製本發明之較佳實施形態之一，上述各個非揮發性記憶 t晶片具有晶片選擇端子及其他之多數存取端子時，欲簡單獲得記憶控制器可對多數非揮發性記憶晶片進行個別存取控制之連接形態時，上述記憶控制器，可具有：分別連接於各個非揮發性記憶晶片之上述晶片選擇端子的晶片選擇信號輸出端子，及共通連接於各個非揮發性記憶晶片之上述存取端子的多數存取資訊端子。 (2 )本發明另一觀點之記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述多數非揮發性記憶晶片可個別存取的記憶控制器。上述記憶控制器，係可依上述非揮發性記憶晶片之每一個，對該非揮發性記憶晶片內之記憶區塊指示交錯寫入動作模態。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -6- 1228652 A7 B7 五、發明説明（4) 上述交錯寫入動作指示，係於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作指示。依上述手段，可以具多數區塊之晶片單位對多數記憶區塊進行交錯寫入動作模態。於交錯寫入動作模態’接續於1個記憶區塊之寫入設定的寫入動作被依序偏移而與其他之記憶區塊之寫入動作一部分重疊而呈並列化。依此則可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶體系統。本發明之另一觀點之記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述非揮發性記憶晶片可個別存取的記憶控制器。上述記憶控制器，係可依上述非揮發性記憶晶片之每一個，對該非揮發性記憶晶片內之記憶區塊間指示同時寫入動作模態。上述同時寫入動作指示，係於指定記憶區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始寫入動作之寫入動作指示。依上述手段，可以具多數區塊之晶片單位對多數記憶區塊進行同時寫入動作模態。於同時寫入動作模態可令遠較寫入設定之時間爲長之寫入動作完全並列化。依此則可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶體系統。 (4 )本發明另一觀點之記憶體系統，係包含：具備本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ' ' -7- (請先閱讀背面之注意事項再填寫本頁)

訂經濟部智慧財產局員工消費合作社印製 1228652 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（5) 可個別獨立進行記憶動作之多數記憶區塊的多數快閃記憶晶片，及對上述多數快閃記憶晶片可個別存取的記憶控制器，及連接於上述記憶控制器的S R A Μ。上述S R A Μ 係可暫時儲存對快閃記憶晶片之寫入資料，上述記憶控制器，係可選擇性地依上述快閃記憶晶片之每一個，對該快閃記憶晶片內之記憶區塊指示交錯寫入動作模態，及依上述快閃記憶晶片之每一個，對該快閃記憶晶片內之記憶區塊間指示同時寫入動作模態。當由主電腦四桶傳送來之寫入資料之傳送速度，相較於交錯寫入或同時寫入對快閃記憶晶片之資料寫入動作速度爲較快時，S R A Μ可用作爲資料緩衝器。當上述寫入速度大於資料之傳送速度時不需利用S R A Μ作爲資料緩 .衝器。 (5 )本發明另一觀點之記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數快閃記憶晶片，及對上述快閃記憶晶片可使用存取指令進行存取控制的記憶控制器。上述記憶控制器，係輸出第1指令碼、接續於該第1指令碼的記憶區塊之位址資訊、及接續於記憶區塊之位址資訊的第2指令碼，對上述位址資訊所指定之記憶區塊，依第2指令碼之每一輸入開始記憶動作，又，輸出第1指令碼、接續於該第1指令碼的記憶區塊之位址資訊、接續於記憶區塊之位址資訊的第3指令碼、接續於第3指令碼之記憶區塊之位址資訊、及接續於記憶區塊之位址資訊的第2指令碼，在上述第1指令碼至第2指令本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐）一 -8 - (請先閱讀背面之注意事項再填寫本頁) 1228652 Α7 Β7 五、發明説明（6) (請先閲讀背面之注意事項再填寫本頁) 碼之間，對以上述第3指令碼劃分之多數位址資訊所指定之多數記憶區塊，響應於第2指令碼之輸入同時開始記憶動作。前者爲交錯寫入動作模態，後者爲同時寫入動作模態。上述第1指令碼，係指示寫入動作之種類的指令碼，第2指令碼係指示寫入動作之開始的指令碼，第3指令碼係指示接續有位址資訊之指令碼。 (6 )本發明之記憶卡，係於卡片基板具有外部連接端子，接於上述外部連接端子的外部介面電路，接於上述外部介面電路的記憶控制器，及接受上述記憶控制器之個別存取控制的多數快閃記憶晶片。上述快閃記憶晶片，係具有可分別獨立進行記憶動作之多數記憶區塊，上述記憶控制器，係可對上述快閃記憶晶片之多數記憶區塊選擇性指示同時寫入動作模態或交錯寫入動作模態。經濟部智慧財產局員工消費合作社印製可搭載S R A Μ作爲寫入資料緩衝器。適用多媒體卡時，上述外部連接端子，可包含1位元之資料輸出入端子、1位元之指令端子、電源電壓端子、電路之接地端子、及時脈端子。於此記憶卡，和上述同樣，於同時寫入動作模態可令遠較寫入設定之時間爲長之寫入動作完全並列化，於交錯寫入動作模態，則接續於1個記憶區塊之寫入設定的寫入動作被依序偏移而與其他之記憶區塊之寫入動作一部分重疊而呈並列化。依此則可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶卡，可抑制記憶卡之成本上升’ 本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） 1228652 經濟部智慧財產局員工消費合作社印製 A7 ___B7_五、發明説明（7) 實現寫入動作之高速化。 (7 )本發明之非揮發性半導體記憶裝置，係具有記憶控制器及1個以上之非揮發性記憶體。上述記憶控制器，係對上述1個以上之非揮發性記憶體，發出寫入指示指令，該寫入指示指令包含用於指示資訊應被寫入之位址的位址資訊。上述非揮發性記憶體之中，第1非揮發性記憶體具有被以位址分離之多數記憶區域，各個記憶區域可與其他之記憶區域並行進行記憶體之存取動作。上述記憶控制器，係發出第1寫入指示指令用於指示對上述第1非揮發性記憶體之第1記憶區域包含之位址之資訊之寫入之後，在上述第1記憶區域之寫入動作終了之前，可發出第2 寫入指示指令用於指示對上述第1非揮發性記憶體之第2 記憶區域包含之位址之資訊之寫入。上述非揮發性記憶體，例如係具有多數記憶元件，上述非揮發性記憶體之寫入動作，係依上述寫入指示指令所指示之位址選擇一群之記憶元件，變化應寫入所選擇之各個記憶元件之資訊所對應之臨限値電壓。上述非揮發性記憶體之寫入動作，係例如包含用於變化記憶格之臨限値電壓的第1動作，及確認各個記憶格之臨限値電壓是否變化爲上述應寫入資訊所對應之臨限値電壓的第2動作，在上述第2動作之後，至少1個記憶格之臨限値電壓未變化爲應寫入資訊所對應之臨限値電壓之情況下，進行上述第1動作。上述多數記憶元件，例如係設爲3個以上之臨限値電 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） •10- 1228652 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明（8) 壓分布之中’應寫入資訊所對應之臨限値電壓分布所包含之臨限値電壓。 (8 )本發明之非揮發性記憶裝置，係具有··資料之輸出入用之第1端子’及動作指示指令之輸入用的第2端子，及用於指示資料之輸出入及動作指示指令之輸入之時序的時脈之輸入所使用之第3端子。又，具有··控制部用於控制由第2端子輸入之動作指示指令所對應之動作，及依上述控制部之控制進行資料之儲存或讀出的1個以上之非揮發性記憶體。上述非揮發性記憶體，係具有位址所對應之多數記憶元件，上述多數記憶元件被分類爲多數群，在第1群之資料儲存動作中，於其他群可開始資料之儲存動作。上述控制部，例如係將由上述第1端子輸入之資料依每一特定位元組予以分割，指示將第1資料儲存於第1非揮發性記憶體之上述第1群，指示將第2資料儲存於第1 非揮發性記憶體之上述第2群。上述控制部，例如係發出儲存指示指令用於指示對上述非揮發性記憶體之儲存動作，上述儲存指示指令，係由 :指示該指令被儲存之第1指令，及用於指示資料應儲存之記憶元件的位址資訊，及應儲存之資料，及用於指示儲存動握開始的第2指令構成。上述控制部，例如係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1 位址、上述第1資料、及上述第2指令之後，發出上述第 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 1228652 A7 B7 五、發明説明（9) 1指令、用於指示上述第1非揮發性記憶體之上述第2群之記憶元件的第2位址、上述第2資料、及上述第2指令〇上述控制部，例如係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1 位址、及上述第1資料之後，發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第2群之記憶元件的第 2位址、上述第2資料、及上述第2指令。上述控制部，例如係將由上述第1端子輸入之資料依每一特定位元組予以分割，指示將第1資料儲存於第1非揮發性記憶體之上述第1群，指示將第2資料儲存於第2 非揮發性記憶體之第1群。上述控制部，例如係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1 位址、上述第1資料、及上述第2指令之後，發出上述第 1指令、用於指示上述第2非揮發性記憶體之上述第1群之記憶元件的第2位址、上述第2資料、及上述第2指令〇上述控制部，例如係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1 位址、及上述第1資料之後，發出上述第1指令、用於指示上述第2非揮發性記憶體之上述第1群之記憶元件的第 2位址、上述第2資料、及上述第2指令。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 iv -12- 1228652 經濟部智慧財產局員工消費合作社印製 A7 _B7五、發明説明（10) (發明之實施形態） (記憶體系統）圖1係本發明之記憶體系統之一例之記憶卡。圖示之記憶卡1 ，係於卡片基板2具備：具有多數可獨立進行記憶動作之例如2個記憶區塊B N K 1、B N K 2的多數非揮發性記憶晶片例如2個快閃記憶晶片C Η P 1、 C Η Ρ 2，及可對上述快閃記憶晶片C Η Ρ 1、c Η Ρ 2 個別進行存取控制的記憶控制器5，及接於記憶控制器5 的SRAM6。上述SRAM6，可用作爲暫時儲存對快閃記憶晶片C Η Ρ 1、C Η Ρ 2之寫入資料的資料緩衝器。上述記憶控制器5，可對上述快閃記憶晶片C Η Ρ 1、 C Η Ρ 2之記憶區塊Β Ν Κ 1、Β Ν Κ 2選擇性指示同時寫入動作模態或交錯寫入動作模態。上述快閃記憶晶片C Η Ρ 1、C Η Ρ 2之詳細如後述，於此事先說明響應於上述同時寫入動作模態或交錯寫入動作模態之指示之機能。各個快閃記憶晶片C Η Ρ 1、 C Η Ρ 2，係具有··晶片選擇端子/ C Ε、重置端子/ RES、寫入致能端子/WER、輸出致能端子/〇Ε、指令資料致能端子/ C D E、序列時脈端子S C、輸出入端子I /〇〔〇 : 7〕、及等待/忙線端子R / B。輸出入端子I /〇〔〇 : 7〕兼用作爲資料輸出入、位址輸入、及指令輸入。來自輸出入端子I/O〔 0 : 7〕之指令輸入係與指令資料致能端子/ C D E之變化同步。資料輸本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) -13- 1228652 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（11) 出入與序列時脈端子s C同步。位址資訊之輸入與寫入致能端子/WE R之變化同步。對快閃記憶晶片C Η P 1之動作選擇係由記憶控制器 5之晶片選擇信號/ C Ε 0指示，對快閃記憶晶片 C Η Ρ 2之動作選擇係由記憶控制器5之晶片選擇信號/ C Ε 1指示，快閃記憶晶片C Η Ρ 1、C Η Ρ 2之其他介面端子係與對應之快閃記憶晶片共通連接於記憶控制器5 之對應端子。對晶片選擇信號/ C Ε 0、/ C Ε 1所選擇之快閃記憶晶片C Η Ρ 1、C Η Ρ 2之記憶動作內容，係介由輸出入端子I /〇〔〇 : 7〕供給之指令及位址資訊，必要時爲寫入資料而被指示。位址資訊包含記憶區塊Β Ν Κ 1、 Β Ν Κ 2之指定資訊、指定之記憶區塊中之存取位址資訊等。指示記憶動作內容之動作稱爲設定動作。設定動作必需藉由外部之介面進行故需依每一記憶區塊串聯進行。被選擇之快閃記憶晶片C Η Ρ 1、C Η Ρ 2係依設定動作指示之內容，進行對快閃記憶格之寫入、消去、或讀出等記憶動作。記憶動作可依上述設定動作供給之存取控制資訊依每一區塊獨立進行。因此，記憶動作可於記憶區塊並列進行。圖2係寫入之設定動作（寫入設定動作）與記憶動作 (寫入動作）之時序流程圖之一例。寫入設定動作所輸入之、、10Η"表示寫入指令，、、SA(1) ，SA(2) "表示扇區位址，、、C A ( 1 ) ，C A ( 2 ) 〃表示列位本紙張尺度適财關家縣（CNS ) M規格（21Gx297公釐) — ' -14 - (請先閱讀背面之注意事項再填寫本頁) 1228652 Α7 Β7 五、發明説明（12) 址’ 、、D i η 1 — D i η N表示寫入資料，、、4 Ο Η " 表示寫入開始指令。 (請先閱讀背面之注意事項再填寫本頁) 於圖2，寫入動作之時間（寫入動作時間Tprog )遠較寫入設定之時間（寫入設定時間Tsetup )爲長，寫入資料 D 1 η 1 — D丨η N之資料量一般較多，寫入設定時間 Tsetup係和與s C同步輸入之寫入資料量成比例。圖3係於被選擇動作之1個快閃記憶晶片中令記憶區塊1個個動作之1區塊動作之時序流程圖。寫入資料設爲 D i η 1 一 d i η N。依每一記憶區塊B N K 1、 β Μ Κ 2序列地進行寫入動作。圖4係2區塊同時寫入之時序流程圖。指令等之輸入約需寫入設定時間T s e t u ρ之2倍時間，2個記憶區塊B N K 1、B N K 2之動作時間，因並列動作之故只需時間Tprog即可。經濟部智慧財產局員工消費合作社印製圖5係交錯寫入動作模態之時序流程圖。上述2區塊同時寫入動作，係響應於指定1個記憶區塊之寫入動作之指示而在記憶動作凱之前接續有指定其他記憶區塊之寫入動作之指示時，對雙方之記憶區塊同時進行並列之寫入動作者。相對於此，交錯寫入動作模態係指，即使在響應於指定1個記憶區塊之寫入動作之指示而進行記憶動作中亦可響應於指定其他記憶區塊之寫入動作之指示而進行記憶動作。時間T X係指示開始寫入動作之指令碼"4 0 Η 〃之發出至次一寫入動作之扇區位址被發出爲止之時間，其他之時間實質上可接近0。本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） -15- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（13) 圖4之寫入設定動作之寫入存取指令之指令碼爲、、 1 0 H " 、 " 4 1 H " 、 " 4 Ο Η "，圖5之寫入設定動作之寫入存取指令之指令碼爲、、1 〇 Η 〃、、、4 Ο Η "、 4 Ο Η 〃，若圖5之時間Τ χ實質上爲〇，則圖4之2 區塊並列同時寫入之寫入設定動作時間，與圖5之交錯寫入動作模態之寫入設定動作時間實質上相等。要言之，圖 4之並列同時寫入動作時間，與圖5之交錯寫入動作時間，爲最短之2Τ s e t up + TPr og。相對於此，圖 3之1區塊動作中對2個記憶區塊BNK1 、BNK2之寫入之最短時間爲2T s e t up + 2Tp r 〇 g。如上述，快閃記憶晶片C Η P 1、c Η P 2，係依設定動作供給之指令碼，來區別、指示對多數記憶區塊之並列同時寫入動作，及交錯寫入動作。又，多數記憶區塊3 、4可並列寫入或交錯寫入動作，故可縮短寫入動作引起之忙線狀態之期間。要言之，對記憶控制器5指示之寫入動作可高速處理。在理解快閃記憶晶片中之並列寫入或交錯寫入動作可使寫入處理高速化之情況下，以下依每一寫入動作模態彙整1個快閃記憶晶片之記憶區塊之數與寫入速度之關係。圖6係每一寫入動作模態之寫入動作時序與寫入速度之例。圖6中，寫入動作之寫入單位設爲N位元組。具1 個記憶區塊之快閃記憶晶片之寫入速度爲N/ ( T s e t u p + T p r 〇 g )〔位元組/秒〕。具S個記憶區塊之快閃記憶晶片中之S個記憶區塊同 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -16- 1228652 經濟部智慧財產局員工消費合作社印製 A7 _____ B7 _____五、發明説明（14) 時進行寫入時之寫入速度爲S · N/ (S · Ts e t up + T p r o g )〔位元組/秒〕。具S個記憶區塊之快閃記憶晶片中之S個記憶區塊交錯進行寫入時之寫入速度，係依（S - 1 ) · Ts e t up與Tp r og之大小關係而定。亦即，設定動作由記憶區塊B N K 1 - B N K S完成一巡時，依記憶區塊B N K 1之寫入動作終了否之觀點而區分。（S - 1 ).Tse tup - 丁 prog時寫入速度爲N/ T s e t u ρ〔位元組/秒〕。（8 — 1). Ts e t up<Tpr og時寫入速度爲s · N / ( Tsetup+Tprog)〔位元組/秒〕。圖7係2K位元組、丁setup= 100 usee ，Tprog=l〇〇〇usec時，交錯寫入動作與同時寫入動作之1個快閃記憶體之記憶區塊之數與圖6說明之寫入速度之關係之例。交錯寫入動作之情況下，當記憶區塊數增至某一値之後即使再增大寫入動作速度亦不變化，同時寫入動作之情況下，則依記憶區塊之數之增加使寫入動作速度之上升率漸漸變小。記憶區塊數較少之處，交錯寫入動作與同時寫入動作之寫入動作速度約略相同。以下依每一寫入動作模態彙整多數快閃記憶晶片之記憶區塊數與寫入速度之關係。圖8係使用U個1區塊之快閃記憶晶片時之寫入動作時序與寫入動作速度之例之說明圖。此動作模態，係等同 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（15) 於對具有u個記憶區塊之1個快閃記憶晶片進行交錯寫入動作楔態，對應圖6之S區塊之交錯寫入動作。（U — 1 )•丁36 1：11?^丁？1'〇8時之寫入速度爲“/ T s e t u p〔位元組/秒〕。（U — 1 ) · T s e t up<Tprog時之寫入速度爲U · N/( Tsetup+Tprog)〔位元組/秒〕。圖9係使用U個S區塊之快閃記憶晶片時之同時寫入動作時序與寫入動作速度之例之說明圖。此動作模態係對應圖6之S區塊同時寫入動作之U倍之處理·此時之寫入速度，依 S(U— 1) .Tsetup 與 Tprog 之大小關係而定·亦即，對全晶片C Η P 1 — C Η P U之記憶區塊完成設定動作時，依1個晶片C Η Ρ 1中之全記憶區塊Β Ν Κ 1 - B N K S之交錯寫入動作已經終了否之觀點而區分。S (U— 1) · Ts e tup^Tpr og 時之寫入速度爲N/T s e t up 〔位兀組/秒〕。S (U — 1).TsetupCTprog時之寫入速度爲S. U.N/7 (S.Tsetup+Tprog)〔位元組/ 秒〕。圖1 ο係使用υ個S區塊之快閃記憶晶片時之交錯寫入動作時序與寫入動作速度之例之說明圖。此動作模態，係等同於對具S · II個記憶區塊之1個快閃記憶晶片之交錯寫入動作模態，對應圖6之S區塊交錯寫入動作之U倍之處理·此時之寫入速度，依（S.U-1). T s e t u ρ與T p r 〇 g之大小關係而區分·亦即，對 I------Γ---- (請先閱讀背面之注意事項再填寫本頁) 、1Τ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） -18- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（16) 全晶片C Η P丨〜^ Η P U之記憶區塊完成設定動作一巡時’依1個晶片C Η Ρ 1中之1個記憶區塊Β Ν Κ 1之交錯寫入動作已經終了否之觀點而區分。（S υ 一；L ) · Ts e t Up^Tp ^ 〇g時之寫入速度爲ν/ T s e t u p〔位元組/秒〕。（s υ — 1 ) · Τ s e t u ρ <Τρ r 〇 g時之寫入速度爲s · υ . Ν/ (Tsetup+Tprog)〔位元組/秒〕。上述圖8 —圖1 〇之寫入動作模態中，當寫入速度爲 N / T s e t u ρ 〔位元組/秒〕時，亦即即使增加晶片數寫入速度亦不致上升之狀態，係指由記憶控制器5對快閃記憶晶片常時可連續傳送設定資料及寫入資料之狀態。即使增加晶片數寫入速度亦不致上升之境界點之晶片數，可爲各寫入動作模態中成爲寫入速度最大之系統·之面積最小値，要言之爲，快閃記憶晶片數之最小値。由此一觀點而言，圖1 1係上述圖8 -圖1 0之各個寫入動作模態中寫入速度成爲最大之晶片數與記憶區塊數之關係之例之說明圖。圖中設爲T s e t u p = 1 0 0 usee ，Tprog=l〇〇〇usec。由圖 11 可理解，若使用具有多數可獨立進行記憶動作之記憶區塊的多數區塊構成之快閃記憶晶片，於記憶晶片內進行同時寫入動作或於記憶晶片內進行交錯寫入動作，則可以較少數之快閃記憶晶片構築高速寫入速度之記憶體系統。如上述可被選擇之同時寫入動作中，對多數晶片之多數區塊可令遠較寫入設定之時間爲長之寫入動作完全並列 (請先閲讀背面之注意事項再填寫本頁) 訂本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 1228652 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（17) 化，於可被選擇之交錯寫入動作模態中，對多數晶片之多數區塊，則接續於1個記憶區塊之寫入設定的寫入動作被依序偏移而與其他之記憶區塊之寫入動作一部分重疊而呈並列化。依此則可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶體系統。上述記憶控制器，可依附隨寫入位址資訊及寫入資料資訊而用於指示寫入動作之指令碼之種類，來區別上述同時寫入動作模態之指示與交錯寫入動作模態之指示，但亦可以暫存器設定來指示，與暫存器設定比較可省略特別之控制形態。僅需附隨於寫入位址資訊及寫入資料資訊而供給寫入指令即可。 (多媒體卡之適用）圖1 2 :本發明適用之多媒體卡之例。多媒體卡1 1 ，依標準化團體之規格，具有2 4 m m X 3 2 m m X 1 · 4 mm之卡片尺寸。於卡片基板1 2，具有以下之連接端子，亦即輸入卡片選擇信號C S的1個連接端子1 3 a，及輸入指令C M D的1個連接端子1 3 b，及輸入時脈信號 C L K的1個連接端子1 3 c ，及書物資料D A T的1個連接端子1 3 d，及供給電源電壓V c c的1個連接端子 1 3 e ，及供給接地電壓V s s之2個連接端子；3 f、 1 3 g。於卡片基板1 2，具有介面驅動器1 4、記憶控制器 5、S R A Μ 6 、及快閃記憶晶片C Η P 1 、C Η P 2。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -20- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（18) 記憶控制器5具有介面控制部1 5及記憶控制部1 6。介面控制部1 5，係具有主電腦介面控制、檔案控制、及資料傳送用之控制邏輯電路。介面控制部1 5，係介由介面驅動器1 4接受由主系統供給之指令，施以解碼，指示言己憶控制部1 6之動作。記憶控制部1 6則接受該指示對快閃記憶晶片C Η P 1、C Η P 2進行檔案資料之存取控制。例如，介面控制部1 5將由外部供給之寫入資料暫時存於S R A Μ，對記憶控制部1 6指示對上述多數晶片之多數區塊之同時寫入動作，或交錯寫入動作。記憶控制部 1 6則依該指示對快閃記憶晶片C Η Ρ 1、C Η Ρ 2供給指令碼及寫入資料，據以控制對多數晶片之多數區塊之同時寫入動作，或對多數晶片之多數區塊之交錯寫入動作。以下說明上述多媒體卡1 1之各種寫入動作模態之寫入速度，上述快閃記憶晶片C Η Ρ 1、C Η Ρ 2之特性設爲 Tsetup = l〇〇usec，Tprog = 2000usec ，與上述N相當之寫入單位之；[扇區設爲2 k位元組。此時，由主系統以5 0 n s e c之週期以序列方式對資料端子D A T輸入資料，2 k位元組之寫入資料輸入資料端子DAT需2048x 8x 50与〇 . 82 m s e c之時間。圖1 3係僅使用1個快閃記憶晶片之1區塊之動作形態（1區塊1晶片）之寫入動作形態及動作時序之例之說明圖。此情況下，由主電腦對記憶卡之資料傳送速度爲 0 · 67百萬位元組/秒（Mbyt e s/s e c)。 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 1228652 A7 B7 五、發明説明（19) (請先閱讀背面之注意事項再填寫本頁) 圖1 4係對2個快閃記憶晶片各使用1個記憶區塊（ 1區塊2晶片利用形態）之寫入動作時序之例之說明圖。此情況下，由主電腦系統對記憶卡之資料傳送速度爲 1 · 3 4百萬位元組/秒。圖1 5係對1個快閃記憶晶片同時寫入2個記憶區塊之動作形態（2區塊同時寫入1晶片利用形態）之寫入動作時序之例之說明圖。此情況下，由主電腦系統對記憶卡之資料傳送速度爲1 · 0 4百萬位元組/秒。圖1 6係對2個快閃記憶晶片同時寫入2個記憶區塊之動作形態（2區塊同時寫入2晶片利用形態）之寫入動作時序之例之說明圖。此情況下，由主電腦系統對記憶卡之資料傳送速度爲2 . 0 8百萬位元組/秒。圖1 7係對1個快閃記憶晶片交錯寫入2個記憶區塊之動作形態（2區塊交錯寫入1晶片利用形態）之寫入動作時序之例之說明圖。此情況下，由主電腦系統對記憶卡之資料傳送速度爲1 . 2 4百萬位元組/秒。經濟部智慧財產局員工消費合作社印製圖1 8係對2個快閃記憶晶片交錯寫入2個記憶區塊之動作形態（2區塊交錯寫入2晶片利用形態）之寫入動作時序之例之說明圖。此情況下，由主電腦系統對記憶卡之資料傳送速度爲2 . 3 8百萬位元組/秒。由圖1 3 —圖1 8之每一動作形態之動作速度結果可知’採用圖1 6所示2區塊同時寫入2晶片利用之動作形態’及圖1 8所示2區塊交錯寫入2晶片利用之動作形態之情況下，來自主電腦系統側之資料傳送速度相對較快。本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 1228652 Α7 Β7 五、發明説明（20) 圖1 6所示2區塊同時寫入’2晶片利用之動作形態係圖9 之對多數晶片之S記憶區塊同時寫入之1個態樣，圖1 8 所示2區塊交錯寫入2晶片利用之動作形態係圖1 〇之S 記憶區塊交錯寫入之1個態樣。因此，藉由對多數晶片之多數區塊採用同時寫入動作或交錯寫入動作，可構成高速寫入處理之記憶體系統。採用同時寫入動作或交錯寫入動作之任一可由主電腦系統側之對應任意決定。圖1 8之情況下處理速度最快，但主電腦系統需無間斷地連續傳送寫入指令及寫入資料。圖1 6之情況下於記憶卡側僅稍微發生忙線狀態處理速度僅稍微慢，但於忙線狀態期間主電腦系統可自由進行其他之處理。 (快閃記憶體之全體構成）圖1 9係上述快閃記憶晶片C Η P 1之一例之全體方塊圖。快閃記憶晶片C Η Ρ 1 ，係於單晶矽之1個半導體基板（半導體晶片）2 2，具有：可分別獨立進行記憶動作的多數例如2個記憶區塊Β Ν Κ 1、Β Ν Κ 2，及對上述 2個記憶區塊Β Ν Κ 1、Β Ν Κ 2控制記憶動作的控制部 2 5，及設於上述記憶區塊Β Ν Κ 1、Β Ν Κ 2之每〜個的狀態暫存器2 6、2 7，及與外部間之介面控制部2 8 ，及分配給每一記憶區塊Β Ν Κ 1、Β Ν Κ 2的救濟電路 2 9、3 Ό，及位址緩衝器3 ，及位址計數器3 2，及本紙張尺度適用中國國家標準（CNS ) Α4規格（210χ297公釐） '' -23- (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（21) 內部電源3 3。控制部2 5具有··指令解碼器4 〇，及具 CPU (中央處理裝置）及其動作程式（Pgm)的處理器（亦有將處理器單純稱爲CPU) 4 1 ，及薈料輸出入控制電路4 2。快問i己if、晶片C Η P 1之輸出入端子I /〇〔〇 : 7 〕，係兼用作位址輸入、資料輸出入、指令輸入。由輸出入端子I/O〔0 : 7〕輸入之X位址信號，係介由介面控制部2 8供至X位址緩衝器3 1 ，輸入之γ位址信號則介由介面控制部2 8欲設定於Υ位址計數器3 2。由輸出入端子I /〇〔0 : 7〕輸入之指令，係介由介面控制部 2 8供至指令解碼器4 0。由輸出入端子I /〇〔〇 : 7 〕應供至記憶區塊Β Ν Κ 1、Β Ν Κ 2之寫入資料係介由介面控制部2 8供給至資料輸出入控制電路4 2。來自記憶區塊Β Ν Κ 1、Β Ν Κ 2之讀出資料，則由資料輸出入控制電路4 2介由介面控制部2 8供至輸出入端子I /〇〔0:7〕。又，由輸出入端子1/〇〔〇:7〕輸出入之信號爲方便說明亦有稱爲信號I / 〇〔〇 : 7〕° 介面控制部2 8，係輸入上述晶片致能信號/ c Ε、輸出致能信號/〇Ε、寫入致能信號/W Ε、序列時脈信號S C、重置信號/ R E S、及指令致能信號/ c D Ε作爲存取控制信號。信號名之前標記之符號/表示該信號爲低致能。介面控制部2 8，係依該些信號之狀態控制與外部間之信號之介面功能。上述各記憶區塊Β Ν Κ 1、Β Ν K 2具備多數可更新 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -24- 1228652 Α7 Β7 經濟部智慧財產局員工消費合作社印製五、發明説明（22) 寫入記憶資訊之非揮發性記憶格。非揮發性記憶晶片之一部分作爲缺陷記憶格替換用之救濟用（冗長用）記憶格使用。救濟電路2 9、3 0具備：可寫入應以救濟用記憶格替換之缺陷記憶格之位址的寫入電路（未圖示）’及判斷被寫入之應救濟之位址是否被指定作爲存取位址的位址比較器（未圖示）。由上述記憶區塊BNK1、BNK2選擇非揮發性記憶格之X位址信號係由位址緩衝器3 1輸出，由上述記憶區塊B N K 1、B N K 2選擇非揮發性記憶格之Y位址信號係由位址計數器3 2輸出。X位址信號及 Y位址信號被供至救濟電路2 9、3 0 ’若爲應救濟之位址時則進行位址之替換，若非應救濟之位址則直接供至記憶區塊 B N K 1、B N K 2。上述各記憶區塊B N K 1、B N K 2並未特別限制，如圖2 0所示可具備：記憶格陣列5 0，X位址解碼器 5 1 ，Y位址解碼器5 2，Y開關電路5 3 ’感測拴鎖電路5 4，及資料拴鎖電路5 5。記憶格陣列5 0具備多數電氣可抹除/寫入之非揮發性記憶格。例如’圖.2 1所示，非揮發性記憶格M C，係具備：形成於半導體基板或記憶阱S U Β之源極S及汲極D，及於通道區域介由氧化膜形成之浮動閘極F G，及於浮動閘極F G上介由層間絕緣膜重疊之控制閘極C G而構成。記憶格陣列5 0 ’爲圖 2 2所示之A N D型陣列時，於主位元線Μ B L介由選擇 Μ〇S電晶體Μ 1連接代表性之例如副位元線S B L，於副位元線S B L耦合非揮發性記憶格M C 0之汲極。共有：---- (請先閲讀背面之注意事項再填寫本頁) 訂本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -25- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（23) 副位元線S B L之非揮發性記憶格M C之源極，係介由第 2選擇Μ 0 S電晶體Μ 2共通連接於源極線S L。第1選擇Μ〇S電晶體Μ 1 ，係以行方向單位藉由位元線控制線 S D i進行開關控制，第2選擇Μ〇S電晶體Μ 2則以行方向單位藉由源極線控制線S S i進行開關控制。圖2 0之X位址解碼器5 1 ，用於解碼X位址信號，依指定之記憶動作進行字元線W L、位元線控制線S D i 、源極線控制線S S i之選擇。Y位址解碼器5 2，則解碼由位址計數器3 2輸出之Y位址信號，產生位元線選擇用之Y開關電路5 3之開關控制信號。資料拴鎖電路1 5 係具備資料緩衝器功能可暫時保存由外部以位元組單位輸入之寫入資料。感測拴鎖電路5 4則感測、保持由非揮發性記憶格讀出之記憶資訊，保持由資料拴鎖電路1 5供給之寫入動作用之寫入控制資料。對上述記憶格之抹除，如圖2 3所示，設爲以字元線單位（亦有以1扇區單位）之同時抹除，係對選擇字元線施加一 1 7 V，對非選擇字元線施加〇 V，對源極線施加 Ο V 〇對上述記憶格之寫入，如圖2 3所示，於寫入選擇字元線施加1 7 V，寫入選擇位元線施加Ο V，寫入非選擇之位元線施加6 V。隨上述寫入高電壓施加時間之設爲較多，記憶格之臨限値電壓上升。對位元線施加Ο V或6 V 係由感測拴鎖電路拴鎖之寫入控制資訊之邏輯値決定。對上述記憶格之讀出動作，隨未特別限制，可設爲對 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -26- 1228652 A7 B7 五、發明説明（24) 讀出選擇字元線施加3 · 2 V，源極線導通於電路之接地電壓，於位元線介由感測拴鎖電路施加1 . 〇 V，依記憶格之臨限値電壓，依由位元線流入源極線之電流之有無所產生之位元線電位之變化而讀出記憶資訊。 Y位址解碼器5 2所選擇之位元線，係導通於資料輸出入控制電路4 2。資料輸出入控制電路4 2與上述輸出入端子I / 0〔 0 : 7〕間之連接則由介面控制部2 8控制。圖1 9之內部電源電路3 3，係用於產生寫入、抹除、確認、讀出等之各種動作電源供至記憶區塊B N K 1、 B N K 2。指令解碼器4 0及C P U 4 1，係依介面控制部2 8 供給之存取指令（亦有單稱爲指令）等對利用上述多數晶片之多數區塊之同時寫入動作，或利用上述多數晶片之多數區塊之交錯寫入動作等之記憶動作進行全體控制。上述指令，雖未特別限制，可包含依據特定規格之單數或多數之指令碼及指令執行必要之位址資訊及資料資訊等。指令包含之寫入資料等資料資訊被供至資料輸出入控制電路4 2。含於指令之位址資訊如上述般被供至位址緩衝器3 1，必要時供至位址計數器3 2。上述記憶區塊 B N K 1 、B N K 2分別對應於不同之記憶位址，供至位址緩衝器3 1之X位址信號被賦與位置俾作爲指定例如 2 0 4 8位元單欸之扇區區域之1之扇區位址。特別是上述X位址信號之一部分之資訊，例如最上位之位址位元本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ297公釐） (請先閱讀背面之注意事項再填寫本頁)

、1T 經濟部智慧財產局員工消費合作社印製 -27- 1228652 A7 B7 五、發明説明（25) (請先閱讀背面之注意事項再填寫本頁) A m被視爲指示記憶動作之對象記憶區塊的記憶區塊指定資訊，被供至指令解碼器4 0。指令解碼器4 0則指示 C P U 4 1以該記憶區塊指定資訊所指定之記憶區塊作爲記憶動作之對象。供至位址計數器3 2之Y位址信號，係針對X位址信號所指定扇區位址之2 0 4 8位元之資料指定8位元單位之位置。於記憶動作之初期狀態位址計數器 3 2被設爲初期値〃 0 〃。當Y位址信號被供給時，該値設爲位址計數器3 2之預設値。位址計數器3 2，係以初期値或預設値爲開始位址，必要時對記憶區塊B N K 1、 B N K 2.輸出依序上數之Y位址信號。圖1 9之指令解碼器4 0解碼含於指令之指令碼，判斷應依據記憶區塊指定資訊A m動作之記憶區塊，將解碼結果及判斷解果供至C P U 4 1。C P U 4 1則依此對應動作之記憶區塊B N K 1、B N K 2供給存取控制信號 C N T 1、C N T 2，據以控制記憶區塊B N K 1、 B N K 2之動作。經濟部智慧財產局員工消費合作社印製

記憶動作被抹除或寫入時，高電壓施加被階段式進行，於各階段進行確認，確認結果資訊V F Y 1、V F Y 2 被送回C P U 4 1。C P U 4 1 ，當確認結果資訊V F Y 1、V F Y 2表示未到達所要臨限値電壓狀態時，若時間未到則藉由存取控制信號C N T 1、C N T 2指示次一階段之高電壓施加。時間已到但確認結果資訊V F Y 1、 V F Y 2乃未到達所要臨限値電壓狀態時，C P U 4 1將失敗/成功（F a i 1 · P a s s )資訊 F P 1、F P 2 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇χ297公釐） -28- 1228652 A7 B7 經濟部智慧財產局員工消費合作社印製五、發明説明（26) 指示之失敗狀態供至狀態暫存器2 6 ' 2 7 °指令解碼器 4 0，則將此時被供給之指令所指示動作之動作模態資訊 M D 1、M D 2輸出至狀態暫存器2 6、2 7。狀態暫存器2 6、2 7則依動作模態資訊M D 1、M D 2判斷失敗 /成功資訊F Ρ 1、F Ρ 2所通知之失敗/成功之原因，於對應之暫存器位元設定失敗或成功狀態。指令解碼器 4 0，輸入狀態暫存器2 6、2 7保持之狀態資訊S 丁 1 、S 丁 2 ，參照其來決定新的輸入指令可否接受。例如，記憶區塊Β Ν Κ 1寫入失敗時，指定該記憶區塊之存取指令之接受僅有再寫物等之特定指令始可被接受。狀態暫存器2 6、2 7，係依每一記憶區塊保有表示記憶動作之狀態的資訊。2個狀態暫存器2 6、2 7之保持內容，可藉由促發上述輸出致能信號/◦ Ε而由輸出入端子I /〇〔0 : 7〕讀出。圖2 4係快閃記憶晶片C Η Ρ 1之存取指令之例之說明圖。存取指令可大分爲讀出動作系指令A，抹除動作系指令B，寫入動作系指令C，及狀態暫存器淸除系指令D 。圖中圖示指令名、意義、指令歸歌基本型等。第1序列讀出指令（Serial Read ( 1 ))系對扇區之資料區域讀出的讀出指令，第2序列讀出指令（Serial Read ( 2 ))系對扇區之管理區域讀出的讀出指令。I D讀出指令（Read Identifier Codes )係讀出快閃記憶晶片之記憶容量或製造編號之矽特徵之指令。第1資料復原讀出指令（ Data Recovery Read ( 1 ))係指示將1個記憶區塊寫入動本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐) — -29 - (請先閱讀背面之注意事項存填寫本頁) 訂 IP-· 1228652 A7 B7 五、發明説明（27) 作時寫入失敗之記憶區塊所保有之寫入資料輸出至外部之指令。第2資料復原讀出指令（Data Recovery Read ( 2 ) (請先閲讀背面之注意事項再填寫本頁) )係指示將2個記憶區塊寫入動作時寫入失敗之一方之記憶區塊B N K 1所保有之寫入資料輸出至外部之指令。第 3資料復原讀出指令（Data Recovery Read ( 3 ))係指示將2個記憶區塊寫入動作時寫入失敗之另一方之記憶區塊 B N K 2所保有之寫入資料輸出至外部之指令。該資料復原讀出指令，係將寫入失敗時之快閃記憶晶片內部保持之寫入資料輸出至外部供作爲主電腦裝置寫入另一快閃記憶體之用。扇區抹除指令（Sector Erase)係指示扇區單位之抹除動作。經濟部智慧財產局員工消費合作社印製第1寫入指令（Program ( 1 ))係指示含有扇區抹除順序之寫入動作。第2寫入指令（Program ( 2 ))係指示對扇區之資料區域之寫入動作。第3寫入指令（Program ( 3 ))則指示對扇區之管理區域之寫入動作。第4寫入指令（Program ( 3 ))則指示追加寫入。所謂追加寫入係指對管理區物之一部分的記憶區域之寫入動作。再寫入指令 (Program Retry )係指示當寫入失敗時對同一記憶區塊之其他扇區再度嘗試寫入動作。於上述各種存取指令之先頭配置以1 6進位表示之、、 0 0 Η 之手曰节碼。I Db買出指令（Read Identifier Codes )等之一部分之指令則僅由指令碼構成。需要位址資訊之存取指令，則於指令碼之後配置扇區位址資訊S A 1、本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -30- 1228652 Α7 Β7 五、發明説明（2S) (請先閲讀背面之泣意事項鼻填寫本育〇 SA2。扇區位址資訊SA1、SA2全部爲16位元’ 以1 6位元構成1個扇區位址（X位址資訊）。於讀出或寫入動作以1扇區中之一部分爲對象，欲由扇區中途進行讀出貨寫入時，於扇區位址資訊之後附加Y位址資訊即可。寫入動作等需要寫入資料時，逾其後接續寫入資料。於扇區抹除指令，指令碼、、Β Ο Η 〃指示抹除動作之開始。指示對1個記憶區塊之扇區抹除之指令，只需於抹除對象之扇區位址資訊S A 1、S A 2之後附加指令碼a Β 〇 Η 〃即可。指示對2個記憶區塊並列進行扇區抹除，可於第1之扇區位址資訊SA1、SA2之後配置第2之扇區位址資訊S A 1 * 1、S A 2 * 1 ，最後附加指令碼 '' B 〇 Η 〃即可。第2之扇區位址資訊S A 1 * 1、 S A 2 * 1所指定之記憶區塊需與第1之扇區位址資訊 S A 1、S A 2指定之記憶區塊不同。第1之扇區位址資訊SA1、SA2與第2之扇區位址資訊SA1氺1、 S A 2 * 1之間不必配置區隔碼，因扇區抹除不需要Y位址資訊或資料資訊。經濟部智慧財產局員工消費合作社印製於第1 -第4寫入存取指令及再寫入指令，指令碼、、 4 Ο Η 〃係指示寫入動作之開始之指令碼。對2個記憶區塊並列進行寫入時，可於雙方之記憶區塊Β Ν Κ 1、 Β Ν Κ 2之位址或寫入資料等之指示資訊之間配置指令碼 ^ 4 1 Η 〃作爲區隔碼。於寫入動作，γ位址（對位址計數器之預設位址）之指定可任意，需要區隔碼。該區隔碼 4 1 Η 〃作爲指示並列寫入動作之指令碼。於寫入動作本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） -31 - 1228652 Α7 Β7 五、發明説明（29) 請先閱讀背之注意事項再填寫本頁，第2之扇區位址資訊S A 1 * 1、S A 2 * 1指定之記憶區塊需不同於第1之扇區位址資訊S A 1 、S A 2指定之記憶區塊。該2區塊並列寫入指令不作爲交錯寫入動作之對象。於再寫入指令，扇區位址資訊S A 1 * 3、 S A 2 * 3需選擇寫入失敗之區塊。該限制事項之狀態由指令解碼器4 0判斷。以上係依實施形態說明本發明，但本發明並不限於此，在不脫離其要旨範圍內可做各種變更。例如非揮發性記憶晶片不限於快閃記憶晶片，可爲 Μ N ◦ S、高介電係數記憶格等。又，記憶格之記憶資訊不限於1個記憶格2値之資訊，可爲4値等多値資訊。多値資訊記憶可能之記憶格之情況下，依臨限値電壓之不同進行多値記憶，或於記憶閘極局部儲存電荷據以進行多値記憶均可。又，於快閃記憶晶片。記憶格陣列不限於 AND型陣列，亦可爲NOR型、NAND型等。又，抹除及寫入之臨限値電壓定義亦可和本發明相反之定義。經濟部智慧財產局員工消費合作社印製又，指令之種類，扇區位址之指定方法，寫入資料之輸入方法等亦可和上述不同。例如，資料、位址、指令之輸入端子不必專用亦可。記憶區塊之數不限於2個，可爲以上之數。記憶卡之形式不限於多媒體卡，可爲依其他規格之記憶卡。例如，輸出入資料之端子存在多數，資料之輸出入以並列方式進行之記憶卡。記憶體系統不限於記憶卡，可構成將微處理器或記憶體等搭載於電路基板上而構成之資本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） -32- 1228652 A 7 _B7__ 五、發明説明（30) 料處理系統之一部分，或搭載快閃記憶晶片及控制晶片亦可。 (請先閱讀背面之注意事項再填寫本頁} 本發明之效果可簡單說明如下。亦即，可以選擇對多數非揮發性記憶晶片之多數記憶區塊進行同時寫入動作模態或交錯寫入動作模態，於同時寫入動作模態可令遠較寫入設定之時間爲長之寫入動作完全並列化，於交錯寫入動作模態，則接續於寫入設定的寫入動作可與其他之記憶區塊之寫入動作一部分重疊而呈並列化。結果，可以較少數之非揮發性記憶晶片構成寫入處理高速化之記憶體系統。要言之爲，可提供一種不必搭載會導致記憶卡之大型化及成本之上升的如此多數快閃記憶晶片之情況下，可達成寫入速度之高速化的記憶體系統， .及記憶卡。 (產業上之可利用性）本發明廣泛適用於多媒體卡等定型之記憶卡、快閃記憶體及安裝有微處理器之處理器基板等。經濟部智慧財產局員工消費合作社印製 (圖面之簡單說明）圖1 :本發明之記憶體系統之一例之記憶卡之方塊圖 Ο 圖2 :寫入之設定動作（寫入設定動作）與記憶動作 (寫入動作）之例之時序流程圖。圖3 :被選擇動作之1個快閃記憶晶片中令記憶區塊本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐）— "" -33 —— 1228652 A7 B7 五、發明説明（31) 1個個逐一動作之1區塊動作之例之時序流程圖。圖4 : 2區塊同時寫入之例之時序流程圖。 (請先閲讀背面之注意事項再填寫本頁} 圖5 :交錯寫入動作模態之例之時序流程圖。圖6 :每一寫入動作模態之寫入動作時序及寫入速度之例之說明圖。圖 7 :N=2K 位元組、Tse tup = l〇〇 usee、Tprog=l〇〇〇usec時之交錯寫入動作模態與同時寫入動作模態中各個記憶區塊之數與寫入速度之關係說明圖。圖8 :使用U個1區塊之快閃記憶晶片時之寫入動作時序與寫入動作速度之例之說明圖。圖9 :使用U個S區塊之快閃記憶晶片時之同時寫入動作時序與寫入動作速度之例之說明圖。圖1 0 :使用U個S區塊之快閃記憶晶片時之交錯寫入動作時序與寫入動作速度之例之說明圖。圖1 1 :圖8 —圖1 0之各個寫入動作模態中寫入速度最大之晶片數與記憶區塊數之關係之例之說明圖。經濟部智慧財產局員工消費合作社印製圖12·本發明適用之多媒體卡之方塊圖。圖1 3 ·· 1區塊1晶片利用形態之寫入動作形態及動作時序之例之說明圖。圖1 4 : 1區塊2晶片利用形態之寫入動作形態及動作時序之例之說明圖。圖1 5 : 2區塊同時寫入1晶片利用形態之寫入動作形態及動作時序之例之說明圖。本紙張尺度適用中國國家標準（CNS ) A4規格（210><297公釐） -34- 1228652 A7 B7 五、發明説明（32) 圖1 6 ·· 2區塊同時寫入2晶片利用形態之寫入動作形態及動作時序之例之說明圖。圖1 7 ·· 2區塊交錯寫入1晶片利用形態之寫入動作形態及動作時序之例之說明圖。圖1 8 ·· 2區塊交錯寫入2晶片利用形態之寫入動作形態及動作時序之例之說明圖。圖1 9 :快閃記憶晶片之一例之全體方塊圖。圖2 0 :記憶區塊之一例之方塊圖。圖2 1 :非揮發性記憶格之斷面構造之例之說明圖。圖2 2 : A N D型記憶格陣列之一部分之電路圖。圖2 3 ··對記憶格進行消去及寫入之電壓施加狀態之例之說明圖。圖2 4 :快閃記憶體之指令之例之說明圖。 (符號說明） m If · (請先閲讀背面之注意事項再填寫本頁) 衣· 、1Τ 經濟部智慧財產局員工消費合作社印製 1 記憶卡 5 記憶控制器 6 S R A Μ 1 1 多媒體卡 1 2 卡片基板 1 4 介面驅動器 1 5 介面控制部 1 6 記憶控制部 2 2 半導體基板本紙張尺度適用中國國家標準（CNS ) A4規格（210Χ297公釐） -35- 1228652 A7 B7 五、發明説明（33) 經濟部智慧財產局員工消費合作社印製 2 6、2 7 狀態暫存器 28 介面控制部 2 9、3 0 救濟電路 31 位址緩衝器 32 位址計數器 3 3 內部電源電路 4〇指令解碼器 4 1 CPU 42 資料輸出入控制電路 50 記憶格陣列 5 1 X位址解碼器 5 2 Y位址解碼器 5 3 Y開關電路 54 感測拴鎖電路 55 資料拴鎖電路 BAK1、BNK2 CHP1、CHP2 C G 控制閘極 F G 浮動閘極 M C 非揮發性記憶格 S 源極 D 汲極 SUB 記憶阱記憶區塊快閃記憶晶片本紙張尺度適用中國國家標準（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) 衣.

、1T -36-

Claims

1228652 A8 B8 C8 D8 六、申請專利範圍 i 1 · 一種記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述非揮發性記憶晶片可個別存取的記憶控制器；其特徵爲· 上述記憶控制器，係可對上述非揮發性記憶晶片之多數記憶區塊選擇性指示同時寫入動作模態或交錯寫入動作模態。 2 ·如申請專利範圍第1項之記憶體系統，其中上述同時寫入動作模態，係於指定記憶區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始之寫入動作模態，上述交錯寫入動作模態，係於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作模態。 3 ·如申請專利範圍第2項之記憶體系統，其中上述記憶控制器，係依附隨寫入位址資訊及寫入資料資訊而用於指示寫入動作之指令碼之種類，來區別上述同時寫入動作模態之指示與交錯寫入動作模態之指示。 4 ·如申請專利範圍第1項之記憶體系統，其中上述各個非揮發性記憶晶片係具有晶片選擇端子及其他之多數存取端子；上述記憶控制器，係具有··分別連接於各個非揮發性記憶晶片之上述晶片選擇端子的晶片選擇信號輸出端子，及共通連接於各個非揮發性記憶晶片之上述存取端子的$ 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 1 一 - ^ (請先閱讀背面之注意事項再填寫本頁) IJ· 1-1 ϋι I 線經濟部智慧財產局員工消費合作社印製 -37- 1228652 A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製六、申請專利範圍 2 數存取資訊端子。 5 · —種記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述多數非揮發性記憶晶片可個別存取的記憶控制器；其特徵爲：上述記憶控制器，係可依上述非揮發性記憶晶片之每一個’對該非揮發性記憶晶片內之記憶區塊指示交錯寫入動作模態。 6 ·如申請專利範圍第5項之記憶體系統，其中上述交錯寫入動作指示，係於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作指示。 7 · —種記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數非揮發性記憶晶片，及對上述非揮發性記憶晶片可個別存取的記憶控制器；其特徵爲· 上述記憶控制器，係可依上述非揮發性記憶晶片之每一個’對該非揮發性記憶晶片內之記憶區塊間指示同時寫入動作模態。 8 ·如申請專利範圍第7項之記憶體系統，其中上述同時寫入動作指示，係於指定記憶區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始寫入動作之寫入動作指示。 9 · 一種記憶體系統，係包含：具備可個別獨立進行本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)

-38- 1228652 A8 B8 C8 D8 3 申請專利範圍 π己丨思動作之多數S憶區塊的多數快閃記憶晶片，及對上述多數快閃記憶晶片可個別存取的記憶控制器，及連接於上述記憶控制器的S R A Μ ;其特徵爲：上述S R A Μ係可暫時儲存對快閃記憶晶片之寫入資料，上述sS彳思控制器，係可選擇性地依上述快閃記憶晶片之母一個’對g亥快閃記憶晶片內之記憶區塊指示交錯寫入動作模態’及依上述快閃記憶晶片之每一個，對該快閃記憶晶片內之記憶區塊間指示同時寫入動作模態。 1 0 ·如申請專利範圍第9項之記憶體系統，其中上述交錯寫入動作指示，係於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作指示，上述同時寫入動作指示，係於指定記憶區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始寫入動作之寫入動作指示。 1 1 · 一種記憶體系統，係包含：具備可個別獨立進行記憶動作之多數記憶區塊的多數快閃記憶晶片，及對上述快閃記憶晶片可使用存取指令進行存取控制的記憶控制器；其特徵爲：上述記憶控制器，係輸出第1指令碼、接續於該第1 指令碼的記憶區塊之位址資訊、及接續於記憶區塊之位址資訊的第2指令褐，對上述位址資訊所指定之記憶區塊，依第2指令碼之每一輸入開始記憶動作，本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製 -39- 1228652 A8 B8 C8 D8 々、申請專利範圍 4 又，輸出第1指令碼、接續於該第1指令碼的記憶區塊之位址資訊、接續於記憶區塊之位址資訊的第3指令碼、接續於第3指令碼之記憶區塊之位址資訊、及接續於記憶區塊之位址資訊的第2指令碼，在上述第1指令碼至第 2指令碼之間，對以上述第3指令碼劃分之多數位址資訊所指定之多數記憶區塊，響應於第2指令碼之輸入同時開始記憶動作。 1 2 ·如申請專利範圍第1 1項之記憶體系統，其中上述第1指令碼，係指示寫入動作之種類的指令碼，第2指令碼係指示寫入動作之開始的指令碼，第3指令碼係指示接續有位址資訊之指令碼。 1 3 _ —種記憶卡，係於卡片基板具有外部連接端子，接於上述外部連接端子的外部介面電路，接於上述外部介面電路的記憶控制器，及接受上述記憶控制器之個別存取控制的多數快閃記憶晶片；其特徵爲：上述快閃記憶晶片，係具有可分別獨立進行記憶動作之多數記憶區塊，上述記憶控制器，係可對上述快閃記憶晶片之多數記憶區塊選擇性指示同時寫入動作模態或交錯寫入動作模態〇 1 4 ·如申請專利範圍第1 3項之記憶卡，其中上述同時寫入動作模態，係於指定記憶區塊之寫入動作之串接之多數之指示之後，對該多數記憶區塊以相同之時序開始之寫入動作模態，本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公餐) (請先閱讀背面之注意事項再填寫本頁) • I 4 I — J I 、1T 經濟部智慧財產局員工消費合作社印製 -40- 8 8 8 8 ABCD 1228652 々、申請專利範圍 5 (請先閱讀背面之注意事項再填寫本頁) 上述交錯寫入動作模態，係於已經開始之寫入動作中響應於對其他記憶區塊指定之寫入指示而開始新的寫入動作之寫入動作模態。 1 5 ·如申請專利範圍第1 4項之記憶卡，其中上述記憶控制器，係依附隨寫入位址資訊及寫入資料資訊而用於指示寫入動作之指令碼之種類，來區別上述同時寫入動作模態之指示與交錯寫入動作模態之指示。 1 6 ·如申請專利範圍第1 5項之記憶卡，其中另包含接於上述記憶控制器的S R A Μ，上述S R A Μ可暫時儲存對快閃記憶晶片之寫入資料。 1 7 ·如申請專利範圍第1 3項之記憶卡，其中上述外部連接端子，係包含1位元之資料輸出入端子、1位元之指令端子、電源電壓端子、電路之接地端子、及時脈端子。 1 8 . —種非揮發性半導體記憶裝置，係具有記憶控制器及1個以上之非揮發性記憶體，經濟部智慧財產局員工消費合作社印製上述記憶控制器，係對上述1個以上之非揮發性記憶體，發出寫入指示指令，該寫入指示指令包含用於指示資訊應被寫入之位址的位址資訊，上述非揮發性記憶體之中，第1非揮發性記憶體具有被以位址分離之多數記憶區域，各個記憶區域可與其他之記億區域並行進行記憶體之存取動作，上述記憶控制器，係發出第1寫入指示指令用於指示對上述第1非揮發性記憶體之第1記憶區域包含之位址之本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） -41 - A8 B8 C8 D8 1228652 六、申請專利範圍 6 (請先閲讀背面之注意事項再填寫本頁) 資訊之寫入之後，在上述第1記憶區域之寫入動作終了之前，可發出第2寫入指示指令用於指示對上述第1非揮發性記憶體之第2記憶區域包含之位址之資訊之寫入。 1 9 ·如申請專利範圍第1 8項之非揮發性半導體記憶裝置，其中上述非揮發性記憶體係具有多數記憶元件，上述非揮發性記憶體之寫入動作，係依上述寫入指示指令所指示之位址選擇一群之記憶元件，變化應寫入所選擇之各個記憶元件之資訊所對應之臨限値電壓。 2 〇 ·如申請專利範圍第1 8項之非揮發性半導體記憶裝置，其中上述非揮發性記憶體之寫入動作，係包含用於變化記憶格之臨限値電壓的第1動作，及確認各個記憶格之臨限値電壓是否變化爲上述應寫入資訊所對應之臨限値電壓的第2動作，經濟部智慧財產局員工消費合作社印製在上述第2動作之後，至少1個記憶格之臨限値電壓未變化爲應寫入資訊所對應之臨限値電壓之情況下，進行上述第1動作。 2 1 ·如申請專利範圍第2 0項之非揮發性半導體記憶裝置，其中上述多數記憶元件，係設爲3個以上之臨限値電壓分布之中，應寫入資訊所對應之臨限値電壓分布所包含之臨限値電壓。 2 2 · —種非揮發性記憶裝置，係具有：資料之輸出本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -42- A8 B8 C8 D8 經濟部智慧財產局員工消費合作社印製 1228652 六、申請專利範圍 7 入用之第1端子，及動作指示指令之輸入用的第2端子，及用於指示資料之輸出入及動作指示指令之輸入之時序的時脈之輸入所使用之第3端子，具有：控制部用於控制由第2端子輸入之動作指示指令所對應之動作，及依上述控制部之控制進行資料之儲存或讀出的1個以上之非揮發性記憶體，上述非揮發性記憶體，係具有位址所對應之多數記憶元件，上述多數記憶元件被分類爲多數群，在第1群之資料儲存動作中，於其他群可開始資料之儲存動作。 2 3 ·如申請專利範圍第2 2項之非揮發性記憶裝置，其中上述控制部，係將由上述第1端子輸入之資料依每一特定位元組予以分割，指示將第1資料儲存於第1非揮發性記憶體之上述第1群，指示將第2資料儲存於第1非揮發性記憶體之上述第2群。 2 4 .如申請專利範圍第2 3項之非揮發性記憶裝置，其中上述控制部，係發出儲存指示指令用於指示對上述非揮發性記憶體之儲存動作，上述儲存指示指令，係由：指示該指令被儲存之第1 指令，及用於指示資料應儲存之記憶元件的位址資訊，及應儲存之資料，及用於指示儲存動握開始的第2指令構成〇 2 5 ·如申請專利範圍第2 4項之非揮發性記憶裝置本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁)

-43- A8 B8 C8 D8 1228652 々、申請專利範圍 8 ，其中上述控制部，係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶兀件的第1位址、上述第1資料、及上述第2指令之後，發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第2群之記憶元件的第2位址、上述第2資料、及上述第2指令。 2 6 ·如申請專利範圍第2 4項之非揮發性記憶裝置，其中上述控制部，係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1位址、及上述第1資料之後，發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第2群之記憶元件的第2位址、上述第2資料、及上述第2指令。 2 7 ·如申請專利範圍第2 2 - 2 4項中之任〜項之非揮發性記憶裝置，其中上述控制部，係將由上述第1端子輸入之資料依每一特定位元組予以分割，指示將第1資料儲存於第1非揮發性記憶體之上述第1群，指示將第2資料儲存於第2非揮發性記憶體之第1群。 2 8 ·如申請專利範圍第2 7項之非揮發性記憶裝置，其中上述控制部，係於發出上述第1指令、用於指示上述本紙張尺度適用中國國家標準（CNS ) Μ規格（21〇><297公釐） (請先閱讀背面之注意事項再填寫本頁) 、1T 經濟部智慧財產局員工消費合作社印製 -44- 1228652 A8 B8 C8 D8 六、申請專利範圍 9 第1非揮發性記憶體之上述第1群之記憶元件的第1位址、上述第1資料、及上述第2指令之後’ 發出上述第1指令、用於指示上述第2非揮發性記憶體之上述第1群之記憶元件的第2位址、上述第2資料、及上述第2指令。 2 9 _如申請專利範圍第2 7項之非揮發性記憶裝置，其中上述控制部，係於發出上述第1指令、用於指示上述第1非揮發性記憶體之上述第1群之記憶元件的第1位址、及上述第1資料之後，發出上述第1指令、用於指示上述第2非揮發性記憶體之上述第1群之記憶元件的第2位址、上述第2資料、及上述第2指令。 (請先閱讀背面之注意事項再填寫本頁) 訂經濟部智慧財產局員工消費合作社印製本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -45-