TWI223385B - Trench device structure with single side buried strap and method for fabricating the same - Google Patents
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Description
1223385 五、發明說明u) 【發明所屬之技術領域】 本發明係有關於半導體記憶體，特別有關於一種記憶 體裝置中之深溝電容結構及其製作技術。 【先前技術】 現今大多數的動態隨機存取記憶體（以下簡稱DRAM)單 元是由一個電晶體與一個電容器所構成。由於目前DRAM之 記憶容量已達到51 2百萬位元以上，在元件積集度要求越 來越高的情況下，記憶單元與電晶體的尺寸需要大幅縮 小’才可能製造出記憶容量更高，處理速度更快的DRAΜ。 目前’立體化技術取代傳統平板化設計，開始被運用於 DRAM的製程上的製程技術，可以大量地減少電晶體與電容 裔於半導體基底上所佔佈之面積。例如，將電容器結構製 作於半導體矽基底内的深溝中，可以縮小記憶單元的尺寸 與電力消耗，進而加快其操作速度。/ 第1圖所示為習知的一種DRAM胞之深溝結構（deep trench， DT)。如第1圖所示，p型半導體矽基底内先製 成一深溝（DT ) 11，而深溝11之下部區域製作成深溝電容器 12，其包含一埋入式電極板（burie(1 piate)u、一節點^ 電層（node dielectric) 16 以及一儲存節點（st〇rage node) 1 8所構成。習知的深溝電容器丨2製作，通常先利用 反應性離子蝕刻（RIE)方法在p型半導體矽基底1〇内蝕刻形 成深溝11。而後，藉由一重度摻雜氧化物（例如：砷玻璃〆 (ASG))以及高溫短時間的退火製程，可使n型離子擴散至 深溝11之下部區域，而形成11型擴散區14，用來作為深
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電谷杰1 2的埋入電極板。之後，於深溝11底部與下部區域 之内壁形成亂化石夕襯層丨6，作為深溝電容器丨2的節點介電 層。之後，於深溝U沉積n型摻雜之第一多晶矽層18，並 回蝕（r e c e s s )第一多晶矽層i 8至預定深度，用來作為深溝 電容器1 2的儲存節點。 在P型基底上完成深溝電容器12之後，接著在深溝u 中’深溝電容器1 2上方區域的側壁上製作領型介電 = ollar dielectric)層20，並回蝕刻一既定深度。接 著’再由深溝電容器1 2之上，深溝丨丨内分別填入η型摻雜 之第二多晶石夕層2 2及η型摻雜之第三多晶矽層2 4。接著蝕 刻該第三多晶矽層2 4與部分第二多晶矽層2 2之一側，以形 成一淺溝隔離（STI )結構26製程，區分兩相鄰之DRAM胞。 接著於P型基底1 〇之表面形成字元線WLi、wl2、源/汲極擴 散區域28、位元接觸插塞CB以及位元線BL等製程。在上述 製程中’第三多晶矽層2 4的另一邊側壁，由於沒有領型介 電層2 0的隔離，因此在後續的熱製程中，多晶石夕層中的^ $經由該處夕卜擴散（0 u t — d i f f u s i ο η)至基底1 〇中，形 成埋入帶（buried strap)區域30，並與源/汲極擴散區28 相接’作為一節點接合介面（n 0 d e j u n c t i ο η)，並連結深 溝DT 1 1中之第二多晶矽層22、第三多晶矽層24與其下部 之深溝電容器1 2。 然而，在記憶胞密度越來越高時，上述製程中所形成 的淺溝隔離結構（STI)的溝槽口日益縮小，導致STI結構中 容易產生紋路缝隙（seam)與晶格缺陷等問題。
〇548-10293twF(nl) ; 92061 : peggy.ptd 第6頁 1223385 五、發明說明（3) 【發明内容】 本發明的目的在於提供一種具有單側埋入帶 (single-side buried strap)層之溝槽元件結構及其形成 方法，其利用領型絕緣層作為隔離結構，以縮小佈局面 積。 本發明的再一個目的在於提供一種具有單侧埋入帶層 之溝槽元件結構及其形成方法，其利用一領型絕緣層取代 淺溝槽隔離結構（STI)，以簡化製程步驟並可避免主動區 因淺溝隔離製程而受到損害。 為達上述目的，本發明提供一種單侧埋入帶之溝槽元 件結構之製造方法，包含下列步驟。首先提供一具有一深 溝槽之半導體基底，在該溝槽之下半部形成一埋入式溝槽 電容。接著，在溝槽上半部内壁形成領型介電層，並接著 填入第一導電層，其高度低於該領型介電層。其次，去除 位於第一導電層上方之溝槽内壁的部分領型絕緣層，以露 出部分的基底侧壁。接著，在第一導電層上填入第二導電 層，而第二導電層表面低於半導體基底表面。最後，藉由 熱製程，在去除部分領型絕緣層之基底侧壁中，形成一埋 入帶擴散區域。 藉由上述方法所形成的具有單側埋入帶之溝槽元件結 構，深溝槽的一側邊可_籍由領型絕緣層隔離第一與第二導 電層，而另一側邊之領型絕緣層則可隔離第一導電層，而 使部分的第二導電層直接與半導體基底侧面相接。因此， 藉由適當的熱製程，第二導電層中的摻質可直接擴散至半
0548-10293twF(nl) : 92061 ; peggy.ptd 第7頁 1223385
=體基底中，形成單邊擴散的埋入帶。藉此，可利用領型 絶緣層取代習知的淺溝隔離結構（ST丨）。 為了讓本發明之上述目的、特徵、及優點能更明顯易 憧’以下配合所附圖式，作詳細說明如下： 【實施方式】 第2圖所示為根據本發明之一實施例中，DRAM胞之佈 ，上視—圖。以下根據第2圖之佈局，沿卜1方向之切線，以 第3至第8圖進一步說明本發明之具有單侧埋入帶（s丨ng i e side buried strap)層之溝槽元件之製作方法及其所形 成之結構。 〃 一 首先麥見第3圖，所示為一半導體矽基底40，表面覆 盍^ 一墊層（pad 1 ayer)，如氮化矽（SiN)墊層。而其中挖 ^沬溝槽（deep trench， DT)41A與41B。其内部已經分別 ，成深溝電容器42 A與42B之製作，包含：埋入電極板44、 即點；丨電層46以及儲存節點48。深溝電容器42A與可由 S知技術製程完成以丁雜、+、甘制 了凡成以下間述其製作方法。以Ρ型半導體 + 2 、措由圖案化的氮化石夕墊層41以及反應性離 二—一方法/於矽基底40内形成深溝41A與41B。而 ，爲批—山、奶〈，儿積衣長，例如··砷玻璃（ASG) 乂及執订一南溫短時間白L艮、火制立〇 a 製程，使η型離子擴散至 /木/# 4 1 Α與4 1 Β的下部區域兩侧之 F44 ? ,ν ^ .次兩低1之矽基底40中，而形成11型 擴政£44用以作為電容器之埋入雷Λ, 1 ^ )。然後，於深溝41A Ι41Β之内辟# 板（urled plate 較佳者為氮化石夕層、氧二 底部形成介電層46， 乳化石夕鼠化石夕（〇xide_nitride
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，簡稱ON)的璺層結構、或是氧化矽—氮化矽—氧化矽 (、〇Xlde —nitride-〇xlde ,簡稱0N0)的疊層結構。接著於深 溝41 Α與41Β内填滿一η型摻雜之多晶矽層48，並將多晶矽 層48Α與48Β回蝕刻至預定深度。而後，去除多晶矽層48α 與4 8Β =域以外之介電層46。所形成的深溝電容器42α與 4 2 Β如第3圖中所不，多晶矽層4 8用來為電容器之儲存節點 (storage node)，而夹設於η型擴散區44以及多晶矽層48α 或48Β之間的介電層46則是用作為電容器之節點介電層、 接著’如第4圖所示，在深溝電容器42α與42Β之上進 行領型絕緣層（col lar oxide)製程。在一較佳實施例中， 可先利用氧化方法於使深溝42A與42β中暴露的矽基底側壁 表面形成氧化矽層，再利用化學氣相沈積（CVD )在矽基底 40表面與深溝41A與41B表面，順應性（c〇nf〇rmal)的沈積 的四乙基矽酸鹽（TE0S)所構成之氧化物，厚度約為2〇〇至 3 0 0埃。接著，再以非等向性乾蝕刻方式去除多晶矽層$ 8 頂部以及矽基底4 0表面的之氧化矽層，在深溝4丨A與4丨B的 侧壁上，形成如第4圖所示之領型絕緣層5〇人與5〇]5 ' 之後，在深溝41 A與41B中分別沉積n型摻雜之第二多 晶矽層52Α與52Β，先以化學機械研磨（CMp)去除墊層43表 面的多晶矽層，接著進一步回蝕刻深溝4丨A與4丨B内的多晶 石夕層52A與52B至低於半導體基底4〇表面之一預定深度。 接著，蒼見第5圖，在基底4〇表面與深溝41A與41B中 ，順應性的沈積一襯層（liner)53與一未摻雜多晶或非晶 矽層55。在較佳實施例中，襯層53可藉由低壓化學氣相沈
054S-10293twF(nl) : 92061 : peggy.ptd 第9頁 1223385 五、發明說明（6) 積法（LPCVD)形成厚度約1 〇〇埃之氮化矽層。接著仍以 LPC VD，在襯層5 3表面順應性的沈積5 0至1 0 〇埃左右的未換 雜多晶石夕層（un - doped polysilicon)或非晶石夕層
(amorphous si 1 icon)。襯層53與未摻雜多晶或非晶矽層 5 5順應性的覆蓋領型絕緣層5 〇 a與5 〇 B以及其下的多晶石夕\ 電層52A與52B。 V “六，後，仍如第5圖所示，對該半導體基底40表面的未 摻雜多晶或非晶矽層5 5進行一既定角度之離子佈植製程 implantation)，較佳之離子佈植角度為7。至15 ，其中該斜角離子佈植的能量在5到2〇 KeV的範圍，复 中該斜角離子佈植的劑量在丨χ 1〇H Si χ 1〇ls hns/cM的 範圍。較佳之離子源為BF2或B。由於深溝結構的高深、 j，因此當以斜角度進行離子佈植時，深溝4ia與4ΐβ内 ::::及多晶矽導電層52A與52B表面的局部區域不會受 5(^鱼5心：ί :你氮化矽襯層53可以隔絕領型絕緣層 :幕罩層 子佈植影響’並可以做為議刻步驟之 除未ίίΐ:ΓΛ，以選擇性濕式㈣(…咖)去 丨示禾叉離子佈植之未摻雜 ^ 下的襯層53。濕式蝕刻液:曰曰矽層55 ’以露出其 晶或非晶矽層55具有不同自對於摻雜與未摻雜之多 中，當摻質為BF2 «時，選:虫刻液。在較佳實施例 作為濕式㈣液，對於低浪度度氫氧化銨溶液（， 率顯著高於已摻雜者：s : f的多晶或非晶矽層55的蝕刻 匕未受到離子佈植的多晶矽層或
〇548-10293twF(nl) ： 92061 ； pegay.ptd 第10頁 1223385 五、發明說明（7) 非晶矽層5 5則被去除，露出其下的襯層5 3 +接著以殘留之摻雜多晶矽層或非晶矽層55為幕罩，蝕 刻露出之襯層53，以露出深溝41 A與41B中一邊側壁上的領 型絕緣層50A與5 0B。接著再以掺雜之多晶矽層或非晶矽層 55以及襯層53為幕罩，去除暴露出的領型絕緣層5〇A與5〇β 而形成高度較低的側邊50 A’與5 OB，，如第7圖所示。最後 ’將殘餘之多晶矽層或非晶矽層5 5以及襯層5 3全部移除， 而形成深溝4 1A與4 1B中，一侧邊50A與50B高，而另一側 邊5 0A’與5OB’低之領型絕緣層結構。 接著芩見第8圖，在深溝41 A與4 1B中，分別沈積^型摻 雜之第三多晶矽層54Α與54Β，先以化學機械研磨（CMp)去 除墊層4 3表面的多晶矽層，接著進一步回蝕刻深溝4丨a與 41B内的多晶矽層54A與54B至低於半導體基底4〇表面之_ 預定深度。根據上述步驟，多晶矽層54A與54B的一側邊可 藉由較咼的領型絕緣層5 〇 A與5 0 B與半導體基底4 0之侧面完 全隔絕，然而另一側邊因為領型絕緣層50A，與5 〇B，高度低 於多晶矽層54A與54B，因此多晶矽層54A與54B的一侧邊直 接與半導體基底4 0之侧壁相接。因此，可藉由一額外之熱 製程’或者藉由後續製程中既有之熱製程，使多晶矽層 54A與5 4B中的η型摻質擴散至相鄰的半導體基底4〇中，分 別形成埋入帶（buried strap)擴散區域60Α與60Β。 第9圖所示為根據第2圖之1 - 1切線方向，如上述步驟 形成之DRAM胞的剖面示意圖。完成上述之單側埋入帶之深 溝槽製程後，後續可在半導體基底4〇上進行閘極GC、源/
m 0548-10293t\vF(η 1) ; 92061 ; peggy.ptd 第11頁 1223385 五、發明說明（8) 汲極擴散區域5 8、位元接觸插塞BC等製程。上述元件可利 用習知製程完成，故於此省略說明。然則由第9圖中可以 看出，源極/;及極擴散區5 8與深溝4 2 A —側的埋入帶 (b u r i e d s t r a p )擴散區域6 Ο A相接，作為一節點接合介面 (node junction)，連結深溝中的多晶石夕層54A、52A與其 下部之深溝電容器4 2 A。而深溝4 1 A的另一侧則以領型絕緣 層5 0 A與半導體基底4 0間隔離，而省略習知的淺溝隔離製 程。 雖然本發明以較佳實施例揭露如上，然其並非用以限 定本發明，任何熟悉此項技藝者，在不脫離本發明之精神 和範圍内，當可做些許更動與潤飾，因此本發明之保護範 圍當視後附之申請專利範圍所界定者為準。
0548-10293twF(nl) ： 92061 ： peggy.ptd 第12頁 1223385 圖式簡單說明 第1圖所示為習知的一種搭配淺溝隔離結構（ST I )的深 溝電容器的結構剖®圖。 第2圖所示為根據本發明之一實施例中，DRAM胞之佈 局上視圖。 第3至第8圖所示為根據第2圖之：l -1切線方向，形成具 有單側埋入帶（single-side buried strap)層之溝槽元件 之製作方法流程。 第9圖所示為根據第2圖之1 - 1切線方向，依第3至第8 圖所形成之DRAM胞的剖面示意圖。 【符號說明】 習知技4标 10〜p型半導體矽基底； 11〜深溝（DT); 1 2〜深溝電容器； 14〜埋入式電極板（buried plate); 16〜節點介電層（node dielectric); 18 〜儲存節點（storage node); 20〜領型介電（collar dielectric)層； 2 2〜η型摻雜之第二多晶矽層； 2 4〜η型掺雜之第三多晶矽層； 26〜淺溝隔離（STI)結構； 28〜源/汲極擴散區； 30〜埋入帶（buried strap);
0548-10293twF(nl) ： 92061 ； peggy.ptd 第13頁 1223385 圖式簡單說明 CB〜位元接觸插塞； B L〜位元線；
Wh、WL2〜字元線。 本發明技術部份 4〇〜p型半導體矽基底； 41 A、41B〜深溝（DT); 4 2 A、4 2 B〜深溝電容器； 4 3〜塾層； 44〜埋入式電極板（buried plate); 46〜節點介電層（node dielectric); 48A、48B 〜儲存節點（storage node); 50 A、50 A’ 、5 OB、5 OB’ 〜領型介電（col lar dielectric)層； 5 2 A、5 2 B〜n型掺雜之第一多晶矽層； 5 3〜概層； 5 5〜未按雜多晶或非晶碎， 54A、54B〜η型摻雜之第二多晶矽層； 5 8〜源/没極擴散區； 60 A、60 Β〜埋入帶擴散區； CB〜位元接觸插塞； G C〜閘極。
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Claims (1)
1223385 六、申請專利範圍 1. 一種單側埋入帶之溝槽元件結構之製造方法，包含 下列步驟： 提供一半導體基底，其中形成一溝槽； 在該溝槽之下半部形成一埋入式溝槽電容； 在該溝槽上半部内壁形成一領型介電層； 在該埋入式溝槽電容上方填入一第一導電層，且其低 於該領型介電層一既定高度； 去除位於該溝槽内壁中之部分該領型絕緣層以露出部 分的該半導體基底側壁； 在該第一導電層上方填入一第二導電層，該第二導電 層低於該半導體基底表面，以及 在去除部分領型絕緣層之該半導體基底侧壁上，形成 一埋入帶擴散區域。 2. 根據申請專利範圍第1項所述之單侧埋入帶之溝槽 元件結構之製造方法，其中去除位於該溝槽内壁中之部分 該領型絕緣層更包含下列步驟： 在該半導體基底表面及該溝槽之第二導電層上方之内 表面依序形成一順應性之襯層與一未摻雜多晶或非晶矽層 對該未摻雜之多晶或非晶矽層進行一斜角度離子佈植 ，其中該溝槽内之一部份的該多晶或非晶矽層未受到離子 佈植； 進行一選擇性濕式蝕刻去除未受離子佈植之該未摻雜 之多晶或非晶矽層以露出其下的襯層；
0548-10293twF(nl) ： 92061 ： peggy.ptd 第15頁 1223385 六、申請專利範圍 以邊未被去除的摻雜之& g ㈣該露出的襯層與相鄰的該； = 層】：罩’依序 〇 ,,,.. 夕日日或非日日矽層與該襯層。 3.根據申請專利範圍第2 ^ 元件結構之製造方法，1中节^側埋人π之溝槽 ，、f邊襯層為虱化石夕層。 -杜t Ϊ據申1f專利範圍第3項所㉛之單側埋入帶之溝槽 凡件、、、口構之製造方法，並中 & 曰 /、中该虱化矽層尽度約為1 〇 〇埃。 一从·根據申請專利範圍第3項所述之單側埋入帶之溝槽 凡件結構之制告方、、表 # i 9 _ ^ 7 衣t方法，其中該未摻雜之多晶或非晶矽層與 μ氮匕矽層係以低壓化學氣相沈積法（LpcvD)形成。 一 6·根據申請專利範圍第2項所述之單側埋入帶之溝槽 結構之製造方法，其中該未摻雜之多晶或非晶 厚度介於50到1〇〇埃。 一 7 ·根據申請專利範圍第2項所述之單侧埋入帶之溝槽 兀件、纟σ構之製造方法，其中該離子佈植之摻質為BF2或B。 一 8 _根據申請專利範圍第7項所述之單側埋入帶之溝槽 兀件結構之製造方法，其中該離子佈植之角度為7。至1 5 一 I9.根據申請專利範圍第7項所述之單侧埋入帶之溝槽 兀件結構之製造方法，其中該選擇性濕式蝕刻係以低濃度 氫氧化銨溶液為蝕刻液。 1 〇 ·根據申請專利範圍第2項所述之單侧埋入帶之溝槽 元件結構之製造方法，其中去除剩餘之掺雜之多晶或非晶 矽層與該襯層更包含下列步驟:
第16頁 1223385 六、申請專利範圍 氧化該剩餘之摻雜之多晶或非晶矽層；以及 依序去除該氧化之多晶或非晶矽層及其下方襯層。 11 .根據申請專利範圍第1項所述之單側埋入帶之溝槽 元件結構之製造方法，其中該領型絕緣層係由化學氣相沈 積法（C VD )形成之四乙基矽酸鹽所構成之氧化物。 1 2 .根據申請專利範圍第1 1項所述之單側埋入帶之溝 槽元件結構之製造方法，其中該領型絕緣層厚度介於2 0 0 到3 0 0埃。 1 3 .根據申請專利範圍第1項所述之單侧埋入帶之溝槽 元件結構之製造方法，其中該第一導電層與第二導電層為 摻雜的複晶石夕層。 1 4.根據申請專利範圍第1 3項所述之單側埋入帶之溝 槽元件結構之製造方法，其中形成該埋入帶擴散區域，係 進行一熱處理。 1 5. —種單側埋入帶之溝槽元件結構之製造方法，包 括下列步驟： 提供覆蓋有一墊層之一半導體基底，而其中形成一溝 槽； 在該溝槽之下半部形成一埋入式溝槽電容； 在溝槽上半部内壁形成一領型介電層； 在該埋入式溝槽電容上方填入一第一導電層，且其低 於該領型介電層一既定高度； 在該墊層表面及該溝槽之第一導電層上方之内表面依 序形成一順應性之襯層與一未摻雜多晶或非晶矽層；
0548-10293twF(nl) - 92061 peggy.ptd 第17頁 ---—. 申請專利範圍 對該未摻雜之多曰 、_ ，並中兮、签桃七 日或非晶石夕層進行一斜角彦離工At» ，、T該溝槽内之_ 、 月度離子佈植 佈植； 77的该多晶或非晶矽層未受到離子 進行一選擇性湛々 之多晶或非晶石夕層以I::去除”離子佈植之該未捧雜 iV — + 1 路出其下的襯層； 乂 €亥未去除的摻李合 、 9丨兮+ 〃之多晶或非晶石夕層為幕罩，々*皮h 到5亥路出的襯層I相来 早 依序餘 /、子目岫的該領型絕緣層； 去除剩餘之摻雜+ > > ^ …、之夕晶或非晶石夕層與該襯層； 在該弟一導電層上方填入一第二導電層， 層低於該半導體基底表面；以及 乐電 # Λ進仃一熱製程，以在去除部分領型絕緣層之該半導體 基底側譬卜，彬士 ， χ卞分肢 j 土上形成一埋入帶擴散區域。 1 6 ·根據申請專利範圍第丨5項所述之單侧埋入帶之 曰兀件結構之製造方法，其中該襯層為氮化矽層。 1 7 ·根據申請專利範圍第丨6項所述之單側埋入帶之 :兀件結構之製造方法，其中該氮化矽層厚度約為工⑽ 立矢〇 1 8 .根據申請專利範圍第1 6項所述之單側埋入帶之溝 „結構之製造方法’其中該未摻雜之多晶或非晶矽層 /、忒氮化矽層係以低壓化學氣相沈積法（LpcVD)形成。 19.根據申請專利範圍第15項所述之單側埋入帶之溝 槽元件結構之製造方法，甘i 。 ^ , 其中5亥未摻雜之多晶或非晶矽層 之厚度介於50到100埃。
0548-10293twF(nl) : 92061 : peggy.ptd 第18頁 1223385
槽元件結構之製造方法 B 〇 其中该離子佈植之摻質為βρ9或 ^ 乂豕甲#專利範圍第2 0項所述之單側埋入帶之潜 :二件結構之製造方法，其中該選擇性濕式•刻 度虱氧化銨溶液為蝕刻液。 低展 2 3 · —種具有單側埋入帶之溝槽元件結構，包含： 基底’其中具有一深溝’且該深溝包含有一第_側 壁區域以及一第二側壁區域； 一深溝電容器，設置於該深溝之下部區域中； 一第一與第二導電層，依序填充於該溝槽中之該深溝 電容器之上； / 一領型絕緣層，襯於該溝槽上部内壁中，用以將全部 之該第一導電層以及部分之該第二導電層與該基底之間隔 離，其中，未被隔離之該第二導電層與該基底直接相接； 以及 一埋入帶擴散區域，設置於與該第二導電層直接相接 之該基底上，形成單側埋入帶。 2 4 ·根據申請專利範圍第2 3項所述之具有單侧埋入帶 之溝槽元件結構，其中該領型絕緣層為四乙基石夕酸鹽所構 成之氧化物。 25.根據申請專利範圍第24項所述之具有單侧埋入帶
〇548-10293twF(nl) ： 92061 ； peggy.ptd 第 19 頁 1223385 τ、申請專利範圍 之溝槽元件結構，其中該領型絕緣層之厚度介於2 0 0到3 0 0 埃。 2 6 .根據申請專利範圍第2 3項所述之具有單側埋入帶 之溝槽元件結構，其中該第一與第二導電層為摻雜的複晶 s夕層。 2 7.根據申請專利範圍第2 3項所述之具有單側埋入帶 之溝槽元件結構5其中該埋入帶擴散區域為播雜的複晶♦ 〇 2 8 .根據申請專利範圍第2 3項所述之具有單側埋入帶 之溝槽元件結構，其中該深溝電容器更包括： 一多晶矽層，係填滿該深溝之下方區域； 一離子摻雜擴散區，係形成於該深溝之下方區域的基 底内，且環繞該多晶矽層；以及 一介電層，形成於該深溝之下方區域的側壁上，夾設 於該多晶矽層以及該離子摻雜擴散區之間。
0548-10293twF(nl) ； 92061 ： peggy.ptd 第20頁
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10333777B4 (de) * | 2003-07-24 | 2007-01-25 | Infineon Technologies Ag | Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen, der über einen vergrabenen Kontakt einseitig mit einem Substrat elektrisch verbunden ist, insbesondere für eine Halbleiterspeicherzelle |
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| US7316953B2 (en) * | 2005-05-31 | 2008-01-08 | Nanya Technology Corporation | Method for forming a recessed gate with word lines |
| US7429509B2 (en) * | 2005-05-31 | 2008-09-30 | Nanya Technology Corporation | Method for forming a semiconductor device |
| US7316952B2 (en) * | 2005-05-31 | 2008-01-08 | Nanya Technology Corporation | Method for forming a memory device with a recessed gate |
| JP2007134470A (ja) * | 2005-11-10 | 2007-05-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7294543B2 (en) * | 2006-03-22 | 2007-11-13 | International Business Machines Corporation | DRAM (Dynamic Random Access Memory) cells |
| TWI323498B (en) * | 2006-04-20 | 2010-04-11 | Nanya Technology Corp | Recessed gate mos transistor device and method of making the same |
| US7563669B2 (en) * | 2006-05-16 | 2009-07-21 | Agere Systems Inc. | Integrated circuit with a trench capacitor structure and method of manufacture |
| US7351634B2 (en) * | 2006-05-25 | 2008-04-01 | United Microelectronics Corp. | Trench-capacitor DRAM device and manufacture method thereof |
| TWI306288B (en) * | 2006-08-18 | 2009-02-11 | Promos Technologies Inc | Memory structure and method for preparing the same |
| TW200841423A (en) * | 2007-04-14 | 2008-10-16 | Nanya Technology Corp | Method for manufacturing collars of deep trench capacitors |
| US7439149B1 (en) | 2007-09-26 | 2008-10-21 | International Business Machines Corporation | Structure and method for forming SOI trench memory with single-sided strap |
| US7846791B2 (en) * | 2007-11-08 | 2010-12-07 | International Business Machines Corporation | Structure for a trench capacitor |
| US8008160B2 (en) | 2008-01-21 | 2011-08-30 | International Business Machines Corporation | Method and structure for forming trench DRAM with asymmetric strap |
| US9016236B2 (en) | 2008-08-04 | 2015-04-28 | International Business Machines Corporation | Method and apparatus for angular high density plasma chemical vapor deposition |
| US8227310B2 (en) * | 2008-08-06 | 2012-07-24 | International Business Machines Corporation | Integrated circuits comprising an active transistor electrically connected to a trench capacitor by an overlying contact and methods of making |
| US8470654B2 (en) | 2010-02-23 | 2013-06-25 | Micron Technology, Inc. | Methods of forming an electrically conductive buried line and an electrical contact thereto and methods of forming a buried access line and an electrical contact thereto |
| US9112053B2 (en) * | 2011-06-30 | 2015-08-18 | Infineon Technologies Austria Ag | Method for producing a semiconductor device including a dielectric layer |
| US9997351B2 (en) | 2015-12-08 | 2018-06-12 | Varian Semiconductor Equipment Associates, Inc. | Apparatus and techniques for filling a cavity using angled ion beam |
| KR102687350B1 (ko) | 2022-04-07 | 2024-07-23 | 에스케이키파운드리 주식회사 | 아이솔레이션 항복 전압 향상을 위한 반도체 소자 |
| KR102801881B1 (ko) | 2022-05-27 | 2025-04-30 | 에스케이키파운드리 주식회사 | 높은 절연 항복 전압을 위한 깊은 트렌치 구조를 가진 Bipolar-CMOS-DMOS 반도체 소자 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5936271A (en) | 1994-11-15 | 1999-08-10 | Siemens Aktiengesellschaft | Unit cell layout and transfer gate design for high density DRAMs having a trench capacitor with signal electrode composed of three differently doped polysilicon layers |
| US6008104A (en) * | 1998-04-06 | 1999-12-28 | Siemens Aktiengesellschaft | Method of fabricating a trench capacitor with a deposited isolation collar |
| TW385542B (en) * | 1998-07-31 | 2000-03-21 | Siemens Ag | Method for making deep trench capacitor by two stage ion implantment |
| US6440793B1 (en) * | 2001-01-10 | 2002-08-27 | International Business Machines Corporation | Vertical MOSFET |
| US6653678B2 (en) | 2001-07-13 | 2003-11-25 | International Business Machines Corporation | Reduction of polysilicon stress in trench capacitors |
-
2003
- 2003-09-04 TW TW092124434A patent/TWI223385B/zh not_active IP Right Cessation
- 2003-11-24 US US10/720,325 patent/US7081382B2/en not_active Expired - Lifetime
-
2005
- 2005-04-19 US US11/109,411 patent/US7019350B2/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10515845B2 (en) | 2017-11-09 | 2019-12-24 | Taiwan Semiconductor Manufacturing Company Ltd. | Semiconductor structure including isolations and method for manufacturing the same |
| TWI755545B (zh) * | 2017-11-09 | 2022-02-21 | 台灣積體電路製造股份有限公司 | 包含隔離結構之半導體結構及其製作方法 |
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