TWI222221B - Semiconductor device and its fabrication method - Google Patents

Description

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五、發明説明（ 【發明之所屬技術領域】 本發明係關于一種半導體裝置及其製造方法，特別是有 關已提高積體度之ΜIS電晶體及其製造方法。 【先前技術】 近年來，伴隨著裝置之微小化，為之能夠提高MIS電晶 體之動作速度，那麼削減主體和源極、沒極間之寄生電容 就成為之必要。還有，削減單元面積、半導體裝置之高積 體化亦都成為之課題。 圖1 1 (a)、圖1 1 (b)分別係習知之MOS電晶體之俯視圖和 剖示圖。 如該圖所表示，從前之MOS電晶體係擁有，含p型雜質 之珍（Si)基板ιοί、在p型矽基板1〇1上形成之隔離元件用 絕緣薄膜1 0 2、矽基板1 0 1上形成由二氧化矽製成之閘極絕 膜薄膜1 0 5、在閘極絕膜薄膜1 〇 5上形成之由含^型雜質之 多晶矽製成之閘電極1 03、在閘電極之側面形成之側壁 1 0 6、在矽基板1 〇 1内之閘電極之兩側所形成之含η型雜質 之源、汲區域1 0 4 a和1 0 4 b、在閘電極1 〇 3上形成之閘極碎 化物薄膜1 0 7、在源、汲區域1 〇 4 a和1 0 4 b上各自形成之碎 化物薄膜1 0 8、在基板形成之層間絕緣薄膜丨丨〇、貫串層間 之絶緣薄膜1 1 0 ’在源、沒區域1 〇 4 a和1 0 4 b上且到達碎化 物薄膜108之插塞109。 在這里，只表示為一般η通道型之MOS電晶體，而p通道 型之Μ Ο S電晶體之構造亦相同。 從前之Μ 0 S電晶體，主要是靠縮短閘極長度等而縮小單 -4 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210Χ 297公釐）

訂

線 1222221 A7 B7 五、發明説明（2 ) 元面積。然而，圖11(a)、圖11(b)所表示之就從前之MOS 電晶體，說明了為使縮小裝置之面積後，微細加工成為之 可能，必須進行新加工技術之開發之理由。同時亦說明 了，電晶體本身已經發展到微小階段，進一步縮小其面積 之餘地已幾乎為零，再要大幅度縮小裝置之面積已是相當 之困難。 對於這種情況，已經有了因改良之Μ 0 S電晶體，通過縮 小其活性區域來降低寄生電容，從而謀求實現高速動作之 例子之報告（H.Kotaki et al.， “ Novel Low Capacit ance

Sidewall Elevated Drain Dynamic Threshold MO SFET (LCSED) for Ultra Low Power Dual Gate CMOS Technology/1 IEDM98 Ext. Abst. P.415)。 這個例子係為削減活性區域而採用了沈積源、汲之構 造。如此做，能縮小活性區域之面積，從而削減寄生電 容。 然而這個例子中，在縮小活性區域面積，降低寄生電容 之同時，由於閘電極和沈積之源、汲間又要新產生新電 容，如此就又新生了不能充分降低寄生電容之缺點。還 有，製造工程之複雜亦為之一缺點。 【發明之内容】 本發明之目的，係在于：提供一種縮小活性區域面積， 能夠高速動作和高密度積體之半導體裝置及其製造方法。 本發明之半導體裝置，係包括：具有活性區域之半導體 基板；在上述半導體基板上所形成，圍繞著上述活性區 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

1222221 域，隔離元件用之絕緣薄膜；在自上述活性區域上方至上 述隔離元件用之絕緣薄膜上方所設置之半導體層；上述半 導體層之内’在上述活性區域上方之區域中所形成之問極 絕膜薄膜；在上述閘極絕膜薄膜上形成之半導體薄膜上形 成之_;在上述半導體層内之上述閘電極兩側區域形 成之源、；及區域之半導體。其中，至少上述半導體層内之 在上述隔離元件用絕緣薄膜上方之區域中有一部分形成了 源、沒區域。 如此，因為在隔離元件用絕緣薄膜上亦已形成源、汲區 域，既可縮小活性區域及元件之面積，與從前相比，其結 果就可以將裝置更加高積體化。還有，因為可以削減源和 主體間及汲和主體間之接觸面積，既可以削減寄生電容。 亦正因為如此，和從前之半導體裝置相比，即便是增加了 基板上所含雜質之濃度，寄生電容亦不會隨之增加。 上述之半導體層中，因為在上述活性區域上有單結晶 層，在上逑隔離元件用絕緣薄膜上面有多結晶層，所以活 性區域上之半導體層作為通道，在隔離元件用絕緣薄膜之 上方之半導體層作為小電阻源、汲區域，既可發揮其特別 顯著之電氣特性。 更有聯接在上述源、汲區域上之布線，由於上述布線和 上述源、汲區域之接觸區域至少有一部分是設置在上述隔 離7C件用之絕緣薄膜之上方，這與從前之在活性區域上留 有接觸區域之半導體裝置相比，大幅度削減元件面積就成 為之可能。 1222221 A7 B7

還有’在上述半導體層中’上述隔離元件用絕緣薄膜上 方之區域，由於在上述半導體層和上述隔離元件用絕緣薄 膜之間設置了基礎半導體層，在隔離元件用絕緣薄膜上方 亦就確實可以設置半導體層了。 還有，上述半導體層内，與在上述活性區域之上方設置 部分之厚度相比，上述元件絕緣薄膜上方設置部分之厚度 相對厚一些亦可以。 由於上述半導體<基板及上述半導體層，都是由矽晶體 而形成，所以可利用過去之M〇s電晶體製造之設備，如 此，在既能容易地製造該裝置之同時，又可控制其製造成 本0 在上述之半導體層中，由於至少包含鍺或著碳元素中之 一（兩種亦可），如鍺化矽（SiGe)、及碳鍺化矽（SiGeC)等， 其結晶體中之載流子遷移率比純矽晶體要高，如此之結晶 體用於通道層之裝置，其高速動作就成為可能。還有，因 為如鍺化矽及碳鍺化矽等比純矽晶體之帶隙小，所以可以 降低閾值電壓。 由於上述半導體之基板係SOI構造，可降低布線之寄生電 容’從而裝置之高速化動作亦成為可能。 由於上述閘電極和上述半導體之基板中位於上述閘電極 足直下方之主體區域為電聯接，所以可降低閘極偏壓接通 時閾值電壓。還有，因為基板表面縱方向之電場小，伴隨 著縱方向電場之增大，即可控制遷移率之降低，亦可增大 驅動力。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 1222221 五 、發明説明（ 活其第-製造方法包括:在擁有 離元件用之絕緣«之工程（===性區域而形成之隔 隔離元件用之絕緣薄膜上方1^舌性區域至上述 半導體層中位於上述活性工程… 極絕膜薄膜和閉電極之工程(:).==所形成之閘 (c),進仃植入雜質離子，在上 U之半季體内由上述fc)工:、 W , ) 私所形成又位於上述閘電極兩 側區域上所形成之源、汲區域之工程（d)。 根據這種方法’可以有效地製造本發明之半導體裝置。 還有，因從前之半導體裝置製造設備可以原樣使用，所以 又此控制製造成本之增加。 由上述（工程（b)，上述半導體層，由於在上述活性區域 上方為單晶體層，而上述隔離元件用之絕緣薄膜上又是多 結晶體層，在隨後所形成之源、汲區域，其區域又是由多 晶體半導體形成，所以可以將其用做源、汲電極。 還有’本發明之半導體元件，其第二製造方法，包括·· 在含有活性區域之半導體基板内，形成圍繞著上述活性區 域之隔離元件用之絕緣薄膜之工程（a );在基板上沈積第一 半導體層後製作布線圖案，在上述隔離元件用之絕緣薄模 之上方形成基層半導體層之工程（b)，在基板上形成之自上 述活性區域至上述隔離元件用之絕緣薄膜之上方第二半導 體層之工程（c);上述之第二半導體層中，在上述活性區域 上方之區域上方形成閘極絕膜薄膜及閘電極之工程（d);進 行植入雜質離子，上述第一及第二半導體内，形成位於由 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1222221 五、發明説明（ 上^工私⑷形成〈上述閑電極兩側之區域，源、汲區域之 工程（e) 〇 才據I:方法丨工程⑻’在形成隔離元件用之絕緣薄 膜上万d半導體層工程⑷前，隔離元件用之絕緣薄膜 ^方已經形成了基層半導體層，所以，隔離元件用之絕緣 薄膜〈上万確實可以形成第二半導體層。正因為如此，在 源、沒區域上形成電極，且使其具有該功能，沒有什麼不 合適。 上述工程（C)中，由於第二半導體層為在上述活性區域上 為單結晶層’上述隔離元件用之絕緣薄膜之上方則是多結 晶層，所以，在活性區域上之第二半導體層作為通道功能 之同時，降低源、汲區域之阻抗亦成為之可能。 【發明之實施形態】 第一實施例 圖1(a)、圖1(b)分別表示本發明之第一實施例之M〇s電 晶體之俯視圖和剖示圖。如圖所表示，其包括··本實施例 足MOS電晶體為含p型雜質，且含有活性區域之矽基板ι ; 在矽基板1上所形成，由二氧化矽所製成隔離元件用之絕緣 薄膜2 ,矽基板1上自活性區域到隔離元件用絕緣薄膜2之上 方用LPCVD方法沈積成之矽層lla ;在矽層lla上所形 成，由二氧化矽所製成之閘極氧化薄膜5 ;在閘極氧化薄膜 5上由多晶矽所製成之閘電極3 ;在閘電極3之側面上所形成 之側壁6，在閘電極3上所形成，由二碎化鈥（TiSi2)製成之 閘極矽化物膜7 ;矽層lla内，由位於閘電極3之兩側之區域 本紙張尺度適用中S國家料(CNS) M規格(⑽x 297公爱)- 7 五、發明説明（ 及位於矽基板1之上方，閘電極3之兩側之區域（除去閘電極 3直下方之部分）上所形成，含有高濃度n型雜質之源、汲區 域4 ;在源、汲區域4上所形成，由二矽化鈦製成之矽化物 薄膜8 ;在基板上所形成，由二氧化矽所製成之層間絕緣薄 膜10 ;貫穿層間之絕緣薄膜1〇至矽化物薄膜8之插塞9。還 有，矽層11a内，位於隔離元件用之絕緣薄膜2上方之區 域，是由多晶矽形成，在矽層lla内，位於矽基板丨之活性 區域上方之區域，是由外延成長之單晶矽所形成。特別是 在矽層11a内，閘電極3之直下方所形成之通道區域n。 本另施例之MOS電晶體，其特點為：在隔離元件用之絕 緣薄膜2上重疊了一部分源、汲區域4 ,源、汲電極是在活 性區域至隔離元件區域上部所形成。亦就是，布線（插塞9) 和源、汲區域4之接觸區域中至少有一部分設置在隔離元件 用之絕緣薄膜2之上。 、右採用如此之構造，既可以控制活性區域之面積在最小 必要限度内，亦可以縮小源和主體間及汲和主體間之接觸 積如此即可降低閘電極3和源、沒區域4之間之寄生 電容，亦使電晶體之高速動作成為可能。還有，因為還能 縮』元件之尺寸，和從前MOS電晶體相比，可提高積體 度。 、 在本貝她例中只列舉η通道型之MOS電晶體，但此實施方 法同樣適用於Ρ通道型之MOS電晶體。 下面，根據本實施例之M〇s電晶體，將縮小活性區域幅 度及兀件幅度足效果與從前之M〇s電晶體進行比較併加以 A7 B7 8 五、發明説明（ 說明。 參看圖1(a)及圖11(a)， k削之Μ 0 S電晶體之活性區域寬度（Lactive 1)為：

Lactivel = Lg + 2 (2Ls+L c) 本實施例之MOS電晶體之活性區域寬度（Lactive2)為： Lactive2=Lg + 2Ls 在這裡，Lg係閘極長、Ls係余量、Lc係電極接觸長。同 時’余量、電極接觸長和閘極長均與前例相同。 根據本實施例之Μ 0 S電晶體，其所降低之活性區域幅度 · Δ Lactive=Lactive2 - Lactive 1 = 2(Ls+Lc) 如此，本實施例之Μ O S電晶體中，其活性區域幅度被縮 小之事實就容易理解了。 其次，從前之MOS電晶體之元件幅度（Lcelll)為：

Lcelll = Lg + 2 (2 Ls + Lc+Li) 本實施例之MOS電晶體，其電晶體元件幅度（Lcell2)為： Lcell2 = Lg + 2(Ls-i-Li) = Lg-f2(3Ls + Lc) 在這裡，Li係隔離元件區域之長度。 根據本實施例之Μ 0 S電晶體，電晶體元件削減之幅度 是： △ Lcell = 2(Ls + Lc) = 2(Li — Ls) 通常，由於L i > L s，所以，據本實施例之Μ O S電晶體之 例子，可知道電晶體元件之幅度亦可以縮小。 下面就本實施例之MOS電晶體之製造方法，用圖加以說 _ -11- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇χ 297公爱） 1222221 A7 B7 五、發明説明（ 明。 圖 2(a)、（b)、（c)、（d)，圖 3(a)、（b)、（C)、（d)係表 示本實施例之Μ 0 S電晶體之製造工程之剖示圖。 首先’就圖2(a)所表示之工程，在碎基板1上採用 STI( Shallow Trench Isolation)技術，形成由二氧化矽所製成 之隔離元件用絕緣薄膜2。接著在矽基板1上植入p型雜質形 成主體（阱）區域。 其次’圖2(b)所表示之工程中，用LPCVD法在矽基板1 上沈積非摻雜矽層。這時在矽基板之上表面上外延成長為 單晶矽層12af，同時在隔離元件用之薄膜2上分別形成多晶 硬層12b1和12c’。在這裡，其重要性為，調節多結晶矽在 隔離元件用薄膜上形成之條件。亦就是，在本說明書中提 到之“摻雜”是表示沒有實行雜質植入工程之意思。 接下來看圖2(c)所表示之工程，為隔離相鄰之電晶體， 乾蝕刻單晶矽層12a，、多晶矽層12b，和12c，；在隔離元件 甩又絕緣薄膜2上形成多晶矽層12b、12e ;在矽基板1上之 ^阳矽1 2 b、1 2 c之間形成單晶硬層1 2 a。然後，用熱處理 炙万法氧化多晶矽層12b、12c及單晶矽層12a，在多晶矽 層12b、12c和單晶矽層i2a上面形成由二氧化矽所製成之 矽氧化薄膜5,。 夕^有，圖2(d)所表不之工程中，用CVD法在基板上沈積 夕日曰矽後進仃離子植入。隨後利用抗蝕膜將該多晶矽層圖 案化，在氧化矽膜5,上形成閘電極3。在這裡，儘管沒有用 圖表示’以閘電極3為抗#膜將―雜質植人基板内形成問 t紙張尺度適用中® ®家標準(CNS) 格(21GX297公著〉P:----- 1222221 A7 B7 五、發明説明（ 電極之兩側之外接區域亦可。 還有，圖3(a)表示之工程中，在基板上沈積氮化矽後乾 姓刻這個氮化碎層，在閘電極3之側面形成側壁6。接著乾 I虫刻氧化矽膜5 ’在矽基板1和閘電極3之間所形成之閘極氧 化薄膜5。 然後，圖3 (b)表示之工程中，以閘電極3、側壁6及閘極

氧化薄膜5為抗蝕膜，在多晶矽層丨2 b、1 2 c及單晶矽層1 2 a 内，閘電極3之兩側及矽基板丨上部，閘電極3之兩側離子植 入η型雜質形成源、汲區域4。在這裡，單晶矽層1 2 &中， 閘包極3之直下方之區域是用作通道功能之通道區域1 1。亦 就是，多晶矽層12b、12c及單晶矽層12a共同稱為矽層 1 1 a ° 圖3(c)所表示之工程中，在基板上沈積鈦（Ti)後進行熱 訂

線 處理，在閘電極3上由二矽化鈦（TiSi2)形成之閘極矽化物薄 膜7、及源、汲區域上同樣由二矽化鈦形成之閘極矽化物薄 膜8 〇 圖3(d)所表示之工程中，由於TE〇s(矽酸乙基）之熱分 解’基板上由二氧化矽生成之層間絕緣薄膜丨〇後，採用異 向蝕刻之方法將層間絕緣薄膜1 0開口至矽化物膜8形成接觸 面。然後’用銘（A 1)填埋所形成插塞9。 上述圖2 (b)所表示之工程中，採用調節矽化物沈積條件 《万法’在♦基板！上，外延生長之單晶矽層12&及隔離元 件用之絕緣薄膜2上之多結晶矽丨2 b、i 2 c為同時生成之 物。由於在隔離元件用絕緣薄膜2上形成多晶矽層丨2b、

1222221 A7 ________B7 五、&説明"(—~ ' ~ --- 12c，所以可將這部分矽化後用做源、汲電極。 還有，本實施例之M0S電一豊，其製造方法係採用〔Μ 法、製作布線圖案等技術，組合了已為人們所熟知之從前 MOS電晶體之加工技術，實現了縮小電晶體面積之目的。 亦就是，採用此作法，意味著從前之製造設備仍可原樣使 用，同時亦意味著本實施例之M〇s電晶體可在不提高生產 成本之情況下進行生產。 圖2(b)所表示之工程中，其所包含通道區域"部分之單 晶石夕層⑴，在外延生長過程中，可以容易地實現提高基板 <雜質濃度之單晶矽12a做為非摻雜之反向濃度通道雜質分 布曲線。根據這種構造，通道區域u中移動之載流子可不 受雜質散亂之影響而存在，該^!〇5電晶體實現了既能夠高 速動作又可在低閾值電壓條件下動作之目的。還有，通過 提高基板中雜質之密度，既可防止產生擊穿，亦可控制短 通道效應。 進而，採用本實施例之％〇3電晶體之製造方法，如圖 2(a)所表示工程中被隔離元件用之絕緣薄膜2所包圍之活性 區域之寬度可自由調節。 延有，圖8係本實施例之M0S電晶體中，使用s〇I基板時 之電晶體剖示圖。作為本實施例之M 〇 s電晶體，列舉使用 矽大谷量基板之例子，如該圖所表示，同樣可以使用s〇工 基板。如此，由於與從前之M0S電晶體相比，削減了活性 領域，從而可降低寄生電容，可進一步有效地利用被譽之 為有利於高積體化之S 〇 I基板之特徵。 本紙張尺度家鮮(CNS)A4祕(210X297公釐) ---~ 1222221 A7

Ή施例中，雖只例舉了 nii道型之m〇s電晶 祖二而製造p通道型電晶體亦可採用同樣之方法。 52不'、疋M 0 S電晶體’含有源、汲之ΜIS電晶體、 從包含娜電晶體之则（Μ咖-—tnc_ !nsulator_ “Μ⑽㈣非易失性存儲器等半導體裝置中，由於將 源^及區域之—部分橫跨過隔離元件用絕緣薄膜上方，如 此就可縮小活性區域及電晶體單元之面積。 、，达有本@她例中，由單晶矽生成之通道區域丨i起著通 道之功能，根據條件之變化，亦可起到其他區域之通道功 能。 第二實施例 本貝施例中，說明關於第一實施例中之Μ 〇 §電晶體之另 外一種製造方法。 圖 4(a)、（b)、（c)、（d),圖 5(a)、（b)、（c)、（幻所表 示本實施例之MOS電晶體製造工程之剖示圖。 圖4(a)所表示之工程中，在矽基板1上，採用sti技術形 成由一氧化矽所製成之隔離元件用之絕緣薄膜2。然後，在 矽基板上採用離子植入之方法植入p型雜質，形成主體（阱） 區域。其後，用LPCVD方法，在基板上形成由二氧化矽所 製成之碎氧化薄膜1 5 a。隨後，同樣用LPCVD之方法，在矽 氧化薄膜15a上沈積多晶矽而形成多晶矽層16a。在這裡， 矽氧化薄膜1 5 a之形成，係為了防止在以後之工程中，即乾 I虫刻多晶矽層1 6 a時，蝕刻或損壞矽基板i。 隨後，圖4(b)所表示之工程中，用乾蝕刻之方法除去多 ______- 15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

五 、發明説明（ 13 晶石夕層1 6 a内之活性區娀女 之接戈上万艾邵分，留下多晶矽層丨6b。 •^後，同樣用乾蝕刻之方法除丰夕 万忐除去多晶矽層15a内活性區域上 万又邵分，留下多晶矽層^ 5b。 曰 > :山血认兩 仁 夕日日矽層1 6 b及1 5 b <响部均為延伸保留到活性區域之上部。 =妓圖4(e),所表示工程中’採用lpcvd方法在基板上 二，雜梦。這時，在梦基板1上形成由外延生長所製成 :早晶梦層18a、而在多晶梦層i6b上形成多晶碎層 返有，這以後之工程與第一實施例相同。 P退後’圖4(d)所表示工程中，利用抗姓膜姓刻多晶梦層 17a及16b，除去兩層外側之端部，各自留下多晶矽層 和16c(均未在圖中顯示）。這個加工過程係為了分隔相鄰之 電晶體而進行。隨後，熱處理多晶矽層16〇、i7b及單晶矽 層18a之裸露面，在各層裸露面上形成矽氧化薄膜19。各 層上未被氧化部分就成為多晶矽層16d、17c及單晶矽層 18b。 隨後，圖5(a)所表示工程中，在基板上用cvd方法沈積 多晶石夕後’在其上製作布線圖案，在矽氧化薄膜丨9上形成 閘電極3。 隨後，圖5(b)所表示工程中，與第一實施例相同，在基 板上沈積氮化矽（SiN)後，回蝕這個氮化矽層，然後由蝕刻 ♦氧化薄膜1 9在閘電極3之側面所形成由氮化矽製成之側壁 6 〇 隨後，圖5 (c)所表示之工程中，以閘電極3、側壁6及閘 極氧化薄膜5為膜，離子植入n型雜質，形成包括矽基板1内 -16 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐） 1222221 A7 B7

五、發明説 _ 單晶石夕層1 8 b内位於閘電極3兩 1 7 c，且含有高濃度雜質之源、 之位於閘電極3兩側區域、單晶 側之區域和多晶石夕層1 6 d、1 7 c， 汲區域4。這時，單晶矽層丨8 b内閘電極3之直下方區域， 製成具有通道功旎之通道區域n。隨後，在基板上沈積鈦 膜後進行基板熱處理，形成閘電極3上之由二矽化鈦製成之 閘極氮化物薄膜7和源、汲區域上之氮化物薄膜8。 隨後，圖5(d)所表示工程中，用TE〇s熱分解之方法， 在基板上形成由一氧化矽所製成之層間絕緣薄膜1 〇後，採 用異向蝕刻之方法將層間絕緣薄膜Μ開口至氮化物薄膜8而 形成接觸孔。隨後用鋁填埋這個接觸孔形成插塞9。 根據以上之方法，亦可製造第一實施例之M 〇 s電晶體。 本貫施例之MOS電晶體製造方法中，很明顯，圖4(b)所 表示之工程中，在沈積多晶矽層17a前，先在隔離元件用之 絕緣薄膜2上形成多晶矽層1 6 b之作法與第一實施例不同。 採用這種方法，在外延成長製成通道區域U之層同時， 確實可以在隔離元件用絕緣薄膜2上形成多晶矽層17 &。 一般地講，因為在露出二氧化矽之表面較難形成矽層， 在同時形成單晶碎層和多晶碎層時，在二氧化碎膜上形成 多晶石夕層時恐怕會比必要之厚度薄。製成源、汲電極之多 晶石夕層太薄，源、汲接觸區域電阻之上昇就成為擔心之問 題。而本貫施例之Μ 0 S電晶體製造方法中，因為在先形成 足多晶矽層1 6b之上面沈積多晶矽層，如前所述，確實可以 形成多晶矽層丨7 a。如此，據本實施例之製造方法，可提高 第一實施例中MOS電晶體製造之成品率。 本紙張尺度適卿國國家標準(CNS) A4規格(21GX 297公董） " ' 15 1222221 五 、發明説明（ 據本實施例之方法所製造半導體裝置，具有和第一實施 例幾乎相同之構造，其特徵為，位於源、汲區域内隔離元 件用之絕緣薄膜2上方之區域，厚度比通道區域丨丨之厚度要 厚。還有一個特徵為，在隔離元件用絕緣薄膜2上還還有形 成一個矽氧化薄膜1 5 b。然而，這些特徵與半導體裝置之功 能無關。 還有’本實施例之製造方法和第一實施例之製造方法相 同，可製作p通道型M〇S電晶體、SC)I基板等、以及使用矽 基板以外之其他基板之Μ 〇 s電晶體。 第三實施例 本男訑例之Μ 0 S電晶體，其製造方法係為一種使用 SAC (Self Align Contact)工程所形成之半導體裝置方法。 圖 6(a)、（b)、（c)、（d)，K7(a)、（b)、（c)、⑷係為 表示本實施例MOS電晶體之製造工程之剖示圖。 首先，就圖6(a)所表示之工程，在矽基板i上採用STI (Shallow Trench Isolation)技術，形成圍繞活性區域並且由 二氧化矽製成隔離元件用之絕緣薄膜2。隨後，在矽基板玉 上離子植入p型雜質，形成主體（汫）區域。 隨後，圖6(b)所表示之工程中，用]1]?(：¥1)之方法在矽基 板上沈積矽層。此時，在矽基板之上表面上外延成長單晶 矽層，同時在隔離元件用之薄膜2上形成多晶矽層。在這 裡，調節在隔離元件用薄膜2上形成多結晶矽之條件為重要 條件。隨後，為分隔相鄰之電晶體，乾蝕刻單晶矽層和多 晶矽層，在隔離元件用之絕緣薄膜2上形成多晶矽層12?^、 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱）_ -18- 1222221 A7

i2c，在矽基板}上多晶矽121?、12c之間形成單晶矽溽 12a。 ^ 圖6(c)所表示之工程，係為用熱處理方法氧化多晶矽層 12b、12c及單晶矽層12a，在多晶矽層Ub、12〇和單晶矽 層12a上形成由二氧化矽所製成之矽氧化薄膜5，。用 之方法在基板上沈積多晶矽層3&後，離子植入η型雜質，隨 後在多晶矽層3a上沈積鈦。隨後，熱處理基板，在多晶矽 層3a上由二矽化鈦所製成之矽化物薄膜化後，在矽化物薄 膜7a上再沈積氮化矽又形成氮化矽層13a。 圖6 (d)所表示之工程，係為利用抗蝕膜將矽氧化薄膜 5·、多晶矽層3a ;氮化物層7&及氮化矽層Ua各自製作布 線圖案後’各自所形成之單晶碎層上，由二氧化料製成 之間極氧化薄膜5 ;閘極氧化薄膜5上由多晶矽製成之閘電 極3 ;閘電極3上由二矽化鈦所製成之閘極氮化物膜7 ;閘極 氮化物膜7上由氮化矽所製成之閘極間隙膜1 3。 隨後，圖7(a)所表示之工程，係為利用cVD之方法在基 板上沈積二氧化矽後，再沈積氮化矽，然後回蝕這個氮化 石夕層。隨後乾㈣先沈積之二氧化碎膜形成在閘極氧化薄 膜5、閘電極3、閘極氮化物膜7及閘極間隙膜^之側面及 其單晶矽層12a之上方，由二氧化矽所製成之匕狀第丨側壁 1 4，达有形成在第i側壁丨4上，由氮化矽所製成之第2側壁 2 6° 隨後，圖7(b)所表示之工程中，係為以問電極3、側壁 26為膜離子植入n型雜質，形成包括于矽基板丨内位於閘電 -19- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 17 五、發明説明（ 極3兩側之區域、單晶矽層丨“内位於閉電極3兩側之區域 、由夕曰日矽層12b、12C所製成之區域上含有高濃度雜質之 原及區或4此時，單晶梦層i 2 &内問電極3直下方之區 域就形成具有通道功能之通道區域n。 队後，圖7(c)所表示之工程中，採用cvd之方法于基板 上沈積鈥後再熱處理該基板，形成源、汲區域4上之由二碎 化鈦所製成氮化物薄膜8。 隨後，圖7⑷所表示工程中，射簡熱分解之方法， 在基板上形成由二氧化矽所製成層間絕緣薄膜1 〇後，採用 異向㈣之方法將其（層間絕緣薄膜1G)開口至氮化物薄膜8 而形成之接觸孔。此時，因為在閘電極3上已形成閘間隙 斤、用S A C工私可开〉成接觸孔。隨後用銘填埋這個接 觸孔而形成插塞9。 、 本员施例之半導體裝置之製造方法，由於使用了 3八匸工 程:在製作抗蚀膜時已不必留出誤差容限，因此就可以削 減70件之尺寸，可使電晶體更加微型化。 /有’肖本實施例相同，以下之實施例中由於同樣在閘 電極上形成氮化♦之薄膜，亦就同樣可以使用sac工程。 第四實施例 、圖9係表示本發明之第四實施例所使用％ 〇 $電晶體構造 之剖示圖。本實施例之M〇s電晶體，因採用了作為通道區 域〈鍺化石夕層，其構造與第一實施例之M〇s電晶體基本相 同。 如该圖所表不，本實施例之電晶體，係包括··含有活性 本紙張尺歧财目®家標準(CNS) A4規格(21GX297>^~ 1222221 A7 B7 五、發明説明（ 區域之η型矽基板31 ;在矽基板31上所形成，由二氧化碎 所製成之隔離元件用之絕緣薄膜2 ;在矽基板31和隔離元件 用之絕緣薄膜2上，用CVD之方法所形成之矽層32 ;在碎 層32上採用CVD之方法外延成長之鍺化矽層33 ;在鍺化矽 層33上沈積之珍層34 ;在碎層34上所形成，由二氧化碎所 製成之閘極氧化薄膜5 ;在閘極氧化薄膜5上所形成，由含 有Ρ型雜質之多晶矽所製成閘電極3 ;在閘電極3之側面上所 形成，由氮化矽所製成側壁6 ;在閘電極3上所形成，由二 矽化鈦所製成之閘極氮化物薄膜7 ;在閘電極3之兩側所形 成，含有高濃度ρ型雜質之源、汲區域4〇 ;在源、汲區域 40上所形成，由二矽化鈦所製成之氮化物薄膜8 ;在基板上 所形成，由二氧化矽所製成之層間絕緣薄膜1〇 ;貫通層間 之絕緣薄膜10到達氮化物薄膜8之插塞9。在這裡，源、汲 區域40係由矽基板3丨之表面，位於矽層32、鍺化矽層”及 矽層34内，閘電極3之兩側區域所形成。還有，矽層32、 鍺化矽層33及矽層34内，閘電極3之直下方區域作為特別 矽緩衝層35、鍺化矽通道層36及矽間隙層37。還有、矽層 32及矽層34内，位於隔離元件用之絕緣薄膜]上之部分二 成源、汲區域4 0，且為多晶狀態。 本實施例之MOS電晶體中，由於所採用與矽相比，帶隙 ^之材料，如鍺切，“通道區域，所以降低閾值電壓 .Τ尤成為了可能。還有，即便是提高主體區域（矽基板3 1上 t問電極直下方之部分）之„濃度，亦可以維持低闕值 '^在此’又因為可提高基板雜質之濃度，亦就可以控 本紙 國家鮮(CNS) 格(2ΐϋχ297.ϋ 1222221 A7 —-—--—_____________B7 五、發明説明（1Π ) 制被擊穿等短通道效應。 在提咼了基板内之雜質濃度之情沉下，以鍺化矽層作為 通迢足MOS電晶體，有伴隨著寄生電容增大而動作速度降 低（情況，但是，若選擇本實施例之M〇s電晶體，則由於 在隔離7L件用之絕緣薄膜上形成源、汲電極，縮小了源和 主體間之接觸面積及汲和主體間之接觸面積，亦就可削減 寄生電容。因此，若採用本實施例之MOS電晶體，利用錯 化矽之特性便可實現高速動作。 還有本只知例中只例舉了 p通道型之Μ 0 S電晶體之 例。同樣，η通道型Μ 〇 S電晶體同樣適用。 再有，本實施例中採用鍺化矽作為通道，而碳鍺化矽、 妷化矽等材料構成之通道同樣可以，採用其他半導體材料 亦同樣可以。還有，採用任何鍺、碳含有率之材料均可。 第五實施例 本實施例中，說明關於M〇S電晶體之閘極和主體間電接 DT〇MOS (Dynamic Threshold Voltage MOSFET)之例子。 圖10係表示本實施例DTM0S電晶體之構造之剖示圖。 如该圖所表示，本實施例之DTMOS電晶體係：被預先埋入 二氧化矽層之S01基板41 在SOI基板41上所形成，與 SOI基板41中二氧化矽層相連，且被活性區域所圍，由二 乳化♦所製成隔離元件用之絕緣薄膜42 ;在s〇i基板41之 活性區域及隔離元件用之絕緣薄膜42上用Cvd之方法外延 成長形成之矽層43 ;在矽層43上所形成，由二氧化矽所製 成之問極氧化薄膜48 ;在閘極氧化薄膜48上所形成，由多

20 五、發明説明（ 二夕所製成之閘電極45 ;在閘電極45之側面上所形成，側 在閉電極45上所形成’由二砍化鈦所製成之閘極氮 薄膜49，在矽層43及s〇I基板上部内，位於問電極μ ，側區域（除去閘電極45直下方之部分）所形成，含有高濃 又η型雖質之源、沒區域53 ;在源、沒區扣上所形成， ，二矽化鈦製成之氮化物薄膜5〇 ;在基板上所形成，由二 =化珍所製成之層間絕緣薄膜51 ;貫通層間絕緣薄膜_ 達氮化物薄膜50之插塞52。還有’則基板内，位於問電 圣45直下方之主體區域44係電聯接於接觸插塞54與閉電極 45。還有’矽層43内分隔元件用之絕緣薄膜42上方區域係 由多晶碎製成’這以外區域切層43係由單晶㈣製成， 特別是閘電極下方為通道區域47。 -般情況下，間極和主體區域電聯之听贿電晶體與在 SOI基板上所形成之通常M〇s電晶體相比較，儘管問極間 隙關閉時之泄漏電流相同，卻有著閘極間隙接通時閾值電 壓變低（特徵。因此’ DTM0S電晶體就具有在閘極間隙接 通時比從前之M0S電晶體顯著增大之驅動力之特徵。還 有，在DTM0S電晶體中，因為閘極和主體區域之間基本上 沒有電位差，與從前之M0S.電晶體相比，基板表面上之縱 万向電場明顯變小’其結果’由於可以控制伴隨縱方向電 場增大而退化之遷移率則增大驅動力成為可能。 但是，由於從前M0S電晶體之閘電極和主體區域相互聯 接，主體區域之電容作為閘極電容而被附加，與m〇S電晶 體相比就存在增大閘極電容之缺點。 9 1222221 A7 B7 五、發明説明（21 ) 本實施例中，由於在隔離元件區域上形成源、汲電極， 源和主體間及汲和主體間之接合面積削減，所以亦就降低 了寄生電容。因而選擇本實施例之DTMOS電晶體就可以明 顯地提高動作速度。 即使對主體區域44摻雜高濃度雜質，與通常之MOS電晶 體，或者是DTMOS電晶體相比可控制寄生電容。如此做 法，本實施例中之DTMOS電晶體，因為提高包含在主體區 域44内之雜質濃度，所以可以得到導通電流之增大，控制 主體電流和動作電壓範圍之擴大，由於降低了主體電壓而 縮短CR之遲延時間等效果。還有，由於提高了主體區域4 4 中所含雜質濃度而控制了源、汲間之被擊穿，如此，使閘 極長較短之電路組合元件正常動作就成為可能。 還有，本實施例之DTMOS電晶體中，在摻雜了高濃度雜 質之主體區域4 4上，通.道區域4 7由於係採用外延成長方式 而形成，所以就可形成擁有陡峭雜質分布曲線之反向濃度 通道分布曲線。其結果，由於即使是增大主體偏係數亦可 降低閾值電壓，所以在低閾值情況下亦同樣可以得到高速 閘極動作之效果，如此，就可以得到大導通電流。 進一步講，採用本實施例之DTMOS電晶體，因為可以削 減在源區域和主體區域之間所形成之PN節面積，如此不僅 可降低節電容，亦可降低主體電流。 還有，在活性區域中不必再保留形成源、汲電極之區 域，如此，既可以縮小電晶體之元件尺寸，亦可以謀求增 大積體度。 _-24-_ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1222221

M〇S电晶體，其與從前之MOS電晶 體及DTMOS電晶體相比， ^ ^ 丹有擁有大驅動電流、可能高速 動作、且兀件面積小之特點 還有’在本實施例中σ τ /、說明了以矽層為通道區域之 DTMOS電晶體，然而，以错 缚化矽、碳鍺化矽為通道區域之 零差DTMOS電晶體同樣可 r ^ σ 乂诗到本實施例所說明之效果。 【圖示之間早說明】

圖1(a)、圖1(b)分別係表 曰_、^、a国二 表7^本發明之第一實施例MOS電 晶體4俯視圖和剖示圖。 圖2(a) 、 （b) 、 （c)、 電晶體之製造工程中， 圖 3(a) 、 （b) 、 （c)、 電晶體之製造工程中， 程為止之剖示圖。 (d)係表示本發明之第一實施例MOS 到形成閘電極工程為止之剖示圖。 (d)係表示本發明之第一實施例MOS 到开> 成層間絕緣薄膜和接觸插塞工 圖 4(a)、（b)、（c)、（d)係 電晶體之製造工程中，到=本發明之第二實施例 之剖示圖。 >成基板上之氧化矽膜工程為」 圖 5(a) 、 （b) 、 （c) 電晶體之製造工程中 程為止之剖示圖。

、⑷係表示本發明之第二實施例MOS 到形成層間絕緣薄膜和接觸插塞工 電晶體之製造工程中，到开，‘成本广月〈第-貫施例M0S 叫)、㈨勢⑷

電晶體之製造工程中，本t明之第二實施例M0S θ間纟s緣薄膜和接觸插塞工

1222221 A7 B7 五、發明説明（23 ) 程為止之剖示圖。 圖8係表示本發明之第一實施例之使用MOS電晶體之s〇i 基板變形例之剖示圖。 圖9係表示本發明之第四實施例之使用MOS電晶體之構造 剖示圖。 圖1 0係表示本發明之第五實施例之DTMOS之構造剖示 圖。 圖11(a)、圖11(b)係表示從前之MOS電晶體之俯視圖及 剖示圖。 【符號之說明】 1 矽基板 2 元件分隔用之絕緣薄膜 3 閘電極 3a 多矽層 4 源、汲區域 5 閘極氧化薄膜 5， 矽氧化薄膜 6 側壁 7 閘極矽化物薄膜 7 a 矽化物層 8 矽化物薄膜 9 插塞 10 層間絕緣薄膜 11 通道區域 -26- 本紙張尺度適用中國國家標準(CNS) A4規格(21〇x 297公釐） 1222221 A7 B7 五、發明説明（24 ) 11 a矽層 12 a晶體s夕層 1 2 b，1 2 c 多晶體矽層 13 閘極間隙薄膜 13 a氮化矽層 14 第1側壁 1 5a, 1 5b 矽氧化層 16 a，16b，16d 多晶體矽層 17 a，17c 多晶體碎層 18a,18b 單晶體矽層 19 矽氧化薄膜 26 第2側壁 3 1 矽基板 32 矽層 33 鍺化矽層 34 矽層 35 矽緩衝層 36 鍺化矽通道層 37 矽間隙薄膜 40 源、沒區域 41 SOI基板 42 元件分離用絕緣薄膜 43 矽層 44 主體區域 -27 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 1222221 A7 B7 五、發明説明（25 ) 45 閘電極 46 側壁 47 通道區域 48 問極氧化薄膜 49 閘極氮化物薄膜 50 氮化物薄膜 5 1 層間絕緣薄膜 52 插塞 53 源、汲區域 -28- 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐）

Claims (1)

1222221 第091114815號專利申請案 中文t請專利範圍替換本(93年7月） 六 申請專利範圍 板 種半導體裝置，係包括：具有活性區域之半導體基 在上述半導體基板上形成，圍繞上述活性區域之隔離元 件用絕緣薄膜； 在自上述活性區域上方至上述分隔元件用之絕緣薄膜上 方所設置之半導體層； 上述半導體層内，在上述活性區域上方之區域中所形成 之閘極絕膜薄膜； 在上述閘極絕膜薄膜上所形成之半導體薄膜，在其上所 形成之閘電極； 在上述半導體層内，上述閘電極之兩側區域所形成之 源、汲區域之半導體， 其特徵為： 上述半導體層内之在上述隔離元件用絕緣薄膜上方之區 域中至少有一部分變成源、汲區域。 w 2 ·如申凊專利範圍第1項之半導體裝置，其中·· 上述之半導體層中，在上述活性區域上有單結晶層， 在上述隔離元件用之絕緣薄膜上面有多結晶層。 3 ·如申請專利範圍第1項之半導體裝置，其中·· 還有聯接在上述源、汲區域上之布線，上述布線和上 述源、汲區域之接觸區域至少有一部分係設置在上述隔 離元件用絕緣薄膜之上方。 4·如申請專利範圍第2項之半導體裝置，其中： 上述半導體層中位於上述隔離元件用之絕緣薄膜之上 本紙張尺度適财0 ®家標準(CNS) A4規格(謂 X 297公釐） 、區域在Jl逑半㈣層和±述隔離元件用之絕緣薄 5 <間設置了基礎半導體層。 申π專利範圍第4項之半導體裝置，其中·· 、上述半導體層内，比起在上述活性區域之上方所設置 部分之厚度，上述元件絕緣薄膜上方所設置部分之厚度 要厚。 =申清專利㈣第丨至5項之任何_種半導體裝置，其 上述半導體基板和上述半導體層都係由矽晶體所形 成。 •如申請專利範圍第6項之半導體裝置，其中： 上述半導體層中，至少包含了鍺或著碳元素中之一 種。 8·:申請專利範圍第i i 5項之任何—種半導體裝置，其 上述半導體基板為SOI之構造。 9·:申請專利範圍第4 5項之任何—種半導體裝置，其 上述閘電極和上述半導體基板中，位於上述閘電極之 直下方之主體區域電聯接。 10·—種半導體裝置之製造方法，其特徵為包括： 在擁有活性區域之半導體基板内圍繞上述活性區域所 形成隔離元件用之絕緣薄膜之工程（a);自上述活性區 域至上述隔離元件用之絕緣薄膜上方所製成半導體層之 1222221 申請專利範圍 工程（、b);上述半導體層中位於上述活性區域上方之區 域上万所形成之閘極絕膜薄膜和閘電極之王程⑷；進 行植入雜質離子，在上述半導體内由上述(C)工程所形 成’位於上述閘電極兩側之區域上所形成源'汲之 工程⑷。 η.:申請專利範圍第10項之半導體裝置之製造方法，其 ^ .(b)中，上述半導體層，在上述活性區域上 万係為單晶體層，而上述隔離元件用之絕緣薄膜上又係 為多結晶體層。 12·-種半導體裝置之製造方法，其特徵為包括： 及 閘 在σ有活性區域之半導體基板内，形成圍繞著上述活 性區域，隔離元件用之絕緣薄膜之工程（a);在基板上 沈積了第一半導體層後製作布線圖案，在上述隔離元件 用之、、’巴緣薄模上方形成基層半導體層之工程（b);在基 板上所形成自上述活性區域至上述隔離元件用之絕緣薄 膜上方第二半導體層之工程（〇 ;上述第二半導體層 中，在上述活性區域上方之區域上方形成閘極絕膜薄膜 及閘電極之工程（d);進行植入雜質離子，上述第 第一半導體内，形成位於由上述工程（d)形成之上述 電極兩側之區域，源汲區域之工程（e)。 其 1 3 .如申請專利範圍第1 2項之半導體裝置之製造方法， 中： 上 上述工程（c)中，第二半導體層，在上述活性區域 本紙張尺度適财@ a家標準(CNS) A4規格(膨297公釐） 1222221 8 8 8 8 A BCD 六、申請專利範圍 係為單結晶層，上述隔離元件用絕緣薄膜之上方則係為 多結晶層。 1 4 ·如申請專利範圍第1 2或者1 3項之半導體裝置之製造 方法，其中： 上述基礎半導體層係由多晶體半導體所製成。 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐）